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KR102229202B1 - 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법 - Google Patents

트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법 Download PDF

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KR102229202B1
KR102229202B1 KR1020130134930A KR20130134930A KR102229202B1 KR 102229202 B1 KR102229202 B1 KR 102229202B1 KR 1020130134930 A KR1020130134930 A KR 1020130134930A KR 20130134930 A KR20130134930 A KR 20130134930A KR 102229202 B1 KR102229202 B1 KR 102229202B1
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South Korea
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opening
package substrate
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semiconductor chip
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김상원
한승헌
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삼성전자주식회사
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Abstract

본 발명은 반도체 패키지 및 그 제조방법에 관한 것으로, 하부 패키지 상에 적층된 상부 패키지, 그리고 상기 하부 패키지와 상부 패키지를 전기적으로 연결하는 복수개의 연결 단자들 포함한다. 상기 하부 패키지는 하부 패키지 기판, 하부 패키지 기판 상에 실장된 하부 반도체 칩, 그리고 상기 하부 패키지 기판 상에 제공되어 상기 하부 반도체 칩을 몰딩하며 상기 하부 패키지 기판을 라인 형태로 개방하는 트렌치 형태의 제1 오프닝을 갖는 하부 몰드막을 포함한다. 상기 연결 단자들은 상기 제1 오프닝을 통해 노출된 상기 하부 패키지 기판과 전기적으로 연결되고 상기 하부 몰드막과 접촉되지 않는다.

Description

트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법{SEMICONDCUTOR PACKAGES HAVING TRENCH TYPE OPENING AND METHODS FOR FABRICATING THE SAME}
본 발명은 반도체에 관한 것으로, 보다 구체적으로는 트렌치 형태의 오프닝을 갖는 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 산업에 있어서 반도체 소자 및 이를 이용한 전자 제품의 고용량, 박형화, 소형화에 대한 수요가 많아져 이에 관련된 다양한 패키지 기술이 속속 등장하고 있다. 그 중의 하나가 여러 가지 반도체 칩을 수직 적층시켜 고밀도 칩 적층을 구현할 수 있는 패키지 기술이다. 이 기술은 하나의 반도체 칩으로 구성된 일반적인 패키지보다 적은 면적에 다양한 기능을 가진 반도체 칩들을 집적시킬 수 있다는 장점을 가질 수 있다.
그런데, 복수개의 반도체 칩을 적층하는 패키지 기술은 하나의 반도체 칩으로 패키징하는 것에 비해 상대적으로 수율 하락의 가능성이 더 크다. 수율 하락 문제를 해결하면서도 고밀도 칩 적층을 구현할 수 있는 것으로서 패키지 위에 패키지를 적층시키는 이른바 패키지 온 패키지(POP) 기술이 제안되었다.
패키지 온 패키지 기술은 이미 각각의 반도체 패키지가 테스트를 마친 양품이기 때문에 최종 제품에서 불량 발생률을 줄일 수 있는 장점이 있다. 이러한 패키지 온 패키지 타입의 반도체 패키지는 전자 휴대기기의 소형화, 모바일 제품의 기능 다양화를 만족하기 위해 사용될 수 있다.
본 발명의 목적은 전기적 및 기계적 특성이 우수한 패키지-온-패키지 타입의 반도체 패키지 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체 패키지 및 그 제조방법은 트렌치 형태의 오프닝을 구비한 몰드막을 포함하는 것을 특징으로 한다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지는: 하부 패키지 상에 적층된 상부 패키지; 그리고 상기 하부 패키지와 상부 패키지를 전기적으로 연결하는 복수개의 연결 단자들 포함하고, 상기 하부 패키지는: 하부 패키지 기판; 하부 패키지 기판 상에 실장된 하부 반도체 칩; 그리고 상기 하부 패키지 기판 상에 제공되어 상기 하부 반도체 칩을 몰딩하며, 상기 하부 패키지 기판을 라인 형태로 개방하는 트렌치 형태의 제1 오프닝을 갖는 하부 몰드막을 포함하고; 상기 연결 단자들은 상기 제1 오프닝을 통해 노출된 상기 하부 패키지 기판과 전기적으로 연결되고, 그리고 상기 하부 몰드막과 접촉되지 않을 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 하부 몰드막은: 상기 하부 반도체 칩의 측면을 둘러싸는 제1 몰드막과; 그리고 상기 제1 오프닝을 사이에 두고 상기 제1 몰드막과 이격된 제2 몰드막을 포함하고, 상기 제2 몰드막은 상기 제1 몰드막을 둘러쌀 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 몰드막은 상기 하부 패키지 기판의 센터 영역 상에 배치되어 상기 하부 반도체 칩의 측면을 따라 연속적으로 연장되고, 그리고 상기 제2 몰드막은 상기 하부 패키지 기판의 에지 영역 상에 배치되어 상기 에지 영역을 따라 연속적으로 연장될 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제2 몰드막은 상기 하부 패키지 기판의 모서리들 중 적어도 어느 하나 상에 제공된 적어도 하나의 제2 오프닝을 더 포함하고, 상기 제2 오프닝은 상기 연결 단자들 중 상기 하부 패키지 기판의 모서리 상에 배치된 연결 단자를 둘러싸는 홀 형태를 가질 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 오프닝은 상기 연결 단자들과 이격되어 상기 연결 단자들과 접촉되지 않는 내측면을 포함하고, 상기 내측면은 상기 하부 패키지 기판으로부터 상기 상부 패키지를 향해 오르막 경사질 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 하부 몰드막은 상기 하부 패키지 기판을 홀 형태로 개방하는 복수개의 제2 오프닝들을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 연결 단자들은: 상기 제1 오프닝을 통해 상기 하부 패키지 기판과 전기적으로 연결되는 복수개의 제1 연결 단자들과; 그리고 상기 제2 오프닝들을 통해 상기 하부 패키지 기판과 전기적으로 연결되는 복수개의 제2 연결 단자들을 포함하고, 상기 제1 연결 단자들의 제1 피치는 상기 제2 연결 단자들의 제2 피치와 상이할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 제1 피치는 상기 제2 피치에 비해 작을 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 하부 몰드막은 상기 하부 패키지 기판의 센터 영역 상에 배치되어 상기 하부 반도체 칩의 측면을 따라 연속적으로 연장되고, 상기 하부 반도체 칩의 상기 측면은 상기 하부 몰드막으로 완전히 덮여 있을 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 하부 몰드막의 상면은 상기 하부 반도체 칩의 상면과 동일한 레벨을 이루거나 혹은 더 높을 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 하부 패키지 기판의 에지 영역을 채워 상기 하부 몰드막을 둘러싸는 제2 하부 몰드막을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 하부 반도체 칩 상에 제공된 방열막을 더 포함할 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 상부 패키지가 적층되어 있는 상기 하부 패키지 기판이 살장되는 베이스 기판과; 그리고 상기 베이스 기판 상에 제공되어 상기 하부 패키지를 몰딩하는 외부 몰드막을 더 포함하고, 상기 외부 몰드막은 상기 오프닝을 더 채울 수 있다.
본 실시예의 반도체 패키지에 있어서, 상기 상부 패키지는: 상부 패키지 기판; 상기 상부 패키지 기판 상에 실장된 상부 반도체 칩; 그리고 상기 상부 패키지 기판 상에 제공되어 상기 상부 반도체 칩을 몰딩하는 상부 몰드막을 포함하고, 상기 상부 패키지와 상기 하부 패키지는 상하 이격될 수 있다.
상기 특징을 구현할 수 있는 본 발명의 실시예에 따른 반도체 패키지의 제조방법은: 하부 패키지 상에 상부 패키지를 적층하여 패키지-온-패키지 타입의 반도체 패키지를 형성하는 것을 포함하고, 상기 하부 패키지를 형성하는 것은: 센터 영역과, 상기 센터 영역을 둘러싸는 에지 영역을 갖는 하부 패키지 기판을 제공하고; 상기 하부 패키지 기판의 상기 센터 영역 상에 하부 반도체 칩을 실장하고; 상기 하부 패키지 기판의 상기 에지 영역 상에 하부 단자들을 형성하고; 그리고 상기 하부 패키지 기판 상에 상기 하부 반도체 칩을 몰딩하며, 그리고 상기 하부 단자들을 개방하는 제1 오프닝을 갖는 하부 몰드막을 형성하는 것을 포함하고, 상기 제1 오프닝은 상기 하부 패키지 기판의 에지 영역을 연속적으로 노출시키는 트렌치 형태를 가지며, 인접한 상기 하부 단자들 사이에 몰드막이 형성되지 아니할 수 있다.
본 실시예의 제조방법에 있어서, 상기 하부 몰드막을 형성하는 것은: 상기 하부 패키지 기판 상에 상기 하부 반도체 칩과 상기 하부 단자들을 덮는 몰드 물질막을 형성하고; 그리고 상기 몰드 물질막을 레이저 드릴링하여 상기 트렌치 형태의 상기 제1 오프닝을 형성하는 것을 포함하고, 상기 제1 오프닝의 내측면은 상기 하부 단자와 접촉되지 않을 수 있다.
본 실시예의 제조방법에 있어서, 상기 하부 몰드막은: 상기 하부 반도체 칩의 측면을 따라 연속적으로 연장되어 상기 하부 반도체 칩의 측면을 덮는 제1 하부 몰드막과; 그리고 상기 패키지 기판의 상기 에지 상에 제공되어 상기 제1 오프닝을 사이에 두고 이격되며, 상기 제1 하부 몰드막을 둘러싸는 제2 하부 몰드막을 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 하부 몰드막을 형성하는 것은: 상기 몰드 물질막을 레이저 드릴링하여 상기 하부 단자들 중 적어도 어느 하나를 개방하는 홀 형태를 갖는 제2 오프닝을 형성하는 것을 더 포함할 수 있다.
본 실시예의 제조방법에 있어서, 상기 하부 몰드막을 형성하는 것은: 상기 하부 패키지 기판 상에 상기 하부 반도체 칩과 상기 하부 단자들을 덮는 몰드 물질막을 형성하고; 그리고 상기 몰드 물질막을 레이저 드릴링 혹은 에칭하여 상기 트렌치 형태의 상기 제1 오프닝을 형성하는 것을 포함하고, 상기 제1 오프닝은 상기 하부 패키지 기판의 상기 에지 영역을 완전히 노출시킬 수 있다.
본 실시예의 제조방법에 있어서, 상기 하부 몰드막은 상기 하부 반도체 칩의 측면을 따라 연속적으로 연장되어 상기 하부 반도체 칩의 상기 측면을 완전히 덮을 수 있다.
본 발명에 의하면, 몰드막을 레이저 드릴링 공정으로 패터닝하여 솔더볼들을 개방하는 오프닝을 트렌치 형태로 형성하므로써 인접한 솔더볼들 사이에 형성되는 몰드벽을 제거한다. 이에 따라, 솔더볼들의 미세 피치에 따른 몰드벽의 붕괴나 쓰러짐에 의해 발생되는 솔더볼들의 쇼트나 솔더볼의 전기적 저항 상승 문제를 해결할 수 있다. 아울러, 솔더볼과 접촉되지 않는 오프닝을 형성하므로써 솔더볼에 생길 수 있는 노치를 없앨 수 있다. 이에 따라, 반도체 패키지의 기계적 및 전기적 특성을 향상시킬 수 있는 효과를 얻을 수 있다.
도 1a 내지 1d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 2a는 도 1a의 평면도이다.
도 2b는 도 1b의 평면도이다.
도 3a 내지 3c는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 4a 내지 4c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 4d는 도 4c의 변형예를 도시한 단면도이다.
도 5a는 도 4a의 평면도이다.
도 5b는 도 4b의 평면도이다.
도 6a 내지 6c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 6d는 도 6c의 변형예를 도시한 단면도이다.
도 7은 도 6a의 평면도이다.
도 8a 내지 8c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다.
도 8d 및 8e는 도 8c의 변형예들을 도시한 단면도들이다.
도 9는 도 8a의 평면도이다.
도 10a 내지 10d는 본 발명의 또 다른 실시예들에 따른 제조방법들에 의해 제조된 반도체 패키지들을 도시한 단면도들이다.
도 11a는 본 발명의 실시예들에 따른 반도체 패키지들을 구비한 메모리 카드를 도시한 블록도이다.
도 11b는 본 발명의 실시예들에 따른 반도체 패키지들을 응용한 정보 처리 시스템을 도시한 블록도이다.
도 12a 및 12b는 본 발명의 실시예의 방법과 상이한 반도체 패키지를 제조방법을 도시한 단면도들이다.
도 13a 및 13b는 본 발명의 실시예의 방법과 상이한 반도체 패키지를 제조방법을 도시한 단면도들이다.
이하, 본 발명에 따른 반도체 패키지 및 그 제조방법을 첨부한 도면을 참조하여 상세히 설명한다.
본 발명과 종래 기술과 비교한 이점은 첨부된 도면을 참조한 상세한 설명과 특허청구범위를 통하여 명백하게 될 것이다. 특히, 본 발명은 특허청구범위에서 잘 지적되고 명백하게 청구된다. 그러나, 본 발명은 첨부된 도면과 관련해서 다음의 상세한 설명을 참조함으로써 가장 잘 이해될 수 있다. 도면에 있어서 동일한 참조부호는 다양한 도면을 통해서 동일한 구성요소를 나타낸다.
<실시예 1>
도 1a 내지 1d는 본 발명의 일 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 2a는 도 1a의 평면도이다. 도 2b는 도 1b의 평면도이다.
도 1a를 참조하면, 상면(101a)과 하면(101b)을 갖는 하부 패키지 기판(101)을 제공할 수 있다. 하부 패키지 기판(101)은 가령 인쇄회로기판일 수 있다. 하부 패키지 기판(101)의 상면(101a) 상에 하부 반도체 칩(110)을 가령 플립칩 본딩 방식으로 실장하고 하부 반도체 칩(110)을 몰딩하는 몰드 물직막(130a)을 형성할 수 있다. 몰드 물질막(130a)은 하부 반도체 칩(110)의 상면(110a)을 노출시키는 형태로 하부 반도체 칩(110)을 몰딩할 수 있다. 하부 반도체 칩(110)의 상면(110a)은 가령 비활성면일 수 있다.
하부 반도체 칩(110)은 가령 복수개의 솔더 범프들(112)을 매개로 하부 패키지 기판(101)과 전기적으로 연결될 수 있다. 하부 반도체 칩(110)은 메모리 칩, 로직 칩, 혹은 이의 조합을 포함할 수 있다. 일례로, 하부 반도체 칩(110)은 로직 칩일 수 있다.
하부 패키지 기판(101)의 상면(101a) 상에 가령 솔더볼과 같은 복수개의 하부 단자들(120)을 더 형성할 수 있다. 하부 단자들(120)은 몰드 물질막(130a)에 의해 완전히 덮여있어 외부로 노출되지 않을 수 있다. 예컨대, 하부 단자(120)의 높이는 몰드 물질막(130a)의 두께와 동일하거나 작을 수 있다. 일례에 따르면, 하부 단자들(120)은 하부 패키지 기판(101)의 상면(101a) 중 에지에 배치되어 하부 패키지 기판(101)의 상면(101a) 중 센터에 배치된 하부 반도체 칩(110)의 측면을 둘러쌀 수 있다.
도 1b를 참조하면, 몰드 물질막(130a)을 패터닝하여 하부 단자들(120)을 노출시키는 오프닝(135)을 갖는 하부 몰드막(130)을 형성할 수 있다. 가령 몰드 물질막(130a)을 레이저 드릴링하여 도 2b에 도시된 바와 같이 트렌치 형태의 오프닝(135)을 갖는 하부 몰드막(130)을 형성할 수 있다. 가령 레이저를 직선 왕복시켜 오프닝(135)을 형성할 수 있다.
일례에 따르면, 오프닝(135)은 하부 반도체 칩(110)의 측면을 따라 연속적으로 연장되고 하부 단자들(120)을 노출시키는 트렌치 형태를 가질 수 있다. 오프닝(135)은 그 내측면(135s)이 하부 단자들(120)과 이격되므로써 하부 몰드막(130)은 하부 단자들(120)과 접촉되지 않을 수 있다. 오프닝(135)의 내측면(135s)은 하부 패키지 기판(101)의 상면(101a)으로부터 실질적으로 수직하게 연장될 수 있다.
하부 몰드막(130)은 오프닝(135)에 의해 분리되어 하부 반도체 칩(110)의 측면을 둘러싸는 내부 하부 몰드막(131)과, 하부 패키지 기판(101)의 에지 상에 형성된 외부 하부 몰드막(132)으로 구분될 수 있다. 하부 단자들(120)은 하부 패키지 기판(101) 상에서 내부 하부 몰드막(131)과 외부 하부 몰드막(132) 사이에 배치될 수 있다. 내부 하부 몰드막(131)은 하부 반도체 칩(110)의 측면을 완전히 감쌀 수 있어 하부 반도체 칩(110)의 상면(110a) 중 모서리(110c)가 파손되는 것을 억제할 수 있다.
상기 일련의 공정을 통해 하부 패키지 기판(101) 상에 실장된 하부 반도체 칩(110)을 몰딩하며 하부 단자들(120)을 노출시키는 오프닝(135)을 갖는 하부 몰드막(130)을 포함하는 하부 패키지(100)가 제조될 수 있다.
도 1c를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 적층할 수 있다. 상부 패키지(200)는 상면(201a)과 하면(201b)을 갖는 상부 패키지 기판(201)과, 상부 패키지 기판(201)의 상면(201a) 상에 실장된 하나 혹은 이상의 상부 반도체 칩들(210)과, 상부 반도체 칩들(210)을 몰딩하는 상부 몰드막(230)과, 그리고 상부 패키지 기판(201)의 하면(201b)에 부착된 복수개의 상부 단자들(220)을 포함할 수 있다.
상부 패키지 기판(201)는 가령 인쇄회로기판일 수 있다. 상부 반도체 칩들(210)은 가령 복수개의 본딩 와이어들(212)에 의해 상부 패키지 기판(201)과 전기적으로 연결될 수 있다. 상부 반도체 칩들(210)은 메모리 칩, 로직 칩, 혹은 이의 조합을 포함할 수 있다. 일례로, 상부 반도체 칩들(210)은 메모리 칩일 수 있다. 상부 반도체 칩들(210)은 절연성 접착막(213)에 의해 서로간 및 상부 패키지 기판(201)에 부착될 수 있다. 상부 단자들(220)은 상부 패키지(200)가 하부 패키지(100) 상에 적층될 때 하부 단자들(210)과 일대일 대응할 수 있다. 일례에 따르면, 상부 단자(220)는 하부 단자(120)와 동일하거나 유사한 크기 내지 체적을 가질 수 있다. 따라서, 하부 패키지(100) 상에 상부 패키지(200) 상에 적층되어 상부 단자들(220)이 하부 단자들(120)과 접촉할 때, 상부 단자들(220)은 하부 몰드막(130)과 직접 접촉되지 않을 수 있다.
도 1d를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 적층된 상태에서 리플로우 공정을 진행하여 연결 단자들(300)을 형성할 수 있다. 예컨대, 하부 단자들(120)과 상부 단자들(220)이 접촉된 상태에서 리플로우 공정이 진행되므로써, 하부 단자들(120)과 상부 단자들(220)이 서로 이어져 연결 단자들(300)이 형성될 수 있다. 하부 패키지 기판(101)의 하면(101b)에 솔더볼과 같은 외부 단자들(103)을 부착할 수 있다. 이로써, 하부 패키지(100) 상에 상부 패키지(200)가 적층되고, 연결 단자들(300)에 의해 서로 전기적으로 연결된 패키지-온-패키지 타입의 반도체 패키지(1)가 제조될 수 있다.
도 1d에서와 같이 연결 단자(300)를 형성하기 위한 리플로우 공정시 하부 단자들(120) 및/또는 상부 단자들(220)에 함유되어 있거나 혹은 하부 단자들(120) 및/또는 상부 단자들(220)을 형성하는 공정에 소요되는 성분들로 주로 구성된 가스 내지 퓸(fume)에 의해 가스압이 증가될 수 있다. 만일 가스 내지 퓸의 용이한 배출이 이루어지지 않으면, 증가된 가스압에 의해 연결 단자들(300)과 하부 패키지 기판(101) 사이에 크랙이 생기거나 연결 단자들(300)이 하부 패키지 기판(101)으로부터 떨어져 반도체 패키지(1)의 기계적 및 전기적 특성이 악화될 수 있다.
본 실시예에 따르면, 가스 내지 퓸이 오프닝(135)을 통해 용이하게 배출될 수 있으므로 가스압 증가에 따른 크랙이나 연결 단자들(300)의 탈락 현상이 일어나지 않을 수 있다.
본 실시예의 오프닝(135)은 트렌치 형상을 가지므로써 연결 단자들(300)의 기계적 및 전기적 특성이 향상될 수 있다. 이에 대해선 도 12a 및 12b, 그리고 도 13a 및 13b를 참조하여 설명한다.
<본 실시예와 상이한 방법예 1>
도 12a 및 12b는 본 발명의 실시예의 방법과 상이한 반도체 패키지를 제조방법을 도시한 단면도들이다.
도 12a를 참조하면, 본 실시예와 다르게 하부 단자들(120)의 상부를 개방하는 홀 형태의 오프닝(135pa)을 형성할 수 있다. 그런다음, 하부 패키지(100pa) 상에 상부 패키지(200)을 적층한 후 리플로우 공정을 진행할 수 있다.
도 12b를 참조하면, 상기 리플로우 공정에 의해 하부 단자들(100)과 상부 단자들(200)이 리플로우 공정에 의해 서로 이어져 형성되는 연결 단자들(300p)을 갖는 반도체 패키지(1p)가 형성될 수 있다.
연결 단자(300p)는 단면적이 상대적으로 좁은 노치(301)을 가질 수 있다. 반도체 패키지(1p)에 스트레스가 인가되는 경우 노치(301)는 스트레스 취약점으로 작용할 수 있다. 아울러, 노치(301)는 연결 단자(300p)의 단면적을 줄이므로서 전기적 저항이 높아질 수 있다. 게다가, 연결 단자(300p)와 하부 몰드막(130)과의 이격 공간이 없으므로 리플로우 공정에서 발생되는 가스의 원할한 배출이 이루어지 않을 수 있고, 이에 따라 연결 단자(300p)의 탈락이나 크랙이 발생할 수 있다.
본 실시예에 따르면, 트렌치 형태의 오프닝(135)을 형성하므로 도 1d에서 알 수 있듯이 연결 단자들(300)에는 노치가 형성되지 않을 수 있다. 따라서, 노치에 의한 연결 단자(300)의 스트레스 취약 및/또는 전기적 저항 상승 문제가 일어나지 않을 수 있다.
<본 실시예와 상이한 방법예 2>
도 13a 및 13b는 본 발명의 실시예의 방법과 상이한 반도체 패키지를 제조방법을 도시한 단면도들이다.
도 13a를 참조하면, 본 실시예와 다르게 하부 단자(120)를 전부 개방하는 홀 형태의 오프닝(135p)을 형성할 수 있다. 이 경우, 인접한 하부 단자들(120)을 격리하는 몰드벽(130w)이 형성될 수 있다. 미세 피치화 경향에 따라 하부 단자들(120) 간의 간격이 좁아지는 경우 몰드벽(130w)의 수평 거리, 즉 두께(T)가 작아질 수 있다. 그런 다음, 하부 패키지(100pa) 상에 상부 패키지(200)을 적층한 후 리플로우 공정을 진행할 수 있다.
도 13b를 참조하면, 상기 리플로우 공정에 의해 하부 단자들(100)과 상부 단자들(200)이 리플로우 공정에 의해 서로 이어져 형성되는 연결 단자들(300p)을 갖는 반도체 패키지(2p)가 형성될 수 있다. 얇은 두께(T)를 갖는 몰드벽(130w)은 붕괴되거나 혹은 하부 단자(120)쪽으로 쓰러질 수 있다. 이에 따라, 인접한 연결 단자들(300p)이 쇼트되거나 혹은 연결 단자(300p)의 내부에 몰드벽(130w)이 삽입되어 있을 수 있다. 이에 따라, 불량한 전기적 특성을 갖는 반도체 패키지(2p)가 제조되므로써 수율이 떨어질 수 있다.
본 실시예에 따르면, 트렌치 형태의 오프닝(135)을 형성하므로 도 1b에서 알 수 있듯이 인접한 하부 단자들(120) 사이에 몰드벽이 형성될 여지가 없다. 따라서, 몰드벽의 붕괴나 쓰러짐에 따른 전기적 특성의 불량이나 수율 하락을 피할 수 있는 반도체 패키지(1)를 제조할 수 있다.
<실시예 2>
도 3a 내지 3c는 본 발명의 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 이하에선 제1 실시예와 상이한 점에 대해 상설하고 동일한 점에 대해서는 생략하거나 개설한다.
도 3a를 참조하면, 하부 패키지 기판(101)의 상면(101a) 중 센터 영역 상에 하부 반도체 칩(110)을 솔더 범프들(112)을 매개로 플립칩 본딩하고, 하부 반도체 칩(110)의 측면과 이격된 하부 단자들(120)을 하부 패키지 기판(101)의 상면(101a) 중 에지 영역 상에 형성할 수 있다. 그런다음, 몰드 물질의 도포 및 패터닝(예: 레이저 드릴링)으로 하부 단자들(120)을 개방하는 오프닝(135)을 갖는 하부 몰드막(130)을 형성하여 하부 패키지(100)를 형성할 수 있다.
오프닝(135)은 도 2b에 도시된 바와 같이 하부 반도체 칩(110)의 측면을 따라 연속적으로 연장되고 하부 단자들(120)을 노출시키는 트렌치 형태를 가질 수 있다. 하부 몰드막(130)은 오프닝(135)에 의해 분리되어 하부 반도체 칩(110)의 측면을 둘러싸는 내부 하부 몰드막(131)과, 하부 패키지 기판(101)의 에지 상에 형성된 외부 하부 몰드막(132)으로 구분될 수 있다. 일례에 따르면, 오프닝(135)은 하부 패키지 기판(101)으로부터 위를 향해 오르막 경사지고 하부 단자들(120)과 접촉되지 않는 내측면(135s)을 가질 수 있다. 내측면(135s)의 경사(θ1)는 90°보다 작을 수 있다. 본발명을 이에 한정하지 않는 단지 일례로서, 내측면(135s)의 각도(θ1)는 45° 내지 90°일 수 있다. 하부 몰드막(130)은 하부 반도체 칩(110)의 측면을 둘러싸며 하부 반도체 칩(110)의 상면(110a)은 노출될 수 있다.
도 3b를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 적층할 수 있다. 상부 패키지(200)는 도 1c에서 전술한 바와 같이 인쇄회로기판과 같은 상부 패키지 기판(201), 상부 패키지 기판(201)의 상면(201a) 상에 적층되고 본딩 와이어들(121)에 의해 상부 패키지 기판(201)과 전기적으로 연결된 하나 이상의 상부 반도체 칩들(210), 상부 반도체 칩들(210)을 몰딩하는 상부 몰드막(230), 그리고 상부 패키지 기판(201)의 하면(201b) 상에 부착된 상부 단자들(220)을 포함할 수 있다.
본 실시예에 따르면, 상부 패키지(200)가 하부 패키지(100)와 오정렬된 상태이더라도 오프닝(135)의 경사진 내측면(135s)에 의해 상부 패키지(200)가 슬라이딩되어 하부 패키지(100)와 정렬될 수 있다.
도 3c를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 적층된 상태에서 리플로우 공정을 진행하여 연결 단자들(300)을 형성할 수 있다. 이로써, 이로써, 하부 패키지(100) 상에 상부 패키지(200)가 적층되고, 연결 단자들(300)에 의해 서로 전기적으로 연결된 패키지-온-패키지 타입의 반도체 패키지(2)가 제조될 수 있다.
<실시예 3>
도 4a 내지 4c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 4d는 도 4c의 변형예를 도시한 단면도이다. 도 5a는 도 4a의 평면도이다. 도 5b는 도 4b의 평면도이다. 이하에선 제1 실시예와 상이한 점에 대해 상설하고 동일한 점에 대해서는 생략하거나 개설한다.
도 4a를 참조하면, 하부 패키지 기판(101)의 상면(101a) 중 센터 영역 상에 하부 반도체 칩(110)을 솔더 범프들(112)을 매개로 플립칩 본딩하고, 하부 반도체 칩(110)의 측면과 이격된 하부 단자들(120)을 하부 패키지 기판(101)의 상면(101a) 중 에지 영역 상에 형성할 수 있다. 그런다음, 몰드 물질의 도포 및 패터닝(예: 레이저 드릴링)으로 하부 단자들(120)을 개방하는 오프닝(135)과 제2 오프닝(137)을 갖는 하부 몰드막(130)을 형성하여 하부 패키지(100)를 형성할 수 있다.
하부 몰드막(130)은 도 5a에 도시된 바와 같이 하부 반도체 칩(110)의 측면을 둘러싸는 내부 하부 몰드막(131)과, 하부 패키지 기판(101)의 에지 상에 형성된 외부 하부 몰드막(132)으로 구분될 수 있다. 외부 하부 몰드막(132)은 그 모서리부터 하부 반도체 칩(110)을 향해 연장된 적어도 하나의 돌출부(132p)를 포함할 수 있다. 그 돌출부(132p)에 하부 단자들(120) 중 하부 패키지 기판(101)의 상면(101a) 중 모서리에 제공된 적어도 하나의 하부 단자(120)을 개방하는 제2 오프닝(137)이 형성되어 있을 수 있다.
오프닝(135)은 레이저를 직선 이동시켜 형성된 하부 반도체 칩(110)의 측면을 따라 연속적으로 연장된 트렌치 형태를 가질 수 있다. 제2 오프닝(137)은 레이저를 원형 이동시켜 형성된 홀 형태를 가질 수 있다. 오프닝(135)의 내측면(135s)과 제2 오프닝(137)의 내측면(137s) 중 적어도 어느 하나는 경사지거나 혹은 수직할 수 있다. 제2 오프닝(137)은 하부 단자(120)의 상부는 노출되지만 하부는 개방되지 않는 홀 형태를 가질 수 있다.
도 4b를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 적층할 수 있다. 상부 패키지(200)는 도 1c에서 전술한 바와 같이 상부 패키지 기판(201), 상부 패키지 기판(201)의 상면(201a) 상에 적층되고 본딩 와이어들(121)에 의해 상부 패키지 기판(201)과 전기적으로 연결된 하나 이상의 상부 반도체 칩들(210), 상부 반도체 칩들(210)을 몰딩하는 상부 몰드막(230), 그리고 상부 패키지 기판(201)의 하면(201b) 상에 부착된 상부 단자들(220)을 포함할 수 있다.
본 실시예에 따르면, 상부 패키지(200)가 하부 패키지(100) 상에 적층될 때 제2 오프닝(137)은 상부 패키지(200)가 회전되어 오정렬되는 것을 억제할 수 있다. 예컨대, 도 5b에 도시된 바와 같이 제2 오프닝(137)으로 삽입되는 상부 단자(220)에 의해 상부 패키지(200)가 하부 패키지(100) 상에서 가령 시계방향으로의 회전(R)이 방해될 수 있다. 이처럼, 제2 오프닝(137)은 상부 패키지(200)와 하부 패키지(100)의 정렬을 담보할 수 있다.
도 4c를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 적층된 상태에서 리플로우 공정을 진행하여 연결 단자들(300)을 형성할 수 있다. 이로써, 이로써, 하부 패키지(100) 상에 상부 패키지(200)가 적층되고, 연결 단자들(300)에 의해 서로 전기적으로 연결된 패키지-온-패키지 타입의 반도체 패키지(3)가 제조될 수 있다.
본 실시예에 따르면, 오프닝(135)을 관통하는 연결 단자들(300)은 하부 몰드막(130)과 접촉되지 않을 수 있고, 제2 오프닝(137)을 관통하는 연결 단자들(300)은 하부 몰드막(130)과 접촉될 수 있다.
다른 예로, 도 4a에서 제2 오프닝(137)은 하부 단자(120)와 접촉되지 않는 홀 형태로 형성할 수 있다. 이에 따라, 도 4d에 도시된 바와 같은 연결 단자(300)와 접촉되지 않는 제2 오프닝(137)을 갖는 패키지-온-패키지 타입의 반도체 패키지(4)를 제조할 수 있다.
<실시예 4>
도 6a 내지 6c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 6d는 도 6c의 변형예를 도시한 단면도이다. 도 7은 도 6a의 평면도이다. 이하에선 제1 실시예와 상이한 점에 대해 상설하고 동일한 점에 대해서는 생략하거나 개설한다.
도 6a를 참조하면, 하부 패키지 기판(101)의 상면(101a) 중 센터 영역 상에 하부 반도체 칩(110)을 솔더 범프들(112)을 매개로 플립칩 본딩하고, 하부 반도체 칩(110)의 측면과 이격된 하부 단자들(120)과 제2 하부 단자들(122)을 하부 패키지 기판(101)의 상면(101a) 중 에지 영역 상에 형성할 수 있다. 그런다음, 몰드 물질의 도포 및 패터닝(예: 레이저 드릴링)으로 하부 단자들(120)을 개방하는 오프닝(135)과 제2 하부 단자들(122)을 개방하는 제2 오프닝(137)을 갖는 하부 몰드막(130)을 형성하여 하부 패키지(100)를 형성할 수 있다.
본 실시예에 따르면, 도 7에 도시된 바와 같이 하부 단자들(120)은 제1 피치(P1)와 제2 하부 단자들(122)의 제2 피치(P2)는 서로 다를 수 있다. 예컨대, 제1 피치(P1)는 제2 피치(P2)에 비해 작을 수 있다. 일례로서, 작은 제1 피치(P1)를 갖는 하부 단자들(120)은 하부 반도체 칩(110)의 좌우 양측의 측면들과 이격되어 배치되고, 큰 제2 피치(P2)를 갖는 제2 하부 단자들(122)은 하부 반도체 칩(110)의 상하 양측의 측면들과 이격되어 배치될 수 있다. 이와 다르게, 하부 단자들(120)은 하부 반도체 칩(110)의 좌측 및 하측 측면들과 이격되어 “L”자 형태로 배치되고, 제2 하부 단자들(122)은 하부 반도체 칩(110)의 우측 및 상측의 측면들과 이격되어 “반전된 L”자 형태로 배치될 수 있다.
작은 제1 피치(P1)를 갖는 하부 단자들(120)을 개방하는 오프닝(135)은 트렌치 형태를 가질 수 있고, 큰 피치(P2)를 갖는 제2 하부 단자들(122)을 개방하는 오프닝(137)은 홀 형태를 가질 수 있다. 오프닝(135)의 내측면(135s)과 제2 오프닝(137)의 내측면(137s) 중 적어도 어느 하나는 경사지거나 혹은 수직할 수 있다. 제2 오프닝(137)은 제2 하부 단자(122)의 상부는 노출되지만 하부는 개방되지 않는 홀 형태를 가질 수 있다. 인접한 제2 하부 단자들(122) 사이에 몰드벽(130w)이 배치될 수 있다.
도 6b를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 적층할 수 있다. 상부 패키지(200)는 도 1c에서 전술한 바와 같이 상부 패키지 기판(201), 상부 패키지 기판(201)의 상면(201a) 상에 적층되고 본딩 와이어들(121)에 의해 상부 패키지 기판(201)과 전기적으로 연결된 하나 이상의 상부 반도체 칩들(210), 상부 반도체 칩들(210)을 몰딩하는 상부 몰드막(230), 그리고 상부 패키지 기판(201)의 하면(201b) 상에 부착된 상부 단자들(220)을 포함할 수 있다.
본 실시예에 따르면, 상부 패키지(200)는 하부 패키지(100)와 동일 또는 유사하게 상부 단자들(220)은 작은 피치(P4)와 큰 피치(P4)를 가질 수 있다. 예컨대, 하부 단자들(120)과 연결되는 상부 단자들(220)은 제1 피치(P1)와 동일하거나 유사한 제3 피치(P3)를 가질 수 있고, 제2 하부 단자들(122)과 연결되는 상부 단자들(220)은 제2 피치(P2)와 동일하거나 유사한 제4 피치(P4)를 가질 수 있다.
도 6c를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 적층된 상태에서 리플로우 공정을 진행하여 연결 단자들(300)을 형성할 수 있다. 이로써, 이로써, 하부 패키지(100) 상에 상부 패키지(200)가 적층되고, 작은 피치(P1/P3)를 갖는 연결 단자들(300)과 큰 피치(P2/P4)를 갖는 제2 연결 단자들(322)에 의해 서로 전기적으로 연결된 패키지-온-패키지 타입의 반도체 패키지(5)가 제조될 수 있다.
다른 예로, 도 6a에서 제2 오프닝(137)은 제2 하부 단자(122)와 접촉되지 않는 홀 형태로 형성할 수 있다. 이에 따라, 도 6d에 도시된 바와 같은 제2 연결 단자(322)와 접촉되지 않는 제2 오프닝(137)을 갖는 패키지-온-패키지 타입의 반도체 패키지(6)를 제조할 수 있다.
<실시예 5>
도 8a 내지 8c는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 제조방법을 도시한 단면도들이다. 도 8d 및 8e는 도 8c의 변형예들을 도시한 단면도이다. 도 9는 도 8a의 평면도이다. 이하에선 제1 실시예와 상이한 점에 대해 상설하고 동일한 점에 대해서는 생략하거나 개설한다.
도 8a를 참조하면, 하부 패키지 기판(101)의 상면(101a) 중 센터 영역 상에 하부 반도체 칩(110)을 솔더 범프들(112)을 매개로 플립칩 본딩하고, 하부 반도체 칩(110)의 측면과 이격된 하부 단자들(120)을 하부 패키지 기판(101)의 상면(101a) 중 에지 영역 상에 형성할 수 있다. 그런다음, 몰드 물질의 도포 및 패터닝(예: 레이저 드릴링 혹은 에칭)으로 하부 반도체 칩(110)을 몰딩하는 하부 몰드막(130)을 형성하여 하부 패키지(100)를 형성할 수 있다. 다른 예로, 하부 반도체 칩(110)을 몰딩하는 하부 몰드막(130)을 형성한 이후에 하부 단자들(120)을 하부 패키지 기판(101) 상에 부착할 수 있다.
하부 몰드막(130)은 도 9에 도시된 바와 같이 하부 반도체 칩(110)의 측면을 따라 연장되어 측면을 완전히 감쌀 수 있다. 따라서, 하부 반도체 칩(110)의 상면(110a) 중 모서리(110c)가 파손되는 것을 억제할 수 있다. 일례로, 하부 몰드막(130)의 상면(130a)은 하부 반도체 칩(110)의 상면(110a)과 공면을 이룰 수 있다.
하부 몰드막(130)의 외측면(130s)은 하부 패키지 기판(101)으로부터 하부 반도체 칩(110)의 상면(110a)을 향해 오르막 경사지거나 혹은 수직할 수 있다. 일례로, 하부 몰드막(120)의 외측면(130s)은 90°보다 작은 각도(θ2)도 경사질 수 있다. 본발명을 이에 한정하지 않는 단지 일례로서, 외측면(130s)의 각도(θ2)는 45° 내지 90°일 수 있다.
본 실시예에 따르면, 하부 몰딩막(130)은 하부 반도체 칩(110)을 몰딩하되 하부 패키지 기판(101)의 상면(101a) 중 하부 단자들(120)이 배치된 에지 영역에는 형성되지 않을 수 있다. 하부 몰딩막(130)은 하부 반도체 칩(110)의 측면으로부터 연장된 길이(L)를 가급적 작게 설정할 수 있고, 이에 따라 하부 몰드막(130)의 크기(좌우 폭) 및/또는 하부 패키지(100)의 크기를 최소화할 수 있다.
도 8b를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 적층할 수 있다. 상부 패키지(200)는 도 1c에서 전술한 바와 같이 상부 패키지 기판(201), 상부 패키지 기판(201)의 상면(201a) 상에 적층되고 본딩 와이어들(121)에 의해 상부 패키지 기판(201)과 전기적으로 연결된 하나 이상의 상부 반도체 칩들(210), 상부 반도체 칩들(210)을 몰딩하는 상부 몰드막(230), 그리고 상부 패키지 기판(201)의 하면(201b) 상에 부착된 상부 단자들(220)을 포함할 수 있다.
도 8c를 참조하면, 하부 패키지(100) 상에 상부 패키지(200)를 적층된 상태에서 리플로우 공정을 진행하여 연결 단자들(300)을 형성할 수 있다. 이로써, 이로써, 하부 패키지(100) 상에 상부 패키지(200)가 적층되고, 연결 단자들(300)에 의해 서로 전기적으로 연결된 패키지-온-패키지 타입의 반도체 패키지(7)가 제조될 수 있다.
다른 예로, 도 8d에 도시된 바와 같이, 상부 패키지(200)와 하부 패키지(100) 사이에 채워진 제2 하부 몰드막(132)을 더 포함하는 패키지-온-패키지 타입의 반도체 패키지(8)가 제조될 수 있다. 제2 하부 몰드막(132)은 연결 단자들(300)을 둘러쌀 수 있고, 더 나아가 하부 반도체 칩(110)의 측면을 둘러쌀 수 있다. 제2 하부 몰드막(132)은 하부 반도체 칩(110)과 상부 패키지 기판(201) 사이의 이격 공간(90)을 채우지 않거나 혹은 채울 수 있다.
또 다른 예로, 도 8e에 도시된 바와 같이, 하부 반도체 칩(110)의 상면(110a)이 하부 몰드막(130)으로 덮여 있는 패키지-온-패키지 타입의 반도체 패키지(9)를 제조할 수 있다.
<변형예들>
도 10a 내지 10d는 본 발명의 또 다른 실시예들에 따른 제조방법들에 의해 제조된 반도체 패키지들을 도시한 단면도들이다. 이하에선 제1 실시예와 상이한 점에 대해 상설하고 동일한 점에 대해서는 생략하거나 개설한다.
도 10a를 참조하면, 하부 반도체 칩(110)을 완전히 몰딩하는 하부 몰드막(130)을 형성할 수 있다. 이에 따라, 하부 반도체 칩(110)의 상면(110a)이 내부 하부 몰드막(131)으로 덮여 있는 패키지-온-패키지 타입의 반도체 패키지(10)를 제조할 수 있다.
도 10b를 참조하면, 하부 반도체 칩(110) 상에 방열막(140)을 더 부착하여 하부 패키지(100)를 형성할 수 있다. 예를 들어, 열전도 물질(TIM: thermal interface material)을 포함하는 방열막(140)을 하부 반도체 패키지(110) 상에 부착하여 하부 패키지(100)를 형성한 후 상부 패키지(200)의 적층과 리플로우 공정을 진행할 수 있다. 이에 따라, 하부 패키지(100)와 상부 패키지(200) 사이에 방열막(140)이 더 포함된 패키지-온-패키지 타입의 반도체 패키지(11)를 제조할 수 있다.
도 10c를 참조하면, 반도체 패키지(2)를 베이스 기판(80) 상에 실장하여 반도체 패키지(12)를 제조할 수 있다. 베이스 기판(80)은 인쇄회로기판, 컴퓨터나 모바일 폰과 같은 전자 장치의 메인 보드, 메모리 모듈의 모듈 기판 등을 포함할 수 있다. 반도체 패키지(2)는 외부 단자들(103)을 매개로 베이스 기판(80)과 전기적으로 연결될 수 있다. 선택적으로, 반도체 패키지(2)의 적어도 일부를 몰딩하는 외부 몰드막(83)을 더 형성할 수 있다.
일례로, 하부 패키지(100)를 몰딩하는 외부 몰드막(83)을 형성할 수 있다. 외부 몰드막(83)은 오프닝(135)을 채울 수 있고, 하부 반도체 칩(110)의 측면을 더 둘러쌀 수 있다. 외부 몰드막(83)은 하부 반도체 칩(110)과 상부 패키지 기판(201) 사이의 이격 공간(90)을 채우지 않거나 혹은 채울 수 있다.
반도체 패키지(2) 대신에 본 명세서에 개시된 모든 반도체 패키지들(1,3-11) 중 어느 하나를 베이스 기판(80)에 실장할 수 있다. 예컨대, 도 10d에 도시된 바와 같이, 도 10b의 반도체 패키지(11)를 베이스 기판(80)에 실장하고, 선택적으로 외부 몰드막(83)을 형성하여 반도체 패키지(13)를 제조할 수 있다.
<응용예>
도 11a는 본 발명의 실시예들에 따른 반도체 패키지들을 구비한 메모리 카드를 도시한 블록도이다.
도 11a를 참조하면, 상술한 본 발명의 실시예들에 따른 반도체 패키지들(1-13) 중 적어도 하나를 포함하는 메모리(1210)는 메모리 카드(1200)에 응용될 수 있다. 일례로, 메모리 카드(1200)는 호스트(1230)와 메모리(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
도 11b는 본 발명의 실시예들에 따른 반도체 패키지들을 응용한 정보 처리 시스템을 도시한 블록도이다.
도 11b를 참조하면, 정보 처리 시스템(1300)은 본 발명의 실시예들에 따른 반도체 패키지들(1-13) 중 적어도 하나를 구비한 메모리 시스템(1310)을 포함할 수 있다. 정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저인터페이스(1350)를 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 11a의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다.
이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상의 발명의 상세한 설명은 개시된 실시 상태로 본 발명을 제한하려는 의도가 아니며, 본 발명의 요지를 벗어나지 않는 범위 내에서 다양한 다른 조합, 변경 및 환경에서 사용할 수 있다. 첨부된 청구범위는 다른 실시 상태도 포함하는 것으로 해석되어야 할 것이다.

Claims (20)

  1. 하부 패키지 상에 적층된 상부 패키지; 그리고
    상기 하부 패키지와 상부 패키지를 전기적으로 연결하는 복수개의 연결 단자들 포함하고,
    상기 하부 패키지는:
    하부 패키지 기판;
    상기 하부 패키지 기판 상에 실장된 하부 반도체 칩; 그리고
    상기 하부 패키지 기판 상에 제공되어 상기 하부 반도체 칩을 몰딩하며, 상기 하부 패키지 기판을 라인 형태로 개방하는 트렌치 형태의 제1 오프닝을 갖는 하부 몰드막을 포함하고;
    상기 연결 단자들은 상기 제1 오프닝을 통해 노출된 상기 하부 패키지 기판과 전기적으로 연결되고, 그리고 상기 하부 몰드막과 접촉되지 않고,
    상기 하부 몰드막은:
    상기 하부 반도체 칩의 측면을 둘러싸는 제1 몰드막과; 그리고
    상기 제1 오프닝을 사이에 두고 상기 제1 몰드막과 이격된 제2 몰드막을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 제2 몰드막은 상기 제1 몰드막을 둘러싸는 반도체 패키지.
  3. 제2항에 있어서,
    상기 제1 몰드막은 상기 하부 패키지 기판의 센터 영역 상에 배치되어 상기 하부 반도체 칩의 측면을 따라 연속적으로 연장되고, 그리고
    상기 제2 몰드막은 상기 하부 패키지 기판의 에지 영역 상에 배치되어 상기 에지 영역을 따라 연속적으로 연장된 반도체 패키지.
  4. 제2항에 있어서,
    상기 제2 몰드막은 상기 하부 패키지 기판의 모서리들 중 적어도 어느 하나 상에 제공된 적어도 하나의 제2 오프닝을 더 포함하고,
    상기 제2 오프닝은 상기 연결 단자들 중 상기 하부 패키지 기판의 모서리 상에 배치된 연결 단자를 둘러싸는 홀 형태를 갖는 반도체 패키지.
  5. 제2항에 있어서,
    상기 제1 오프닝은 상기 연결 단자들과 이격되어 상기 연결 단자들과 접촉되지 않는 내측면을 포함하고,
    상기 내측면은 상기 하부 패키지 기판으로부터 상기 상부 패키지를 향해 오르막 경사진 반도체 패키지.
  6. 제1항에 있어서,
    상기 하부 몰드막은 상기 하부 패키지 기판을 홀 형태로 개방하는 복수개의 제2 오프닝들을 더 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 연결 단자들은:
    상기 제1 오프닝을 통해 상기 하부 패키지 기판과 전기적으로 연결되는 복수개의 제1 연결 단자들과; 그리고
    상기 제2 오프닝들을 통해 상기 하부 패키지 기판과 전기적으로 연결되는 복수개의 제2 연결 단자들을 포함하고,
    상기 제1 연결 단자들의 제1 피치는 상기 제2 연결 단자들의 제2 피치와 상이한 반도체 패키지.
  8. 제7항에 있어서,
    상기 제1 피치는 상기 제2 피치에 비해 작은 반도체 패키지.
  9. 제1항에 있어서,
    상기 하부 몰드막은 상기 하부 패키지 기판의 센터 영역 상에 배치되어 상기 하부 반도체 칩의 측면을 따라 연속적으로 연장되고,
    상기 하부 반도체 칩의 상기 측면은 상기 하부 몰드막으로 완전히 덮여 있는 반도체 패키지.
  10. 제9항에 있어서,
    상기 하부 몰드막의 상면은 상기 하부 반도체 칩의 상면과 동일한 레벨을 갖거나 혹은 더 높은 레벨을 갖는 반도체 패키지.
  11. 제9항에 있어서,
    상기 하부 패키지 기판의 에지 영역을 채워 상기 하부 몰드막을 둘러싸는 제2 하부 몰드막을 더 포함하는 반도체 패키지.
  12. 제1항에 있어서,
    상기 하부 반도체 칩 상에 제공된 방열막을 더 포함하는 반도체 패키지.
  13. 제1항에 있어서,
    상기 상부 패키지가 적층되어 있는 상기 하부 패키지 기판이 살장되는 베이스 기판과; 그리고
    상기 베이스 기판 상에 제공되어 상기 하부 패키지를 몰딩하는 외부 몰드막을 더 포함하고,
    상기 외부 몰드막은 상기 오프닝을 더 채우는 반도체 패키지.
  14. 제1항에 있어서,
    상기 상부 패키지는:
    상부 패키지 기판;
    상기 상부 패키지 기판 상에 실장된 상부 반도체 칩; 그리고
    상기 상부 패키지 기판 상에 제공되어 상기 상부 반도체 칩을 몰딩하는 상부 몰드막을 포함하고,
    상기 상부 패키지와 상기 하부 패키지는 상하 이격된 반도체 패키지.
  15. 하부 패키지 상에 상부 패키지를 적층하여 패키지-온-패키지 타입의 반도체 패키지를 형성하는 것을 포함하고,
    상기 하부 패키지를 형성하는 것은:
    센터 영역과, 상기 센터 영역을 둘러싸는 에지 영역을 갖는 하부 패키지 기판을 제공하고;
    상기 하부 패키지 기판의 상기 센터 영역 상에 하부 반도체 칩을 실장하고;
    상기 하부 패키지 기판의 상기 에지 영역 상에 하부 단자들을 형성하고; 그리고
    상기 하부 패키지 기판 상에 상기 하부 반도체 칩을 몰딩하며, 그리고 상기 하부 단자들을 개방하는 제1 오프닝을 갖는 하부 몰드막을 형성하는 것을 포함하고,
    상기 제1 오프닝은 상기 하부 패키지 기판의 에지 영역을 연속적으로 노출시키는 트렌치 형태를 가지며, 인접한 상기 하부 단자들 사이에 몰드막이 형성되지 아니하고,
    상기 하부 몰드막은:
    상기 하부 반도체 칩의 측면을 둘러싸는 제1 몰드막과; 그리고
    상기 제1 오프닝을 사이에 두고 상기 제1 몰드막과 이격된 제2 몰드막을 포함하는 반도체 패키지의 제조방법.
  16. 제15항에 있어서,
    상기 하부 몰드막을 형성하는 것은:
    상기 하부 패키지 기판 상에 상기 하부 반도체 칩과 상기 하부 단자들을 덮는 몰드 물질막을 형성하고; 그리고
    상기 몰드 물질막을 레이저 드릴링하여 상기 트렌치 형태의 상기 제1 오프닝을 형성하는 것을 포함하고,
    상기 제1 오프닝의 내측면은 상기 하부 단자와 접촉되지 않는 반도체 패키지의 제조방법.
  17. 제16항에 있어서,
    상기 제1 몰드막은 상기 하부 반도체 칩의 측면을 따라 연속적으로 연장되어 상기 하부 반도체 칩의 측면을 덮고; 그리고
    상기 제2 몰드막은 상기 패키지 기판의 상기 에지 상에 제공되어 상기 제1 오프닝을 사이에 두고 상기 제1 몰드막과 이격되며, 상기 제1 몰드막을 둘러싸는 반도체 패키지의 제조방법.
  18. 제16항에 있어서,
    상기 하부 몰드막을 형성하는 것은:
    상기 몰드 물질막을 레이저 드릴링하여 상기 하부 단자들 중 적어도 어느 하나를 개방하는 홀 형태를 갖는 제2 오프닝을 형성하는 것을;
    더 포함하는 반도체 패키지의 제조방법.
  19. 제15항에 있어서,
    상기 하부 몰드막을 형성하는 것은:
    상기 하부 패키지 기판 상에 상기 하부 반도체 칩과 상기 하부 단자들을 덮는 몰드 물질막을 형성하고; 그리고
    상기 몰드 물질막을 레이저 드릴링 혹은 에칭하여 상기 트렌치 형태의 상기 제1 오프닝을 형성하는 것을 포함하고,
    상기 제1 오프닝은 상기 하부 패키지 기판의 상기 에지 영역을 완전히 노출시키는 반도체 패키지의 제조방법.
  20. 제19항에 있어서,
    상기 하부 몰드막은 상기 하부 반도체 칩의 측면을 따라 연속적으로 연장되어 상기 하부 반도체 칩의 상기 측면을 완전히 덮는 반도체 패키지의 제조방법.
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