[go: up one dir, main page]

KR102228938B1 - 커플드 반도체 패키지 - Google Patents

커플드 반도체 패키지 Download PDF

Info

Publication number
KR102228938B1
KR102228938B1 KR1020200101183A KR20200101183A KR102228938B1 KR 102228938 B1 KR102228938 B1 KR 102228938B1 KR 1020200101183 A KR1020200101183 A KR 1020200101183A KR 20200101183 A KR20200101183 A KR 20200101183A KR 102228938 B1 KR102228938 B1 KR 102228938B1
Authority
KR
South Korea
Prior art keywords
terminal
substrate
package
semiconductor package
substrate pads
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020200101183A
Other languages
English (en)
Inventor
최윤화
장경운
조정훈
Original Assignee
제엠제코(주)
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 제엠제코(주) filed Critical 제엠제코(주)
Priority to KR1020200101183A priority Critical patent/KR102228938B1/ko
Priority to KR1020210029564A priority patent/KR102378171B1/ko
Application granted granted Critical
Publication of KR102228938B1 publication Critical patent/KR102228938B1/ko
Priority to US17/227,357 priority patent/US11721615B2/en
Priority to CN202110512159.1A priority patent/CN113241330B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/06—Containers; Seals characterised by the material of the container or its electrical properties
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes) consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/71—Means for bonding not being attached to, or not being formed on, the surface to be connected
    • H01L24/72—Detachable connecting means consisting of mechanical auxiliary parts connecting the device, e.g. pressure contacts using springs or clips

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명은, 두 개 이상의 기판패드(110), 각 기판패드(110) 상에 실장되는 한 개 이상의 반도체칩(120), 각 기판패드(110)와 각 반도체칩(120)과 각각 전기적으로 연결되는 한 개 이상의 터미널단자(130), 및 한 개 이상의 반도체칩(120)과 한 개 이상의 터미널단자(130)의 일부를 덮는 패키지 하우징(140)을 포함하고, 한 개 이상의 기판패드(110)의 저면은 전기적으로 도통되고, 다른 한 개 이상의 기판패드(110)의 저면은 전기적으로 절연되도록 구성되어, 히트싱크에 절연물질을 도포할 필요없이 히트싱크와의 접합시 부분적인 절연을 구현할 수 있는, 커플드 반도체 패키지를 개시한다.

Description

커플드 반도체 패키지{COUPLED SEMICONDUCTOR PACKAGE}
본 발명은 한 개 이상의 기판패드의 저면은 전기적으로 도통되고, 다른 한 개 이상의 기판패드의 저면은 전기적으로 절연되도록 구성하여서 히트싱크에 절연물질을 도포할 필요없이 히트싱크와의 접합시 부분적인 절연을 구현할 수 있는, 커플드 반도체 패키지에 관한 것이다.
통상, 패키지형 전력 반도체 장치는 구동 중 방산되는 전력으로 인해 필요 이상으로 고온환경이 조성되어 방열하여 적정 수준으로 냉각하여서 열저항을 최소화시키는 것이 중요한 이슈이다.
한편, 이와 관련한 방열구조로서, 도 1에 예시된 바와 같이, 패키지형 전력 반도체 장치(10)와 절연 패드(12)와 히트 싱크(14)로 구성되고, 반도체칩은 금속 탭(21)에 부착되고, 밀봉 재료(20)로 밀봉되어서, 절연 패드(12)를 개재하여 부착된 히트 싱크(14)를 통해 열을 발산하게 된다.
이와 같이, 히트 싱크와 결합하기 위해서는 반도체 장치별로 별도의 절연 패드를 각각 구비하거나 절연물질을 도포하여야 한다.
이에, 이를 개선하여 보다 경제적인 방법으로 히트싱크에 절연물질을 도포할 필요없이 히트싱크와의 접합시 부분적인 절연을 구현할 수 있는 기술이 요구된다.
한국 등록특허공보 제10-1448850호 (반도체 패키지 및 그 제조방법들, 2014.10.14) 한국 등록특허공보 제10-0685253호 (패키지형 전력 반도체 장치, 2007.02.22.)
본 발명의 사상이 이루고자 하는 기술적 과제는, 한 개 이상의 기판패드의 저면은 전기적으로 도통되고, 다른 한 개 이상의 기판패드의 저면은 전기적으로 절연되도록 구성하여서 히트싱크에 절연물질을 도포할 필요없이 히트싱크와의 접합시 부분적인 절연을 구현할 수 있는, 커플드 반도체 패키지를 제공하는 데 있다.
전술한 목적을 달성하고자, 본 발명은, 두 개 이상의 기판패드; 각 상기 기판패드 상에 실장되는 한 개 이상의 반도체칩; 각 상기 기판패드와 각 상기 반도체칩과 각각 전기적으로 연결되는 한 개 이상의 터미널단자; 및 한 개 이상의 상기 반도체칩과 한 개 이상의 상기 터미널단자의 일부를 덮는 패키지 하우징;을 포함하고, 한 개 이상의 상기 기판패드의 저면은 전기적으로 도통되고, 다른 한 개 이상의 상기 기판패드의 저면은 전기적으로 절연되는, 커플드 반도체 패키지를 제공한다.
또한, 한 개 이상의 상기 기판패드의 저면 일부 또는 전부는 상기 패키지 하우징의 일면 외부로 노출되어 전기적으로 도통되고, 다른 한 개 이상의 상기 기판패드의 저면은 상기 패키지 하우징의 외부로 노출되지 않아 전기적으로 절연될 수 있다.
또한, 상기 기판패드는 전도성 금속으로 이루어질 수 있다.
또한, 한 개 이상의 상기 기판패드는 전도성 금속으로 이루어지고, 저면 일부 또는 전부는 상기 패키지 하우징의 일면 외부로 노출되어 전기적으로 도통되고, 다른 한 개 이상의 상기 기판패드는 절연층이 형성된 절연기판으로 이루어지고, 상기 절연층의 저면 일부 또는 전부는 상기 패키지 하우징의 일면 외부로 노출되어 전기적으로 절연될 수 있다.
또한, 상기 패키지 하우징은 EMC로 이루어질 수 있다.
또한, 다른 한 개 이상의 상기 기판패드는 순차적으로 적층 형성된 금속층과 절연층과 금속층으로 이루어질 수 있다.
또한, 상기 절연층은 세라믹(Al2O3), AlN 또는 Si3N4를 포함할 수 있다.
또한, 한 개 이상의 상기 기판패드와 한 개 이상의 상기 터미널단자는 동일 소재로 이루어져 일체형으로 연결되어 형성될 수 있다.
또한, 한 개 이상의 상기 기판패드와 한 개 이상의 상기 터미널단자는 각각 분리 형성되어 초음파웰딩, 솔더링 또는 레이저웰딩에 의해 상호 접합될 수 있다.
또한, 상기 터미널단자는, 상기 터미널단자의 전체 중량에 대해 Al을 40중량% 이상 함유할 수 있다.
또한, 상기 패키지 하우징에는 한 개 이상의 관통홀이 형성될 수 있다.
또한, 한 개 이상의 상기 기판패드의 저면은 저면면적 대비 90% 이상으로 상기 패키지 하우징의 일면 외부로 노출될 수 있다.
또한, 한 개 이상의 상기 반도체칩과 한 개 이상의 상기 터미널단자는 Au, Al 또는 Cu 단일소재로 전기적 연결이 이루어지거나, 또는 Au, Al 및 Cu 중 어느 한 개 이상을 포함하는 복합소재로 전기적 연결이 이루어질 수 있다.
또한, 한 개 이상의 상기 반도체칩과 한 개 이상의 상기 터미널단자와의 전기적 연결은 전도성 와이어에 의해 이루어질 수 있다.
또한, 한 개 이상의 상기 반도체칩과 한 개 이상의 상기 터미널단자와의 전기적 연결은 금속클립을 통해 이루어질 수 있다.
본 발명에 의하면, 두 개 이상의 기판패드를 단일 구조의 패키징 하우징에 몰딩하고 일부 기판패드는 노출시키고 다른 일부 기판패드는 노출되지 않도록 하여, 히트싱크에 절연물질을 도포할 필요없이 히트싱크와의 접합시 부분적인 절연을 경제적으로 구현할 수 있는 효과가 있다.
또한, 일부 기판패드를 절연기판 또는 DBC기판으로 사용하여 두 개 이상의 기판패드를 노출시켜, 히트싱크에 절연물질을 도포할 필요없이 히트싱크와의 접합시 부분적인 절연을 경제적으로 구현할 수 있는 효과가 있다.
도 1은 종래기술에 의한 반도체 패키지를 예시한 것이다.
도 2는 본 발명에 의한 커플드 반도체 패키지의 제1 실시예를 도시한 것이다.
도 3은 도 2의 커플드 반도체 패키지의 분해사시도를 도시한 것이다.
도 4는 본 발명에 의한 커플드 반도체 패키지의 제2 실시예를 도시한 것이다.
도 5는 도 4의 커플드 반도체 패키지의 분해사시도를 도시한 것이다.
도 6은 본 발명에 의한 커플드 반도체 패키지의 제3 실시예를 도시한 것이다.
도 7 및 도 8은 도 6의 커플드 반도체 패키지의 분해사시도를 도시한 것이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명에 의한 커플드 반도체 패키지는, 전체적으로, 두 개 이상의 기판패드(110), 각 기판패드(110) 상에 실장되는 한 개 이상의 반도체칩(120), 각 기판패드(110)와 각 반도체칩(120)과 각각 전기적으로 연결되는 한 개 이상의 터미널단자(130), 및 한 개 이상의 반도체칩(120)과 한 개 이상의 터미널단자(130)의 일부를 덮는 패키지 하우징(140)을 포함하고, 한 개 이상의 기판패드(110)의 저면은 전기적으로 도통되고, 다른 한 개 이상의 기판패드(110)의 저면은 전기적으로 절연되도록 구성되어, 히트싱크에 절연물질을 도포할 필요없이 히트싱크와의 접합시 부분적인 절연을 구현하는 것을 요지로 한다.
이하, 전술한 구성의 커플드 반도체 패키지를 기판패드(110)의 종류에 따라 패키지 하우징(140) 외부로 노출되는 구조별로 제1 실시예 내지 제3 실시예로 각각 상술하고자 한다.
도 2 및 도 3을 참조하여, 제1 실시예의 커플드 반도체 패키지를 구체적으로 상술하면 다음과 같다.
우선, 기판패드(110)는 반도체칩(120)이 실장되는 리드프레임으로서 패키지 하우징(140) 내에 두 개 이상으로 개별 패드 방식으로 몰딩되고, 한 개 이상의 기판패드(110)의 저면은 전기적으로 도통되고, 다른 한 개 이상의 기판패드(110)의 저면은 전기적으로 절연되도록 구성된다.
도 2의 (b)에 도시된 바와 같이, 기판패드(110)는 전도성 금속으로 이루어지고, 한 개 이상의 기판패드(110)의 저면은 패키지 하우징(140)의 일면 외부로 노출되어 전기적으로 도통되고, 다른 한 개 이상의 기판패드(110)의 저면은 패키지 하우징(140)의 외부로 노출되지 않아 전기적으로 절연되어서, 히트싱크(미도시)와의 접합시에 부분적인 절연을 구현할 수 있다.
한 개 이상의 기판패드(110)의 저면 일부 또는 전부가 패키지 하우징(140)의 외부로 노출될 수 있으며, 예컨대, 한 개 이상의 기판패드(110)의 저면은 저면면적 대비 90% 이상으로 패키지 하우징(140)의 일면 외부로 노출되도록 하여 방열효과를 최대화하도록 할 수 있다.
이에, 히트싱크와의 절연이 필요한 경우에도, 별도의 절연물질을 히트싱크에 도포하여 절연할 필요가 없어서, 반도체 패키지 제조공정을 보다 단순화할 수 있다.
다음, 반도체칩(120)은 각 기판패드(110) 상에 전도성 접착제를 개재하여 한 개 이상 실장된다.
참고로, 전도성 접착제는 40% 이상의 Sn을 함유하거나, 50% 이상의 Ag 또는 Cu를 함유할 수 있으나 이에 한정되는 것은 아니다. 또한, 반도체칩(120)으로는, 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체가 적용될 수 있다.
다음, 터미널단자(130)는 각 기판패드(110)와 각 반도체칩(120)과 각각 전기적으로 연결되도록 구성되되, 기판패드(110)와 전기적으로 연결되는 제1 터미널단자(131)와 반도체칩(120)과 전기적으로 연결되는 제2 터미널단자(132)로 세분화할 수 있다.
한편, 기판패드(110)로 전기적 신호를 인가하는 리드단자인 제1 터미널단자(131)는 기판패드(110)와 전기적으로 연결되는데, 한 개 이상의 기판패드(110)와 한 개 이상의 터미널단자(130)는 동일 소재로 이루어져 일체형으로 연결되어 형성되거나, 한 개 이상의 기판패드(110)와 한 개 이상의 터미널단자(130)는 각각 분리 형성되어 초음파웰딩, 솔더링 또는 레이저웰딩에 의해 상호 접합될 수 있다.
여기서, 터미널단자(130)는 터미널단자(130)의 전체 중량에 대해 Al을 40중량% 이상 함유하여 경량화하고 전도성을 향상시킬 수 있다.
또한, 한 개 이상의 반도체칩(120)과 한 개 이상의 터미널단자(130)는 Au, Al 또는 Cu 단일소재로 전기적 연결이 이루어지거나, 또는 Au, Al 및 Cu 중 어느 한 개 이상을 포함하는 복합소재로 전기적 연결이 이루어질 수 있으며, 이때의 전기적 연결은 예컨대, 와이어일 수 있다.
또는, 한 개 이상의 반도체칩(120)과 한 개 이상의 터미널단자(130)와의 전기적 연결은 금속클립을 통해 이루어져서 전기적 안정성을 확보할 수도 있다.
다음, 패키지 하우징(140)은 반도체 회로보호용 절연체로서, 한 개 이상의 반도체칩(120)과 한 개 이상의 터미널단자(130)의 일부를 덮는데, EMC(Epoxy Molding Compound)로 이루어질 수 있으나, 이에 한정되지 않고, PPS(PolyPhenylene Sulfide) 또는 PBT(PolyButylene Terephtalate) 소재로 형성할 수도 있다.
한편, 패키지 하우징(140)에는 한 개 이상의 관통홀(141)이 형성되고, 기판패드(110)에는 관통홀(141)에 대응하여 홀(111)이 형성되어 히트싱크와 나사체결을 통해 결합시킬 수 있다.
도 4 및 도 5를 참조하여, 제2 실시예의 커플드 반도체 패키지를 구체적으로 상술하면 다음과 같다.
우선, 기판패드(110)는 반도체칩(120)이 실장되는 리드프레임으로서 패키지 하우징(140) 내에 두 개 이상으로 개별 패드 방식으로 몰딩되고, 한 개 이상의 기판패드(110)의 저면은 전기적으로 도통되고, 다른 한 개 이상의 기판패드(110)의 저면은 전기적으로 절연되도록 구성된다.
즉, 도 4의 (b)에 도시된 바와 같이, 한 개 이상의 기판패드(110)는 전도성 금속으로 이루어지며 전도성 금속의 저면은 패키지 하우징(140)의 일면 외부로 노출되어 전기적으로 도통되고, 다른 한 개 이상의 기판패드(110)는 절연층(112)이 형성된 절연기판으로 이루어지며 절연층의 저면은 패키지 하우징(140)의 일면 외부로 노출되어 전기적으로 절연되어서, 히트싱크(미도시)와의 접합시에 부분적인 절연을 구현할 수 있다.
한 개 이상의 기판패드(110)의 저면 일부 또는 전부가 패키지 하우징(140)의 외부로 노출될 수 있으며, 예컨대, 한 개 이상의 기판패드(110)의 저면은 저면면적 대비 90% 이상으로 패키지 하우징(140)의 일면 외부로 노출되도록 하여 방열효과를 최대화하도록 할 수 있다.
이에, 히트싱크와의 절연이 필요한 경우에도, 별도의 절연물질을 히트싱크에 도포하여 절연할 필요가 없어서, 반도체 패키지 제조공정을 보다 단순화할 수 있다.
다음, 반도체칩(120)은 각 기판패드(110) 상에 전도성 접착제를 개재하여 한 개 이상 실장된다.
참고로, 전도성 접착제는 40% 이상의 Sn을 함유하거나, 50% 이상의 Ag 또는 Cu를 함유할 수 있으나 이에 한정되는 것은 아니다. 또한, 반도체칩(120)으로는, 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체가 적용될 수 있다.
다음, 터미널단자(130)는 각 기판패드(110)와 각 반도체칩(120)과 각각 전기적으로 연결되도록 구성되되, 기판패드(110)와 전기적으로 연결되는 제1 터미널단자(131)와 반도체칩(120)과 전기적으로 연결되는 제2 터미널단자(132)로 세분화할 수 있다.
한편, 기판패드(110)로 전기적 신호를 인가하는 리드단자인 제1 터미널단자(131)는 기판패드(110)와 전기적으로 연결되는데, 한 개 이상의 기판패드(110)와 한 개 이상의 터미널단자(130)는 동일 소재로 이루어져 일체형으로 연결되어 형성되거나, 한 개 이상의 기판패드(110)와 한 개 이상의 터미널단자(130)는 각각 분리 형성되어 초음파웰딩, 솔더링 또는 레이저웰딩에 의해 상호 접합될 수 있다.
여기서, 터미널단자(130)는 터미널단자(130)의 전체 중량에 대해 Al을 40중량% 이상 함유하여 경량화하고 전도성을 향상시킬 수 있다.
또한, 한 개 이상의 반도체칩(120)과 한 개 이상의 터미널단자(130)는 Au, Al 또는 Cu 단일소재로 전기적 연결이 이루어지거나, 또는 Au, Al 및 Cu 중 어느 한 개 이상을 포함하는 복합소재로 전기적 연결이 이루어질 수 있으며, 이때의 전기적 연결은 예컨대, 와이어일 수 있다.
또는, 한 개 이상의 반도체칩(120)과 한 개 이상의 터미널단자(130)와의 전기적 연결은 금속클립을 통해 이루어져서 전기적 안정성을 확보할 수도 있다.
다음, 패키지 하우징(140)은 반도체 회로보호용 절연체로서, 한 개 이상의 반도체칩(120)과 한 개 이상의 터미널단자(130)의 일부를 덮는데, EMC로 이루어질 수 있으나, 이에 한정되지 않고, PPS 또는 PBT 소재로 형성할 수도 있다.
한편, 패키지 하우징(140)에는 한 개 이상의 관통홀(141)이 형성되고, 기판패드(110)에는 관통홀(141)에 대응하여 홀(111)이 형성되어 히트싱크와 나사체결을 통해 결합시킬 수 있다.
도 6 내지 도 8을 참조하여, 제3 실시예의 커플드 반도체 패키지를 구체적으로 상술하면 다음과 같다.
우선, 기판패드(110)는 반도체칩(120)이 실장되는 리드프레임으로서 패키지 하우징(140) 내에 두 개 이상으로 개별 패드 방식으로 몰딩되고, 한 개 이상의 기판패드(110)의 저면은 전기적으로 도통되고, 다른 한 개 이상의 기판패드(110)의 저면은 전기적으로 절연되도록 구성된다.
즉, 도 6의 (b) 및 도 8에 도시된 바와 같이, 한 개 이상의 기판패드(110)는 전도성 금속으로 이루어지며 전도성 금속의 저면은 패키지 하우징(140)의 일면 외부로 노출되어 전기적으로 도통되고, 다른 한 개 이상의 기판패드(110)는 순차적으로 적층 형성된 금속층(110a)과 절연층(110b)과 금속층(110c), 예컨대 DBC(Direct Bonded Copper) 기판으로 구성되어 기판패드(110)의 저면은 패키지 하우징(140)의 일면 외부로 노출되어 전기적으로 절연되어서, 히트싱크(미도시)와의 접합시에 부분적인 절연을 구현할 수 있다.
여기서, 절연층(110b)은 세라믹(Al2O3) 또는 AlN 또는 Si3N4를 포함하여 구성되어 금속층(110a)과 금속층(110c) 사이에 절연구조를 제공한다.
한편, 한 개 이상의 기판패드(110)의 저면 일부 또는 전부가 패키지 하우징(140)의 외부로 노출될 수 있으며, 예컨대, 한 개 이상의 기판패드(110)의 저면은 저면면적 대비 90% 이상으로 패키지 하우징(140)의 일면 외부로 노출되도록 하여 방열효과를 최대화하도록 할 수 있다.
이에, 히트싱크와의 절연이 필요한 경우에도, 별도의 절연물질을 히트싱크에 도포하여 절연할 필요가 없어서, 반도체 패키지 제조공정을 보다 단순화할 수 있다.
다음, 반도체칩(120)은 각 기판패드(110) 상에 전도성 접착제를 개재하여 한 개 이상 실장된다.
참고로, 전도성 접착제는 40% 이상의 Sn을 함유하거나, 50% 이상의 Ag 또는 Cu를 함유할 수 있으나 이에 한정되는 것은 아니다. 또한, 반도체칩(120)으로는, 실리콘 제어 정류기(SCR), 전력 트랜지스터, 절연게이트 양극트랜지스터(IGBT), 금속산화막 반도체 전계효과 트랜지스터(MOSFET), 전력 정류기, 전력 레귤레이터, 또는 그 조합체의 전력 반도체가 적용될 수 있다.
다음, 터미널단자(130)는 각 기판패드(110)와 각 반도체칩(120)과 각각 전기적으로 연결되도록 구성되되, 기판패드(110)와 전기적으로 연결되는 제1 터미널단자(131)와 반도체칩(120)과 전기적으로 연결되는 제2 터미널단자(132)로 세분화할 수 있다.
한편, 기판패드(110)로 전기적 신호를 인가하는 리드단자인 제1 터미널단자(131)는 기판패드(110)와 전기적으로 연결되는데, 한 개 이상의 기판패드(110)와 한 개 이상의 터미널단자(130)는 동일 소재로 이루어져 일체형으로 연결되어 형성되거나, 한 개 이상의 기판패드(110)와 한 개 이상의 터미널단자(130)는 각각 분리 형성되어 초음파웰딩, 솔더링 또는 레이저웰딩에 의해 상호 접합될 수 있다.
여기서, 터미널단자(130)는 터미널단자(130)의 전체 중량에 대해 Al을 40중량% 이상 함유하여 경량화하고 전도성을 향상시킬 수 있다.
또한, 한 개 이상의 반도체칩(120)과 한 개 이상의 터미널단자(130)는 Au, Al 또는 Cu 단일소재로 전기적 연결이 이루어지거나, 또는 Au, Al 및 Cu 중 어느 한 개 이상을 포함하는 복합소재로 전기적 연결이 이루어질 수 있으며, 이때의 전기적 연결은 예컨대, 와이어일 수 있다.
또는, 한 개 이상의 반도체칩(120)과 한 개 이상의 터미널단자(130)와의 전기적 연결은 금속클립을 통해 이루어져서 전기적 안정성을 확보할 수도 있다.
다음, 패키지 하우징(140)은 반도체 회로보호용 절연체로서, 한 개 이상의 반도체칩(120)과 한 개 이상의 터미널단자(130)의 일부를 덮는데, EMC로 이루어질 수 있으나, 이에 한정되지 않고, PPS 또는 PBT 소재로 형성할 수도 있다.
한편, 패키지 하우징(140)에는 한 개 이상의 관통홀(141)이 형성되고, 기판패드(110)에는 관통홀(141)에 대응하여 홀(111)이 형성되어 히트싱크와 나사체결을 통해 결합시킬 수 있다.
따라서, 전술한 바와 같은 커플드 반도체 패키지의 구성에 의해, 두 개 이상의 기판패드를 단일 구조의 패키징 하우징에 몰딩하고 일부 기판패드는 노출시키고 다른 일부 기판패드는 노출되지 않도록 하여, 히트싱크에 절연물질을 도포할 필요없이 히트싱크와의 접합시 부분적인 절연을 경제적으로 구현할 수 있고, 일부 기판패드를 절연기판 또는 DBC기판으로 사용하여 두 개 이상의 기판패드를 노출시켜, 히트싱크에 절연물질을 도포할 필요없이 히트싱크와의 접합시 부분적인 절연을 경제적으로 구현할 수 있다.
이상, 본 발명을 도면에 도시된 실시예를 참조하여 설명하였다. 그러나, 본 발명은 이에 한정되지 않고 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명과 균등한 범위에 속하는 다양한 변형예 또는 다른 실시예가 가능하다. 따라서, 본 발명의 진정한 보호범위는 이어지는 특허청구범위에 의해 정해져야 할 것이다.
110 : 기판패드 110a,110c : 금속층
110b : 절연층 111 : 홀
112 : 절연층 120 : 반도체칩
130 : 터미널단자 131 : 제1 터미널단자
132 : 제2 터미널단자 140 : 패키지 하우징

Claims (15)

  1. 두 개 이상의 기판패드;
    각 상기 기판패드 상에 실장되는 한 개 이상의 반도체칩;
    각 상기 기판패드와 각 상기 반도체칩과 각각 전기적으로 연결되는 한 개 이상의 터미널단자; 및
    한 개 이상의 상기 반도체칩과 한 개 이상의 상기 터미널단자의 일부를 덮는 패키지 하우징;을 포함하고,
    한 개 이상의 상기 기판패드의 저면은 전기적으로 도통되고, 다른 한 개 이상의 상기 기판패드의 저면은 전기적으로 절연되며,
    한 개 이상의 상기 기판패드는 전도성 금속으로 이루어지고, 저면 일부 또는 전부는 상기 패키지 하우징의 일면 외부로 노출되어 전기적으로 도통되고,
    다른 한 개 이상의 상기 기판패드는 절연층이 형성된 절연기판으로 이루어지고, 상기 절연층의 저면 일부 또는 전부는 상기 패키지 하우징의 일면 외부로 노출되어 전기적으로 절연되는 것을 특징으로 하는, 커플드 반도체 패키지.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 제 1 항에 있어서,
    상기 패키지 하우징은 EMC로 이루어지는 것을 특징으로 하는, 커플드 반도체 패키지.
  6. 제 1 항에 있어서,
    다른 한 개 이상의 상기 기판패드는 순차적으로 적층 형성된 금속층과 절연층과 금속층으로 이루어지는 것을 특징으로 하는, 커플드 반도체 패키지.
  7. 제 6 항에 있어서,
    상기 절연층은 세라믹(Al2O3), AlN 또는 Si3N4를 포함하는 것을 특징으로 하는, 커플드 반도체 패키지.
  8. 제 1 항에 있어서,
    한 개 이상의 상기 기판패드와 한 개 이상의 상기 터미널단자는 동일 소재로 이루어져 일체형으로 연결되어 형성되는 것을 특징으로 하는, 커플드 반도체 패키지.
  9. 제 1 항에 있어서,
    한 개 이상의 상기 기판패드와 한 개 이상의 상기 터미널단자는 각각 분리 형성되어 초음파웰딩, 솔더링 또는 레이저웰딩에 의해 상호 접합되는 것을 특징으로 하는, 커플드 반도체 패키지.
  10. 제 1 항에 있어서,
    상기 터미널단자는, 상기 터미널단자의 전체 중량에 대해 Al을 40중량% 이상 함유하는 것을 특징으로 하는, 커플드 반도체 패키지.
  11. 제 1 항에 있어서,
    상기 패키지 하우징에는 한 개 이상의 관통홀이 형성되는 것을 특징으로 하는, 커플드 반도체 패키지.
  12. 제 1 항에 있어서,
    한 개 이상의 상기 기판패드의 저면은 저면면적 대비 90% 이상으로 상기 패키지 하우징의 일면 외부로 노출되는 것을 특징으로 하는, 커플드 반도체 패키지.
  13. 제 1 항에 있어서,
    한 개 이상의 상기 반도체칩과 한 개 이상의 상기 터미널단자는 Au, Al 또는 Cu 단일소재로 전기적 연결이 이루어지거나, 또는 Au, Al 및 Cu 중 어느 한 개 이상을 포함하는 복합소재로 전기적 연결이 이루어지는 것을 특징으로 하는, 커플드 반도체 패키지.
  14. 제 1 항에 있어서,
    한 개 이상의 상기 반도체칩과 한 개 이상의 상기 터미널단자와의 전기적 연결은 전도성 와이어에 의해 이루어지는 것을 특징으로 하는, 커플드 반도체 패키지.
  15. 제 1 항에 있어서,
    한 개 이상의 상기 반도체칩과 한 개 이상의 상기 터미널단자와의 전기적 연결은 금속클립을 통해 이루어지는 것을 특징으로 하는, 커플드 반도체 패키지.
KR1020200101183A 2020-08-12 2020-08-12 커플드 반도체 패키지 Active KR102228938B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020200101183A KR102228938B1 (ko) 2020-08-12 2020-08-12 커플드 반도체 패키지
KR1020210029564A KR102378171B1 (ko) 2020-08-12 2021-03-05 커플드 반도체 패키지
US17/227,357 US11721615B2 (en) 2020-08-12 2021-04-11 Coupled semiconductor package
CN202110512159.1A CN113241330B (zh) 2020-08-12 2021-05-11 耦合半导体封装

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020200101183A KR102228938B1 (ko) 2020-08-12 2020-08-12 커플드 반도체 패키지

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020210029564A Division KR102378171B1 (ko) 2020-08-12 2021-03-05 커플드 반도체 패키지

Publications (1)

Publication Number Publication Date
KR102228938B1 true KR102228938B1 (ko) 2021-03-17

Family

ID=75243529

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020200101183A Active KR102228938B1 (ko) 2020-08-12 2020-08-12 커플드 반도체 패키지

Country Status (1)

Country Link
KR (1) KR102228938B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100685253B1 (ko) 1998-07-31 2007-02-22 익시스 코포레이션 패키지형 전력 반도체 장치
KR20090104478A (ko) * 2008-03-31 2009-10-06 페어차일드코리아반도체 주식회사 복합 반도체 패키지 및 그 제조방법
KR101448850B1 (ko) 2008-02-04 2014-10-14 페어차일드코리아반도체 주식회사 반도체 패키지 및 그 제조방법들

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100685253B1 (ko) 1998-07-31 2007-02-22 익시스 코포레이션 패키지형 전력 반도체 장치
KR101448850B1 (ko) 2008-02-04 2014-10-14 페어차일드코리아반도체 주식회사 반도체 패키지 및 그 제조방법들
KR20090104478A (ko) * 2008-03-31 2009-10-06 페어차일드코리아반도체 주식회사 복합 반도체 패키지 및 그 제조방법

Similar Documents

Publication Publication Date Title
US10056319B2 (en) Power module package having patterned insulation metal substrate
US8890310B2 (en) Power module package having excellent heat sink emission capability and method for manufacturing the same
US7061080B2 (en) Power module package having improved heat dissipating capability
US11239132B2 (en) Semiconductor power device with corresponding package and related manufacturing process
US8455987B1 (en) Electrically isolated power semiconductor package with optimized layout
US7501700B2 (en) Semiconductor power module having an electrically insulating heat sink and method of manufacturing the same
KR101391924B1 (ko) 반도체 패키지
US8198712B2 (en) Hermetically sealed semiconductor device module
KR102172689B1 (ko) 반도체 패키지 및 그 제조방법
KR100902766B1 (ko) 절연성 세라믹 히트 싱크를 갖는 디스크리트 패키지
JPH0312781B2 (ko)
KR20190095998A (ko) 전력용 반도체 모듈
JP5172290B2 (ja) 半導体装置
US11462504B2 (en) Semiconductor apparatus
KR102371636B1 (ko) 양면 기판 반도체 제조 방법
KR102228938B1 (ko) 커플드 반도체 패키지
CN114975335B (zh) 半导体封装件
KR102378171B1 (ko) 커플드 반도체 패키지
JPH09186288A (ja) 半導体装置
KR102332716B1 (ko) 반도체 패키지
US20100140627A1 (en) Package for Semiconductor Devices
CN111244061B (zh) 氮化镓设备的封装结构
KR102465955B1 (ko) 멀티칩 스택 반도체 패키지 및 이의 제조방법
US11521920B2 (en) Plurality of power semiconductor chips between a substrate and leadframe
JPH05160304A (ja) 半導体装置

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20200812

PA0201 Request for examination
PA0302 Request for accelerated examination

Patent event date: 20200812

Patent event code: PA03022R01D

Comment text: Request for Accelerated Examination

PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20201111

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20210226

A107 Divisional application of patent
PA0107 Divisional application

Comment text: Divisional Application of Patent

Patent event date: 20210305

Patent event code: PA01071R01D

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20210311

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20210312

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20240308

Start annual number: 4

End annual number: 4