KR102222449B1

KR102222449B1 - 탭이 내장된 데이터 수신기 및 이를 포함하는 데이터 전송 시스템

Info

Publication number: KR102222449B1
Application number: KR1020150023584A
Authority: KR
Inventors: 임현욱; 최성원
Original assignee: 삼성전자주식회사
Priority date: 2015-02-16
Filing date: 2015-02-16
Publication date: 2021-03-03
Anticipated expiration: 2035-02-16
Also published as: KR20160100722A; US20160241421A1; US9787505B2

Abstract

본 발명의 일 실시 예에 따른 데이터 수신기는, 복수의 샘플러를 포함하며, 상기 각각의 샘플러는, 제 1 기준 전압과 제 2 기준 전압을 포함한 값과 입력 전압 간의 차이를 감지 증폭하도록 구비되되, 상기 샘플러는, 상기 제 2 기준 전압에 대응되는 제 2 데이터의 레벨에 따라 동작 경로가 서로 다르게 제어되며, 상기 샘플러에서, 상기 제 1 기준 전압에 대응되는 제 1 데이터는 현재 데이터의 직전 데이터이고, 상기 제 2 데이터는 상기 제 1 데이터보다 과거 데이터일 수 있다..

Description

탭이 내장된 데이터 수신기 및 이를 포함하는 데이터 전송 시스템{Tap Embedded Data Receiver and Data Transmission System Having The Same}

본 발명은 데이터 수신기에 관한 것으로, 보다 상세하게는 데이터 수신기의 결정 피드백 이퀄라이저(Decision Feedback Equalizer)에 관한 것이다.

고속 시스템에서의 칩 간(chip-to-chip) 데이터 전송률은 입출력 회로의 데이터 대역폭에 의해 제한을 받기보다는 전송 채널의 데이터 대역폭에 제한을 받는 경우가 높아졌다. 이러한 칩 간 데이터 전송 속도가 고속화되면서 채널을 통과한 신호는 단위 간격, 예컨대 UI(Unit Interval) 내에, 복수의 신호의 중첩 현상 등으로 인한 신호의 왜곡 현상이 발생되었다.

그리하여, 수신기 측에서 이러한 신호 왜곡 현상을 방지하도록 신호의 간섭 영향을 상쇄하거나 보상하는 다양한 솔루션 개발의 요구가 대두된다.

본 발명의 목적은 탭이 내장된 이퀄라이저를 포함하는 데이터 수신기 및 데이터 전송 시스템에 관한 것이다.

상기 목적을 달성하기 위하여 본 발명의 일 실시 예에 따른 데이터 수신기는, 복수의 샘플러를 포함하며, 상기 각각의 샘플러는, 제 1 기준 전압과 제 2 기준 전압을 포함한 값과 입력 전압 간의 차이를 감지 증폭하도록 구비되되, 상기 샘플러는, 상기 제 2 기준 전압에 대응되는 제 2 데이터의 레벨에 따라 동작 경로가 서로 다르게 제어되며, 상기 샘플러에서, 상기 제 1 기준 전압에 대응되는 제 1 데이터는 현재 데이터의 직전 데이터이고, 상기 제 2 데이터는 상기 제 1 데이터보다 과거 데이터일 수 있다.

실시예로서, 상기 샘플러는, 상기 제 1 기준 전압과 상기 제 2 기준 전압의 차를 수신하는 제 1 트랜지스터 쌍, 상기 입력 신호의 차를 수신하는 제 2 트랜지스터 쌍 및 상기 제 1 기준 전압과 상기 제 2 기준 전압의 차를 수신하는 제 3 트랜지스터 쌍을 포함하며, 상기 제 2 데이터의 레벨에 따라 상기 제 1 트랜지스터 쌍과 상기 제 2 트랜지스터 쌍이 서로 교번 동작할 수 있다.

실시예로서, 상기 샘플러는, 상기 각 트랜지스터 쌍의 비교 동작 결과를 감지하는 증폭기 및 래치부를 더 포함할 수 있다.

실시예로서, 상기 증폭부는 복수의 트랜지스터 및 인버터를 포함할 수 있다.

실시예로서, 상기 래치부는 SR 래치 회로를 포함할 수 있다.

본 발명의 다른 실시 예에 따른 데이터 수신기는, 하프 레이트 수신 방식을 지원하는 복수의 샘플러를 포함하고, 짝수번째 데이터의 출력을 제어하는 제 1 경로 제어부 및 홀수번째 데이터의 출력을 제어하는 제 2 경로 제어부를 포함하고, 상기 제 1 및 제 2 경로 제어부 각각은 n번째 데이터에 대한 탭 수행을 상기 복수의 샘플러 내부로 피드백 시켜 동작할 수 있다.

실시예로서, 상기 제 1 경로 제어부는 제 1 샘플러를 포함하고, 상기 제 2 경로 제어부는 제 2 샘플러를 포함할 때, 상기 제 1 샘플러는 제 1 및 제 2 탭 임베디드 샘플러 및 제 1 다중화부를 포함하고, 상기 제 2 샘플러는 제 3 및 제 4 탭 임베디드 샘플러 및 제 2 다중화부를 포함할 수 있다.

실시예로서, 상기 제 1 및 제 2 탭 임베디드 샘플러의 선택은 상기 제 2 다중화부의 출력 신호에 의해 제어되고, 상기 제 3 및 제 4 탭 임베디드 샘플러의 선택은 상기 제 1 다중화부의 출력 신호에 의해 제어될 수 있다.

실시예로서, 상기 제 1 및 제 2 탭 임베디드 샘플러 각각은, 상기 n번째 데이터를 수신하되 서로 반전 레벨을 수신하는 제 1 및 제 2 탭 수신부 및 입력 신호를 수신하는 입력 신호 수신부를 포함하며, 상기 n번째 데이터의 레벨에 따라 상기 입력 신호 수신부 외에 상기 제 1 및 제 2 탭 수신부 중 어느 하나가 동작할 수 있다.

실시예로서, 상기 제 3 및 제 4 탭 임베디드 샘플러 각각은, 상기 n번째 데이터를 수신하되 서로 반전 레벨을 수신하는 제 3 및 제 4 탭 수신부 및 입력 신호를 수신하는 입력 신호 수신부를 포함하며, 상기 n번째 데이터의 레벨에 따라 상기 입력 신호 수신부 외에 상기 제 3 및 제 4 탭 수신부 중 어느 하나가 동작할 수 있다.

본 발명의 실시 예에 따른 결정 피드백 이퀄라이저는 추가의 탭을 이퀄라이저 내부에 포함하여 데이터의 ISI의 미세 조정이 가능하면서도 면적 효율 향상 및 전력 소모를 감소시킬 수 있다.

도 1은 일반적인 송신단과 수신단의 관계를 도식적으로 나타낸 도면,
도 2는 신호의 주파수와 이득의 관계를 도시한 그래프,
도 3은 수신단 이퀄라이저 중 하나인 룩 어헤드 결정 귀환 이퀄라이저의 블록도,
도 4는 도 3에 따른 제 2 비교 블록의 자세한 블록도,
도 5a는 도 4에 따른 제 1 비교부의 회로도,
도 5b는 도 4에 따른 제 2 비교부의 회로도,
도 6은 과거 데이터와 현재 데이터와의 관계를 나타내는 그래프,
도 7은 본 발명의 일 실시 예에 따른 탭이 내장된 룩 어헤드 DFE의 블록도,
도 8a 및 도 8b는 도 7에 따른 제 4 탭 임베디드 샘플러(121-2)의 회로도,
도 9는 도 7에 도시된 탭 임베디드 룩 어헤드 DFE를 포함하는 데이터 전송 시스템의 블록도, 및
도 10은 도 7에 도시된 탭 임베디드 룩 어헤드 DFE를 포함하는 모바일 장치의 블록도이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.

본문에 개시되어 있는 본 발명의 실시 예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시 예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시 예들에 한정되는 것으로 해석되어서는 안 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 개시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

한편, 어떤 실시 예가 달리 구현 가능한 경우에 특정 블록 내에 명기된 기능 또는 동작이 순서도에 명기된 순서와 다르게 일어날 수도 있다. 예를 들어, 연속하는 두 블록이 실제로는 실질적으로 동시에 수행될 수도 있고, 관련된 기능 또는 동작에 따라서는 상기 블록들이 거꾸로 수행될 수도 있다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예들을 설명한다.

도 1은 일반적인 송신단(Tx)과 수신단(Rx)의 관계를 도식적으로 나타낸 도면이다.

도 1을 참조하면, 송신단(Tx; 1)과 수신단(Rx; 3) 사이에는 전송 채널(2)이 구비된다.

송신단(1)에서 수신단(3)으로 데이터를 송신 시, 전송 채널(2)을 통해서 전송할 수 있다.

이상적인 경우라면, 송신단(1)에서 수신단(3)으로의 데이터가 무손실 상태로서 전달되어야 하지만, 실질적으로는 그렇지 못하다. 전송 채널(2)의 비교적 긴 길이로 인한 전달 함수, 전송 채널(2)의 물질 특성 등으로 송신단(1)에서의 윤곽이 뚜렷했던(clear-out) 디지털 펄스 신호는 수신단(3)에 도달할 때는 가우시안 형태로 분산되거나 퍼질 수 있다.

예컨대, 송신단(1)은 마이크로 프로세서일 수 있고, 전송 채널(2)은 PCB 기판 상의 동선, 수신단(3)은 또 다른 프로세서 및 메모리 회로 일 수 있다.

도 2는 신호의 주파수와 이득(gain)의 관계를 도시한 그래프이다.

도 2를 참조하면, X축은 주파수(freq)를 나타내고 Y축은 이득(gain)을 나타낸다.

도 2에서와 같이, 고주파로 갈수록 신호의 이득이 현저히 감소하고 있음을 알 수 있다. 이는, DC 성분과 같은 저주파 신호는 전달 특성이 좋을 수 있으나 고주파의 신호는 전송 시 신호간 간섭(Inter Symbol Interference; ISI)현상에 의해 신호 감쇄 현상이 발생할 수 있다.

이와 같이, 송수신 시스템에서 신호의 ISI를 제거하기 위한 방법 중 하나로서 이퀄라이저(equalizer)를 이용하기도 한다.

도 3은 수신단 이퀄라이저 중 하나인 룩 어헤드 결정 귀환 이퀄라이저(Look-ahead Decision Feedback Equalizer; 이하, 룩 어헤드 DFE라 함)의 블록도이다.

도 3을 참조하면, 룩 어헤드 DFE(10)는 제 1 경로 제어부(20) 및 제 2 경로 제어부(30)를 포함한다.

여기서는, 클럭 신호의 정 클럭 신호(CLK) 및 부 클럭 신호(CLKB)를 이용한 하프ㅡ 레이트 수신 방식을 예시하며, 이를 지지하기 위한 제 1 경로 제어부(20) 및 제 2 경로 제어부(30)가 각각 구비됨을 알 수 있다.

따라서, 제 1 경로 제어부(20)와 제 2 경로 제어부(30)의 동작 및 구성 원리는 유사하므로 제 1 경로 제어부(20) 및 제 2 경로 제어부(30) 중 어느 하나를 자세히 설명하기로 한다.

제 1 경로 제어부(20)는 제 1 비교 블록(21), 제 1 다중화부(MUX; 22), 제 1 래치 블록(23), 제 1 탭 블록(24) 및 제 1 가산기(adder; 25)를 포함한다.

제 1 비교 블록(21)은 정 클럭 신호(CLK)에 제어되고, 입력 신호(Vin)와 제 1 기준 전압(+H1, -H1)의 차를 각각 차동 증폭하고, 그 결과를 각각 래치한다.

하프 레이트 수신 방식이므로 짝수번째 데이터는 직전 홀수번째 데이터의 영향을 받을 것이고, 역으로 홀수번째 데이터는 직전 짝수번째 데이터의 영향을 받을 것이다. 따라서, 현재 데이터의 ISI 제거는 직전 짝수 및 홀수번째 데이터 상태(레벨)를 반영하여 이를 보상하는 방향으로 동작해야 한다.

그리하여, 제 1 다중화부(22)는 제 2 경로 제어부(30)의 제 2 다중화부(32)에서 선택된 값에 기초하여 제 1 비교 블록(21)의 결과값 중 어느 하나를 선택하여 출력할 수 있다.

제 1 래치 블록(23)은 복수의 래치부(23-1, 23-2, 23-3, 23-4, 23-5)를 포함한다.

복수의 래치부(23-1, 23-2, 23-3, 23-4, 23-5)는 각각 정 클럭 신호(CLK) 또는 부 클럭 신호(CLKB)에 제어되어 순차적으로 이전 데이터를 래치하며 전달하고 동시에 제 1 탭 블록(24)으로 피드백 전달함으로써 최종적으로 DFE 짝수 데이터(DFE even data)를 출력할 수 있다.

한편, 제 1 탭 블록(24)은 복수의 탭 회로(24-1, 24-2, 24-3, 24-4)를 포함하며, 각각의 탭 회로는 커런트 DA 변환 회로를 이용할 수 있다. 각 탭 회로는 각각의 계수(H2, H3, H4, H5)를 포함한다. 제 1 탭 블록(24)은 현재 데이터의 신호에 영향을 줄 수 있는 과거 데이터에 대한 계수를 적용할 수 있다. 그리하여, 복수의 래치부(23-1, 23-2, 23-3, 23-4, 23-5)에서 피드백된 데이터의 해당 위치를 탭으로서 인식하고 해당 계수를 제공한다.

제 1 가산기(25)는 제 1 탭 블록(24)의 계수와 입력 신호(Vin)를 가산한다.

제 2 경로 제어부(30)는 제 2 비교 블록(31), 제 2 다중화부(MUX; 32), 제 2 래치 블록(33), 제 2 탭 블록(34) 및 제 2 가산기(adder; 35)를 포함한다.

제 2 비교 블록(31)은 부 클럭 신호(CLKB)에 제어되고, 입력 신호(Vin)와 제 1 기준 전압(+H1, -H1)의 차를 각각 차동 증폭하고, 그 결과를 각각 래치한다.

제 2 다중화부(32)는 제 1 경로 제어부(20)의 제 1 다중화부(22)에서 선택된 값에 기초하여 제 2 비교 블록(31)의 결과값 중 어느 하나를 선택하여 출력할 수 있다.

제 2 래치 블록(33)은 복수의 래치부(33-1, 33-2, 33-3, 33-4, 33-5)를 포함한다.

복수의 래치부(33-1, 33-2, 33-3, 33-4, 33-5)는 각각 정 클럭 신호(CLK) 또는 부 클럭 신호(CLKB)에 제어되어 순차적으로 이전 데이터를 래치하며 전달하여 최종적으로 DFE 홀수 데이터(DFE odd data)를 출력할 수 있다. 또한, 복수의 래치부(33-1, 33-2, 33-3, 33-4, 33-5)의 출력 각각은 제 2 탭 블록(34)에 피드백 제공된다. 하프 레이트 수신 방식을 채용함으로써, 풀 레이트 수신 방식보다 피드백 지연 시간을 줄일 수 있다.

한편, 제 2 탭 블록(34)은 복수의 탭 회로(34-1, 34-2, 34-3, 34-4)를 포함하며, 각각의 탭 회로는 커런트 DA 변환 회로를 이용할 수 있다. 각 탭 회로는 각각의 계수(H2, H3, H4, H5)를 포함한다. 제 2 탭 블록(34)은 현재 데이터의 신호에 영향을 줄 수 있는 과거 데이터에 대한 계수를 적용할 수 있다. 그리하여, 복수의 래치부(33-1, 33-2, 33-3, 33-4, 33-5)에서 피드백된 데이터의 해당 위치를 탭으로서 인식하고 해당 계수를 제공한다.

제 2 가산기(35)는 제 2 탭 블록(34)의 계수와 입력 신호(Vin)를 가산한다.

자세한 동작 설명은 도 4, 도 5a 및 도 5b를 참조하여 설명하기로 한다.

도 4는 도 3에 따른 제 2 비교 블록(31)의 자세한 블록도이다.

도 4를 참조하면, 제 2 비교 블록(31)은 제 1 비교부(31-1) 및 제 2 비교부(31-2)를 포함한다. 제 1 기준 전압(+H1, -H1)은 제 1 정 기준 전압(+H1) 및 제 1 부 기준 전압(-H1)을 포함한다.

제 1 비교부(31-1)는 입력 신호(Vin)와 제 1 정 기준 전압(+H1)을 비교한다.

제 2 비교부(31-2)는 입력 신호(Vin)와 제 1 부 기준 전압(-H1)을 비교한다.

제 2 비교 블록(31)은 부 클럭 신호(CLKB)에 제어되며, 제 2 비교 블록(31)은 입력 신호(Vin)와 각각의 제 1 정 기준 전압(+H1) 및 제 1 부 기준 전압(-H1)에 대해서 반 클럭(half-clock)마다 데이터 판별에 관한 두 결정들을 할 수 있다.

도 5a는 도 4에 따른 제 1 비교부(31-1)의 회로도이다.

도 5a를 참조하면, 제 1 비교부(31-1)는 차동 입력부(310), 증폭부(320) 및 래치부(330)를 포함한다.

차동 입력부(310)는 차동 신호(differential signal)인 입력 신호(Vin)와 제 1 기준 전압(+H1, -H1)을 수신한다.

입력 신호(Vin)는 차동 신호의 정신호(INP)와 부신호(INN)로서 정의될 수 있고, 제 1 기준 전압(H1)은 실질적으로 전압값은 같으나 부호만 서로 다른 H1P, H1N(+H1, -H1)으로서 정의될 수 있다.

차동 입력부(310)는 제 1 NMOS 트랜지스터(N1)부터 제 6 NMOS 트랜지스터(N6)를 포함한다. 제 2 NMOS 트랜지스터 및 제 3 NMOS 트랜지스터(N2, N3)는 상보 신호, 차동 신호의 정신호(INP)와 부신호(INN)를 수신한다. 제 5 NMOS 트랜지스터 및 제 6 NMOS 트랜지스터(N5, N6)는 상보 신호, H1P, H1N를 수신한다.

제 2 NMOS 트랜지스터 및 제 5 NMOS 트랜지스터(N2, N5)의 드레인은 노드 a에 공통 연결된다. 제 3 NMOS 트랜지스터 및 제 6 NMOS 트랜지스터(N3, N6)의 드레인은 노드 b에 공통 연결된다.

차동 입력부(310)는 입력 신호(Vin)와 제 1 기준 전압(H1)의 크기를 비교하게 된다.

증폭부(320)는 제 7 NMOS 트랜지스터, 제 8 NMOS 트랜지스터(N7, N8) 및 두개의 인버터(I1, I2)를 포함한다.

증폭부(320)는 차동 입력부(310)의 비교 결과를 감지하여 그 레벨을 증폭한다.

래치부(330)는 증폭부(320)의 결과를 래치한다. 래치부(330)는 SR 래치 회로를 포함할 수 있다.

설명되지 않은 제 1 내지 제 3 PMOS 트랜지스터들(P1-P3)은 각각 클럭 부 신호(CLKB)에 제어되며 공급 전원(VDD)을 제공한다.

제 1 비교부(31-1)의 동작을 설명하면, 입력 신호(Vin)가 제 1 기준 전압(H1)보다 큰지 여부를 비교한다. 그리하여, 입력 신호(Vin)가 제 1 기준 전압(H1)보다 크면, 증폭부(320)에 의해 하이 레벨로 증폭시키고 래치부(330)가 이를 래치한다.

입력 신호(Vin)가 제 1 기준 전압(H1)보다 작으면, 증폭부(320)에 의해 로우 레벨로 증폭시키고 래치부(330)가 이를 래치한다.

제 2 비교부(31-2)는 제 1 비교부(31-1)의 동작과 유사한 원리이나, 제 1 부 기준 전압(-H1)을 비교한다.

제 2 비교부(31-2)의 구성은 도 5b에 도시되어 있다.

도 5b를 참조하면, 제 2 비교부(31-2)는 차동 입력부(340), 증폭부(350) 및 래치부(360)를 포함한다.

차동 입력부(340)는 차동 신호(differential signal)인 입력 신호(Vin)와 제 1 기준 전압(H1)을 수신한다.

차동 입력부(340)는 제 1 NMOS 트랜지스터(N1)부터 제 6 NMOS 트랜지스터(N6)를 포함한다. 제 2 NMOS 트랜지스터 및 제 3 NMOS 트랜지스터(N2, N3)는 상보 신호, 차동 신호의 정신호(INP)와 부신호(INN)를 수신한다. 제 5 NMOS 트랜지스터 및 제 6 NMOS 트랜지스터(N5, N6)는 상보 신호, H1P, H1N를 수신한다.

제 2 NMOS 트랜지스터 및 제 5 NMOS 트랜지스터(N2, N5)의 드레인은 노드 c에 공통 연결된다. 제 3 NMOS 트랜지스터 및 제 6 NMOS 트랜지스터(N3, N6)의 드레인은 노드 d에 공통 연결된다.

증폭부(350)는 제 7 NMOS 트랜지스터, 제 8 NMOS 트랜지스터(N7, N8) 및 두개의 인버터(I1, I2)를 포함한다.

증폭부(350)는 차동 입력부(340)의 비교 결과를 감지하여 그 레벨을 증폭한다.

래치부(360)는 증폭부(350)의 결과를 래치한다. 래치부(360)는 SR 래치 회로를 포함할 수 있다.

제 2 비교부(31-2)의 동작을 설명하면, 입력 신호(Vin)이 음(-)의 제 1 기준 전압(-H1)보다 큰지 여부를 비교한다. 그리하여, 입력 신호(Vin)이 음의 제 1 기준 전압(-H1)보다 크면, 증폭부(320)에 의해 하이 레벨로 증폭시키고 래치부(330)가 이를 래치한다.

입력 신호(Vin)가 제 1 부 기준 전압(-H1)보다 작으면, 증폭부(320)에 의해 로우 레벨로 증폭시키고 래치부(330)가 이를 래치한다.

즉, 제 1 비교부(31-1) 및 제 2 비교부(31-2)는 각각 입력 신호(Vin)이 양(+)의 제 1 기준 전압(+H1)보다 높은지 여부와, 음의 제 1 기준 전압(-H1)보다 높은지 여부를 비교한다.

두 가지의 결정이 나와 있고, 이들 중 하나를 선택하는 것은 직전 데이터의 레벨 값을 보고 결정할 수 있도록 한다.

예컨대, 직전 짝수번째 데이터의 출력이 하이 레벨이라면, 현재 홀수번째 데이터는 제 1 비교부(31-1)의 비교 결과에 따라 선택할 수 있다. 그리하여, 제 1 비교부(31-1)의 비교 결과가 양의 제 1 기준 전압(+H1)보다 높은지 여부에 따라 이후 제 2 다중화부(도 3의 32 참조)에서 선택하도록 한다.

이와 반대로, 직전 짝수번째 데이터의 출력이 로우 레벨이라면, 현재 홀수번째 데이터는 제 2 비교부(31-2)의 비교 결과에 따라 선택할 수 있다. 그리하여, 제 2 비교부(31-2)의 비교 결과가 음의 제 1 기준 전압(-H1)보다 높은지 여부에 따라 이후 제 2 다중화부(도 3의 32 참조)에서 선택하도록 한다.

이와 같이, 일반적인 룩 어헤드 DFE(10)는 현재 입력 신호(Vin)가 소정의 제 1 기준 전압(+H1, -H1)보다 높아졌는지 낮아졌는지를 비교한 후, 높아졌다면 과거 데이터의 영향으로 높아졌음을 감지하여 소정 낮추어 보상하고, 낮아졌다면 과거 데이터의 영향으로 낮아졌음을 감지하여 소정 높여 보상할 수 있다. 또한, 한 주기 이전의 과거의 여러 데이터들의 잔류 영향을 제거하도록 복수의 탭 회로를 이용하여 계수를 적용하고자 한다.

도 6은 이러한 과거 데이터와 현재 데이터와의 관계를 나타내는 그래프이다.

도 6을 참조하면, X 축은 시간 축이고 Y 축은 데이터의 전압 레벨을 나타낸다.

샘플링 타임(sampling time)에 샘플링된 현재 데이터를 메인 커서(main cursor)라고 지칭할 수 있다. 하지만 과거의 데이터들의 롱 테일(long tail)로 인해 현재 데이터에 영향을 줄 수 있는데, 이러한 과거 데이터들의 롱 테일을 포스트 커서(post cursor)라고 한다.

설명의 편의상, 현재 데이터 및 과거 데이터를 모두 하이 레벨로 예시하였는데, 이와 같이, 메인 커서에 포스트 커서의 영향을 ISI라고 한다.

일반적인 룩 어헤드 DFE(10)를 이용하여 신호 ISI를 제거할 수 있다. 그리하여, 첫번째 직전 데이터의 위치에 해당하는 ISI는 룩 어헤드 DFE(10)를 이용하고, 나머지 과거 데이터의 위치에 해당하는 ISI는 탭 블록의 탭 회로들을 이용하여 제거할 수 있다. 하지만, 이러한 구조에서 정교하게 신호를 교정하기 위해 탭을 추가해야 한다면 탭 블록에 커런트 변환 회로를 추가해야 하는데 이는 전체적인 회로의 면적뿐 아니라 전력 소모 측면에서도 불리할 수 있다.

도 7은 본 발명의 일 실시 예에 따른 탭이 내장된(tap-embedded) 룩 어헤드 DFE(100; 이하, 탭 임베디드 룩 어헤드 DFE라 함)의 블록도이다.

도 7을 참조하면, 탭 임베디드 룩 어헤드 DFE(100)는 제 1 경로 제어부(110) 및 제 2 경로 제어부(120)를 포함한다.

본 발명의 일 실시 예에 따른 탭 임베디드 룩 어헤드 DFE(100)는 클럭 신호의 정 클럭 신호(CLK) 및 부 클럭 신호(CLKB)를 이용한 하프ㅡ 레이트 수신 방식을 예시하며, 이를 지지하기 위한 제 1 경로 제어부(110) 및 제 2 경로 제어부(120)가 각각 구비됨을 알 수 있다.

따라서, 제 1 경로 제어부(110)와 제 2 경로 제어부(120)의 동작 및 구성 원리는 유사하므로 제 1 경로 제어부(110)와 제 2 경로 제어부(120) 중 어느 하나를 자세히 설명하기로 한다.

제 1 경로 제어부(110)는 제 1 샘플러(111), 제 1 래치 블록(112), 제 1 탭 블록(113) 및 제 1 가산기(114)를 포함한다.

제 1 샘플러(111)는 정 클럭 신호(CLK)에 제어되어, 입력 신호(Vin)와 제 1 기준 전압(+H1, -H1) 뿐 아니라, x 번째 데이터의 기준 전압(Hx)을 수신하여 현재 데이터의 오프셋 전압을 결정한다. 특히, 제 1 샘플러(111)는 X 번째 데이터(Dx)를 피드백 제공받는다.

즉, 본 발명의 일 실시 예에 따른 제 1 샘플러(111)는 종래와 달리, 현재 입력 데이터에 대해, 직전 데이터뿐 아니라 X 번째 데이터 상태를 반영하여 ISI 보상을 결정한다. 피드백된 X 번째 데이터(Dx)는 제 1 샘플러(111) 내부에 내장된 탭 수신부에 수신되고, 탭 회로와 같이 ISI 보상에 참여할 수 있다.

제 1 샘플러(111)는 제 1 탭 임베디드 샘플러(111-1), 제 2 탭 임베디드 샘플러(111-2) 및 제 1 다중화부(111-3)를 포함한다.

제 1 탭 임베디드 샘플러(111-1) 및 제 2 탭 임베디드 샘플러(111-2)는 각각, 양의 제 1 기준 전압(+H1)보다 높은지 여부와, 음의 제 1 기준 전압(-H1)보다 높은지 여부를 판별한다. 이 때, X 번째 데이터의 상태에 따라 각각의 제 1 탭 임베디드 샘플러(111-1) 및 제 2 탭 임베디드 샘플러(111-2)의 회로 동작을 다르게 제어할 수 있다. 이에 대한 설명은 후술하기로 한다. 물론, 이들 제 1 탭 임베디드 샘플러(111-1) 및 제 2 탭 임베디드 샘플러(111-2)의 선택은 상대 데이터, 예컨대 홀수번째 데이터 경로인 제 2 경로 제어부(120)에 의해 달라질 수 있다.

하프 레이트 수신 방식이므로 짝수번째 데이터는 직전 홀수번째 데이터의 영향을 받고, 역으로 홀수번째 데이터는 직전 짝수번째 데이터의 영향을 받는다. 따라서, 현재 데이터의 ISI 제거는 직전 짝수 및 홀수번째 데이터를 반영하여 이를 보상하는 방향으로 동작해야 한다. 그리하여, 제 1 다중화부(111-3)는 제 2 경로 제어부(120)의 제 2 다중화부(121-3)에서 선택된 값에 기초하여 제 1 탭 임베디드 샘플러(111-1) 및 제 2 탭 임베디드 샘플러(111-2)의 결과값 중 어느 하나를 선택하여 출력할 수 있다.

제 1 래치 블록(112)은 복수의 래치부(112-1, 112-2, 112-3, 112-4, 112-5)를 포함한다.

복수의 래치부 (112-1, 112-2, 112-3, 112-4, 112-5)는 각각 정 클럭 신호(CLK) 또는 부 클럭 신호(CLKB)에 제어되어 순차적으로 이전 데이터를 래치하며 전달하고 피드백하면서 최종적으로 DFE 짝수 데이터(DFE even data)를 출력할 수 있다.

한편, 제 1 탭 블록(113)은 복수의 탭 회로(113-1, 113-2, 113-3, 113-4)를 포함하며, 각각의 탭 회로는 커런트 DA 변환 회로를 이용할 수 있다. 각 탭 회로는 각각의 계수(H2, H3, H4, H5)를 포함한다. 제 1 탭 블록(113)은 현재 데이터의 신호에 영향을 줄 수 있는 과거 데이터에 대한 계수를 적용할 수 있다. 그리하여, 복수의 래치부(112-1, 112-2, 112-3, 112-4, 112-5)에서 피드백된 데이터의 해당 위치를 탭으로서 인식하고 해당 계수를 제공한다.

제 1 가산기(114)는 제 1 탭 블록(113)의 계수와 입력 신호(Vin)를 가산한다.

제 2 경로 제어부(120)는 제 2 샘플러(121), 제 2 래치 블록(122), 제 2 탭 블록(123) 및 제 2 가산기(124)를 포함한다.

제 2 샘플러(121)는 부 클럭 신호(CLKB)에 제어되어, 입력 신호(Vin)와 제 1 기준 전압(+H1, -H1) 뿐 아니라, x 번째 데이터의 기준 전압(Hx)을 수신하여 현재 데이터의 오프셋 전압을 결정한다. 즉, 본 발명의 일 실시 예에 따른 제 2샘플러(121)는 종래와 달리, 현재 입력 데이터에 대해, 직전 데이터뿐 아니라 X 번째 데이터 상태를 반영하여 ISI 보상을 결정한다.

제 2 샘플러(121)는 제 3 탭 임베디드 샘플러(121-1), 제 4 탭 임베디드 샘플러(121-2) 및 제 1 다중화부(121-3)를 포함한다.

제 3 탭 임베디드 샘플러(121-1) 및 제 4 탭 임베디드 샘플러(121-2)는 각각, 제 1 부 기준 전압(-H1)보다 높은지 여부와, 제 1 정 기준 전압(+H1)보다 높은지 여부를 판별한다. 이 때, X 번째 데이터의 상태에 따라 각각의 제 3 탭 임베디드 샘플러(121-1) 및 제 4 탭 임베디드 샘플러(121-2)의 회로 동작을 다르게 제어할 수 있다.

제 2 다중화부(121-3)는 제 1 경로 제어부(110)의 제 1 다중화부(111-3)에서 선택된 값에 기초하여 제 3 탭 임베디드 샘플러(121-1) 및 제 4 탭 임베디드 샘플러(121-2)의 결과값 중 어느 하나를 선택하여 출력할 수 있다.

제 2 래치 블록(122)은 복수의 래치부(122-1, 122-2, 122-3, 122-4, 122-5)를 포함한다.

복수의 래치부(122-1, 122-2, 122-3, 122-4, 122-5)는 각각 정 클럭 신호(CLK) 또는 부 클럭 신호(CLKB)에 제어되어 순차적으로 이전 데이터를 래치하며 전달하여 최종적으로 DFE 홀수 데이터(DFE odd data)를 출력할 수 있다.

한편, 제 2 탭 블록(123)은 복수의 탭 회로(123-1, 123-2, 123-3, 123-4)를 포함하며, 각각의 탭 회로는 커런트 DA 변환 회로를 이용할 수 있다. 각 탭 회로는 각각의 계수(H2, H3, H4, H5)를 포함한다. 제 2 탭 블록(123)은 현재 데이터의 신호에 영향을 줄 수 있는 과거 데이터에 대한 계수를 적용할 수 있다. 그리하여, 복수의 래치부(122-1, 122-2, 122-3, 122-4, 122-5)에서 피드백된 데이터의 해당 위치를 탭으로서 인식하고 해당 계수를 제공한다.

제 2 가산기(124)는 제 2 탭 블록(123)의 계수와 입력 신호(Vin)를 가산한다.

자세한 동작 설명은 도 8a 및 도 8b를 참조하여 설명하기로 한다.

도 8a 및 도 8b는 도 7에 따른 제 4 탭 임베디드 샘플러(121-2)의 회로도이다.

도 8a는 X 번째 데이터(Dx)가 하이 레벨인 경우를, 도 8b는 X 번째 데이터(Dx)가 로우 레벨인 경우를 나타낸다.

우선, 도 8a를 참조하면, 제 4 탭 임베디드 샘플러(121-2)는 차동 입력부(1210), 증폭부(1215) 및 래치부(1218)를 포함한다.

차동 입력부(1210)는 차동 신호(differential signal)인 입력 신호(Vin), 제 1 정 기준 전압(+H1), 및 X 번째 기준 전압(DX)을 수신한다.

입력 신호(Vin)는 차동 신호의 정신호(INP)와 부신호(INN)로서 정의될 수 있고, 제 1 기준 전압(H1)은 실질적으로 전압 값은 같으나 부호만 서로 다른 H1P, H1N으로서 정의될 수 있다. 또한, X 번째 데이터(Dx)는 하이 레벨 또는 로우 레벨로서 수신된다.

차동 입력부(1210)는 제 1 수신부(1211), 제 2 수신부(1212) 및 제 3 수신부(1213)를 포함한다. 여기서, 제 1 수신부(1211) 및 제 3 수신부(1213)는 일종의 탭 수신부로서 동작하나, 다만 서로 수신하는 데이터의 레벨이 다를 뿐이다. 제 2 수신부(1212)는 입력 신호(Vin) 수신부로서 이해 가능하다.

제 1 수신부(1211)는 제 1 NMOS 트랜지스터(N1)부터 제 4 NMOS 트랜지스터(N4)를 포함한다.

제 1 NMOS 트랜지스터(N1)는 부 클럭 신호(CLKB)를 수신하며, 제 2 NMOS 트랜지스터(N2)는 X번째 데이터(Dx)를 수신하고, 제 3 및 제 4 NMOS 트랜지스터(N3, N4)는 상보 신호로서 각각, H1N-Hx, H1P+Hx 로 연산된 전압을 수신한다. 이는 미리 설계자에 의해 설정된 레벨로서 X 번째 데이터의 위치 및 레벨을 고려하여 미리 설정된 값일 수 있다. 따라서, Hx는 X 번째 데이터에 해당하는 기준 전압이라고 간주할 수 있다.

제 2 수신부(1212)는 제 5 NMOS 트랜지스터(N5)부터 제 8 NMOS 트랜지스터(N8)를 포함한다.

제 5 NMOS 트랜지스터(N5)는 부 클럭 신호(CLKB)를 수신하며, 제 6 NMOS 트랜지스터(N6)는 전원 전압(VDD)을 수신하고, 제 7 및 제 8 NMOS 트랜지스터(N7, N8)는 상보 신호로서 차동 신호의 정신호(INP)와 부신호(INN)를 수신한다.

제 3 수신부(1213)는 제 9 NMOS 트랜지스터(N9)부터 제 12 NMOS 트랜지스터(N12)를 포함한다.

제 9 NMOS 트랜지스터(N9)는 부 클럭 신호(CLKB)를 수신하며, 제 10 NMOS 트랜지스터(N10)는 X번째 기준 전압의 반전 레벨(/DX)을 수신하고, 제 11 및 제 12 NMOS 트랜지스터(N11, N12)는 상보 신호로서 H1N+Hx, H1P-Hx를 수신한다. 마찬가지로, 미리 설계자에 의해 설정된 레벨로서 X 번째 데이터의 위치 및 레벨을 고려하여 미리 설정된 값일 수 있다. 따라서, Hx는 X 번째 데이터에 해당하는 기준 전압이라고 간주할 수 있다.

제 3 NMOS 트랜지스터(N3), 제 7 NMOS 트랜지스터(N7) 및 제 11 NMOS 트랜지스터(N11)의 드레인은 공통 노드 c에 연결된다.

제 4 NMOS 트랜지스터(N4), 제 8 NMOS 트랜지스터(N8) 및 제 12 NMOS 트랜지스터(N12)의 드레인은 공통 노드 d에 연결된다.

차동 입력부(1210)는 X 번째 데이터(Dx)의 레벨에 따라 입력 신호(Vin)와 제 1 기준 전압(H1) 및 X 번째 기준 전압(Hx)의 크기를 비교하는 동작 경로를 서로 다르게 제어할 수 있다. 즉, X 번째 기준 전압(DX)의 레벨이 하이 레벨이면, 제 3 수신부(1213)는 턴 오프되고, 제 1 수신부(1211) 및 제 2 수신부(1212)가 동작한다.

증폭부(1215)는 제 13 NMOS 트랜지스터, 제 14 NMOS 트랜지스터(N13, N14) 및 두개의 인버터(I1, I2)를 포함한다.

증폭부(1215)는 차동 입력부(1210)의 비교 결과를 감지하여 그 레벨을 증폭한다.

래치부(1218)는 증폭부(1215)의 결과를 래치한다. 래치부(1218)는 SR 래치 회로를 포함할 수 있다.

X 번째 기준 전압(DX)의 레벨이 하이 레벨이고, 입력 신호(Vin)가 제 1 수신부(1211)에 인가된 전압보다 크면, 증폭부(1215)에 의해 하이 레벨로 증폭시키고 래치부(1218)가 이를 래치한다.

제 4 탭 임베디드 샘플러(121-2)의 동작을 수식 1과 같이 나타낼 수 있다.

[수식 1]

(INP-INN)-((H1N-Hx)-(H1P+Hx))>0, (Dx=H 일 때)

(Vin=INP-INN, V1=H1P-H1N 으로서 정의됨)

이를 간단히 정리하면,

[수식 2]

Vin-V1-2Hx>0

2Hx는 설명의 편의를 위하여 Vx라고 하자.

따라서, Vin-V1-Vx>0이면 증폭부(1215) 및 래치부(1218)를 통해 하이 레벨로 출력될 수 있다.

즉, 직전 데이터인 even data가 하이 레벨이면, 제 4 탭 임베디드 샘플러(121-2)가 동작하고, X 번째 데이터(Dx)의 레벨이 하이 레벨이면, 제 4 탭 임베디드 샘플러(121-2)의 제 1 및 제 2 수신부(1211, 1212)가 동작한다.

도 8b는 도 8a와 달리, X 번째 데이터(Dx)의 레벨이 로우 레벨인 경우를 설명한다.

도 8b는 X 번째 데이터(Dx)의 레벨이 로우 레벨이면, 제 1 수신부(1211)는 턴 오프되고 제 3 수신부(1213)가 동작한다.

그리하여, X 번째 기준 전압(DX)의 레벨이 로우 레벨인 경우에는 제 2 및 제 3 수신부(1212, 1213)가 동작하고 이들 수신부의 전압 크기를 비교할 수 있다.

입력 신호(Vin)가 제 3 수신부(1213)의 인가 전압보다 크면, 증폭부(1215)에 의해 로우 레벨로 증폭시키고 래치부(1218)가 이를 래치한다.

제 4 탭 임베디드 샘플러(121-2)의 동작을 수식 3과 같이 나타낼 수 있다.

[수식 3]

(INP-INN)-((H1N+Hx)-(H1P-Hx))>0, (Dx=L 일 때)

(Vin=INP-INN, V1=H1P-H1N 으로서 정의됨)

이를 간단히 정리하면,

[수식 4]

Vin-V1+Vx>0

즉, 제 4 탭 임베디드 샘플러(121-2)는 무조건 입력 전압(Vin)이 V1보다 큰지 여부를 비교하는 것이 아니라 X 번째 데이터의 레벨에 따른 기준 전압까지 고려하여 이를 포함한 값과 비교하게 된다.

설명되지 않았지만, 제 3 탭 임베디드 샘플러(121-1)도 유사한 구성 및 동작 원리를 포함한다.

물론, 제 1 탭 임베디드 샘플러(111-1) 및 제 2 탭 임베디드 샘플러(111-2)도 유사한 구성 및 동작 원리를 포함한다. 중복되는 설명을 피하기 위해 제 4 탭 임베디드 샘플러(121-2)를 자세히 설명하였다.

이와 같이, 본 발명의 일 실시 예에 따르면, 추가의 탭을 사용하기에 보다 미세하고 정교하게 데이터의 ISI를 제거할 수 있다.

하지만, 추가의 탭을 이용 시, 커런트 DA 변환 회로를 이용하는 제 1 탭 블록(113) 또는 제 2 탭 블록(123)에 추가하는 대신, 룩 어헤드 샘플러 내에 탭을 내장시키는 것으로 간단히 구현할 수 있다.

즉, 전술한 바와 같이 종래 기술이라면, 첫번째 직전 데이터의 위치에 해당하는 ISI는 제 1 샘플러(111)를 이용하고, 나머지 과거 데이터에 대해서는 제 1 탭 블록(113)을 이용하여 제거해야 했다. 추가의 탭을 고려하려면, 제 1 탭 블록(113)에 탭 회로를 추가할 수 밖에 없었다. 탭 회로는 커런트 변환 회로로서 그 면적 및 전력 소모가 크다.

하지만, 본 발명의 일 실시 예에 따르면, 과거 데이터 중 소정 데이터의 위치에 해당하는 ISI는 제 1 탭 블록(113)의 탭 회로들을 이용하여 제거할 수 있다. 그리고, 추가의 탭을 고려할 때, 제 1 샘플러(111)로 피드백 시켜 ISI 보상을 적용할 수 있다. 이로써, 회로의 많은 면적을 사용하지 않을 수 있다. 또한, 많은 전류를 소비하지 않도록 하여 전력 소모를 방지할 수 있다.

도 9는 도 7에 도시된 탭 임베디드 룩 어헤드 DFE(100)를 포함하는 데이터 전송 시스템(200)의 실시 예를 나타낸다.

도 9를 참조하면, 송신단(Tx; 201)과 수신단(Rx; 203) 사이에는 전송 채널(202)이 구비된다.

송신단(201)에서 수신단(203)으로 데이터를 송신 시, 전송 채널(202)을 통해서 전송할 수 있다.

수신단(203) 내부에는 탭 임베디드 룩 어헤드 DFE(100)를 포함하며, 이는 X 번째 데이터의 추가 탭을 내장된 샘플러 회로에 피드백시킴으로써, 수신된 신호의 ISI의 미세한 제거 및 보상이 가능하여 신호의 특성을 향상시킬 수 있다. 탭 임베디드 룩 어헤드 DFE(100)는 도 7에 도시된 탭 임베디드 룩 어헤드 DFE(100)를 포함할 수 있다.

도 10은 도 7에 도시된 탭 임베디드 룩 어헤드 DFE(100)를 포함하는 모바일 장치(210)의 일 실시 예를 나타낸다.

도 10을 참조하면, 모바일 장치(210)는 스마트 폰(smart-phone), 테블릿(tablet) PC, UMPC(Ultra Mobile Personal Computer), PDA (personal digital assistant), PMP(portable multimedia player), MP3 플레이어, 또는 MP4 플레이어로 구현될 수 있다.

모바일 장치(210)는 메모리 장치(211), 메모리 장치(211)을 제어하는 메모리 컨트롤러를 포함하는 애플리케이션 프로세서(212), 모뎀(213), 안테나(214), 디스플레이 장치(215) 및 이미지 센서(216)를 포함할 수 있다.

모뎀(213)은 안테나(214)를 통하여 무선 신호를 주거나 받을 수 있다. 예컨대, 모뎀(213)은 안테나(214)를 통하여 수신된 무선 신호를 애플리케이션 프로세서(212)에서 처리될 수 있는 신호로 변경할 수 있다. 하나의 실시 예에 있어서, 모뎀(213)은 LTE(long term evolution) 송수신기, HSDPA/WCDMA(high speed downlink packet access/wideband code division multiple access) 송수신기, 또는 GSM(global system for mobile communications) 송수신기일 수 있다.

따라서, 애플리케이션 프로세서(212)는 모뎀(213)으로부터 출력된 신호를 처리하고 처리된 신호를 디스플레이 장치(215)로 전송할 수 있다. 또한, 모뎀(213)은 애플리케이션 프로세서(212)으로부터 출력된 신호를 무선 신호로 변경하고 변경된 무선 신호를 안테나(214)를 통하여 외부 장치로 출력할 수 있다.

이미지 센서(216)는 렌즈를 통하여 영상을 수신한다. 따라서, 애플리케이션 프로세서(212)는 이미지 센서(216)로부터 영상을 수신하고, 수신된 영상 신호를 영상 처리한다. 이러한 애플리케이션 프로세서(212)는 본 발명의 일 실시 예에 따른 탭 임베디드 룩 어헤드 DFE(100)를 포함한다. 탭 임베디드 룩 어헤드 DFE(100)는 수신된 신호의 ISI의 미세한 제거 및 보상이 가능하여 신호의 특성을 향상시킬 수 있다. 탭 임베디드 룩 어헤드 DFE(100)는 도 7에 도시된 탭 임베디드 룩 어헤드 DFE(100)를 포함할 수 있다.

본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록 청구 범위의 기술적 사상에 의해 정해져야 할 것이다.

본 발명은 DFE 샘플러, 특히 인터페이스 회로에 적용이 가능하다.

상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

110: 제 1 경로 제어부
111: 제 1 샘플러
112: 제 1 래치 블록
113: 제 1 탭 블록
114: 제 1 가산기
120: 제 2 경로 제어부
121: 제 2 샘플러
122: 제 2 래치 블록
123: 제 2 탭 블록
124: 제 2 가산기

Claims

제 1 기준 전압 및 입력 전압 간의 제 1 차이를 증폭하고, 제 2 기준 전압 및 상기 입력 전압 간의 제 2 차이를 증폭하고, 홀수 데이터를 사용하여 짝수 데이터로 출력하기 위하여 상기 제 1 차이 및 상기 제 2 차이 중 어느 하나를 선택하는 제 1 경로 제어기; 및
상기 제 1 기준 전압 및 상기 입력 전압 간의 제 3 차이를 증폭하고, 상기 제 2 기준 전압 및 상기 입력 전압 간의 제 4 차이를 증폭하고, 짝수 데이터를 사용하여 홀수 데이터로 출력하기 위하여 상기 제 3 차이 및 상기 제 4 차이 중 어느 하나를 선택하는 제 2 경로 제어기를 포함하되,
상기 제 1 경로 제어기는 메인 클럭 신호에 의하여 제어되고,
상기 제 2 경로 제어기는 상기 메인 클럭 신호의 역 신호에 의하여 제어되는 데이터 수신기.
제 1 항에 있어서,
상기 제 1 경로 제어기 및 상기 제 2 경로 제어기 각각은:
상기 제 1 기준 전압 및 상기 제 2 기준 전압 간의 차이를 수신하는 제 1 트랜지스터 쌍;
상기 입력 전압의 차이를 수신하는 제 2 트랜지스터 쌍; 및
상기 제 1 기준 전압 및 상기 제 2 기준 전압 간의 차이를 수신하는 제 3 트랜지스터 쌍을 포함하고,
상기 제 1 트랜지스터 쌍 및 상기 제 2 트랜지스터 쌍은 상기 제 2 기준 전압에 대응되는 데이터의 레벨에 따라 서로 교번 동작하는 데이터 수신기.
제 2 항에 있어서,
상기 제 1 경로 제어기 및 상기 제 2 경로 제어기 각각은:
상기 제 1 트랜지스터 쌍 및 상기 제 2 트랜지스터 쌍 각각의 비교 결과를 검출하는 증폭기; 및
래치 유닛을 포함하는 데이터 수신기.
제 3 항에 있어서,
상기 증폭기는 복수의 트랜지스터들 및 복수의 인버터들을 포함하는 데이터 수신기.
제 3 항에 있어서,
상기 래치 유닛은 SR 래치 회로를 포함하는 데이터 수신기.
데이터를 전송하는 송신기;
상기 데이터를 수신하는 수신기; 및
상기 송신기와 상기 수신기 사이에 제공되는 데이터 전송 채널을 포함하되,
상기 수신기는:
메인 클럭 신호에 의하여 제어되는 제 1 샘플러를 포함하는 제 1 경로 제어기; 및
상기 메인 클럭 신호의 역 신호에 의하여 제어되는 제 2 샘플러를 포함하는 제 2 경로 제어기를 포함하고,
상기 제 1 샘플러는 n번째 데이터의 n번째 기준 전압, 입력 신호 및 현재 데이터의 오프셋 전압을 결정하기 위한 제 1 기준 전압을 수신하고,
상기 제 2 샘플러는 상기 n번째 기준 전압, 상기 입력 신호 및 상기 오프셋 전압을 결정하기 위한 상기 제 1 기준 전압을 수신하는 데이터 전송 시스템.
제 6 항에 있어서,
상기 제 1 경로 제어기는 짝수 데이터의 출력을 제어하고,
상기 제 2 경로 제어기는 홀수 데이터의 출력을 제어하는 데이터 전송 시스템.
제 7 항에 있어서,
상기 제 1 경로 제어기는:
상기 제 1 샘플러의 출력을 래치하고 전달하는 제 1 래치 블록;
피드백 신호로 상기 제 1 래치 블록의 출력을 수신하고, 각 데이터의 위치에 따른 계수를 포함하는 제 1 탭 블록; 및
상기 제 1 탭 블록의 모든 출력을 합산하는 제 1 합산기를 포함하는 데이터 전송 시스템.
제 7 항에 있어서,
상기 제 2 경로 제어기는:
상기 제 2 샘플러의 출력을 래치하고 전달하는 제 2 래치 블록;
피드백 신호로 상기 제 2 래치 블록의 출력을 수신하고, 각 데이터의 위치에 따른 계수를 포함하는 제 2 탭 블록; 및
상기 제 2 탭 블록의 모든 출력을 합산하는 제 2 합산기를 포함하는 데이터 전송 시스템.
제 8 항에 있어서,
상기 제 1 샘플러는:
상기 제 2 경로 제어기의 출력 신호에 의하여 제어되고 선택되는 제 1 탭 임베디드 샘플러 및 제 2 탭 임베디드 샘플러; 및
상기 제 1 탭 임베디드 샘플러의 출력 및 상기 제 2 탭 임베디드 샘플러의 출력 중 어느 하나를 선택하는 제 1 멀티플렉서를 포함하는 데이터 전송 시스템.