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KR102220152B1 - 표시 장치 및 그 구동 방법 - Google Patents

표시 장치 및 그 구동 방법 Download PDF

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KR102220152B1
KR102220152B1 KR1020140029795A KR20140029795A KR102220152B1 KR 102220152 B1 KR102220152 B1 KR 102220152B1 KR 1020140029795 A KR1020140029795 A KR 1020140029795A KR 20140029795 A KR20140029795 A KR 20140029795A KR 102220152 B1 KR102220152 B1 KR 102220152B1
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lines
gate
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display area
data voltage
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고준철
유봉현
임경호
전상진
정준기
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삼성디스플레이 주식회사
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Abstract

표시장치는 표시 패널, 타이밍 컨트롤러, 게이트 드라이버, 및 데이터 드라이버를 포함한다. 상기 표시 패널은 영상을 표시하는 표시 영역과 상기 표시 영역의 일측에 인접한 비표시 영역을 포함한다. 상기 표시 영역은 대각 라인들, 상기 대각 라인들 중 적어도 일부와 절연되도록 교차하는 교차 라인들, 및 화소들을 포함한다. 상기 화소들 중 하나의 대각 라인 또는 하나의 교차 라인에 연결되고 일방향으로 일렬로 배열된 화소들은 화소행으로 정의된다. 상기 표시 영역은 연속하는 복수의 화소행들 단위로 나누어진 복수의 영역들을 포함하고, 상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 화소행들 각각을 이루는 화소들의 개수는 서로 다를 수 있다.

Description

표시 장치 및 그 구동 방법{DISPLAY APPARATUS AND METHOD OF DRIVING THE SAME}
본 발명은 표시 장치 및 그 구동 방법에 관한 것으로, 좀 더 상세하게는 내로우 베젤을 실현할 수 있는 신규 구조의 표시 패널을 포함하는 표시 장치 및 그 구동 방법에 관한 것이다.
최근 기존의 브라운관을 대체하여 액정 표시 장치, 전기 영동 표시 장치, 유기발광 표시장치 등의 표시 장치가 많이 사용되고 있다.
상기 표시 장치는 표시 패널, 게이트 드라이버, 및 데이터 드라이버를 포함한다. 상기 표시 패널은 영상을 표시하는 표시 영역과 상기 표시 영역을 둘러싸는 비표시 영역을 포함한다. 또한, 상기 표시 패널은 게이트 라인, 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인에 연결된 화소를 더 포함한다.
상기 표시 패널은 평면상에서 제1 방향으로 연장된 제1 변 및 상기 제1 방향과 직교하는 제2 변을 갖는 직사각 형으로 제공된다. 상기 게이트 라인들은 상기 제1 방향으로 나란하게 연장되고, 상기 데이터 라인들은 상기 제2 방향으로 나란하게 연장된다.
상기 게이트 드라이버는 상기 표시 패널의 상기 제1 방향 비표시 영역에 연결된 인쇄회로기판에 구동 칩 형태로 실장될 수 있고, 상기 표시 패널의 상기 제1 방향 비표시 영역에 박막 공정을 통해 직접 구비될 수 있다.
최근 수요자의 요구에 맞추어 표시 패널의 비표시 영역(베젤)을 최소화하려는 연구가 진행되고 있다. 하지만, 기존의 표시 패널 구조로는 상기 게이트 드라이버의 위치로 인해 상기 표시 패널의 상기 제1 방향 비표시 영역을 없애는데 한계가 있다.
본 발명은 표시 패널의 베젤이 최소화된 표시 장치를 제공하는 것을 목적으로 한다. 궁극적으로, 표시 패널의 일변에 인접한 비표시 영역을 제외하고 나머지 비표시 영역을 없앨 수 있다.
또한, 본 발명은 하나의 라인에 게이트 신호 및 데이터 전압이 동시에 인가되더라도 데이터 전압이 각 화소에 연결된 박막트랜지스터에 게이트 신호로서 동작하는 문제를 해결하는 것을 목적으로 한다.
또한, 본 발명은 본 발명의 일 실시예에 따른 표시 패널에서 하나의 수평기간이 짧아짐으로 인한 각 화소의 충전 불량 문제를 해결하는 것을 목적으로 한다.
또한, 본 발명은 하나의 라인에 게이트 신호와 데이터 전압을 선택적으로 인가할 수 있는 표시 장치를 제공하는 것을 목적으로 한다.
또한, 상기 표시 장치의 구동 방법을 제공하는 것을 목적으로 한다.
표시장치는 표시 패널, 타이밍 컨트롤러, 게이트 드라이버, 및 데이터 드라이버를 포함할 수 있다. 상기 표시 패널은 영상을 표시하는 표시 영역과 상기 표시 영역의 일측에 인접한 비표시 영역을 포함한다. 상기 표시 영역은 대각 라인들, 상기 대각 라인들 중 적어도 일부와 절연되도록 교차하는 교차 라인들, 및 화소들을 포함할 수 있다.
상기 화소들 중 하나의 대각 라인 또는 하나의 교차 라인에 연결되고 일방향으로 일렬로 배열된 화소들은 화소행으로 정의된다.
상기 표시 영역은 연속하는 복수의 화소행들 단위로 나누어진 복수의 영역들을 포함하고, 상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 화소행들 각각을 이루는 화소들의 개수는 서로 다를 수 있다.
상기 타이밍 컨트롤러는 제어신호 및 입력 영상신호를 수신하고, 제1 제어신호, 제2 제어신호, 및 데이터 신호를 출력할 수 있다.
상기 게이트 드라이버는 상기 제1 제어신호에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들에 출력할 수 있다.
상기 데이터 드라이버는 상기 제2 제어신호에 기초하여 상기 데이터 신호가 변환된 데이터 전압을 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들에 출력할 수 있다.
상기 표시 패널은 서로 다른 제1 방향 및 제2 방향으로 각각 연장되는 인접한 두 변을 가질 수 있다. 상기 대각 라인들은 상기 비표시 영역에 인접한 상기 표시 영역의 일단에서 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장될 수 있다. 상기 교차 라인들은 상기 표시 영역의 상기 일단에서 상기 제1 방향, 상기 제2 방향, 및 상기 제3 방향과 교차하는 제4 방향으로 연장될 수 있다.
상기 복수의 영역들은, 증가 영역, 유지 영역, 및 감소 영역을 포함할 수 있다.
상기 증가 영역에서 각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 증가할 수 있다. 상기 유지 영역에서 각 화소행들을 이루는 화소들의 개수가 서로 동일할 수 있다. 상기 감소 영역에서 각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 감소할 수 있다.
상기 대각 라인들 및 상기 교차 라인들 각각은, 상기 제3 방향으로 연장되는 게이트 라인들 및 상기 게이트 라인들과 서로 절연되고 상기 제4 방향으로 연장되는 데이터 라인들 중 적어도 하나를 포함할 수 있다.
상기 표시 패널은 상기 표시 영역의 상기 제2 방향 양단에서 평면상에서 서로 중첩하는 게이트 라인들 및 데이터 라인들을 서로 연결시키는 콘택부를 더 포함할 수 있다.
상기 화소들은 하나의 화소행 단위로 구동될 수 있다.
상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 수평기간들 각각 동안 구동되는 화소들의 개수는 서로 다를 수 있다.
상기 콘택부는 상기 표시 영역의 상기 제2 방향 일단에 구비된 제1 콘택부 및 상기 표시 영역의 상기 제2 방향 타단에 구비된 제2 콘택부를 포함할 수 있다.
상기 대각 라인들은 상기 제1 콘택부에 의해 서로 연결된 게이트 라인들 및 데이터 라인들을 포함하는 대각 하이브리드 라인들 및 상기 게이트 라인들 중 일부를 포함하는 대각 게이트 라인들을 포함할 수 있다.
상기 교차 라인들은 상기 제2 콘택부에 의해 서로 연결된 게이트 라인들 및 데이터 라인들을 포함하는 교차 하이브리드 라인들 및 상기 데이터 라인들 중 일부를 포함하는 교차 데이터 라인들을 포함할 수 있다.
상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인들 각각에는 상기 게이트 신호 및 상기 데이터 전압이 인가될 수 있다.
상기 표시 패널은 상기 대각 라인들 및 상기 교차 라인들 중 2개의 라인 및 상기 화소들 각각에 연결된 박막트랜지스터들을 더 포함할 수 있다.
상기 데이터 전압은 제1 데이터 전압 범위를 갖고, 상기 박막트랜지스터들 각각은 상기 제1 데이터 전압 범위의 상한값 보다 높은 문턱 전압을 가질 수 있다.
상기 박막트랜지스터 각각은 제1 게이트 전극, 제2 게이트 전극, 반도체층, 소스 전극, 및 드레인 전극을 포함할 수 있다. 상기 제1 게이트 전극은 기판 상에 배치되고, 상기 게이트 신호를 수신할 수 있다. 상기 제2 게이트 전극은 상기 제1 게이트 전극과 절연되고, 상기 제1 게이트 전극과 중첩하고, 상기 게이트 신호와 서로 다른 서브 게이트 신호를 수신할 수 있다. 상기 반도체층은 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 절연되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 중첩할 수 있다. 상기 소스 전극은 상기 반도체층의 일부와 연결될 수 있다. 상기 드레인 전극은 상기 소스 전극과 이격되고 상기 반도체층의 나머지 일부와 연결된 드레인 전극을 포함할 수 있다.
상기 게이트 신호와 상기 서브 게이트 신호는 서로 동일한 펄스폭을 갖고, 서로 다른 게이트 온 전압을 가질 수 있다.
상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인들 각각의 데이터 라인에 인가되는 데이터 전압은 제1 데이터 전압 범위를 갖고, 상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인들 각각의 게이트 라인에 인가되는 데이터 전압은 상기 제1 데이터 전압 범위와 서로 다른 제2 데이터 전압 범위를 가질 수 있다.
상기 제2 데이터 전압 범위는 상기 게이트 신호의 게이트 온 전압과 게이트 오프 전압 사이와 중첩되지 않을 수 있다.
상기 제1 콘택부 및 상기 제2 콘택부 각각은, 제1 노드와 제2 노드 사이에 구비된 제1 저항 및 상기 제2 노드와 제3 노드 사이에 구비된 제2 저항을 포함할 수 있다. 상기 제1 노드에는 제1 바이어스 전압이 인가되고, 상기 제2 노드는 상기 데이터 라인에 연결되고, 상기 제3 노드는 상기 게이트 라인에 연결될 수 있다.
상기 제1 데이터 전압 범위를 갖는 데이터 전압은 상기 제1 바이어스 전압과 상기 제2 데이터 전압 범위를 갖는 데이터 전압의 합을 상기 제1 저항 및 상기 제2 저항에 따라 분배한 것일 수 있다.
상기 제1 저항 및 상기 제2 저항 각각은 다이오드인 것을 특징으로 하는 표시 장치.
상기 제1 저항 및 상기 제2 저항은 서로 동일한 저항값을 가질 수 있다.
상기 화소들 각각에 인가되는 데이터 전압은 제1 데이터 전압 범위를 갖고, 상기 대각 라인들 및 상기 교차 라인들 각각에 인가되는 데이터 전압은 상기 제1 데이터 전압 범위와 서로 다른 제2 데이터 전압 범위를 가질 수 있다.
상기 제2 데이터 전압 범위는 상기 게이트 신호의 게이트 온 전압과 게이트 오프 전압 사이와 중첩되지 않을 수 있다.
상기 박막트랜지스터들 각각은, 메인 박막트랜지스터 및 서브 박막트랜지스터를 포함할 수 있다. 상기 메인 박막트랜지스터의 게이트 전극이 상기 게이트 라인에 연결되고, 소스 전극이 상기 데이터 라인에 연결되고, 드레인 전극이 상기 화소들 각각에 연결될 수 있다. 상기 서브 박막트랜지스터의 게이트 전극이 상기 게이트 라인에 연결되고, 소스 전극이 상기 메인 박막트랜지스터의 드레인 전극에 연결되고, 드레인 전극에 제2 바이어스 전압이 인가될 수 있다.
상기 제1 데이터 전압 범위를 갖는 데이터 전압은 상기 제2 바이어스 전압과 상기 제2 데이터 전압 범위를 갖는 데이터 전압의 합을 상기 메인 박막트랜지스터 및 상기 서브 박막트랜지스터에 따라 분배한 것일 수 있다.
상기 메인 박막트랜지스터 및 상기 서브 박막트랜지스터는 서로 동일한 저항값을 가질 수 있다.
상기 증가 영역에 구비된 화소행들에 인가되는 게이트 신호들의 펄스폭은 적어도 하나씩 순차적으로 증가하고, 상기 감소 영역에 구비된 화소행들에 인가되는 게이트 신호들의 펄스폭은 적어도 하나씩 순차적으로 감소하고, 상기 유지 영역에 구비된 화소행들이 인가되는 게이트 신호들의 펄스폭은 서로 동일할 수 있다.
상기 유지 영역에 구비된 화소행들에 인가되는 게이트 신호들 각각의 펄스폭은 상기 증가 영역에 구비된 화소행들에 인가되는 게이트 신호들 각각의 펄스폭 및 상기 감소 영역에 구비된 화소행들에 인가되는 게이트 신호들 각각의 펄스폭 보다 클 수 있다.
상기 복수의 영역들은 동일 프레임 내에서 서로 독립적으로 구동되는 메인 영역 및 서브 영역을 포함할 수 있다.
상기 메인 영역은 상기 대각 라인들 및 상기 교차 라인들 중 제1 화소행에 연결된 2 개의 라인들 중 적어도 하나에 연결된 화소행들을 포함할 수 있다. 상기 서브 영역은 상기 2 개의 라인들에 연결되지 않은 화소행들을 포함할 수 있다.
서로 동일한 수평기간 동안 구동되는 상기 메인 영역에 구비된 하나의 화소행과 상기 서브 영역에 구비된 하나의 화소행은 서로 다른 라인들을 통해 데이터 전압 및 게이트 신호를 수신할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 상기 대각 라인들 중 적어도 일부의 각각 및 상기 교차 라인들 중 적어도 일부의 각각에 연결된 먹스를 포함할 수 있다.
상기 먹스는 상기 게이트 신호, 상기 데이터 전압, 및 먹스 제어 신호를 수신하고, 상기 먹스 제어 신호에 따라 상기 게이트 신호 및 상기 데이터 전압 중 어느 하나를 선택적으로 출력할 수 있다.
상기 먹스는 상기 게이트 드라이버 및 상기 데이터 드라이버가 통합된 집적 회로 칩 내부 및 상기 비표시 영역 중 어느 하나에 구비될 수 있다.
상기 먹스 제어 신호는 수평 블랭크 구간 또는 수직 블랭크 구간에서 하이 및 로우 사이를 스위칭할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 상기 표시 패널을 구동하는 인쇄회로기판 및 집적 회로 칩이 실장되고, 상기 표시 패널 및 상기 인쇄회로기판을 전기적으로 연결시키는 연성인쇄회로기판을 더 포함할 수 있다.
상기 게이트 드라이버 및 상기 데이터 드라이버는 상기 집적 회로 칩 내부에 구비될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 패널, 타이밍 컨트롤러, 게이트 드라이버, 및 데이터 드라이버를 포함할 수 있다.
상기 표시 패널은 영상을 표시하는 제1 표시 영역, 상기 제1 표시 영역과 독립적으로 구동되는 제2 표시 영역, 상기 제1 표시 영역의 및 상기 제2 표시 영역의 일측에 인접한 비표시 영역을 포함할 수 있다. 상기 제1 표시 영역 및 상기 제2 표시 영역 각각은 대각 라인들, 상기 대각 라인들 중 적어도 일부와 절연되도록 교차하는 교차 라인들, 및 화소들을 포함할 수 있다.
상기 화소들 중 하나의 대각 라인 또는 하나의 교차 라인에 연결되고 일방향으로 일렬로 배열된 화소들은 화소행으로 정의된다.
상기 제1 표시 영역 및 상기 제2 표시 영역 각각은 연속하는 복수의 화소행들 단위로 나누어진 복수의 영역들을 포함하고, 상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 화소행들 각각을 이루는 화소들의 개수는 서로 다를 수 있다.
상기 타이밍 컨트롤러는 제어신호 및 입력 영상신호를 수신하고, 제1 제어신호, 제2 제어신호, 및 데이터 신호를 출력할 수 있다.
상기 게이트 드라이버는 상기 제1 제어신호에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들에 출력할 수 있다.
상기 데이터 드라이버는 상기 제2 제어신호에 기초하여 상기 데이터 신호가 변환된 데이터 전압을 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들에 출력할 수 있다.
상기 게이트 드라이버는, 제1 게이트 드라이버 및 제2 게이트 드라이버를 포함할 수 있다. 상기 제1 게이트 드라이버는 상기 제1 표시 영역에 구비된 대각 라인들 및 교차 라인들에 제1 영역 게이트 신호들을 출력할 수 있다. 상기 제2 게이트 드라이버는 상기 제2 표시 영역에 구비된 대각 라인들 및 교차 라인들에 제2 영역 게이트 신호들을 출력할 수 있다.
상기 데이터 드라이버는, 제1 데이터 드라이버 및 제2 데이터 드라이버를 포함할 수 있다. 상기 제1 데이터 드라이버는 상기 제1 표시 영역에 구비된 대각 라인들 및 교차 라인들에 제1 영역 데이터 전압을 출력할 수 있다. 상기 제2 데이터 드라이버는 상기 제2 표시 영역에 구비된 대각 라인들 및 교차 라인들에 제2 영역 데이터 전압을 출력할 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 패널, 타이밍 컨트롤러, 게이트 드라이버, 및 데이터 드라이버를 포함할 수 있다. 상기 표시 패널은 영상을 표시하는 표시 영역, 상기 표시 영역의 일측에 인접한 제1 비표시 영역, 및 상기 표시 영역의 타측에 인접한 제2 비표시 영역을 포함할 수 있다. 상기 표시 영역은 게이트 라인들, 상기 게이트 라인들 중 적어도 일부와 절연되도록 교차하는 데이터 라인들, 및 화소들을 포함할 수 있다.
상기 화소들 중 하나의 대각 라인 또는 하나의 교차 라인에 연결되고 일방향으로 일렬로 배열된 화소들은 화소행으로 정의된다.
상기 표시 영역은 연속하는 복수의 화소행들 단위로 나누어진 복수의 영역들을 포함하고, 상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 화소행들 각각을 이루는 화소들의 개수는 서로 다를 수 있다.
상기 타이밍 컨트롤러는 제어신호 및 입력 영상신호를 수신하고, 제1 제어신호, 제2 제어신호, 및 데이터 신호를 출력할 수 있다.
상기 게이트 드라이버는 상기 제1 제어신호에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 제1 비표시 영역 및 상기 제2 비표시 영역을 통해 상기 게이트 라인들에 출력할 수 있다.
상기 데이터 드라이버는 상기 제2 제어신호에 기초하여 상기 데이터 신호가 변환된 데이터 전압을 상기 제1 비표시 영역 및 상기 제2 비표시 영역을 통해 상기 데이터 라인들에 출력할 수 있다.
상기 표시 패널은 서로 다른 제1 방향 및 제2 방향으로 각각 연장되는 인접한 두 변을 가질 수 있다. 상기 게이트 라인들은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되고, 상기 데이터 라인들은 상기 제1 방향, 상기 제2 방향, 및 상기 제3 방향과 교차하는 제4 방향으로 연장될 수 있다.
상기 복수의 영역들은, 증가 영역, 유지 영역, 및 감소 영역을 포함할 수 있다. 상기 증가 영역에서 각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 증가할 수 있다. 상기 유지 영역 에서 각 화소행들을 이루는 화소들의 개수가 서로 동일할 수 있다. 상기 감소 영역에서 각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 감소할 수 있다.
상기 게이트 라인들은, 상기 제1 비표시 영역을 통해 상기 게이트 신호의 일부를 수신하는 상부 게이트 라인들 및 상기 제2 비표시 영역을 통해 상기 게이트 신호의 나머지를 수신하는 하부 게이트 라인들을 포함할 수 있다.
상기 데이터 라인들은, 상기 제1 비표시 영역을 통해 상기 데이터 전압의 일부를 수신하는 하부 데이터 라인들 및 상기 제2 비표시 영역을 통해 상기 데이터 전압의 나머지를 수신하는 하부 데이터 라인들을 포함할 수 있다.
영상을 표시하는 표시 영역과 상기 표시 영역의 일측에 인접한 비표시 영역을 포함하는 표시 패널, 상기 표시 영역은 대각 라인들, 상기 대각 라인들 중 적어도 일부와 절연되도록 교차하는 교차 라인들, 및 화소들을 포함하고, 상기 화소들 중 하나의 대각 라인 또는 하나의 교차 라인에 연결되고 일방향으로 일렬로 배열된 화소들은 화소행으로 정의된 표시 장치의 구동 방법에 있어서,
상기 표시 영역은 연속하는 복수의 화소행들 단위로 나누어진 복수의 영역들을 포함하고, 상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 수평기간들 각각 동안 구동되는 화소들의 개수는 서로 다를 수 있다.
본 발명의 일 실시예에 따른 표시 장치의 구동 방법은 제어신호 및 입력 영상신호를 수신하고, 제1 제어신호, 제2 제어신호, 및 데이터 신호를 출력하는 단계; 상기 제1 제어신호에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들에 출력하는 단계; 및 상기 제2 제어신호에 기초하여 상기 데이터 신호가 변환된 데이터 전압을 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들에 출력하는 단계를 더 포함할 수 있다.
상기 화소들 각각에 연결된 박막트랜지스터들의 문턱 전압을 상기 데이터 전압의 상한값 보다 높게 설정할 수 있다.
상기 대각 라인들 중 대각 하이브리드 라인에는 상기 게이트 신호 및 상기 데이터 전압이 인가되고, 상기 대각 라인들 중 대각 게이트 라인에는 상기 게이트 신호이 인가되고, 상기 교차 라인들 중 교차 하이브리드 라인에는 상기 게이트 신호 및 상기 데이터 전압이 인가되고, 상기 교차 라인들 중 교차 데이터 라인에는 상기 데이터 전압이 인가될 수 있다.
상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인 각각의 게이트 라인에 인가되는 데이터 전압의 데이터 전압 범위 및 상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인 각각의 데이터 라인에 인가되는 데이터 전압의 데이터 전압 범위를 서로 다르게 설정할 수 있다.
상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인 각각의 게이트 라인에 인가되는 데이터 전압의 데이터 전압 범위를 게이트 온 전압과 게이트 오프 전압 사이와 중첩되지 않도록 레벨 쉬프팅할 수 있다.
상기 화소들 각각에 인가되는 데이터 전압의 데이터 전압 범위와 상기 대각 라인들 및 상기 교차 라인들 각각에 인가되는 데이터 전압의 데이터 전압 범위를 서로 다르게 설정할 수 있다.
상기 대각 라인들 및 상기 교차 라인들 각각에 인가되는 데이터 전압의 데이터 전압 범위를 게이트 온 전압과 게이트 오프 전압 사이와 중첩되지 않도록 레벨 쉬프팅할 수 있다.
상기 복수의 영역들 중 각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 증가하는 증가 영역에 구비된 화소행들에 인가되는 게이트 신호들의 펄스폭은 적어도 하나씩 순차적으로 증가할 수 있다. 상기 복수의 영역들 중 각 화소행들을 이루는 화소들의 개수가 서로 동일한 유지 영역에 구비된 화소행들에 인가되는 게이트 신호들의 펄스폭은 적어도 하나씩 순차적으로 감소할 수 있다. 상기 복수의 영역들 중 각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 감소하는 감소 영역에 구비된 화소행들이 인가되는 게이트 신호들의 펄스폭은 서로 동일할 수 있다.
상기 복수의 영역들 중 상기 대각 라인들 및 상기 교차 라인들 중 제1 화소행에 연결된 2 개의 라인들 중 적어도 하나에 연결된 화소행들을 포함하는 메인 영역과 상기 2 개의 라인들에 연결되지 않은 화소행들을 포함하는 서브 영역은 서로 독립적으로 구동될 수 있다.
상기 대각 라인들 및 상기 교차 라인들은 먹스에 연결되고, 상기 먹스는 먹스 제어 신호에 따라 상기 게이트신호 및 상기 데이터 전압 중 어느 하나를 선택적으로 출력할 수 있다.
상기 먹스 제어 신호는 수평 블랭크 구간 또는 수직 블랭크 구간에서 하이 및 로우 사이를 스위칭할 수 있다.
본 발명의 표시 장치 및 그 구동 방법에 의하면, 표시 패널의 베젤이 최소화될 수 있다. 궁극적으로, 표시 패널의 일변에 인접한 비표시 영역을 제외하고 나머지 비표시 영역을 없앨 수 있다.
또한, 본 발명의 표시 장치 및 그 구동 방법은 하나의 라인에 게이트 신호 및 데이터 전압이 동시에 인가되더라도 데이터 전압이 각 화소에 연결된 박막트랜지스터에 게이트 신호로서 동작하는 문제를 해결할 수 있다.
또한, 본 발명의 표시 장치 및 그 구동 방법은 본 발명의 일 실시예에 따른 표시 패널에서 하나의 수평기간이 짧아짐으로 인한 각 화소의 충전 불량 문제를 해결할 수 있다.
또한, 본 발명의 표시 장치 및 그 구동 방법은 하나의 라인에 게이트 신호와 데이터 전압을 선택적으로 인가할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 도시한 도면이다.
도 2는 도 1의 표시 장치의 블록도이다.
도 3a은 도 1 및 도 2의 표시 패널을 도시한 도면이고, 도 3b는 도 3a의 화소들만 도시한 도면이고, 도 3c는 도 3a에서 제1행 제1 화소 및 제2행 제1 화소를 확대하여 도시한 도면이다.
도 4a는 제1 화소행을 구동하는 방법을 설명하기 위한 도면이고, 도 5a은 제2 화소행을 구동하는 방법을 설명하기 위한 도면이고, 도 6a은 제13 화소행을 구동하는 방법을 설명하기 위한 도면이고, 도 4b 및 도 5b 각각은 도 4a 및 도 5a 각각에서 제1행 제1 화소, 제2행 제1 화소, 및 그 주변을 확대 도시한 도면이고, 도 6b는 도 6a에서 제13행 제14 화소 및 그 주변을 확대 도시한 도면이다.
도 7은 제12 화소행이 구동되는 시점의 표시 패널을 개략적으로 도시한 도면이다.
도 8은 박막트랜지스터의 V-I 특성을 예시적으로 도시한 그래프이다.
도 9는 본 발명의 각 화소에 연결된 박막트랜지스터의 V-I 특성을 도시한 도면이다.
도 10은 본 발명의 각 화소에 연결된 박막트랜지스터의 구조를 예시적으로 도시한 단면도이다.
도 11은 도 3c의 제1 대각 라인의 제1 콘택부를 도시한 회도로이다.
도 12는 본 발명의 각 화소에 연결된 박막트랜지스터의 V-I 특성과 제2 데이터 전압 범위를 도시한 도면이다.
도 13은 본 발명의 일 실시예에 따른 표시 패널의 제1행 제1 화소 및 제2행 제1 화소를 도시한 도면이다.
도 14는 하나의 프레임 동안 도 2의 게이트 드라이버의 입출력 신호를 도시한 도면이다.
도 15는 메인 영역 및 서브 영역으로 나뉜 표시 패널을 도시한 도면이다.
도 16은 도 15의 표시 패널에 인가되는 게이트 신호들 및 행 데이터 전압들을 도시한 도면이다.
도 17은 제1 대각 라인에 연결된 먹스를 도시한 도면이다.
도 18은 도 17의 먹스에 인가되는 먹스 제어 신호, 데이터 인에이블 신호, 및 상기 제1 대각 라인으로 인가되는 신호를 도시한 타이밍도이다.
도 19는 본 발명의 일 실시예에 따른 표시 장치을 도시한 도면이다.
도 20은 본 발명의 일 실시예에 따른 표시 장치의 표시 패널을 도시한 도면이다.
도 21은 본 발명의 일 실시예에 따른 표시 장치의 표시 패널을 도시한 도면이다.
도 22는 도 21의 화소들만 도시한 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치(1000)를 도시한 도면이고, 도 2는 도 1의 표시 장치(1000)의 블록도이다.
도 1 및 도 2를 참조하면, 표시 장치(1000)는 표시 패널(100), 연성인쇄회로기판(200), 인쇄회로기판(300), 타이밍 컨트롤러(400), 게이트 드라이버(500), 및 데이터 드라이버(600)을 포함할 수 있다.
상기 표시 패널(100)은 유기발광 표시패널(oraganic light emitting display panel), 액정표시패널(liquid crystal display panel), 플라즈마 표시패널(plasma display panel), 전기영동 표시패널(electrophoretic display panel), 및 일렉트로웨팅 표시패널(electrowetting display panel)등의 다양한 표시패널을 포함할 수 있다.
상기 표시 패널(100)은 영상을 표시한다. 상기 표시 패널(100)은 대각 라인들(DG)과 상기 대각 라인들(DG) 중 적어도 일부와 절연되도록 교차하는 교차 라인들(GD)을 포함한다. 상기 표시 패널(100)은 상기 대각 라인들(DG) 및 상기 교차 라인들(GD) 중 2 개의 라인에 연결된 박막트랜지스터(TR)와 상기 박막트랜지스터(TR)에 연결된 화소(PX)를 포함한다. 상기 박막트랜지스터(TR)는 게이트 전극, 소스 전극, 및 드레인 전극을 포함한다. 상기 게이트 전극은 상기 2 개의 라인 중 어느 하나의 라인으로부터 게이트 신호를 제공받을 수 있다. 상기 소스 전극은 상기 2 개의 라인 중 나머지 하나의 라인으로부터 데이터 전압을 제공받을 수 있다. 상기 드레인 전극은 상기 화소(PX)에 연결되어, 상기 게이트 신호에 응답하여 상기 데이터 전압을 상기 화소(PX)에 제공한다.
상기 대각 라인들(DG) 중 적어도 하나는 상기 게이트 드라이버(500)로부터 인가된 게이트 신호(GS) 및 상기 데이터 드라이버(600)로부터 인가된 데이터 전압(DATA)을 수신할 수 있다. 또한, 상기 교차 라인들(GD) 중 적어도 하나는 상기 게이트 신호(GS) 및 상기 데이터 전압(DATA)을 수신할 수 있다. 상기 대각 라인들(DG) 및 상기 교차 라인들(GD)의 구조를 포함한 상기 표시 패널(100)에 대한 자세한 내용은 후술된다.
평면상에서 상기 표시 패널(100)은 다양한 형상으로 제공될 수 있으나, 도 1을 비롯한 이하의 실시예에서 상기 표시 패널(100)은 평면상 직사각형으로 제공된 것을 일 예로 설명한다. 이하, 상기 표시 패널(100)의 단변 방향을 제1 방향(DR1)으로 정의하고, 상기 표시 패널(100)의 장변 방향을 제2 방향(DR2)으로 정의한다.
상기 연성인쇄회로기판(200)은 상기 표시 패널(100) 및 상기 인쇄회로기판(300)을 전기적으로 연결시킨다. 상기 연성인쇄회로기판(200)은 베이스 필름(210)과 상기 베이스 필름(210) 상부에 형성된 집적 회로 칩(220)을 포함한다.
상기 연성인쇄회로기판(200)의 상기 제1 방향(DR1) 일단은 상기 표시 패널(100)에 전기적으로 연결되고, 상기 연성인쇄회로기판(200)의 상기 제1 방향(DR1) 타단은 상기 인쇄회로기판(300)에 전기적으로 연결된다.
도 1에서 상기 연성인쇄회로기판(200)은 2개로 이루어지고, 서로 상기 제2 방향(DR2)으로 이격된 것으로 도시하였다. 하지만, 이에 제한되는 것은 아니고, 상기 연성인쇄회로기판(200)은 다양한 개수로 이루어질 수 있다.
상기 연성인쇄회로기판(200)은 플렉시블할 수 있다. 상기 연성인쇄회로기판(200)은 “C” 형상으로 휘어진 상태로 상기 표시 패널(100)의 배면에 장착될 수 있다.
상기 인쇄회로기판(300)은 상기 표시 패널(100)을 구동하기 위한 역할을 한다. 상기 인쇄회로기판(300)은 구동 기판(미도시)과 상기 구동 기판(미도시) 상에 실장된 다수의 회로 부품들(미도시)로 이루어질 수 있다. 상기 연성인쇄회로기판(200)이 휘어져 장착된 상태에서 상기 인쇄회로기판(300)은 상기 표시 패널(100)의 배면에 장착된다.
상기 타이밍 컨트롤러(400)는 외부의 그래픽 제어기(미도시)로부터 입력 영상신호(DATA_IN) 및 제어신호(CS)를 수신한다.
상기 타이밍 컨트롤러(400)는 상기 제어신호(CS), 예를 들면 수직동기신호, 수평동기신호, 메인클럭, 데이터 인에이블신호 등을 입력받아 제1 제어신호(SG1) 및 제2 제어신호(SG2)를 생성하여 출력한다.
상기 타이밍 컨트롤러(400)는 상기 데이터 드라이버(600)의 사양에 맞도록 상기 입력 영상신호(DATA_IN)을 데이터 신호(DATA_SG)로 변환하여 상기 데이터 드라이버(600)에 출력한다.
상기 제1 제어신호(SG1)는 상기 게이트 드라이버(500)의 동작을 제어하기 위한 게이트 제어신호이다. 상기 제1 제어신호(SG1)는 게이트 클럭, 출력 인에이블 신호, 및 수직개시신호를 포함할 수 있다.
또한, 상기 제2 제어신호(SG2)는 상기 데이터 드라이버(600)의 동작을 제어하는 데이터 제어신호이다. 상기 제2 제어신호(SG2)는 상기 데이터 드라이버(600)의 동작을 개시하는 수평개시신호, 데이터 전압의 극성을 반전시키는 반전신호, 및 상기 데이터 드라이버(600)로부터 데이터 전압이 출력되는 시기를 결정하는 출력지시신호 등 포함한다.
상기 게이트 드라이버(500)는 상기 제1 제어신호(SG1)에 기초하여 상기 게이트 신호를 생성한다. 상기 게이트 드라이버(500)는 상기 대각 라인들(DG) 및 상기 교차 라인들(GD)과 전기적으로 연결되어 상기 대각 라인들(DG) 및 상기 교차 라인들(GD)에 상기 게이트 신호를 제공한다.
상기 데이터 드라이버(600)는 상기 제2 제어신호(SG2)에 기초하여 상기 데이터 신호(DATA_SG)가 변환된 데이터 전압(DATA)을 상기 대각 라인들(DG) 및 상기 교차 라인들(GD)에 출력한다.
상기 게이트 드라이버(500) 및 상기 데이터 드라이버(600)는 하나의 통합된 집적 회로 칩(220)으로 형성될 수 있다. 한편, 이에 제한되는 것은 아니고, 상기 게이트 드라이버(500) 및 상기 데이터 드라이버(600)는 각각 별도의 칩으로 형성되어 상기 연성인쇄회로기판(200) 또는 상기 인쇄회로기판(300)에 실장될 수 있다.
도 3a은 도 1 및 도 2의 표시 패널(100)을 도시한 도면이고, 도 3b는 도 3a의 화소들만 도시한 도면이고, 도 3c는 도 3a에서 제1행 제1 화소 및 제2행 제1 화소를 확대하여 도시한 도면이다.
도 2, 도 3a 내지 도 3c를 참조하면, 상기 표시 패널(100)은 표시 영역(AA)와 비표시 영역(NA)을 포함할 수 있다. 상기 표시 영역(AA)은 영상을 표시하고, 대각 라인들(DG), 교차 라인들(GD), 및 화소들(PX)을 포함한다. 상기 비표시 영역(NA)은 영상을 표시하지 않는 영역으로 상기 표시 패널(100)의 외각에 형성된다. 상기 비표시 영역(NA)은 상기 표시 영역(AA)의 상기 제1 방향(DR1) 일측에 인접할 수 있다. 상기 비표시 영역(NA)에는 패드부(미도시)가 구비될 수 있다. 상기 패드부(미도시)는 상기 대각 라인들(DG) 및 상기 교차 라인들(GD)에 연결되어 상기 게이트 드라이버(500, 도 2 참조) 및 상기 데이터 드라이버(600, 도 2 참조)로부터 제공된 게이트 신호(GS) 및 데이터 전압(DATA)을 상기 대각 라인들(DG) 및 상기 교차 라인들(GD)에 제공할 수 있다.
상기 대각 라인들(DG)과 상기 교차 라인들(GD)은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)에 대해 대각 방향으로 연장될 수 있다. 상기 대각 라인들(DG)과 상기 교차 라인들(GD)이 대각 방향으로 연장된다는 것은 직선 형태로 연장되는 것뿐만 아니라, 지그재그 형태로 연장되어 대략적인 연장 방향이 대각 방향인 것 또한 포함할 수 있다.
상기 대각 라인들(DG)와 상기 교차 라인들(GD)은 상기 비표시 영역(NA)에 인접한 상기 표시 영역(AA)의 제1 방향(DR1) 일단(도 3에서 상기 표시 패널(100)의 상부)에서 연장되는 방향을 기준으로 정의될 수 있다. 이하에서, 상기 대각 라인들(DG)은 상기 표시 영역(AA)의 제1 방향(DR1) 일단에서 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제3 방향(DR3)으로 연장되고, 상기 교차 라인들(GD)은 상기 표시 영역(AA)의 제1 방향(DR1) 일단에서 상기 제1 방향(DR1), 상기 제2 방향(DR2), 및 상기 제3 방향(DR3)과 교차하는 제4 방향(DR4)으로 연장될 수 있다. 상기 제3 방향(DR3)과 상기 제4 방향(DR4)이 이루는 각도는 30°, 45°, 60° 등 다양하게 설정될 수 있다. 이하, 상기 제3 방향(DR3) 및 상기 제4 방향(DR4)은 서로 수직하는 것을 일 예로 설명한다.
상기 대각 라인들(DG) 및 상기 교차 라인들(GD) 각각은 복수개로 구비될 수 있다. 도 3a에서 상기 대각 라인들(DG)은 제1 내지 제12 대각 라인들(DG1~DG12)을 포함하고, 상기 교차 라인들(GD)은 제1 내지 제13 교차 라인들(GD1~GD13)을 포함하는 것을 일 예로 도시하였다.
상기 복수의 화소들(PX)은 상기 제1 내지 제12 대각 라인들(DG1~DG12) 및 상기 제1 내지 제13 교차 라인들(GD1~GD13)에 의해 정의된 화소 영역들에 각각 구비될 수 있다. 상기 화소들(PX)의 평면상 형상은 상기 대각 라인들(DG) 및 상기 교차 라인들(GD)의 형상에 따라 다양하게 설정될 수 있으나, 도 3a 및 도 3b에서는 상기 화소들(PX)이 마름모 형상을 갖는 것을 일 예로 도시하였다.
상기 화소들(PX) 중 하나의 대각 라인(DG) 또는 하나의 교차 라인(GD)에 연결되고 상기 제3 방향(DR3)으로 일렬로 배열된 화소들은 화소행으로 정의한다. 상기 화소행은 제1 내지 제19 화소행들(PXR1~PXR19)을 포함할 수 있다.
이하, 특정한 하나의 화소를 지칭할때는 상기 특정한 하나의 화소가 속한 화소행의 번호와 상기 화소행 중 상기 특정한 하나의 화소가 상기 제3 방향(DR3) 중 좌하 방향에서 우상 방향으로 몇번째 화소인지를 함께 표시하도록 한다. 예를 들어, 제1 대각 라인(DG1)과 제2 대각 라인(DG2)에 연결된 화소(PX2_1)는 제2 화소행 중 첫번째 화소이므로, 제2행 제1 화소(PX2_1)로 표시한다.
유사한 방식으로, 상기 제2행 제1 화소(PX2_1)에 연결된 박막트랜지스터를 제2행 제1 박막트랜지스터(TR2_1)로, 상기 제2 화소행(PXR2)에 연결된 박막트랜지스터들을 제2행 박막트랜지스터들로 표시한다.
유사한 방식으로, 상기 제2행 제1 박막트랜지스터(TR2_1)에 인가되는 데이터 전압을 제2행 제1데이터 전압으로, 상기 제2행 박막트랜지스터들에 인가되는 데이터 전압들을 제2행 데이터 전압들로 표시한다.
또한, 하나의 화소행에 연결된 박막트랜지스터에 인가되는 게이트 신호는 상기 화소행의 번호와 동일한 번호를 부여한다. 예를 들어, 제2행 박막트랜지스터들에 인가되는 게이트 신호는 제2 게이트 신호로 표시한다.
도 3a 및 도 3b에서 상기 복수의 화소들(PX1_1~PX19_2)은 제1 내지 제19 화소행들(PXR1~PXR19), 총 180 개의 화소들을 포함하는 것을 일 예로 도시하였다. 또한, 상기 박막트랜지스터들은 상기 복수의 화소들(PX1_1~PX19_2)에 각각 연결된 180 개의 박막트랜지스터들(TR1_1~TR19_2)을 포함하는 것을 일 예로 도시하였다.
인접한 두 화소행들 각각을 이루는 화소들의 개수는 서로 다를 수 있다. 상기 표시 영역(AA)은 인접한 화소행들 사이에서 화소행들 각각을 이루는 화소들의 개수가 증가하는지, 유지하는지, 또는 감소하는지에 따라 복수의 화소행들 단위로 나누어진 증가 영역(A1), 유지 영역(A2), 및 감소 영역(A3)을 포함할 수 있다.
상기 증가 영역(A1)은 제1 내지 제7 화소행들(PXR1~PXR7)을 포함한다. 상기 제1 화소행(PXR1)에서 상기 제7 화소행(PXR7)으로 갈수록 각 화소행들을 이루는 화소들의 개수는 적어도 하나의 화소행 마다 등차수열 형태로 증가할 수 있다. 도 3a 및 도 3b를 일 예로 설명하면, 제1 화소행(PXR1)은 1개의 화소로 이루어지고, 행이 바뀔때마다 2개의 화소씩 증가하여 제7 화소행(PXR7)은 13개의 화소들로 이루어진다. 한편, 이에 제한되는 것은 아니고, 각 화소행들을 이루는 화소들의 개수는 복수의 화소행들마다 증가할 수 있다. 도시하지는 않았으나, 예를 들어, 제1 및 제2 화소행들 각각을 이루는 화소들의 개수는 서로 동일하고, 제3 및 제4 화소행들 각각을 이루는 화소들의 개수는 서로 동일하고, 상기 제1 및 제2 화소행들 각각을 이루는 화소들의 개수 보다 많을 수 있다.
상기 유지 영역(A2)은 제8 내지 제12 화소행들(PXR8~PXR12)을 포함한다. 상기 제8 화소행(PXR8) 내지 제12 화소행(PXR12) 각각을 이루는 화소들의 개수는 서로 동일할 수 있다. 도 3a 및 도 3b에서, 제8 화소행(PXR8) 내지 제12 화소행(PXR12) 각각은 15개의 화소들로 이루어질 수 있다.
상기 감소 영역(A3)은 제13 화소행 내지 제19 화소행들(PXR13~PXR19)을 포함한다. 상기 제13 화소행(PXR13)에서 상기 제19 화소행(PXR19)으로 갈수록 각 화소행들을 이루는 화소들의 개수는 적어도 하나의 화소행 마다 등차수열 형태로 감소할 수 있다. 도 3a 및 도 3b를 일 예로 설명하면, 제13 화소행(PXR13)은 14개의 화소로 이루어지고, 행이 바뀔때마다 2개의 화소씩 감소하여 제19 화소행(PXR19)은 2개의 화소들로 이루어진다. 한편, 이에 제한되는 것은 아니고, 각 화소행들을 이루는 화소들의 개수는 복수의 화소행들마다 감소할 수 있다. 도시하지는 않았으나, 예를 들어, 제13 및 제14 화소행들 각각을 이루는 화소들의 개수는 서로 동일하고, 제18 및 제19 화소행들 각각을 이루는 화소들의 개수는 서로 동일하고, 상기 제13 및 제14 화소행들 각각을 이루는 화소들의 개수 보다 작을 수 있다.
도 3a에서 상기 증가 영역(A1)이 포함하는 화소들의 개수와 상기 감소 영역(A3)이 포함하는 화소들의 개수는 서로 다른 것을 일 예로 도시하였으나, 이에 제한되는 것은 아니고, 상기 표시 패널(100)의 사이즈 및 형상에 따라 상기 증가 영역(A1)과 상기 감소 영역(A3)은 동일한 개수의 화소들을 포함할 수 있다.
상기 대각 라인들(DG) 및 상기 교차 라인들(GD) 각각은 게이트 라인들(GL) 및 데이터 라인들(DL) 중 적어도 하나를 포함할 수 있다.
이하, 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)의 형상에 대해 설명한다.
평면상에서 상기 게이트 라인들(GL)은 상기 제3 방향(DR3)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제4 방향(DR4)으로 연장된다. 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)은 절연물질(미도시)을 사이에 두고 서로 다른 층 상에 배치되어 서로 절연될 수 있다.
상기 게이트 라인들(GL)은 복수개의 제1 내지 제19 게이트 라인들(GL1~GL19)을 포함할 수 있다. 상기 제1 내지 제19 게이트 라인들(GL1~GL19)은 상기 제4 방향(DR4)으로 서로 이격될 수 있다. 상기 제1 내지 제19 게이트 라인들(GL1~GL19) 각각은 하나의 화소행에 연결된 박막트랜지스터들 각각의 게이트 전극에 연결된다. 예를 들어, 제1 게이트 라인(GL1)은 제1행 제1 화소(PX1_1)에 연결된 제1행 제1 박막트랜지스터(TR1_1)에 연결되고, 제2 게이트 라인(GL2)은 제2 화소행(PX2_1~PX2_3)에 연결된 제2행 박막트랜지스터들에 연결된다. 마찬가지로, 제19 게이트 라인(GL19)은 제19 화소행(PX19_1~PX19_2)에 연결된 제19행 박막트랜지스터들에 연결된다.
상기 데이터 라인(DL)은 복수개의 제1 내지 제20 데이터 라인들(DL1~DL20)을 포함할 수 있다. 상기 제1 내지 제20 데이터 라인들(DL1~DL20)은 상기 제3 방향(DR3)으로 서로 이격될 수 있다. 상기 제1 내지 제20 데이터 라인들(DL1~DL20)은 화소들(PX1_1~PX19_2)에 연결된 박막트랜지스터들의 소스 전극에 연결된다.
상기 표시 패널(100)은 콘택부(CT1, CT2)를 더 포함할 수 있다. 상기 표시 영역(AA)의 상기 제2 방향(DR2) 양단에서 평면상에서 서로 중첩하는 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)은 상기 콘택부(CT1, CT2)를 통해 서로 연결될 수 있다. 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)은 서로 다른 층상에 배치되므로, 상기 콘택부(CT1, CT2)는 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL) 사이에 형성된 콘택홀(미도시)과 상기 콘택홀(미도시)에 채워진 도전물질로 이루어질 수 있다.
상기 콘택부(CT1, CT2)는 상기 표시 영역(AA)의 상기 제2 방향(DR2) 일단에 형성된 제1 콘택부(CT1)와 상기 표시 영역(AA)의 상기 제2 방향(DR2) 타단에 형성된 제2 콘택부(CT2)를 포함할 수 있다.
상기 표시 영역(AA)의 상기 제2 방향(DR2) 일단(도 3a의 좌측)에서 상기 제1 게이트 라인(GL1)과 상기 제7 데이터 라인(DL7)은 평면상에서 서로 중첩하고, 중첩된 지점에서 상기 제1 콘택부(CT1)에 의해 서로 연결될 수 있다. 마찬가지로, 상기 제2 내지 제7 게이트 라인들(GL2~GL7)과 상기 제1 내지 제6 데이터 라인들(DL1~DL6)은 상기 표시 영역(AA)의 상기 제2 방향(DR2) 일단(도 3a의 좌측)에서 평면상에서 서로 중첩하고, 중첩된 지점에서 상기 제1 콘택부(CT1)에 의해 서로 연결될 수 있다.
상기 표시 영역(AA)의 상기 제2 방향(DR2) 타단(도 3a의 우측)에서 상기 제13 게이트 라인(GL13)과 상기 제20 데이터 라인(DL20)은 평면상에서 서로 중첩하고, 중첩된 지점에서 상기 제2 콘택부(CT2)에 의해 서로 연결될 수 있다. 마찬가지로, 상기 제14 내지 제19 게이트 라인들(GL14~GL19)과 상기 제14 내지 제19 데이터 라인들(DL14~DL19)은 상기 표시 영역(AA)의 상기 제2 방향(DR2) 타단(도 3a의 우측)에서 평면상에서 서로 중첩하고, 중첩된 지점에서 상기 제2 콘택부(CT2)에 의해 서로 연결될 수 있다.
상기 대각 라인들(DG)은 대각 하이브리드 라인들(DG1~DG7) 및 대각 게이트 라인들(DG8~DG12)을 포함할 수 있다.
상기 대각 하이브리드 라인들(DG1~DG7) 각각은 게이트 라인(GL), 데이터 라인(DL), 및 제1 콘택부(CT1)를 포함할 수 있다. 도 3a에서 상기 대각 하이브리드 라인들(DG1~DG7)은 상기 제1 내지 제7 대각 라인들(DG1~DG7)일 수 있다.
상기 대각 하이브리드 라인들(DG1~DG7) 각각은 상기 표시 영역(AA)의 상기 제2 방향(DR2) 일단에서 상기 제1 콘택부(CT1)에 의해 서로 연결된 게이트 라인(GL) 및 데이터 라인(DL)을 포함할 수 있다. 구체적으로, 상기 제1 대각 라인(DG1)은 서로 연결된 제1 게이트 라인(GL1)과 제7 데이터 라인(DL7)을 포함한다. 마찬가지로, 제7 대각 라인(DG7)은 서로 연결된 제7 게이트 라인(GL7)과 제1 데이터 라인(DL1)을 포함한다.
상기 대각 게이트 라인들(DG8~DG12) 각각은 게이트 라인(GL)을 포함할 수 있다. 도 3a에서 상기 대각 게이트 라인들(DG8~DG12)은 상기 제8 내지 제12 대각 라인들(DG8~DG12)일 수 있다.
상기 대각 게이트 라인들(DG8~DG12) 각각은 상기 제8 내지 제12 게이트 라인들(GL8~GL12) 각각을 포함할 수 있다. 상기 제8 내지 제12 게이트 라인들(GL8~GL12) 각각은 상기 표시 영역(AA)의 상기 제2 방향(DR2) 일단에서 데이터 라인(DL)과 평면상에서 중첩하지 않으므로, 데이터 라인(DL)과 연결되지 않는다.
한편, 표시 패널(100)의 사이즈나 평면상 형상에 따라 작아져 상기 대각 라인들(DG)의 개수가 감소하는 경우, 대각 라인들(DG)은 대각 하이브리드 라인들만으로 이루어질 수 있다.
상기 교차 라인들(GD)은 교차 하이브리드 라인들(GD7~GD13) 및 교차 데이터 라인들(GD1~GD6)을 포함할 수 있다.
상기 교차 하이브리드 라인들(GD7~GD13) 각각은 게이트 라인(GL), 데이터 라인(DL), 및 제2 콘택부(CT2)를 포함할 수 있다. 도 3a에서 상기 교차 하이브리드 라인들(GD7~GD13)은 제7 내지 제13 교차 라인들(GD7~GD13)일 수 있다.
상기 교차 하이브리드 라인들(GD7~GD13) 각각은 상기 표시 영역(AA)의 상기 제2 방향(DR2) 타단에서 상기 제2 콘택부(CT2)에 의해 서로 연결된 게이트 라인(GL) 및 데이터 라인(DL)을 포함할 수 있다. 구체적으로, 상기 제7 교차 라인(GD7)은 서로 연결된 제19 게이트 라인(GL19)과 제14 데이터 라인(DL14)을 포함한다. 마찬가지로, 제13 교차 라인(DG13)은 서로 연결된 제13 게이트 라인(GL13)과 제20 데이터 라인(DL20)을 포함한다.
상기 교차 데이터 라인들(GD1~GD6) 각각은 데이터 라인(DL)을 포함할 수 있다. 도 3a에서 상기 교차 데이터 라인들(GD1~GD6)은 상기 제1 내지 제6 교차 라인들(GD1~GD6)일 수 있다.
상기 교차 데이터 라인들(GD1~GD6) 각각은 상기 제8 내지 제13 데이터 라인들(DL8~DL13) 각각을 포함할 수 있다. 상기 제8 내지 제13 데이터 라인들(DL8~DL13) 각각은 상기 표시 영역(AA)의 상기 제2 방향(DR2) 타단에서 게이트 라인(GL)과 평면상에서 중첩하지 않으므로, 게이트 라인(GL)과 연결되지 않는다.
한편, 표시 패널(100)의 사이즈나 평면상 형상에 따라 상기 교차 라인들(GD)의 개수가 감소하는 경우, 교차 라인들(GD)은 교차 하이브리드 라인들만으로 이루어질 수 있다.
상기 화소들(PX1_1~PX19_2)은 하나의 화소행 단위로 구동될 수 있다. 제1 수평기간 동안 제1 화소행(PXR1)이 구동되고, 화소행들은 순차적으로 구동되어 제19 수평기간 동안 제19 화소행(PXR19)이 구동된다.
상기 증가 영역(A1) 및 상기 감소 영역(A3)에서 인접한 화소행들은 서로 다른 개수의 화소들을 포함하므로, 상기 증가 영역(A1) 및 상기 감소 영역(A3)에서 인접한 수평기간들 각각 동안 구동되는 화소들의 개수는 서로 다를 수 있다. 상기 유지 영역(A2)에서 인접한 화소행들은 서로 동일한 개수의 화소들을 포함하므로, 상기 유지 영역(A2)에서 하나의 수평기간 동안 구동되는 화소들의 개수는 하나의 수평기간 마다 서로 동일할 수 있다.
본 발명의 표시 패널(100)은 대각 라인들(DG1~DG12)과 교차 라인들(GD1~GD13)의 형상에 의해, 게이트 라인(GL)과 데이터 라인(DL)이 상기 제2 방향(DR2) 양단에서 콘택부(CT1, CT2)에 의해 연결된 구조를 가져, 표시 영역(AA)의 상기 제2 방향(DR2) 외각에 비표시 영역을 없애거나 최소화 수 있다. 궁극적으로, 표시 패널(100)은 제1 방향(DR1) 일단에서 패드부 형성을 위한 비표시 영역(NA)을 갖고, 나머지 3면의 베젤을 없애거나 최소화할 수 있다.
이하, 도 4a 내지 도 6b을 참조하여 상기 표시 패널(100)의 구동 방법을 설명한다.
도 4a는 제1 화소행(PXR1)을 구동하는 방법을 설명하기 위한 도면이고, 도 5a은 제2 화소행(PXR2)을 구동하는 방법을 설명하기 위한 도면이고, 도 6a은 제13 화소행(PXR13)을 구동하는 방법을 설명하기 위한 도면이고, 도 4b 및 도 5b 각각은 도 4a 및 도 5a 각각에서 제1행 제1 화소, 제2행 제1 화소, 및 그 주변을 확대 도시한 도면이고, 도 6b는 도 6a에서 제13행 제14 화소 및 그 주변을 확대 도시한 도면이다.
먼저, 도 4a 및 도 4b를 참조하면, 상기 제1 대각 라인(DG1)에는 제1 수평기간 동안 제1 게이트 신호가 인가되고, 상기 제1 교차 라인(GD1)에는 상기 제1 게이트 신호와 동기된 제1 데이터 전압이 인가된다. 상기 제1행 제1 박막트랜지스터(TR1_1)는 상기 제1 게이트 신호에 응답하여 상기 제1 데이터 전압을 상기 제1행 제1 화소(PX1_1)에 인가한다. 이로써, 하나의 화소로 이루어진 제1 화소행(PXR1)은 상기 제1 데이터 전압에 해당하는 영상을 표시한다.
다음, 도 5a 및 도 5b를 참조하면, 제2 대각 라인(DG2)에는 제2 수평기간 동안 제2 게이트 신호가 인가된다. 상기 제1 대각 라인(DG1), 제1 교차 라인(GD1), 및 제2 교차 라인(GD2)에는 상기 제2 수평기간 동안 상기 제2 게이트 신호와 동기된 제2 행 데이터 전압이 인가된다. 상기 제2행 제1 박막트랜지스터(TR2_1), 상기 제2행 제2 박막트랜지스터, 및 상기 제2행 제3 박막트랜지스터는 상기 제2 게이트 신호에 응답하여 상기 제2행 데이터 전압을 상기 제2 화소행(PXR2)에 인가한다. 이로써, 상기 제2 화소행(PXR2)은 제2 행 데이터 전압에 해당하는 영상을 표시한다.
상기 제1 대각 라인(DG1)에는 상기 제1 수평기간 동안 상기 제1 게이트 신호가 인가되지만, 그 다음 수평기간인 상기 제2 수평기간 동안 제2행 제1 데이터 전압이 인가된다. 이처럼, 서로 연결된 게이트 라인(GL) 및 데이터 라인(DL)을 포함하는 상기 대각 하이브리드 라인들(DG1~DG7)에는 게이트 신호가 인가될 수도 있고, 데이터 전압이 인가될 수도 있다. 한편, 게이트 라인(GL)으로 이루어진 대각 게이트 라인들(DG8~DG12)에는 게이트 신호가 인가된다.
상기 제1 화소행(PXR1) 및 상기 제2 화소행(PXR2)과 마찬가지의 방식으로 상기 제3 내지 제12 대각 라인들(DG3~DG12)에 제3 내지 제12 게이트 신호들이 순차적으로 인가되고, 그에 따라 제3 화소행(PXR3) 내지 제12 화소행(PXR12)이 순차적으로 구동되어 영상을 표시한다.
다음, 도 6a 및 도 6b를 참조하면, 상기 제13 교차 라인(GD13)에는 제13 수평기간 동안 제13 게이트 신호가 인가된다. 상기 제1 대각 라인(DG1), 상기 제2 대각 라인(DG2), 및 상기 제1 교차 라인(GD1) 내지 제12 교차 라인(GD12)에는 상기 제13 수평기간 동안 상기 제13 게이트 신호와 동기된 제13 행 데이터 전압이 인가된다. 상기 제13행 박막트랜지스터들은 상기 제13 게이트 신호에 응답하여 상기 제13 행 데이터 전압을 상기 제13 화소행(PXR13)에 인가한다. 일 예로, 상기 제13행 제14 박막트랜지스터는 상기 제13 게이트 신호에 응답하여 상기 제13행 제14 데이터 전압을 상기 제13행 제14 화소(PX13_14)에 인가한다. 이로써, 상기 제13 화소행(PXR13)은 상기 제13행 데이터 전압에 해당하는 영상을 표시한다.
상기 제1 내지 제12 게이트 신호들은 상기 제1 내지 제12 대각 라인들(DG1~DG12)에 순차적으로 인가되었다. 상기 제13 내지 제19 게이트 신호들은 제7 내지 제13 교차 라인(GD7~GD13)에 역순으로 인가된다.
서로 연결된 게이트 라인(GL) 및 데이터 라인(DL)을 포함하는 상기 교차 하이브리드 라인들(GD7~GD13)에는 게이트 신호가 인가될 수도 있고, 데이터 전압이 인가될 수도 있다. 한편, 데이터 라인(DL)으로 이루어진 상기 교차 데이터 라인들(GD1~GD6)에는 데이터 신호가 인가된다.
이하, 도 7 및 도 8을 참조하여, 하나의 대각 라인 또는 하나의 교차 라인에 게이트 신호 및 데이터 신호가 인가될 때 발생할 수 있는 문제점을 설명한다.
도 7은 제12 화소행이 구동되는 시점의 표시 패널을 개략적으로 도시한 도면이고, 도 8은 박막트랜지스터의 V-I 특성을 예시적으로 도시한 그래프이다.
각 화소행 마다 순차적으로 인가되는 게이트 신호들은 게이트 온 전압(V1)과 게이트 오프 전압(V2)으로 이루어질 수 있다. 게이트 온 전압(V1)과 게이트 오프 전압(V2)의 전압 레벨은 각 화소에 연결된 박막트랜지스터들(TR1_1~TR19_2)의 특성에 의해 정해질 수 있다.
상기 박막트랜지스터가 도 8에 도시된 V-I 특성을 갖는 경우, 게이트 온 전압(V1)은 20V로 설정되고, 게이트 오프 전압(V2)은 -7V로 설정될 수 있다. 물론, 도 8의 박막트랜지스터의 V-I 특성은 일 예로 도시된 것이므로, 박막트랜지스터를 이루는 구성의 물성에 따라 게이트 온 전압 및 게이트 오프 전압은 이와 달리 설정될 수 있다. 이하, 각 화소에 연결된 박막트랜지스터는 도 8의 특성을 갖는 것을 일 예로 설명한다.
각 화소행 마다 순차적으로 인가되는 데이터 전압은 계조에 따른 제1 데이터 전압 범위(DW1)를 갖는다. 상기 데이터 전압은 상기 제1 데이터 전압 범위(DW1) 내에서 계조 레벨에 해당하는 전압 레벨을 가질 수 있다. 상기 제1 데이터 전압 범위(DW1)는 박막트랜지스터들(TR1_1~TR19_2)의 특성에 의해 정해질 수 있다.
이때, 상기 제1 데이터 전압 범위(DW1)는 상기 게이트 온 전압(V1)과 상기 게이트 오프 전압(V2) 사이의 범위를 가질 수 있다. 일 예로, 상기 제1 데이터 전압 범위(DW1)는 0V~6V 사이일 수 있다.
도 7을 참조하여, 제12 화소행(PXR12)이 구동되는 경우를 설명하면, 상기 제12 대각 라인(DG12)에 제12 수평기간 동안 제12 게이트 신호가 인가된다. 제1 내지 제3 대각 라인(DG1~DG3) 및 제1 내지 제12 교차 라인들(GD1~GD12)에는 상기 제12 수평기간 동안 제12 게이트 신호와 동기된 제12 행 데이터 전압이 인가된다. 상기 제12행 박막트랜지스터들은 상기 제12 게이트 신호에 응답하여 상기 제12 행 데이터 전압을 상기 제12 화소행(PXR12)에 인가한다.
상기 제12 행 데이터 전압 중 상기 제12행 제1 내지 제3 화소들(PX12_1~PX12_3) 각각에 인가되는 데이터 전압들은 제1 내지 제3 대각 라인들(DG1~DG3) 각각을 통해 인가된다. 제1 데이터 전압 범위(DW1)가 게이트 온 전압(V1)과 게이트 오프 전압(V2) 사이의 범위를 가지므로, 상기 제1 내지 제3 대각 라인들(DG1~DG3) 각각을 통해 인가되는 데이터 전압들은 상기 제1 내지 제3 화소행들(PXR1~PXR3) 각각에 대해 게이트 신호로서 동작할 수 있다. 따라서, 제12 화소행(PXR12)이 구동되는 제12 수평기간 동안 제1 내지 제3 화소행(PXR1~PXR3)이 함께 구동되는 문제가 발생한다.
이하, 데이터 전압이 게이트 신호로 동작하는 문제를 해결할 몇가지 방안에 대해 설명한다.
1. 박막트랜지스터의 문턱 전압 이동
도 9는 본 발명의 각 화소에 연결된 박막트랜지스터의 V-I 특성을 도시한 도면이다.
이하, 도 8 및 도 9를 비교하여 본 발명의 각 화소에 연결된 박막트랜지스터를 설명한다.
도 8의 박막트랜지스터는 제1 데이터 전압 범위에 속하거나 제1 데이터 전압 범위 보다 낮은 제1 문턱 전압(Vth1)을 가졌다. 도 8에서 상기 제1 문턱 전압(Vth1)은 0.6V인 것을 일 예로 가정한다.
다시 도 7을 참조하면, 박막트랜지스터의 제1 문턱 전압(Vth1)이 제1 데이터 전압 범위 내의 전압 레벨을 가지므로, 상기 제12 수평기간 동안 상기 제1 내지 제3 대각 라인들(DG1~DG3) 각각을 통해 인가되는 데이터 전압들이 상기 제1 내지 제3 화소행들(PXR1~PXR3) 각각에 대해 게이트 신호로서 동작할 수 있었다.
도 9를 참조하면, 본 발명의 각 화소에 연결된 박막트랜지스터는 제1 데이터 전압 범위(DW1)의 상한값 보다 높은 제2 문턱 전압(Vth2)을 가질 수 있다. 본 발명의 각 화소에 연결된 박막트랜지스터가 상기 제2 문턱 전압(Vth2)을 가질 때, 다시 도 7의 제12 화소행(PXR12)이 구동되는 경우를 설명한다. 상기 제12 수평기간 동안 상기 제1 내지 제3 대각 라인들(DG1~DG3) 각각을 통해 인가되는 데이터 전압들은 상기 제2 문턱 전압(Vth2) 보다 낮은 전압 레벨을 가지므로, 상기 제1 내지 제3 화소행들(PXR1~PXR3) 각각에 대해 게이트 신호로서 동작하지 않는다. 따라서, 제12 수평기간 동안 제12 화소행(PXR12)만 구동되고, 나머지 화소행들은 모두 구동되지 않을 수 있다. 각 화소에 연결된 박막트랜지스터들이 상기 제2 문턱 전압(Vth2)을 갖도록 설계하여 데이터 전압이 게이트 신호로 동작하는 문제를 해결할 수 있다.
상기 제2 문턱 전압(Vth2)을 갖는 박막트랜지스터를 설계하기 위해서는 일반적인 박막트랜지스터가 갖는 상기 제1 문턱 전압(Vth1)의 전압 레벨을 양의 방향으로 쉬프팅시켜야 한다.
도 10은 본 발명의 각 화소에 연결된 박막트랜지스터의 구조를 예시적으로 도시한 단면도이다.
도 10을 참조하면, 박막트랜지스터(TR)는 제1 게이트 전극(GE1), 게이트 절연막(GI), 반도체층(SM), 소스/드레인 전극(SE, DE), 패시베이션(PAS), 및 제2 게이트 전극(GE2)을 포함할 수 있다.
상기 제1 게이트 전극(GE1)은 기판(SB) 상에 배치되고, 상기 게이트 신호를 수신한다. 상기 게이트 절연막(GI)은 절연물질로 이루어지고, 상기 제1 게이트 전극(GE1)과 반도체층(SM) 및 소스/드레인 전극들(SE, DE)을 절연시킨다. 상기 반도체층(SM)은 상기 게이트 절연막(GI) 상에 상기 제1 게이트 전극(GE1) 및 제2 게이트 전극(GE2)과 중첩하게 배치된다. 상기 소스/드레인 전극들(SE, DE)은 서로 이격되고, 일부가 상기 반도체층(SM)에 연결된다. 상기 패시베이션(PAS)은 절연물질로 형성되어, 상기 소스/드레인 전극들(SE, DE) 및 상기 반도체층(SM) 상에 배치된다. 상기 제2 게이트 전극(GE2)은 상기 패시베이션(PAS) 상에 배치된다.
상기 제1 게이트 전극(GE1)은 대각 라인(DG) 또는 교차 라인(GD)으로부터 인가되는 게이트 신호를 수신한다. 상기 제2 게이트 전극(GE2)은 상기 게이트 신호와 서로 다른 서브 게이트 신호를 수신할 수 있다. 상기 게이트 신호와 상기 서브 게이트 신호는 서로 동기되어 동일한 펄스폭을 가질 수 있다. 한편, 상기 게이트 신호의 게이트 온 전압과 상기 서브 게이트 신호의 게이트 온 전압은 서로 다른 전압 레벨을 가질 수 있다.
상기 박막트랜지스터(TR)가 상기 제1 게이트 전극(GE1) 및 상기 제2 게이트 전극(GE2)을 갖고, 상기 제1 게이트 전극(GE1) 및 상기 제2 게이트 전극(GE2)에 서로 다른 신호를 인가함으로써, 박막트랜지스터(TR)의 문턱 전압은 쉬프팅될 수 있다. 구체적으로, 상기 제2 게이트 전극(GE2)에 인가되는 상기 서브 게이트 신호의 게이트 온 전압 레벨을 조절하여 본 발명의 각 화소에 연결된 박막트랜지스터(TR)의 문턱 전압은 제1 데이터 전압 범위(DW1)의 상한값 보다 크도록 설정될 수 있다.
2. 제1 데이터 전압 범위 이동 1
도 11은 도 3c의 제1 대각 라인의 제1 콘택부를 도시한 회도로이고, 도 12는 본 발명의 각 화소에 연결된 박막트랜지스터의 V-I 특성과 제2 데이터 전압 범위를 도시한 도면이다.
도 11에는 하나의 제1 콘택부(CT1)를 일 예로 도시하였으나, 나머지 제1 콘택부 및 제2 콘택부(도 3a의 CT2)에도 동일한 구조가 적용될 수 있다.
도 3a, 도 3b, 도 11, 및 도 12를 참조하면, 상기 대각 하이브리드 라인들(DG1~DG7) 및 상기 교차 하이브리드 라인(GD7~GD13) 각각의 게이트 라인에 인가되는 데이터 전압의 데이터 전압 범위 및 상기 대각 하이브리드 라인들(DG1~DG7) 및 상기 교차 하이브리드 라인(GD7~GD13) 각각의 데이터 라인에 인가되는 데이터 전압의 데이터 전압 범위를 서로 다르게 설정하는 방법이다. 특히, 상기 대각 하이브리드 라인들(DG1~DG7) 및 상기 교차 하이브리드 라인(GD7~GD13) 각각의 게이트 라인에 인가되는 데이터 전압의 데이터 전압 범위를 게이트 온 전압(V1)과 게이트 오프 전압(V2) 사이와 중첩되지 않도록 레벨 쉬프팅하는 방법이다. 다시 말해, 상기 대각 하이브리드 라인들(DG1~DG7) 및 상기 교차 하이브리드 라인(GD7~GD13) 각각의 게이트 라인에 인가되는 데이터 전압은 게이트 온 전압(V1) 이상 또는 게이트 오프 전압(V2) 이하의 레벨을 가질 수 있다.
상기 제1 콘택부(CT1)는 상기 표시 패널(100)의 두께 방향으로 순차적으로 배열된 제1 내지 제3 노드들(N1, N2, N3)을 포함하고, 상기 제1 노드(N1) 및 사이 제2 노드(N2) 사이에는 제1 저항(R1)이 형성되고, 상기 제2 노드(N2) 및 상기 제3 노드(N3) 사이에는 제2 저항(R2)이 형성된다. 상기 제7 데이터 라인(DL7)은 상기 제2 노드(N2)에 연결되고, 상기 제1 게이트 라인(GL1)은 상기 제3 노드(N3)에 연결된다. 상기 제1 노드(N1)에는 제1 바이어스 전압(B1)이 인가된다.
상기 제1 저항(R1) 및 상기 제2 저항(R2) 각각은 다이오드로 구현될 수 있다. 구체적으로, 상기 제1 저항(R1) 및 상기 제2 저항(R2) 각각은 다이오드 연결된 트랜지스터(Diode Connected Transistor)로 형성될 수 있다. 상기 제1 저항(R1) 및 상기 제2 저항(R2)에 의한 전압 분배에 의해 상기 제2 노드(N2)의 전압은 상기 제1 노드(N1)의 전압(제1 바이어스 전압(B1))과 상기 제3 노드(N3)의 전압 사이의 전압 레벨을 가질 수 있다.
상기 제1 저항(R1) 및 상기 제2 저항(R2) 각각은 동일한 저항값을 가질 수 있다. 한편, 이에 제한되는 것은 아니고, 상기 제1 저항(R1) 및 상기 제2 저항(R2)의 저항값은 다양하게 설정될 수 있다.
상기 대각 하이브리드 라인들(DG1~DG7) 및 상기 교차 하이브리드 라인들(GD7~GD13) 각각의 데이터 라인(DL)에 인가되는 데이터 전압은 제1 데이터 전압 범위(DW1)를 갖는다. 상기 대각 하이브리드 라인들(DG1~DG7) 및 상기 교차 하이브리드 라인들(GD7~GD13) 각각의 게이트 라인(GL)에 인가되는 데이터 전압은 제2 데이터 전압 범위(DW2)를 갖는다.
상기 대각 하이브리드 라인들(DG1~DG7) 각각의 상기 게이트 라인(GL)으로 인가된 제2 데이터 전압 범위(DW2)를 갖는 데이터 전압은 상기 제1 콘택부(CT1)에 의해 상기 제1 데이터 전압 범위(DW1)를 갖는 데이터 전압으로 레벨 쉬프팅되어 상기 데이터 라인(DL)으로 인가된다.
상기 제2 데이터 전압 범위(DW2)는 상기 게이트 온 전압(V1)과 상기 게이트 오프 전압(V2) 사이와 중첩되지 않는 범위를 가질 수 있다. 구체적으로, 상기 제2 데이터 전압 범위(DW2)의 하한값은 상기 게이트 온 전압(V1) 이상이거나, 상기 제2 데이터 전압 범위(DW2)의 상한값은 상기 게이트 오프 전압(V2) 이하일 수 있다. 이하, 상기 제2 데이터 전압 범위(DW2)의 상한값은 상기 게이트 오프 전압(V2) 이하인 것을 일 예로 설명한다. 이하에서, 상기 제1 데이터 전압 범위(DW1)는 0V~7V이고, 제2 데이터 전압 범위(DW2)는 -21V~-7V 이고, 상기 제1 바이어스 전압(B1)은 21V일 수 있다.
상기 제1 데이터 전압 범위(DW1)를 갖는 데이터 전압은 상기 제1 바이어스 전압(B1)과 상기 제2 데이터 전압 범위(DW2)를 갖는 데이터 전압의 합을 상기 제1 저항(R1) 및 상기 제2 저항(R2)에 따라 분배한 것일 수 있다.
상기 제1 화소행(PXR1)을 구동하기 위해, 제1 수평기간 동안 상기 제1 대각 라인(DG1)에 제1 게이트 신호가 인가된다. 상기 제1 교차 라인(GD1)에는 상기 제1 수평기간 동안 제1 데이터 전압 범위(DW1)를 갖는 제1 행 데이터 전압이 인가된다.
이후, 제2행 제1 화소(PX2_1)를 구동하기 위해, 제2 수평기간 동안 상기 제2 대각 라인(DG2)에 제2 게이트 신호가 인가된다. 상기 제1 대각 라인(DG1)에는 제2 데이터 전압 범위(DW2)를 갖는 데이터 전압이 인가된다. 상기 제2 데이터 전압 범위(DW2)의 상한값은 상기 게이트 오프 전압(V2) 이하이므로, 상기 제2 데이터 전압 범위(DW2)를 갖는 데이터 전압은 게이트 신호로서 동작하지 않는다. 상기 제2 데이터 전압 범위(DW2)를 갖는 데이터 전압은 상기 제1 콘택부(CT1)에서 상기 제1 저항(R1) 및 상기 제2 저항(R2)에 의해 전압 분배 되어 상기 제1 데이터 전압 범위(DW1)로 레벨 쉬프팅될 수 있다. 상기 제2행 제1 박막트랜지스터는 제2 게이트 신호에 응답하여 제1 데이터 전압 범위(DW1)를 갖는 데이터 전압을 상기 제2행 제1 화소(PX2_1)에 인가할 수 있다.
상기 교차 하이브리드 라인들(GD7~GD13) 각각의 상기 데이터 라인(DL)으로 인가된 제1 데이터 전압 범위(DW1)를 갖는 데이터 전압은 상기 제2 콘택부(CT2)에 의해 상기 제2 데이터 전압 범위(DW2)를 갖는 데이터 전압으로 레벨 쉬프팅되어 상기 게이트 라인(GL)으로 인가된다. 상기 제2 데이터 전압 범위(DW2)는 게이트 오프 전압(V2) 이하이므로, 상기 제2 데이터 전압 범위(DW2)를 갖는 데이터 전압은 게이트 신호로서 동작하지 않는다.
상기 대각 하이브리드 라인들(DG1~DG7) 및 상기 교차 하이브리드 라인들(GD7~GD13) 각각의 게이트 라인(GL)에 인가되는 데이터 전압이 제2 데이터 전압 범위(DW2)를 갖고, 상기 제2 데이터 전압 범위(DW2)는 게이트 온 전압(V1) 이상 또는 게이트 오프 전압(V2) 이하로 설정된다. 이로써, 게이트 라인에 인가되는 데이터 전압이 게이트 신호로서 동작하지 않을 수 있다.
3. 제1 데이터 전압 범위 이동 2
도 13은 본 발명의 일 실시예에 따른 표시 패널의 제1행 제1 화소 및 제2행 제1 화소를 도시한 도면이다.
도 13에는 제1행 제1행 제1 박막트랜지스터(TR1_1)와 제2행 제1 박막트랜지스터(TR2_1)를 일 예로 도시하였으나, 나머지 모든 박막트랜지스터들도 동일한 구조를 가질 수 있다.
도 3a, 도 12, 및 도 13을 참조하면, 상기 화소들(PX1_1~PX19_2) 각각에 인가되는 데이터 전압의 데이터 전압 범위와 상기 대각 라인들(DG1~DG12) 및 상기 교차 라인들(GD1~GD13) 각각에 인가되는 데이터 전압의 데이터 전압 범위를 서로 다르게 설정하는 방법이다. 특히, 상기 대각 라인들(DG1~DG12) 및 상기 교차 라인들(GD1~GD13) 각각에 인가되는 데이터 전압의 데이터 전압 범위를 게이트 온 전압(V1)과 게이트 오프 전압(V2) 사이와 중첩되지 않도록 레벨 쉬프팅하는 방법이다. 다시 말해, 상기 대각 라인들(DG1~DG12) 및 상기 교차 라인들(GD1~GD13) 각각에 인가되는 데이터 전압은 게이트 온 전압(V1) 이상 또는 게이트 오프 전압(V2) 이하의 레벨을 가질 수 있다.
각 화소에 연결된 박막트랜지스터(TR1_1, TR2_1)는 메인 박막트랜지스터(M_TR)와 서브 박막트랜지스터(S_TR)를 포함한다. 메인 박막트랜지스터(M_TR)의 게이트 전극은 게이트 라인(GL)에 연결되고, 소스 전극은 데이터 라인(DL)에 연결되고, 드레인 전극은 각 화소(PX) 및 상기 서브 박막트랜지스터(S_TR)의 소스 전극에 연결된다. 상기 서브 박막트랜지스터(S_TR)의 소스 전극은 각 화소(PX) 및 상기 메인 박막트랜지스터(M_TR)의 드레인 전극에 연결되고, 게이트 전극은 게이트 라인(GL)에 연결되고, 드레인 전극에는 제2 바이어스 전압(B2)이 인가된다.
상기 화소들(PX1_1~PX19_2) 각각에 인가되는 데이터 전압은 제1 데이터 전압 범위(DW1)를 가질 수 있다. 상기 제1 데이터 전압 범위(DW1)는 상기 게이트 온 전압(V1)과 상기 게이트 오프 전압(V2) 사이와 적어도 일부가 중첩될 수 있다.
상기 대각 라인들(DG1~DG12) 및 상기 교차 라인들(GD1~GD13) 각각에 인가되는 데이터 전압은 제2 데이터 전압 범위(DW2)를 가질 수 있다. 상기 제2 데이터 전압 범위(DW2)는 상기 게이트 온 전압(V1)과 상기 게이트 오프 전압(V2) 사이와 중첩되지 않는 범위를 가질 수 있다. 구체적으로, 상기 제2 데이터 전압 범위(DW2)의 하한값은 상기 게이트 온 전압(V1) 이상이거나, 상기 제2 데이터 전압 범위(DW2)의 상한값은 상기 게이트 오프 전압(V2) 이하일 수 있다. 이하, 상기 제2 데이터 전압 범위(DW2)의 상한값은 상기 게이트 오프 전압(V2) 이하인 것을 일 예로 설명한다. 이하에서, 상기 제1 데이터 전압 범위(DW1)는 0V~7V이고, 제2 데이터 전압 범위(DW2)는 -21V~-7V 이고, 상기 제2 바이어스 전압(B2)은 21V일 수 있다.
상기 메인 박막트랜지스터(M_TR) 및 상기 서브 박막트랜지스터(S_TR) 각각은 동일한 저항값을 갖는 저항으로 기능할 수 있다. 상기 데이터 라인(DL)으로 인가되고, 상기 제2 데이터 전압 범위(DW2)를 갖는 데이터 전압은 상기 게이트 라인(GL)으로 인가된 게이트 신호에 응답하고, 상기 메인 박막트랜지스터(M_TR) 및 상기 서브 박막트랜지스터(S_TR)에 의해 상기 제1 데이터 전압 범위(DW1)로 레벨 쉬프팅되어 각 화소(PX1_1~PX19_2)에 인가될 수 있다. 구체적으로, 상기 각 화소에 인가되는 데이터 전압은 상기 메인 박막트랜지스터(M_TR)과 상기 서브 박막트랜지스터(S_TR)에 의한 전압 분배에 의해 상기 제2 데이터 전압 범위(DW2)를 갖는 데이터 전압과 상기 제2 바이어스 전압(B2) 사이의 전압 레벨을 가질 수 있다. 다시 말해, 상기 제1 데이터 전압 범위(DW1)를 갖는 데이터 전압은 상기 제2 바이어스 전압(B2)과 상기 제2 데이터 전압 범위(DW2)를 갖는 데이터 전압의 합을 상기 메인 박막트랜지스터(M_TR) 및 상기 서브 박막트랜지스터(S_TR)에 따라 분배한 것일 수 있다.
제1 화소행(PXR1)을 구동하기 위해, 제1 수평기간 동안 상기 제1 대각 라인(DG1)에 제1 게이트 신호가 인가된다. 상기 제1 교차 라인(GD1)에는 제2 데이터 전압 범위(DW2)를 갖는 제1 행 데이터 전압이 인가된다. 상기 제1행 제1 박막트랜지스터(TR1_1)는 상기 제1 게이트 신호에 응답하여, 상기 제1 행 데이터 전압을 상기 제1 데이터 전압 범위(DW1)를 갖는 데이터 전압으로 레벨 쉬프팅하여 상기 제1행 제1 화소(PX1_1)에 인가한다.
이후, 제2행 제1 화소(PX2_1)를 구동하기 위해, 제2 수평기간 동안 상기 제2 대각 라인(DG2)에 제2 게이트 신호가 인가된다. 상기 제1 대각 라인(DG1)에는 제2 데이터 전압 범위(DW2)를 갖는 제2행 제1 데이터 전압이 인가된다. 상기 제2 데이터 전압 범위의 상한값은 상기 게이트 오프 전압(V2) 이하이므로, 상기 제2 데이터 전압 범위를 갖는 제2행 제1 데이터 전압은 제1행 제1 박막트랜지스터(TR1_1)에 대해 게이트 신호로서 동작하지 않는다. 상기 제2행 제1 박막트랜지스터(TR2_1)는 상기 제2 게이트 신호에 응답하여, 상기 제2행 제1 데이터 전압을 상기 제1 데이터 전압 범위(DW1)를 갖는 데이터 전압으로 레벨 쉬프팅하여 상기 제2행 제1 화소(PX2_1)에 인가한다.
상기 표시 패널(100)의 각 화소에 연결되는 박막트랜지스터는 메인 박막트랜지스터(M_TR)와 서브 박막트랜지스터(S_TR)를 포함하고, 데이터 라인(DL)으로 인가되는 제2 데이터 전압 범위(DW2)를 상기 메인 박막트랜지스터(M_TR)와 상기 서브 박막트랜지스터(S_TR)를 통해 상기 제1 데이터 전압 범위(DW1)로 레벨 쉬프팅하여 각 화소에 인가한다. 이로써, 게이트 라인(GL)에 인가되는 데이터 전압이 게이트 신호로서 동작하지 않을 수 있다.
이하, 본 발명에서 발생할 수 있는 화소의 충전 불량 문제점을 설명한다.
다시 도 3a를 참조하면, 표시 패널(100)은 하나의 화소행 단위로 구동되므로, 제1 내지 제19 화소행들(PXR1~PXR19)을 구동하기 위해 제1 내지 제19 수평기간이 요구된다.
본 발명의 일 실시예에 따른 표시 패널(100)은 게이트 라인들 각각에 연결된 화소들의 개수가 모두 동일한 표시 패널과 비교하여 1 프레임 동안 더 많은 개수의 수평기간을 요구하여, 하나의 수평기간은 상대적으로 짧아지는 문제가 있다. 하나의 수평기간이 짧으면, 각 화소에 게이트 신호에 따라 데이터 전압이 인가되는 시간이 감소하여 표시되는 영상의 휘도가 낮아지는 문제가 있을 수 있다.
이하, 화소의 충전 불량 문제를 해결할 몇가지 방안에 대해 설명한다.
1. 수평기간 변조
도 14는 하나의 프레임 동안 도 2의 게이트 드라이버의 입출력 신호를 도시한 도면이다.
도 2, 도 3b 및 도 14를 참조하면, 상기 게이트 드라이버(500)는 상기 타이밍 컨트롤러(400)로부터 수직개시신호(STV), 게이트 클럭(CPV), 및 출력 인에이블 신호(OE)를 수신한다. 상기 게이트 드라이버(500)는 상기 수직개시신호(STV)를 수신하면, 상기 게이트 클럭(CPV) 및 출력 인에이블 신호(OE)에 기초하여 생성된 상기 게이트 신호들(GS1~GS19)을 순차적으로 출력한다. 상기 게이트 신호들(GS1~GS19)은 게이트 클럭(CPV)의 라이징 엣지에 동기되어 라이징하고, 상기 출력 인에이블 신호(OE)의 라이징 엣지에 동기되어 폴링한다.
상기 게이트 신호들(GS1~GS19) 각각의 펄스폭은 수평기간으로 정의될 수 있다.
제1 내지 제19 수평기간(1H-1~1H-19) 각각 동안 상기 제1 내지 제19 게이트 신호들(GS1~GS19) 각각이 인가될 수 있다.
상기 증가 영역(A1)에 구비된 제1 내지 제7 화소행들(PXR1~PXR7)이 구동되는 제1 내지 제7 수평기간(1H-1~1H-7)은 순차적으로 증가할 수 있다. 다시 말해, 상기 제1 내지 제7 게이트 신호들(GS1~GS7)의 펄스폭은 순차적으로 증가할 수 있다. 상기 제1 화소행(PXR1)에서 상기 제7 화소행(PXR7)으로 갈수록 각 화소행들을 이루는 화소들의 개수는 등차수열 형태로 증가하므로, 상기 제1 내지 제7 게이트 신호들(GS1~GS7)의 펄스폭은 등차수열 형태로 증가할 수 있다.
상기 제1 화소행(PXR1)에서 상기 제7 화소행(PXR7)으로 갈수록, 하나의 화소행에 포함된 화소들의 개수는 증가하고, 이는 RC 딜레이 값이 증가함을 의미한다. 상기 제1 수평기간(1H-1)에서 상기 제7 수평기간(1H-7)으로 갈수록 수평기간이 증가하여 상기 증가 영역(A1)에서 제1 내지 제7 화소행들(PXR1~PXR7) 사이의 RC 딜레이 값 차이로 인한 충전 불량 문제는 해결될 수 있다.
상기 유지 영역(A2)에 구비된 제8 내지 제12 화소행들(PXR8~PXR12)이 구동되는 제8 내지 제12 수평기간(1H-8~1H-12)은 서로 동일할 수 있다. 다시 말해, 상기 제8 내지 제12 게이트 신호들(GS8~GS12)의 펄스폭은 서로 동일할 수 있다.
상기 유지 영역(A2)에서 상기 제8 내지 제12 화소행들(PXR8~PXR12) 각각의 RC 딜레이 값은 상기 증가 영역(A1)에 구비된 제1 내지 제7 화소행들(PXR1~PXR7) 각각의 RC 딜레이 값 및 상기 감소 영역(A3)에 구비된 제13 내지 제19 화소행들(PXR13~PXR19) 각각의 RC 딜레이 값 보다 클 수 있다. 따라서, 상기 유지 영역(A2)에 구비된 제8 내지 제12 화소행들(PXR8~PXR12)에 인가되는 제8 내지 제12 게이트 신호들(GS8~GS12) 각각의 펄스폭은 상기 증가 영역(A1)에 구비된 제1 내지 제7 화소행들(PXR1~PXR7)에 인가되는 제1 내지 제7 게이트 신호들(GS1~GS7) 각각의 펄스폭 및 상기 감소 영역(A3)에 구비된 제13 내지 제19 화소행들(PXR13~PXR19)에 인가되는 제13 내지 제19 게이트 신호들(GS13~GS19) 각각의 펄스폭 보다 클 수 있다.
상기 감소 영역(A3)에 구비된 제13 내지 제19 화소행들(PXR13~PXR19)이 구동되는 제13 내지 제19 수평기간(1H-13~1H-19)은 순차적으로 감소할 수 있다. 다시 말해, 상기 제13 내지 제19 게이트 신호들(GS13~GS19)의 펄스폭은 순차적으로 감소할 수 있다. 상기 제13 화소행(PXR13)에서 상기 제19 화소행(PXR19)으로 갈수록 각 화소행들을 이루는 화소들의 개수는 등차수열 형태로 감소하므로, 상기 제13 내지 제19 게이트 신호들(GS13~GS19)의 펄스폭은 등차수열 형태로 감소할 수 있다.
상기 제13 화소행(PXR13)에서 상기 제19 화소행(PXR19)으로 갈수록, 하나의 화소행에 포함된 화소들의 개수는 감소하고, 이는 RC 딜레이 값이 증가함을 의미한다. 상기 제13 수평기간(1H-13)에서 상기 제19 수평기간(1H-19)으로 갈수록 수평기간이 감소하여 상기 감소 영역(A3)에서 제13 내지 제19 화소행들(PXR13~PXR19) 사이의 RC 딜레이 값 차이로 인한 충전 불량 문제는 해결될 수 있다.
한편, 상기 증가 영역(A1), 상기 유지 영역(A2), 및 상기 감소 영역(A3)을 포함하는 표시 패널(100)을 전체적으로 볼 때, 각 화소행을 이루는 화소들의 개수에 따라 수평기간을 조절함으로써, 게이트 라인들 각각에 연결된 화소들의 개수가 동일한 표시 패널과 비교하여 하나의 수평기간이 상대적으로 짧아지는 문제를 해결할 수 있다.
2. 표시 패널을 서로 독립적으로 구동하는 두 영역으로 나눔
도 15는 메인 영역 및 서브 영역으로 나뉜 표시 패널(100)을 도시한 도면이고, 도 16은 도 15의 표시 패널(100)에 인가되는 게이트 신호들(GS1~GS19) 및 행 데이터 전압들(DS)을 도시한 도면이다.
도 15를 참조하면, 상기 표시 패널(100)은 메인 영역(A4) 및 서브 영역(A5)을 포함할 수 있다.
상기 메인 영역(A4)은 상기 대각 라인들(DG1~DG12) 및 상기 교차라인들(GD1~GD13) 중 제1 수평기간 동안 구동되는 제1 화소행(PXR1)에 연결된 2 개의 라인들 중 적어도 하나에 연결된 화소행들을 포함한다. 구체적으로, 상기 메인 영역(A4)은 제1 수평기간 동안 구동되는 제1 화소행(PXR1)에 연결된 제1 대각 라인(DG1) 및 제1 교차 라인(GD1) 중 적어도 하나에 연결된 화소행들을 포함한다.
상기 서브 영역(A5)은 상기 2 개의 라인들에 연결되지 않은 화소행들을 포함한다. 구체적으로, 상기 서브 영역(A5)은 상기 제1 화소행(PXR1)에 연결된 제1 대각 라인(DG1) 및 제1 교차 라인(GD1)에 연결되지 않은 화소행들을 포함한다.
본 실시예에서, 상기 메인 영역(A4)은 제1 내지 제15 화소행들(PXR1~PXR15)을 포함하고, 상기 서브 영역(A5)은 제16 내지 제19 화소행들(PXR16~PXR19)을 포함할 수 있다. 구체적으로, 제1 화소행(PXR1)은 제1 대각 라인(DG1) 및 제1 교차 라인(GD1)에 연결되고, 제2 내지 제15 화소행들(PXR2~PXR15)은 상기 제1 대각 라인(DG1) 및/또는 상기 제1 교차 라인(GD1)에 연결되나, 상기 제16 내지 제19 화소행들(PXR11~PXR19)은 상기 제1 대각 라인(DG1) 및/또는 상기 제1 교차 라인(GD1)에 연결되지 않는다. 상기 제1 화소행(PXR1)과 상기 제16 화소행(PXR16)은 서로 다른 대각 라인 및 교차 라인을 통해 데이터 전압 및 게이트 신호를 수신하므로, 서로 독립적으로 구동가능하고, 동일한 수평기간 동안 구동될 수 있다.
상기 메인 영역(A4)과 상기 서브 영역(A5)은 동일 프레임 내에서 서로 독립적으로 구동될 수 있다.
메인 영역(A4)에 구비된 제1 내지 제15 화소행들(PXR1~PXR15)은 하나의 프레임 동안 순차적으로 구동되고, 상기 서브 영역(A5)에 구비된 제16 내지 제19 화소행들(PXR16~PXR19)은 상기 하나의 프레임의 일부 동안 순차적으로 구동될 수 있다. 이때, 서로 동일한 수평기간 동안 구동되는 메인 영역(A4)에 구비된 하나의 화소행과 서브 영역(A5)에 구비된 하나의 화소행은 서로 다른 라인들을 통해 데이터 전압 및 게이트 신호를 수신한다. 상기 메인 영역(A4)에 구비된 제1 화소행(PXR1)과 서브 영역에 구비된 제16 화소행(PXR16)은 동일한 수평기간동안 구동될 수 있다.
도 15 및 도 16을 참조하면, 제1 수평기간(1H-1) 동안 상기 제1 게이트 신호(GS1)는 상기 제1 대각 라인(DG1)으로 인가되고, 상기 제1 행 데이터 전압(DS1)은 상기 제1 교차 라인(GS1)으로 인가되어 상기 제1 화소행(PX1_1)이 구동된다. 또한, 상기 제1 수평기간(1H-1) 동안 상기 제16 게이트 신호(GS16)는 상기 제10 교차 라인(GD10)으로 인가되고, 상기 제16행 데이터 전압(DS16)은 상기 제2 내지 제9 교차 라인들(GD2~GD9)로 인가되어 상기 제16 화소행(PXR16)이 구동된다.
상기 제2 내지 제3 화소행들(PXR2~PXR3) 및 상기 제17 내지 제18 화소행들(PXR17~PXR18)이 순차적으로 구동된 후, 상기 제4 수평기간(1H-4) 동안 상기 제4 화소행(PXR4) 및 상기 제19 화소행(PXR19)이 구동된다. 상기 제1 내지 제4 수평기간(1H-1~1H-4) 동안 상기 서브 영역(A5)에 구비된 화소행들이 모두 구동될 수 있다.
이후, 상기 제5 내지 제14 화소행들(PXR5~PXR14)이 순차적으로 구동된 후, 상기 제15 수평기간(1H-15) 동안 상기 제15 화소행(PXR15)이 구동된다. 상기 제1 내지 제15 수평기간(1H-1~1H-15) 동안 상기 메인 영역(A4)에 구비된 화소행들이 모두 구동될 수 있다.
1 프레임 동안 상기 제1 내지 제19 화소행들(PXR1~PXR19)을 순차적으로 구동하는 경우(비교예), 19 개의 수평기간이 필요하게 된다. 하지만, 도 15 및 도 16에 기초한 본 발명의 일 실시예에 따르면, 서로 다른 라인들을 통해 데이터 전압 및 게이트 신호를 수신하는 화소행들을 동일한 수평기간 동안 구동하여 1 프레임 동안 19 미만(예를 들어, 15개)의 수평기간으로 제1 내지 제19 화소행들(PXR1~PXR19)을 구동할 수 있다. 따라서, 본 발명의 일 실시예에 의하면, 비교예에 비해 하나의 수평기간이 상대적으로 길어질 수 있고, 충전 불량 문제를 해결할 수 있다.
한편, 도 15 및 도 16에서 상기 서브 영역(A5)은 제16 내지 제19 화소행들(PXR16~PXR19)을 포함하는 것을 일 예로 도시하였으나, 이에 제한되는 것은 아니고, 상기 서브 영역(A5)은 상기 제1 화소행(PXR1)에 연결된 대각 라인 및/또는 교차 라인에 연결되지 않은 화소행들 중 어느 하나 내지 상기 제19 화소행을 포함할 수 있다. 만일, 상기 서브 영역(A5)이 상기 제17 내지 제19 화소행(PXR17~PXR19)을 포함하는 경우, 상기 제17 화소행(PXR17)은 제1 수평기간 또는 제2 수평기간 동안 구동될 수 있다.
이하, 하나의 대각 라인 또는 하나의 교차 라인에 게이트 신호와 데이터 전압을 선택적으로 인가할 수 있는 구조를 설명한다.
도 17은 제1 대각 라인에 연결된 먹스를 도시한 도면이다.
도 2, 도 3a 및 도 17을 참조하면, 본 발명의 표시 장치(1000)는 먹스(MX) 포함할 수 있다. 상기 먹스(MX)는 상기 대각 라인들(DG) 각각 및 상기 교차 라인들(GS) 각각에 연결될 수 있다. 한편, 이에 제한되는 것은 아니고, 상기 먹스(MX)는 상기 대각 하이브리드 라인들(DG1~DG7) 각각 및 상기 교차 하이브리드 라인들(GD7~GD13) 각각에 연결되고, 상기 대각 게이트 라인들(DG8~DG12) 각각 및 상기 교차 데이터 라인들(GD1~GD6) 각각에 연결되지 않을 수 있다.
도 17에는 상기 먹스(MX)는 제1 대각 라인(DG1)에 연결된 것을 일 예로 도시하였다. 상기 제2 내지 제12 대각 라인들(DG2~DG12) 각각 및 제1 내지 제13 교차 라인들(GD1~GD13) 각각에 연결된 먹스(미도시)는 제1 대각 라인(DG1)에 연결된 먹스(MX)와 동일한 구조를 가질 수 있다.
상기 먹스(MX)는 상기 게이트 드라이버(500)로부터 게이트 신호(GS)를 수신하고, 상기 데이터 드라이버(600)로부터 데이터 전압(DATA)을 수신한다. 상기 먹스(MX)는 먹스 제어 신호(TG)에 따라 게이트 신호(GS)와 데이터 전압(DATA) 중 어느 하나를 선택적으로 출력한다.
상기 먹스(MX)는 상기 표시 패널(100)의 비표시 영역(NA)에 구비될 수 있다. 한편, 이에 제한되는 것은 아니고, 상기 먹스(MX)는 게이트 드라이버(500) 및 데이터 드라이버(600)가 통합된 집적 회로 칩 내부에 구비될 수 있다.
도 18은 도 17의 먹스(MX)에 인가되는 먹스 제어 신호(TG), 데이터 인에이블 신호(DE), 및 상기 제1 대각 라인(DG1)으로 인가되는 신호(DG1_SG)를 도시한 타이밍도이다.
상기 데이터 인에이블 신호(DE)는 상기 타이밍 컨트롤러(400)로부터 상기 데이터 드라이버(500)에 인가되는 신호이다. 상기 데이터 전압(DATA)은 상기 데이터 인에이블 신호(DE)의 하이 구간에 동기되어 행 데이터 전압 단위로 출력될 수 있다. 상기 데이터 인에이블 신호(DE)의 로우 구간은 데이터 전압이 출력되지 않는 구간으로, 수평 블랭크 구간(H_Blank)으로 정의될 수 있다.
한편, 하나의 프레임 동안 한 화면 분의 영상이 모두 표시되고, 연속하는 두 프레임 사이에는 수직 블랭크 구간(V_Blank)이 정의될 수 있다. 도 18에는 연속하는 제1 및 제2 프레임과 그 사이의 수직 블랭크 구간(V_Blank)을 예시적으로 도시하였다.
상기 먹스 제어 신호(TG)는 상기 수평 블랭크 구간(H_Blank) 또는 상기 수직 블랭크 구간(V_Blank)에서 하이 및 로우 사이를 스위칭할 수 있다. 이하, 상기 먹스(MX)는 상기 먹스 제어 신호(TG)의 하이 구간에서 게이트 신호(GS)를 출력하고, 상기 먹스 제어 신호(TG)의 로우 구간에서 데이터 전압(DATA)을 출력하는 것을 일 예로 설명한다. 한편, 이에 제한되는 것은 아니고, 상기 먹스(MX)는 상기 먹스 제어 신호(TG)의 하이 구간에서 데이터 전압(DATA)을 출력하고, 상기 먹스 제어 신호(TG)의 로우 구간에서 게이트 신호(GS)를 출력할 수도 있다.
상기 제1 프레임의 상기 제1 수평기간(1H-1) 동안 상기 먹스 제어 신호(TG)는 하이 구간을 가지므로, 상기 제1 게이트 신호(GS1)는 상기 먹스(MX)에서 출력되어 상기 제1 대각 라인(DG1)으로 인가된다. 제1 행 데이터 전압(미도시)이 출력되고 상기 제2행 제1 데이터 전압(DA2_1)이 인가되기 전의 수평 블랭크 구간(H_Blank)에서 상기 먹스 제어 신호(TG)는 하이에서 로우로 폴링될 있다. 이후, 제1 프레임의 제2 수평기간 이후부터 상기 먹스 제어 신호(TG)는 로우 구간을 가지므로, 제2행 제1 데이터 전압 내지 제14행 제1 데이터 전압(DS2_1~DS14_1)은 상기 먹스(MX)에서 출력되어 상기 제1 대각 라인(DG1)으로 인가된다.
상기 제1 프레임과 상기 제2 프레임 사이의 수직 블랭크 구간(V_Blank)에서, 상기 먹스 제어 신호(TG)는 로우에서 하이로 라이징될 수 있다. 이후, 상기 제2 프레임의 상기 제1 수평기간(1H-1) 동안 상기 먹스 제어 신호(TG)는 하이 구간을 가지므로, 상기 제1 게이트 신호(GS1)는 상기 먹스(MX)에서 출력되어 상기 제1 대각 라인(DG1)으로 인가될 수 있다.
상기 먹스 제어 신호(TG)는 수평 블랭크 구간(H_Blank) 또는 수직 블랭크 구간(V_Blank)에서 하이 및 로우 사이를 스위칭 하므로, 상기 데이터 전압(DATA)의 파형에 영향을 미치지 않는다. 따라서, 하나의 대각 라인(DG) 또는 하나의 교차 라인(DG)에 게이트 신호(GS)와 데이터 전압(DATA)을 먹스(MX)를 통해 선택적으로 인가하더라도 데이터 전압의 충전 불량 문제는 발생되지 않을 수 있다.
도 19는 본 발명의 일 실시예에 따른 표시 장치(1100)을 도시한 도면이다.
도 19의 표시 장치(1100)은 도 2의 표시 장치(1000)와 비교하여 서로 독립적으로 구동되는 복수개의 표시 영역들을 포함한다는 점에 차이가 있고, 나머지는 실질적으로 유사하다. 이하, 도 19의 표시 장치(1100)과 도 2의 표시 장치(1000)의 차이점을 중심으로 설명한다.
도 19를 참조하면, 상기 표시 장치(1100)는 표시 패널(101), 타이밍 컨트롤러(410), 제1 게이트 드라이버(510), 제2 게이트 드라이버(520), 제1 데이터 드라이버(610), 및 제2 데이터 드라이버(620)를 포함한다.
상기 표시 패널(110)은 제1 표시 영역(AA1), 제2 표시 영역(AA2), 및 비표시 영역(NA)을 포함한다. 상기 제1 표시 영역(AA1) 및 상기 제2 표시 영역(AA2) 각각은 영상을 표시한다. 상기 비표시 영역(NA)은 영상을 표시하지 않는 영역이다. 상기 비표시 영역(NA)은 상기 제1 표시 영역(AA1) 및 상기 제2 표시 영역(AA2)의 상기 제1 방향(DR1) 일측에 인접할 수 있다.
상기 제1 표시 영역(AA1) 및 상기 제2 표시 영역(AA2)은 서로 독립적으로 구동될 수 있다. 상기 제1 표시 영역(AA1) 및 상기 제2 표시 영역(AA2)은 상기 제2 방향(DR2)으로 서로 인접하게 배치될 수 있다. 상기 제1 표시 영역(AA1) 및 상기 제2 표시 영역(AA2) 각각은 도 3a에 도시된 표시 영역(AA)과 서로 동일할 수 있다. 상기 제1 표시 영역(AA1) 및 상기 제2 표시 영역(AA2) 각각은 서로 절연되도록 교차하는 대각 라인들 및 교차 라인들을 포함한다. 상기 제1 표시 영역(AA1) 및 상기 제2 표시 영역(AA2)에 대한 구체적인 설명은 생략한다.
상기 타이밍 컨트롤러(410)는 외부의 그래픽 제어기(미도시)로부터 입력 영상신호(DATA_IN) 및 제어신호(CS)를 수신한다.
상기 타이밍 컨트롤러(410)는 상기 제어신호(CS)를 근거로 제1 게이트 제어 신호(CT1_A), 제2 게이트 제어 신호(CT1_B), 제1 데이터 제어 신호(CT2_A), 및 제2 데이터 제어 신호(CT2_B)를 생성하여 출력한다.
상기 타이밍 컨트롤러(410)는 상기 제1 데이터 드라이버(610) 및 상기 제2 데이터 드라이버(620)의 사양에 맞도록 상기 입력 영상신호(DATA_IN)을 제1 데이터 신호(DATA_SG1) 및 제2 데이터 신호(DATA_SG2)로 변환하여 상기 제1 데이터 드라이버(610) 및 제2 데이터 드라이버(620) 각각에 출력한다.
상기 제1 게이트 제어 신호(CT1_A)는 상기 제1 게이트 드라이버(510)의 동작을 제어하기 위한 게이트 제어신호이고, 상기 제2 게이트 제어 신호(CT1_B)는 상기 제2 게이트 드라이버(510)의 동작을 제어하기 위한 게이트 제어신호이다.
또한, 상기 제1 데이터 제어 신호(CT2_A)는 상기 제1 데이터 드라이버(610)의 동작을 제어하기 위한 데이터 제어신호이고, 상기 제2 데이터 제어 신호(CT2_B)는 상기 제2 데이터 드라이버(620)의 동작을 제어하기 위한 데이터 제어신호이다.
상기 제1 게이트 드라이버(510)는 상기 제1 게이트 제어 신호(CT1_A)에 기초하여 제1 영역 게이트 신호들(GS_A)을 생성하고, 상기 제1 표시 영역(AA1)에 구비된 대각 라인들 및 교차 라인들에 상기 제1 영역 게이트 신호들(GS_A)을 제공한다.
상기 제2 게이트 드라이버(520)는 상기 제2 게이트 제어 신호(CT1_B)에 기초하여 제2 영역 게이트 신호들(GS_B)을 생성하고, 상기 제2 표시 영역(AA2)에 구비된 대각 라인들 및 교차 라인들에 제2 영역 게이트 신호들(GS_B)을 제공한다.
상기 제1 데이터 드라이버(610)는 상기 제1 데이터 제어 신호(CT2_A)에 기초하여 상기 제1 데이터 신호(DATA_SG1)가 변환된 제1 영역 데이터 전압(DATA_A)을 상기 제1 표시 영역(AA1)에 구비된 대각 라인들 및 교차 라인들에 출력한다.
상기 제2 데이터 드라이버(620)는 상기 제2 데이터 제어 신호(CT2_B)에 기초하여 상기 제2 데이터 신호(DATA_SG2)가 변환된 제2 영역 데이터 전압(DATA_B)을 상기 제2 표시 영역(AA2)에 구비된 대각 라인들 및 교차 라인들에 출력한다.
도 19의 표시 장치(1100)에 의하면, 하나의 표시 패널(101)이 서로 독립적으로 구동되는 2개의 표시 영역들(AA1, AA2)을 포함하더라도, 상기 표시 영역들(AA1, AA2)의 상기 제2 방향(DR2) 사이에 비표시 영역을 없애거나 최소화할 수 있다. 한편, 도 19의 표시 패널(101)은 두 개의 표시 영역들(AA1, AA2)을 포함하는 것을 일 예로 도시하였으나, 이에 제한되는 것은 아니고, 상기 표시 패널(101)은 상기 제2 방향(DR2)으로 서로 인접한 3개 이상의 표시 영역들을 포함할 수 있다.
도 20은 본 발명의 일 실시예에 따른 표시 장치의 표시 패널을 도시한 도면이다.
이하, 도 20의 표시 패널(102)과 도 3a의 표시 패널(100)의 차이점을 중심으로 설명하고, 설명되지 않은 부분은 도 3a의 표시 패널(100)에 따른다.
도 2 및 도 20을 참조하면, 상기 표시 패널(102)은 표시 영역(AA), 제1 비표시 영역(NA1), 및 제2 비표시 영역(NA2)을 포함할 수 있다. 상기 표시 영역(AA)은 영상을 표시하고, 게이트 라인들(GL), 데이터 라인들(DL), 및 화소들(PX)을 포함한다. 상기 제1 비표시 영역(NA1) 및 상기 제2 비표시 영역(NA2)은 영상을 표시하지 않는 영역으로 상기 표시 패널(102)의 외각에 형성된다. 상기 제1 비표시 영역(NA1) 및 상기 제2 비표시 영역(NA2)은 상기 표시 패널(102)를 사이에 두고 상기 제1 방향(DR1)으로 서로 마주하게 배치된다.
상기 제1 비표시 영역(NA1)에는 제1 패드부(미도시)가 구비되고, 상기 제2 비표시 영역(NA2)에는 제2 패드부(미도시)가 구비될 수 있다. 상기 제1 및 제2 패드부들(미도시)은 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)에 연결되어 상기 게이트 드라이버(500, 도 2 참조) 및 상기 데이터 드라이버(600, 도 2 참조)로부터 제공된 게이트 신호 및 데이터 전압을 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)에 제공할 수 있다.
상기 게이트 라인들(GL)과 상기 데이터 라인들(DL)은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)에 대해 대각 방향으로 연장될 수 있다. 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL)이 대각 방향으로 연장된다는 것은 직선 형태로 연장되는 것뿐만 아니라, 지그재그 형태로 연장되어 대략적인 연장 방향이 대각 방향인 것 또한 포함할 수 있다.
평면상에서 상기 게이트 라인들(GL)은 상기 제3 방향(DR3)으로 연장되고, 상기 데이터 라인들(DL)은 상기 제4 방향(DR4)으로 연장된다. 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)은 절연물질(미도시)을 사이에 두고 서로 다른 층 상에 배치되어 서로 절연될 수 있다.
상기 게이트 라인들(GL)은 복수개의 제1 내지 제19 게이트 라인들(GL1~GL19)을 포함할 수 있다. 상기 제1 내지 제19 게이트 라인들(GL1~GL19)은 상기 제4 방향(DR4)으로 서로 이격될 수 있다. 상기 제1 내지 제19 게이트 라인들(GL1~GL19) 각각은 하나의 화소행에 연결된 박막트랜지스터들 각각의 게이트 전극에 연결된다. 예를 들어, 제1 게이트 라인(GL1)은 제1행 제1 화소(PX1_1)에 연결된 제1행 제1 박막트랜지스터에 연결되고, 제2 게이트 라인(GL2)은 제2 화소행(PXR2)에 연결된 제2행 박막트랜지스터들에 연결된다. 마찬가지로, 제19 게이트 라인(GL19)은 제19 화소행(PXR19)에 연결된 제19행 박막트랜지스터들에 연결된다.
상기 데이터 라인들(DL)은 복수개의 제1 내지 제20 데이터 라인들(DL1~DL20)을 포함할 수 있다. 상기 제1 내지 제20 데이터 라인들(DL1~DL20)은 상기 제3 방향(DR3)으로 서로 이격될 수 있다. 상기 제1 내지 제20 데이터 라인들(DL1~DL20)은 화소들(PX1_1~PX19_2)에 연결된 박막트랜지스터들(TR1_1~TR19_2)의 소스 전극에 연결된다.
상기 게이트 라인들(GL1~GL19)은 상부 게이트 라인들(GL1~GL12)과 하부 게이트 라인들(GL13~GL19)을 포함할 수 있다. 또한, 상기 데이터 라인들(DL1~DL20)은 상부 데이터 라인들(DL8~DL20)과 하부 데이터 라인들(DL1~DL7)을 포함할 수 있다.
상기 복수의 화소들(PX)은 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)에 의해 정의된 화소 영역들에 각각 구비될 수 있다. 상기 화소들(PX)의 평면상 형상은 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)의 형상에 따라 다양하게 설정될 수 있으나, 도 20에서는 상기 화소들(PX)이 마름모 형상을 갖는 것을 일 예로 도시하였다.
인접한 두 화소행들 각각을 이루는 화소들의 개수는 서로 다를 수 있다.
상기 상부 게이트 라인들(GL1~GL12) 및 상기 상부 데이터 라인들(DL8~DL20)은 상기 제1 패드부(미도시)에 연결될 수 있다. 상기 제1 패드부(미도시)는 상기 게이트 드라이버(도 2의 500) 및 상기 데이터 드라이버(도 2의 600)로부터 제공된 게이트 신호(GS)의 일부 및 데이터 전압(DATA)의 일부를 상기 상부 게이트 라인들(GL1~GL12) 및 상기 상부 데이터 라인들(DL8~DL20)에 제공할 수 있다.
상기 하부 게이트 라인들(GL13~GL19) 및 상기 하부 데이터 라인들(DL1~DL7)은 상기 제2 패드부(미도시)에 연결될 수 있다. 상기 제2 패드부(미도시)는 상기 게이트 드라이버(도 2의 500) 및 상기 데이터 드라이버(도 2의 600)로부터 제공된 게이트 신호(GS)의 나머지 및 데이터 전압(DATA)의 나머지를 상기 하부 게이트 라인들(GL13~GL19) 및 상기 하부 데이터 라인들(DL1~DL7)에 제공할 수 있다.
도 3a의 표시 패널(100)과 비교하여 도 20의 표시 패널(102)은 콘택부를 구비하지 않는다. 따라서, 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)은 평면상에서 서로 중첩된 지점에서 서로 연결되지 않을 수 있다.
도 20의 표시 패널(102)을 포함하는 표시 장치에 의하면, 게이트 라인들(GL)에 게이트 신호가 제공되고, 데이터 라인들(DL)에 데이터 전압이 제공되므로, 도 7 및 도 8을 참조하여 설명한 문제점이 원천적으로 차단될 수 있다.
도 21은 본 발명의 일 실시예에 따른 표시 장치의 표시 패널을 도시한 도면이고, 도 22는 도 21의 화소들만 도시한 도면이다.
이하, 도 21의 표시 패널(103)과 도 3a의 표시 패널(100)의 차이점을 중심으로 설명하고, 설명되지 않은 부분은 도 3a의 표시 패널(100)에 따른다.
도 2, 도 20, 및 도 21을 참조하면, 상기 표시 패널(103)은 표시 영역(AA)과 비표시 영역(NA)을 포함할 수 있다. 상기 표시 영역(AA)은 영상을 표시하고, 게이트 라인들(GL), 데이터 라인들(DL), 및 화소들(PX)을 포함한다. 상기 비표시 영역(NA)은 영상을 표시하지 않는 영역으로 상기 표시 패널(103)의 외각에 형성된다. 상기 비표시 영역(NA)은 상기 표시 영역(AA)의 상기 제1 방향(DR1) 일측에 인접할 수 있다. 상기 비표시 영역(NA)에는 패드부(미도시)가 구비될 수 있다. 상기 패드부(미도시)는 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)에 연결되어 상기 게이트 드라이버(500, 도 2 참조) 및 상기 데이터 드라이버(600, 도 2 참조)로부터 제공된 게이트 신호(GS) 및 데이터 전압(DATA)을 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)에 제공할 수 있다.
상기 게이트 라인들(GL)은 상기 제1 방향(DR1)으로 연장될 수 있다. 상기 데이터 라인들(DL)은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)에 대해 대각 방향으로 연장될 수 있다. 상기 데이터 라인들(DL)이 대각 방향으로 연장된다는 것은 직선 형태로 연장되는 것뿐만 아니라, 지그재그 형태로 연장되어 대략적인 연장 방향이 대각 방향인 것 또한 포함할 수 있다.
도 21에서, 상기 데이터 라인들(DL)은 상기 제1 방향(DR1)과 상기 제2 방향(DR2)을 따라 지그재그 형태로 연장되는 것을 일 예로 도시하였다. 상기 데이터 라인들(DL)의 연장 방향을 제3 방향(DR3)으로 정의한다. 상기 게이트 라인들(GL)과 상기 데이터 라인들(DL)은 절연물질(미도시)을 사이에 두고 서로 다른 층 상에 배치되어 서로 절연될 수 있다.
상기 게이트 라인들(GL)은 복수개의 제1 내지 제5 게이트 라인들(GL1~GL5)을 포함할 수 있다. 상기 제1 내지 제5 게이트 라인들(GL1~GL5)은 상기 제2 방향(DR2)으로 서로 이격될 수 있다. 상기 데이터 라인들(DL)은 복수개의 제1 내지 제7 데이터 라인들(DL1~DL7)을 포함할 수 있다.
상기 복수의 화소들(PX)은 상기 제1 내지 제5 게이트 라인들(GL1~GL5)와 상기 제1 내지 제7 데이터 라인들(DL1~DL7)에 의해 정의된 화소 영역들에 각각 구비될 수 있다. 상기 화소들(PX)의 평면상 형상은 상기 게이트 라인들(GL) 및 상기 데이터 라인들(DL)의 형상에 따라 다양하게 설정될 수 있으나, 도 21 및 도 22에서는 상기 화소들(PX)은 상기 제1 방향(DR1) 및 상기 제2 방향(DR2)을 따라 매트릭스 형태로 배열된 것을 일 예로 도시하였다.
상기 게이트 라인들(GL) 각각에 연결된 화소들(PX)의 개수는 서로 동일할 수 있다.
상기 화소들(PX) 중 하나의 게이트 라인(GL) 또는 하나의 데이터 라인(DL)에 연결된 화소들은 화소행으로 정의한다. 이하, 상기 화소행은 하나의 데이터 라인(DL)에 연결된 화소들인 것을 일 예로 설명한다. 상기 화소행은 제1 내지 제7 화소행들(PXR1~PXR7)을 포함할 수 있다.
인접한 두 화소행들 각각을 이루는 화소들의 개수는 서로 다를 수 있다. 상기 표시 영역(AA)은 인접한 화소행들 사이에서 화소행들 각각을 이루는 화소들의 개수가 증가하는지, 유지하는지, 또는 감소하는지에 따라 복수의 화소행들 단위로 나누어진 증가 영역(A1), 유지 영역(A2), 및 감소 영역(A3)을 포함할 수 있다.
상기 증가 영역(A1)은 제1 내지 제2 화소행들(PXR1~PXR2)을 포함한다. 상기 제1 화소행(PXR1)에서 상기 제2 화소행(PXR2)으로 갈수록 각 화소행들을 이루는 화소들의 개수는 적어도 하나의 화소행 마다 등차수열 형태로 증가할 수 있다.
상기 유지 영역(A2)은 제3 내지 제5 화소행들(PXR3~PXR5)을 포함한다. 상기 제3 화소행(PXR3) 내지 제5 화소행(PXR5) 각각을 이루는 화소들의 개수는 서로 동일할 수 있다.
상기 감소 영역(A3)은 제6 내지 제7 화소행들(PXR6~PXR7)을 포함한다. 상기 제6 화소행(PXR6)에서 상기 제7 화소행(PXR7)으로 갈수록 각 화소행들을 이루는 화소들의 개수는 적어도 하나의 화소행 마다 등차수열 형태로 감소할 수 있다.
상기 표시 패널(103)은 더미 라인들(DM1, DM2)과 콘택부(CT)를 더 포함할 수 있다.
상기 더미 라인들(DM1, DM2)은 상기 게이트 라인들(GL)과 평행한 방향으로 연장된다. 상기 콘택부(CT)는 상기 표시 영역(AA)의 상기 제1 방향(DR1) 단부에서 평면상에서 서로 중첩하는 상기 감소 영역(A3) 내에 배치된 데이터 라인들(DL6, DL7)과 상기 더미 라인들(DM1, DM2)을 서로 연결시킨다.
상기 콘택부(CT) 및 상기 더미 라인들(DM1, DM2) 각각의 개수는 상기 감소 영역(A3) 내에 배치된 데이터 라인들(DL6, DL7)의 개수와 동일할 수 있다.
구체적으로, 콘택부(CT)는 제1 콘택부(CT_1) 및 제2 콘택부(CT_2)를 포함할 수 있다. 상기 제1 콘택부(CT_1)는 상기 더미 라인(DM1)과 상기 제6 데이터 라인(DL6)을 서로 연결시키고, 상기 제2 콘택부(CT_2)는 상기 더미 라인(DM2)과 상기 제7 데이터 라인(DL7)을 서로 연결시킨다.
상기 더미 라인들(DM1, DM2)은 상기 게이트 라인들(GL)과 상기 제2 방향(DR2)으로 이격되고, 상기 게이트 라인들(GL)과 동일한 층상에 배치될 수 있다. 상기 더미 라인들(DM1, DM2)은 상기 데이터 라인들(DL4, DL5, DL6)과 서로 다른 층상에 배치되므로, 절연될 수 있다.
상기 더미 라인들(DM1, DM2)의 일단은 상기 콘택부(CT)에 연결되고, 상기 더미 라인들(DM1, DM2)의 타단은 상기 비표시 영역(NA) 내에 배치될 수 있다. 상기 더미 라인들(DM1, DM2)의 타단은 상기 패드부(미도시)에 연결될 수 있다. 상기 더미 라인들(DM1, DM2)은 상기 패드부(미도시)를 통해 상기 데이터 드라이버(도 2의 600)로부터 제공된 데이터 전압(DATA)의 일부를 수신할 수 있다.
한편 본 발명은 기재된 실시예에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형을 할 수 있음은 이 기술 분야에서 통상의 지식을 가진 자에게는 자명하다. 따라서, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속한다 해야 할 것이다.
100: 표시패널 200: 연성인쇄회로기판
300: 인쇄회로기판 400: 타이밍 컨트롤러
500: 게이트 드라이버 600: 데이터 드라이버
DG: 대각 라인들 GD: 교차 라인들
GL: 게이트 라인들 DL: 데이터 라인들
CT1: 제1 콘택부 CT2: 제2 콘택부

Claims (62)

  1. 영상을 표시하는 표시 영역과 상기 표시 영역의 일측에 인접한 비표시 영역을 포함하는 표시 패널, 상기 표시 영역은 대각 라인들, 상기 대각 라인들 중 적어도 일부와 절연되도록 교차하는 교차 라인들, 및 화소들을 포함하고, 상기 화소들 중 하나의 대각 라인 또는 하나의 교차 라인에 연결되고 일방향으로 일렬로 배열된 화소들은 화소행으로 정의되는 것;
    제어신호 및 입력 영상신호를 수신하고, 제1 제어신호, 제2 제어신호, 및 데이터 신호를 출력하는 타이밍 컨트롤러;
    상기 제1 제어신호에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들 중 하나에 출력하는 게이트 드라이버; 및
    상기 제2 제어신호에 기초하여 상기 데이터 신호가 변환된 데이터 전압을 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들 중 다른 하나에 출력하는 데이터 드라이버를 포함하고,
    상기 표시 영역은 연속하는 복수의 화소행들 단위로 나누어진 복수의 영역들을 더 포함하고, 상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 화소행들 각각을 이루는 화소들의 개수는 서로 다르고,
    상기 표시 패널은 서로 다른 제1 방향 및 제2 방향으로 각각 연장되는 인접한 두 변을 갖고,
    상기 대각 라인들은 상기 비표시 영역에 인접한 상기 표시 영역의 일단에서 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되고,
    상기 교차 라인들은 상기 표시 영역의 상기 일단에서 상기 제1 방향, 상기 제2 방향, 및 상기 제3 방향과 교차하는 제4 방향으로 연장되며,
    상기 대각 라인들 및 상기 교차 라인들 각각은,
    상기 제3 방향으로 연장되는 게이트 라인들 및 상기 게이트 라인들과 서로 절연되고 상기 제4 방향으로 연장되는 데이터 라인들 중 적어도 하나를 포함하며,
    상기 표시 패널은 상기 표시 영역의 상기 제2 방향 양단에서 평면상에서 서로 중첩하는 게이트 라인들 및 데이터 라인들을 서로 연결시키는 콘택부를 더 포함하는 것을 특징으로 하는 표시 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 영역들은,
    각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 증가하는 증가 영역;
    각 화소행들을 이루는 화소들의 개수가 서로 동일한 유지 영역; 및
    각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 감소하는 감소 영역을 포함하는 것을 특징으로 하는 표시 장치.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 화소들은 하나의 화소행 단위로 구동되는 것을 특징으로 하는 표시 장치.
  7. 제6항에 있어서,
    상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 수평기간들 각각 동안 구동되는 화소들의 개수는 서로 다른 것을 특징으로 하는 표시 장치.
  8. 제1항에 있어서,
    상기 콘택부는 상기 표시 영역의 상기 제2 방향 일단에 구비된 제1 콘택부 및 상기 표시 영역의 상기 제2 방향 타단에 구비된 제2 콘택부를 포함하는 것을 특징으로 하는 표시 장치.
  9. 제8항에 있어서,
    상기 대각 라인들은 상기 제1 콘택부에 의해 서로 연결된 게이트 라인들 및 데이터 라인들을 포함하는 대각 하이브리드 라인들 및 상기 게이트 라인들 중 일부를 포함하는 대각 게이트 라인들을 포함하고,
    상기 교차 라인들은 상기 제2 콘택부에 의해 서로 연결된 게이트 라인들 및 데이터 라인들을 포함하는 교차 하이브리드 라인들 및 상기 데이터 라인들 중 일부를 포함하는 교차 데이터 라인들을 포함하는 것을 특징으로 하는 표시 장치.
  10. 제9항에 있어서,
    상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인들 각각에는 상기 게이트 신호 및 상기 데이터 전압이 인가되는 것을 특징으로 하는 표시 장치.
  11. 제1항에 있어서,
    상기 표시 패널은 상기 대각 라인들 및 상기 교차 라인들 중 2개의 라인 및 상기 화소들 각각에 연결된 박막트랜지스터들을 더 포함하는 것을 특징으로 하는 표시 장치.
  12. 제11항에 있어서,
    상기 데이터 전압은 제1 데이터 전압 범위를 갖고, 상기 박막트랜지스터들 각각은 상기 제1 데이터 전압 범위의 상한값 보다 높은 문턱 전압을 갖는 것을 특징으로 하는 표시 장치.
  13. 제11항에 있어서,
    상기 박막트랜지스터 각각은,
    기판 상에 배치되고, 상기 게이트 신호를 수신하는 제1 게이트 전극;
    상기 제1 게이트 전극과 절연되고, 상기 제1 게이트 전극과 중첩하고, 상기 게이트 신호와 서로 다른 서브 게이트 신호를 수신하는 제2 게이트 전극;
    상기 제1 게이트 전극 및 상기 제2 게이트 전극과 절연되고, 상기 제1 게이트 전극 및 상기 제2 게이트 전극과 중첩하는 반도체층;
    상기 반도체층의 일부와 연결된 소스 전극; 및
    상기 소스 전극과 이격되고 상기 반도체층의 나머지 일부와 연결된 드레인 전극을 포함하는 것을 특징으로 하는 표시 장치.
  14. 제13항에 있어서,
    상기 게이트 신호와 상기 서브 게이트 신호는 서로 동일한 펄스폭을 갖고, 서로 다른 게이트 온 전압을 갖는 것을 특징으로 하는 표시 장치.
  15. 제9항에 있어서,
    상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인들 각각의 데이터 라인에 인가되는 데이터 전압은 제1 데이터 전압 범위를 갖고, 상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인들 각각의 게이트 라인에 인가되는 데이터 전압은 상기 제1 데이터 전압 범위와 서로 다른 제2 데이터 전압 범위를 갖는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서,
    상기 제2 데이터 전압 범위는 상기 게이트 신호의 게이트 온 전압과 게이트 오프 전압 사이와 중첩되지 않는 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서,
    상기 제1 콘택부 및 상기 제2 콘택부 각각은,
    제1 노드와 제2 노드 사이에 구비된 제1 저항; 및
    상기 제2 노드와 제3 노드 사이에 구비된 제2 저항을 포함하고,
    상기 제1 노드에는 제1 바이어스 전압이 인가되고, 상기 제2 노드는 상기 데이터 라인에 연결되고, 상기 제3 노드는 상기 게이트 라인에 연결되는 것을 특징으로 하는 표시 장치.
  18. 제17항에 있어서,
    상기 제1 데이터 전압 범위를 갖는 데이터 전압은 상기 제1 바이어스 전압과 상기 제2 데이터 전압 범위를 갖는 데이터 전압의 합을 상기 제1 저항 및 상기 제2 저항에 따라 분배한 것인 표시 장치.
  19. 제17항에 있어서,
    상기 제1 저항 및 상기 제2 저항 각각은 다이오드인 것을 특징으로 하는 표시 장치.
  20. 제17항에 있어서,
    상기 제1 저항 및 상기 제2 저항은 서로 동일한 저항값을 갖는 것을 특징으로 하는 표시 장치.
  21. 제11항에 있어서,
    상기 화소들 각각에 인가되는 데이터 전압은 제1 데이터 전압 범위를 갖고, 상기 대각 라인들 및 상기 교차 라인들 각각에 인가되는 데이터 전압은 상기 제1 데이터 전압 범위와 서로 다른 제2 데이터 전압 범위를 갖는 것을 특징으로 하는 표시 장치.
  22. 제21항에 있어서,
    상기 제2 데이터 전압 범위는 상기 게이트 신호의 게이트 온 전압과 게이트 오프 전압 사이와 중첩되지 않는 것을 특징으로 하는 표시 장치.
  23. 제21항에 있어서,
    상기 박막트랜지스터들 각각은,
    게이트 전극이 상기 게이트 라인에 연결되고, 소스 전극이 상기 데이터 라인에 연결되고, 드레인 전극이 상기 화소들 각각에 연결된 메인 박막트랜지스터; 및
    게이트 전극이 상기 게이트 라인에 연결되고, 소스 전극이 상기 메인 박막트랜지스터의 드레인 전극에 연결되고, 드레인 전극에 제2 바이어스 전압이 인가되는 서브 박막트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  24. 제23항에 있어서,
    상기 제1 데이터 전압 범위를 갖는 데이터 전압은 상기 제2 바이어스 전압과 상기 제2 데이터 전압 범위를 갖는 데이터 전압의 합을 상기 메인 박막트랜지스터 및 상기 서브 박막트랜지스터에 따라 분배한 것인 표시 장치.
  25. 제23항에 있어서,
    상기 메인 박막트랜지스터 및 상기 서브 박막트랜지스터는 서로 동일한 저항값을 갖는 것을 특징으로 하는 표시 장치.
  26. 제3항에 있어서,
    상기 증가 영역에 구비된 화소행들에 인가되는 게이트 신호들의 펄스폭은 적어도 하나씩 순차적으로 증가하고, 상기 감소 영역에 구비된 화소행들에 인가되는 게이트 신호들의 펄스폭은 적어도 하나씩 순차적으로 감소하고, 상기 유지 영역에 구비된 화소행들이 인가되는 게이트 신호들의 펄스폭은 서로 동일한 것을 특징으로 하는 표시 장치.
  27. 제3항에 있어서,
    상기 유지 영역에 구비된 화소행들에 인가되는 게이트 신호들 각각의 펄스폭은 상기 증가 영역에 구비된 화소행들에 인가되는 게이트 신호들 각각의 펄스폭 및 상기 감소 영역에 구비된 화소행들에 인가되는 게이트 신호들 각각의 펄스폭 보다 큰 것을 특징으로 하는 표시 장치.
  28. 제1항에 있어서,
    상기 복수의 영역들은 동일 프레임 내에서 서로 독립적으로 구동되는 메인 영역 및 서브 영역을 포함하는 것을 특징으로 하는 표시 장치.
  29. 제28항에 있어서,
    상기 메인 영역은 상기 대각 라인들 및 상기 교차 라인들 중 제1 화소행에 연결된 2 개의 라인들 중 적어도 하나에 연결된 화소행들을 포함하고,
    상기 서브 영역은 상기 2 개의 라인들에 연결되지 않은 화소행들을 포함하는 것을 특징으로 하는 표시 장치.
  30. 제28항에 있어서,
    서로 동일한 수평기간 동안 구동되는 상기 메인 영역에 구비된 하나의 화소행과 상기 서브 영역에 구비된 하나의 화소행은 서로 다른 라인들을 통해 데이터 전압 및 게이트 신호를 수신하는 것을 특징으로 하는 표시 장치.
  31. 제1항에 있어서,
    상기 대각 라인들 중 적어도 일부의 각각 및 상기 교차 라인들 중 적어도 일부의 각각에 연결된 먹스를 더 포함하는 것을 특징으로 하는 표시 장치.
  32. 제31항에 있어서,
    상기 먹스는 상기 게이트 신호, 상기 데이터 전압, 및 먹스 제어 신호를 수신하고, 상기 먹스 제어 신호에 따라 상기 게이트 신호 및 상기 데이터 전압 중 어느 하나를 선택적으로 출력하는 것을 특징으로 하는 표시 장치.
  33. 제31항에 있어서,
    상기 먹스는 상기 게이트 드라이버 및 상기 데이터 드라이버가 통합된 집적 회로 칩 내부 및 상기 비표시 영역 중 어느 하나에 구비되는 것을 특징으로 하는 표시 장치.
  34. 제32항에 있어서,
    상기 먹스 제어 신호는 수평 블랭크 구간 또는 수직 블랭크 구간에서 하이 및 로우 사이를 스위칭하는 것을 특징으로 하는 표시 장치.
  35. 제1항에 있어서,
    상기 표시 패널을 구동하는 인쇄회로기판; 및
    집적 회로 칩이 실장되고, 상기 표시 패널 및 상기 인쇄회로기판을 전기적으로 연결시키는 연성인쇄회로기판을 더 포함하는 것을 특징으로 하는 표시 장치.
  36. 제35항에 있어서,
    상기 게이트 드라이버 및 상기 데이터 드라이버는 상기 집적 회로 칩 내부에 구비된 것을 특징으로 하는 표시 장치.
  37. 영상을 표시하는 제1 표시 영역, 상기 제1 표시 영역과 독립적으로 구동되는 제2 표시 영역, 상기 제1 표시 영역의 및 상기 제2 표시 영역의 일측에 인접한 비표시 영역을 포함하는 표시 패널, 상기 제1 표시 영역 및 상기 제2 표시 영역 각각은 대각 라인들, 상기 대각 라인들 중 적어도 일부와 절연되도록 교차하는 교차 라인들, 및 화소들을 포함하고, 상기 화소들 중 하나의 대각 라인 또는 하나의 교차 라인에 연결되고 일방향으로 일렬로 배열된 화소들은 화소행으로 정의되는 것;
    제어신호 및 입력 영상신호를 수신하고, 제1 제어신호, 제2 제어신호, 및 데이터 신호를 출력하는 타이밍 컨트롤러;
    상기 제1 제어신호에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들 중 하나에 출력하는 게이트 드라이버; 및
    상기 제2 제어신호에 기초하여 상기 데이터 신호가 변환된 데이터 전압을 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들 중 다른 하나에 출력하는 데이터 드라이버를 포함하고,
    상기 제1 표시 영역 및 상기 제2 표시 영역 각각은 연속하는 복수의 화소행들 단위로 나누어진 복수의 영역들을 더 포함하고, 상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 화소행들 각각을 이루는 화소들의 개수는 서로 다르고,
    상기 표시 패널은 서로 다른 제1 방향 및 제2 방향으로 각각 연장되는 인접한 두 변을 갖고,
    상기 대각 라인들은 상기 비표시 영역에 인접한 상기 표시 영역의 일단에서 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되고,
    상기 교차 라인들은 상기 표시 영역의 상기 일단에서 상기 제1 방향, 상기 제2 방향, 및 상기 제3 방향과 교차하는 제4 방향으로 연장되며,
    상기 대각 라인들 및 상기 교차 라인들 각각은,
    상기 제3 방향으로 연장되는 게이트 라인들 및 상기 게이트 라인들과 서로 절연되고 상기 제4 방향으로 연장되는 데이터 라인들 중 적어도 하나를 포함하며,
    상기 표시 패널은 상기 표시 영역의 상기 제2 방향 양단에서 평면상에서 서로 중첩하는 게이트 라인들 및 데이터 라인들을 서로 연결시키는 콘택부를 더 포함하는 것을 특징으로 하는 표시 장치.
  38. 제37항에 있어서,
    상기 게이트 드라이버는,
    상기 제1 표시 영역에 구비된 대각 라인들 및 교차 라인들에 제1 영역 게이트 신호들을 출력하는 제1 게이트 드라이버; 및
    상기 제2 표시 영역에 구비된 대각 라인들 및 교차 라인들에 제2 영역 게이트 신호들을 출력하는 제2 게이트 드라이버를 포함하고,
    상기 데이터 드라이버는,
    상기 제1 표시 영역에 구비된 대각 라인들 및 교차 라인들에 제1 영역 데이터 전압을 출력하는 제1 데이터 드라이버; 및
    상기 제2 표시 영역에 구비된 대각 라인들 및 교차 라인들에 제2 영역 데이터 전압을 출력하는 제2 데이터 드라이버를 포함하는 것을 특징으로 하는 표시 장치.
  39. 영상을 표시하는 표시 영역, 상기 표시 영역의 일측에 인접한 제1 비표시 영역, 및 상기 표시 영역의 타측에 인접한 제2 비표시 영역을 포함하는 표시 패널, 상기 표시 영역은 대각 라인들, 상기 대각 라인들 중 적어도 일부와 절연되도록 교차하는 교차 라인들, 및 화소들을 포함하고, 상기 화소들 중 하나의 대각 라인 또는 하나의 교차 라인에 연결된 화소들은 화소행으로 정의되는 것;
    제어신호 및 입력 영상신호를 수신하고, 제1 제어신호, 제2 제어신호, 및 데이터 신호를 출력하는 타이밍 컨트롤러;
    상기 제1 제어신호에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 제1 비표시 영역 및 상기 제2 비표시 영역을 통해 게이트 라인들에 출력하는 게이트 드라이버; 및
    상기 제2 제어신호에 기초하여 상기 데이터 신호가 변환된 데이터 전압을 상기 제1 비표시 영역 및 상기 제2 비표시 영역을 통해 데이터 라인들에 출력하는 데이터 드라이버를 포함하고,
    상기 표시 영역은 연속하는 복수의 화소행들 단위로 나누어진 복수의 영역들을 더 포함하고, 상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 화소행들 각각을 이루는 화소들의 개수는 서로 다르고,
    상기 표시 패널은 서로 다른 제1 방향 및 제2 방향으로 각각 연장되는 인접한 두 변을 갖고,
    상기 대각 라인들은 상기 비표시 영역에 인접한 상기 표시 영역의 일단에서 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되고,
    상기 교차 라인들은 상기 표시 영역의 상기 일단에서 상기 제1 방향, 상기 제2 방향, 및 상기 제3 방향과 교차하는 제4 방향으로 연장되며,
    상기 대각 라인들 및 상기 교차 라인들 각각은,
    상기 제3 방향으로 연장되는 상기 게이트 라인들 및 상기 게이트 라인들과 서로 절연되고 상기 제4 방향으로 연장되는 상기 데이터 라인들 중 적어도 하나를 포함하며,
    상기 표시 패널은 상기 표시 영역의 상기 제2 방향 양단에서 평면상에서 서로 중첩하는 게이트 라인들 및 데이터 라인들을 서로 연결시키는 콘택부를 더 포함하는 것을 특징으로 하는 표시 장치.
  40. 삭제
  41. 제39항에 있어서,
    상기 복수의 영역들은,
    각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 증가하는 증가 영역;
    각 화소행들을 이루는 화소들의 개수가 서로 동일한 유지 영역; 및
    각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 감소하는 감소 영역을 포함하는 것을 특징으로 하는 표시 장치.
  42. 제39항에 있어서,
    상기 게이트 라인들은,
    상기 제1 비표시 영역을 통해 상기 게이트 신호의 일부를 수신하는 상부 게이트 라인들; 및
    상기 제2 비표시 영역을 통해 상기 게이트 신호의 나머지를 수신하는 하부 게이트 라인들을 포함하고,
    상기 데이터 라인들은,
    상기 제1 비표시 영역을 통해 상기 데이터 전압의 일부를 수신하는 하부 데이터 라인들; 및
    상기 제2 비표시 영역을 통해 상기 데이터 전압의 나머지를 수신하는 하부 데이터 라인들을 포함하는 것을 특징으로 하는 표시 장치.
  43. 영상을 표시하는 표시 영역과 상기 표시 영역의 일측에 인접한 비표시 영역을 포함하는 표시 패널, 상기 표시 영역은 대각 라인들, 상기 대각 라인들 중 적어도 일부와 절연되도록 교차하는 교차 라인들, 및 화소들을 포함하고, 상기 화소들 중 하나의 대각 라인 또는 하나의 교차 라인에 연결되고 일방향으로 일렬로 배열된 화소들은 화소행으로 정의된 표시 장치의 구동 방법에 있어서,
    상기 표시 영역은 연속하는 복수의 화소행들 단위로 나누어진 복수의 영역들을 더 포함하고, 상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 수평기간들 각각 동안 구동되는 화소들의 개수는 서로 다르고,
    제어신호 및 입력 영상신호를 수신하고, 제1 제어신호, 제2 제어신호, 및 데이터 신호를 출력하는 단계;
    상기 제1 제어신호에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들에 출력하는 단계; 및
    상기 제2 제어신호에 기초하여 상기 데이터 신호가 변환된 데이터 전압을 상기 비표시 영역을 통해 상기 대각 라인들 및 상기 교차 라인들에 출력하는 단계를 포함하며,
    상기 대각 라인들 중 대각 하이브리드 라인에는 상기 게이트 신호 및 상기 데이터 전압이 인가되고, 상기 대각 라인들 중 대각 게이트 라인에는 상기 게이트 신호가 인가되고,
    상기 교차 라인들 중 교차 하이브리드 라인에는 상기 게이트 신호 및 상기 데이터 전압이 인가되고, 상기 교차 라인들 중 교차 데이터 라인에는 상기 데이터 전압이 인가되는 것을 특징으로 하는 표시 장치의 구동 방법.
  44. 삭제
  45. 제43항에 있어서,
    상기 화소들 각각에 연결된 박막트랜지스터들의 문턱 전압을 상기 데이터 전압의 상한값 보다 높게 설정하는 것을 특징으로 하는 표시 장치의 구동 방법.
  46. 삭제
  47. 제43항에 있어서,
    상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인 각각의 게이트 라인에 인가되는 데이터 전압의 데이터 전압 범위 및 상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인 각각의 데이터 라인에 인가되는 데이터 전압의 데이터 전압 범위를 서로 다르게 설정하는 것을 특징으로 하는 표시 장치의 구동 방법.
  48. 제47항에 있어서,
    상기 대각 하이브리드 라인들 및 상기 교차 하이브리드 라인 각각의 게이트 라인에 인가되는 데이터 전압의 데이터 전압 범위를 게이트 온 전압과 게이트 오프 전압 사이와 중첩되지 않도록 레벨 쉬프팅하는 것을 특징으로 하는 표시 장치의 구동 방법.
  49. 제43항에 있어서,
    상기 화소들 각각에 인가되는 데이터 전압의 데이터 전압 범위와 상기 대각 라인들 및 상기 교차 라인들 각각에 인가되는 데이터 전압의 데이터 전압 범위를 서로 다르게 설정하는 것을 특징으로 하는 표시 장치의 구동 방법.
  50. 제49항에 있어서,
    상기 대각 라인들 및 상기 교차 라인들 각각에 인가되는 데이터 전압의 데이터 전압 범위를 게이트 온 전압과 게이트 오프 전압 사이와 중첩되지 않도록 레벨 쉬프팅하는 것을 특징으로 하는 표시 장치의 구동 방법.
  51. 제43항에 있어서,
    상기 복수의 영역들 중
    각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 증가하는 증가 영역에 구비된 화소행들에 인가되는 게이트 신호들의 펄스폭은 적어도 하나씩 순차적으로 증가하고,
    각 화소행들을 이루는 화소들의 개수가 서로 동일한 유지 영역에 구비된 화소행들에 인가되는 게이트 신호들의 펄스폭은 적어도 하나씩 순차적으로 감소하고,
    각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 감소하는 감소 영역에 구비된 화소행들이 인가되는 게이트 신호들의 펄스폭은 서로 동일한 것을 특징으로 하는 표시 장치의 구동 방법.
  52. 제43항에 있어서,
    상기 복수의 영역들 중
    상기 대각 라인들 및 상기 교차 라인들 중 제1 화소행에 연결된 2 개의 라인들 중 적어도 하나에 연결된 화소행들을 포함하는 메인 영역과 상기 2 개의 라인들에 연결되지 않은 화소행들을 포함하는 서브 영역은 서로 독립적으로 구동되는 것을 특징으로 하는 표시 장치의 구동 방법.
  53. 제43항에 있어서,
    상기 대각 라인들 및 상기 교차 라인들은 먹스에 연결되고, 상기 먹스는 먹스 제어 신호에 따라 상기 게이트 신호 및 상기 데이터 전압 중 어느 하나를 선택적으로 출력하는 것을 특징으로 하는 표시 장치의 구동 방법.
  54. 제53항에 있어서,
    상기 먹스 제어 신호는 수평 블랭크 구간 또는 수직 블랭크 구간에서 하이 및 로우 사이를 스위칭하는 것을 특징으로 하는 표시 장치의 구동 방법.
  55. 영상을 표시하는 표시 영역과 상기 표시 영역의 일측에 인접한 비표시 영역을 포함하는 표시 패널, 상기 표시 영역은 게이트 라인들, 상기 게이트 라인들 중 적어도 일부와 절연되도록 교차하는 데이터 라인들, 및 화소들을 포함하고, 상기 화소들 중 하나의 게이트 라인 또는 하나의 데이터 라인에 연결된 화소들은 화소행으로 정의되는 것;
    제어신호 및 입력 영상신호를 수신하고, 제1 제어신호, 제2 제어신호, 및 데이터 신호를 출력하는 타이밍 컨트롤러;
    상기 제1 제어신호에 기초하여 게이트 신호를 생성하고, 상기 게이트 신호를 상기 비표시 영역을 통해 상기 게이트 라인들에 출력하는 게이트 드라이버; 및
    상기 제2 제어신호에 기초하여 상기 데이터 신호가 변환된 데이터 전압을 상기 비표시 영역을 통해 상기 데이터 라인들에 출력하는 데이터 드라이버를 포함하고,
    상기 표시 영역은 연속하는 복수의 화소행들 단위로 나누어진 복수의 영역들을 더 포함하고, 상기 복수의 영역들 중 적어도 하나의 영역에서 인접한 화소행들 각각을 이루는 화소들의 개수는 서로 다르고,
    상기 표시 패널은 서로 다른 제1 방향 및 제2 방향으로 각각 연장되는 인접한 두 변을 갖고,
    상기 게이트 라인들은 상기 제1 방향으로 연장되고,
    상기 데이터 라인들은 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되며,
    상기 화소행은 하나의 데이터 라인에 연결된 화소들이고,
    상기 복수의 영역들은,
    각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 증가하는 증가 영역;
    각 화소행들을 이루는 화소들의 개수가 서로 동일한 유지 영역; 및
    각 화소행들을 이루는 화소들의 개수가 적어도 하나의 화소행 마다 감소하는 감소 영역을 포함하며,
    상기 표시 패널은,
    상기 게이트 라인들과 평행한 방향으로 연장되는 더미 라인; 및
    상기 표시 영역의 상기 제1 방향 단부에서 평면상에서 서로 중첩하는 상기 감소 영역 내에 배치된 데이터 라인들과 상기 더미 라인을 서로 연결시키는 콘택부를 더 포함하는 것을 특징으로 하는 표시 장치.
  56. 삭제
  57. 제55항에 있어서,
    상기 비표시 영역은 상기 표시 영역의 상기 제1 방향 일단에 인접하게 배치된 것을 특징으로 하는 표시 장치.
  58. 제55항에 있어서,
    상기 게이트 라인들 각각에 연결된 화소들의 개수는 서로 동일한 것을 특징으로 하는 표시 장치.
  59. 삭제
  60. 삭제
  61. 제55항에 있어서,
    상기 더미 라인은 상기 게이트 라인들과 이격되고, 상기 게이트 라인들과 동일한 층상에 배치된 것을 특징으로 하는 표시 장치.
  62. 제61항에 있어서,
    상기 더미 라인의 일단은 상기 콘택부에 연결되고, 상기 더미 라인의 타단은 상기 비표시 영역 내에 배치되는 것을 특징으로 하는 표시 장치.
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