KR102193956B1 - 적층 세라믹 커패시터 및 그 실장 기판 - Google Patents
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Abstract
본 발명은, 내부 전극의 리드부 중 일부는 외부 전극에 의해 커버되지 않고 세라믹 바디의 폭 방향의 양 면을 통해 노출되도록 형성하며, 세라믹 바디의 폭 방향의 양 면에는 리드부 중 외부 전극과 접촉되지 않은 부분이 절연 처리되도록 절연층이 형성되는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.
Description
본 발명은 적층 세라믹 커패시터 및 그 실장 기판에 관한 것이다.
최근 전자 제품이 소형화 및 고용량화 됨에 따라 전자 제품에 사용되는 전자 부품도 소형화 및 고용량화가 요구되고 있다.
이 중 적층 세라믹 커패시터의 경우 등가 직렬 인덕턴스(Equivalent Series Inductance, 이하 “ESL”)가 커지면 전자 제품의 성능이 저하될 수 있고, 적용되는 전자 부품이 소형화 및 고용량화 될수록 적층 세라믹 커패시터의 ESL 증가가 전자 부품의 성능 저하에 미치는 영향은 상대적으로 커지게 된다.
이때, 커패시터의 인덕턴스, 정전용량 및 저항 성분 간의 상호 관계를 통한 품질 계수를 Q 특성(quality factor)이라 한다.
최근 고성능의 스마트폰과 같은 전자 기기에서는 통신을 위하여 수백MHz~수GHz에서의 높은 Q 특성을 갖는 적층 세라믹 커패시터의 사용이 요구되는데, 이 주파수 영역에서는 Q 특성의 값이 전극의 저항 성분에 의하여 크게 영향을 받는다.
상기의 Q 특성 값을 높이기 위하여, 동일 극성의 내부 전극을 2층으로 적층하는 방법이 있다.
그러나, 상기의 방법은 온도에 대하여 특성 변화가 적은 C0G 특성을 사용하는 적층 세라믹 커패시터 중 2중 층 내부 전극 구조를 사용하기 어려운 용량이나 2중 층 내부 전극 구조만으로 특성 구현이 어려운 용량 대에는 사용이 곤란하였다.
그리고, 위와 같이 동일 극성의 내부 전극을 2층으로 쌓아 적층 세라믹 커패시터를 구성하더라도 표피효과(skin effect) 및 근접효과(procimity effect)로 인해 층수 증가에 비해 Q 특성 값이 상승하는 효과가 크지 않고, 구현 가능한 용량에 한계가 있어서 소형 사이즈의 칩에는 적용이 어려운 문제가 있다.
한편, 적층 커패시터에서 내부 전극이 인쇄된 곳과 내부 전극이 인쇄되지 않는 곳은 제품 제작시 압착을 하고 나면 밀도가 다르게 된다. 특히, 내부 전극의 끝부분에서 가장 차이가 심하게 되며 이는 제품 소성시 수축/팽창율의 차이로 인하여 크랙이 발생할 가능성이 높게 되는데 내부 전극이 두꺼울수록 또는 내부 전극 수가 많을수록 두께 차이가 크게 되어 크랙 발생 가능성이 높아지게 된다.
상기의 방법에 따르면 동일 극성의 내부 전극이 상하로 인접되어 있어 이는 내부의 응력 차이로 인해 구조 결함 발생률이 커지는 원인이 될 수 있다.
본 발명의 목적은, 전류 패스(current path)로 사용되는 내부 전극의 단면적을 증가시켜 저ESL 특성을 극대화하고 내부 전극의 저항 손실을 감소시킴으로써, 우수한 Q 특성을 가질 수 있도록 한 적층 세라믹 커패시터 및 그 실장 기판을 제공하는 것이다.
본 발명의 일 측면은, 내부 전극의 리드부 중 일부는 외부 전극에 의해 커버되지 않고 세라믹 바디의 폭 방향의 양 면을 통해 노출되도록 형성하며, 세라믹 바디의 폭 방향의 양 면에는 리드부 중 외부 전극과 접촉되지 않은 부분이 절연 처리되도록 절연층이 형성되는 적층 세라믹 커패시터 및 그 실장 기판을 제공한다.
본 발명의 일 실시 형태에 따르면, 전류 패스(current path)로 사용되는 내부 전극의 단면적을 증가시켜 저ESL 특성을 극대화하고 내부 전극의 저항 손실을 감소시킴으로써, 적층 세라믹 커패시터의 Q 특성을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이다.
도 2a 및 도 2b는 도 1의 적층 세라믹 커패시터에서 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이다.
도 3은 도 1의 적층 세라믹 커패시터를 외부 전극을 제외하고 개략적으로 나타낸 분리사시도이다.
도 4는 도 1의 A-A'선 단면도이다.
도 5는 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
도 6은 본 발명의 일 실시 예와 비교 예의 주파수에 따른 임피던스의 변화를 각각 나타낸 그래프이다.
도 7은 본 발명의 일 실시 형태와 비교 예에 따른 적층 세라믹 커패시터에서 주파수에 따른 Q 특성의 변화를 비교하여 나타낸 그래프이다.
도 2a 및 도 2b는 도 1의 적층 세라믹 커패시터에서 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이다.
도 3은 도 1의 적층 세라믹 커패시터를 외부 전극을 제외하고 개략적으로 나타낸 분리사시도이다.
도 4는 도 1의 A-A'선 단면도이다.
도 5는 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
도 6은 본 발명의 일 실시 예와 비교 예의 주파수에 따른 임피던스의 변화를 각각 나타낸 그래프이다.
도 7은 본 발명의 일 실시 형태와 비교 예에 따른 적층 세라믹 커패시터에서 주파수에 따른 Q 특성의 변화를 비교하여 나타낸 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태를 설명한다.
그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다.
또한, 본 발명의 실시 형태는 당해 기술 분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다.
도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
또한, 각 실시 예의 도면에 나타난 동일한 사상의 범위 내의 기능이 동일한 구성 요소는 동일한 참조 부호를 사용하여 설명한다.
본 발명의 실시 예들을 명확하게 설명하기 위해 육면체의 방향을 정의하면, 도 1에 표시된 L, W 및 T는 각각 길이 방향, 폭 방향 및 두께 방향을 나타낸다. 여기서, 두께 방향은 유전체층이 적층된 적층 방향과 동일한 개념으로 사용될 수 있다.
적층 세라믹 커패시터
도 1은 본 발명의 일 실시 형태에 따른 적층 세라믹 커패시터를 개략적으로 나타낸 사시도이고, 도 2a 및 도 2b는 도 1의 적층 세라믹 커패시터에서 제1 및 제2 내부 전극의 구조를 각각 나타낸 평면도이고, 도 3은 도 1의 적층 세라믹 커패시터를 외부 전극을 제외하고 개략적으로 나타낸 분리사시도이고, 도 4는 도 1의 A-A'선 단면도이다.
도 1 내지 도 4를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터(100)는 복수의 유전체층(111)이 적층되며 복수의 제1 및 제2 내부 전극(121, 122)을 포함하는 세라믹 바디(110), 제1 및 제2 외부 전극(131, 132), 및 제1 및 제2 절연층(141, 142)을 포함한다.
세라믹 바디(110)는 서로 마주보는 두께 방향의 제1 면(S1) 및 제2 면(S2)과, 제1 면(S1) 및 제2 면(S2)을 연결하며 서로 마주보는 길이 방향의 제3 면(S3) 및 제4 면(S4)과, 서로 마주보는 폭 방향의 제5 및 제6 면(S5, S6)을 가질 수 있다.
이하, 본 실시 형태에서, 적층 세라믹 커패시터(100)의 실장 면은 세라믹 바디(110)의 제1 면(S1)으로 정의하여 설명하기로 한다.
이러한 세라믹 바디(110)는 복수의 유전체층(111)을 두께 방향으로 적층한 다음 소성하여 형성되며, 형상에 특별히 제한은 없지만 도시된 바와 같이 육면체 형상일 수 있다.
세라믹 바디(110)를 형성하는 복수의 유전체층(111)은 소결된 상태로서, 인접하는 유전체층(111) 사이의 경계는 주사전자현미경(SEM: Scanning Electron Microscope)를 이용하지 않고 확인하기 곤란할 정도로 일체화될 수 있다.
또한, 본 실시 형태의 적층 세라믹 커패시터(100)는 온도 변화에 대해 유전율 변화가 작은 C0G 특성을 사용할 수 있으며, 세라믹의 DF(손실)이 0.0001 내지 0.0004로 매우 낮다.
따라서, 유전체층(111)은 상유전체일 수 있고 유전체의 비유전율이 100이하인 EIA Class 1에 해당하는 것을 사용 할 수 있다.
예를 들어 유전체층(111)은 지르콘산칼슘(CaZrO3)계 세라믹 분말, 지르콘산바륨(BaZrO3)계 세라믹 분말, 지르콘산스트론튬(SrZrO3)계 세라믹 분말로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물로 이루어질 수 있다.
또한, 유전체층(111)에는 상기 세라믹 분말과 함께, 필요시 세라믹 첨가제, 유기용제, 가소제, 결합제 및 분산제 등이 더 첨가될 수 있다.
이러한 세라믹 바디(110)는 커패시터의 용량 형성에 기여하는 부분으로서 복수의 내부 전극을 갖는 액티브층과, 두께 방향의 마진부로서 상기 액티브층의 상하 측에 각각 배치되는 커버층(112, 113)을 포함할 수 있다.
상기 액티브층은 유전체층(111)을 사이에 두고 복수의 제1 및 제2 내부 전극(121, 122)을 두께 방향으로 반복적으로 적층하여 형성할 수 있다.
커버층(112, 113)은 내부 전극을 포함하지 않는 것을 제외하고는 유전체층(111)과 동일한 재질 및 구성을 가질 수 있다.
이러한 커버층(112, 113)은 단일 유전체층 또는 2 개 이상의 유전체층을 즉 상기 액티브층의 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 각각 적층하여 형성할 수 있으며, 기본적으로 물리적 또는 화학적 스트레스에 의한 제1 및 제2 내부 전극(121, 122)의 손상을 방지하는 역할을 수행할 수 있다.
제1 외부 전극(131)은 세라믹 바디(110)의 길이 방향의 제3 면(S3)에 형성된 제1 접속부(131a)와, 제1 접속부(131a)에서 세라믹 바디(110)의 제1 면(S1)의 일부 및 폭 방향의 제5 및 제6 면(S5, S6)의 일부까지 각각 연장되게 형성된 제1 밴드부(131b)를 포함한다.
제2 외부 전극(132)은 제1 외부 전극(131)과는 다른 극성의 전기를 인가 받는 전극으로서, 세라믹 바디(110)의 길이 방향의 제4 면(S4)에 형성된 제2 접속부(132a)와, 제2 접속부(312a)에서 세라믹 바디(110)의 제1 면(S1)의 일부 및 폭 방향의 제5 및 제6 면(S5, S6)의 일부까지 각각 연장되게 형성된 제2 밴드부(132b)를 포함한다.
이때, 제1 외부 전극(131)은 제1 밴드부(131b)가 제1 접속부(131a)에서 세라믹 바디(110)의 제2 면(S2)의 일부까지 더 연장되게 형성될 수 있고, 제2 외부 전극(132)은 제2 밴드부(132b)가 제2 접속부(132a)에서 세라믹 바디(110)의 제2 면(S2)의 일부까지 더 연장되게 형성될 수 있다.
위와 같이, 적층 세라믹 커패시터(100)의 내부 및 외부 전극 구조가 상하 대칭 구조로 형성되면 커패시터의 방향성을 제거할 수 있다.
따라서, 적층 세라믹 커패시터(100)의 제1 및 제2 면(S1, S2) 중 어느 면도 실장 면으로 제공될 수 있으므로, 적층 세라믹 커패시터(100)를 기판에 실장시 실장 면의 방향을 고려하지 않아도 되는 장점이 있다.
한편, 제1 및 제2 외부 전극(131, 132) 상에는 필요시 제1 및 제2 도금층(미도시)이 각각 형성될 수 있다.
상기 제1 및 제2 도금층은 제1 및 제2 외부 전극(131, 132) 상에 각각 형성된 제1 및 제2 니켈(Ni) 도금층과, 상기 제1 및 제2 니켈 도금층 상에 각각 형성된 제1 및 제2 주석(Sn) 도금층을 포함할 수 있다.
제1 및 제2 내부 전극(121, 122)은 서로 다른 극성을 인가 받는 전극으로서, 세라믹 바디(110) 내부에 형성되며, 유전체층(111)을 사이에 두고 서로 대향하도록 번갈아 배치된다.
이때, 제1 및 제2 내부 전극(121, 122)은 중간에 배치된 유전체층(111)에 의해 서로 전기적으로 절연될 수 있다.
또한, 제1 및 제2 내부 전극(121, 122)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어 팔라듐(Pd), 팔라듐-은(Pd-Ag)합금 등의 귀금속 재료 및 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
상기 도전성 페이스트의 인쇄 방법은 스크린 인쇄법 또는 그라비아 인쇄법 등을 사용할 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
제1 내부 전극(121)은, 유전체층(111)의 가장자리로부터 이격되게 형성된 제1 바디부(121b)와, 제1 바디부(121b)에서 세라믹 바디(110)의 길이 방향의 제3 면(S3)과 폭 방향의 제5 및 제6 면(S5, S6)의 일부를 통해 노출되도록 연장하여 형성되는 제1 리드부(121a)를 포함한다.
이때, 제1 외부 전극(131)의 제1 밴드부(131b)는 세라믹 바디(110)의 제5 및 제6 면(S5, S6)을 덮는 부분의 길이가 제1 리드부(121a)의 세라믹 바디(110)의 제5 및 제6 면(S5, S6)으로 노출된 길이 보다 짧게 형성될 수 있다.
따라서, 제1 리드부(121a)는, 세라믹 바디(110)의 제3 면(S3)을 통해 노출된 부분이 제1 외부 전극(131)의 제1 접속부(131a)와 접촉되어 전기적으로 연결되고, 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부를 통해 노출된 부분은 그 중 일부가 제1 외부 전극(131)의 제1 밴드부(131b)에서 세라믹 바디(110)의 제5 및 제6 면(S5, S6)에 형성된 부분과 접촉되어 전기적으로 연결되고 나머지 부분은 제1 외부 전극(131)의 제1 밴드부(131b)에 의해 커버되지 않고 세라믹 바디(110)의 제5 및 제6 면(S5, S6)을 통해 노출되는 구조를 가진다.
제2 내부 전극(122)은, 유전체층(111)의 가장자리로부터 이격되게 형성된 제2 바디부(121b)와, 제2 바디부(121b)에서 세라믹 바디(110)의 길이 방향의 제4 면(S4)과 폭 방향의 제5 및 제6 면(S5, S6)의 일부를 통해 노출되도록 연장하여 형성되는 제2 리드부(122a)를 포함한다.
이때, 제2 외부 전극(132)의 제2 밴드부(132b)는 세라믹 바디(110)의 제5 및 제6 면(S5, S6)을 덮는 부분의 길이가 제2 리드부(121a)의 세라믹 바디(110)의 제5 및 제6 면(S5, S6)으로 노출된 길이 보다 짧게 형성될 수 있다.
따라서, 제2 리드부(121a)는, 세라믹 바디(110)의 제4 면(S4)을 통해 노출된 부분이 제2 외부 전극(132)의 제2 접속부(131a)와 접촉되어 전기적으로 연결되고, 세라믹 바디(110)의 제5 및 제6 면(S5, S6)의 일부를 통해 노출된 부분은 그 중 일부가 제2 외부 전극(132)의 제2 밴드부(132b)에서 세라믹 바디(110)의 제5 및 제6 면(S5, S6)에 형성된 부분과 접촉되어 전기적으로 연결되고 나머지 부분은 제2 외부 전극(132)의 제2 밴드부(132b)에 의해 커버되지 않고 세라믹 바디(110)의 제5 및 제6 면(S5, S6)을 통해 노출되는 구조를 가진다.
또한, 제1 리드부(121a)에서 세라믹 바디(110)의 제5 및 제6 면(S5, S6)을 통해 노출된 부분의 길이는 세라믹 바디(110)의 길이의 1/2 미만일 수 있다.
그리고, 제2 리드부(122a)에서 세라믹 바디(110)의 제5 및 제6 면(S5, S6)을 통해 노출된 부분의 길이는 세라믹 바디(110)의 길이의 1/2 미만일 수 있다.
제1 또는 제2 리드부(121a, 122a)에서 세라믹 바디(110)의 제5 또는 제6 면(S5, S6)을 통해 노출된 부분의 길이가 세라믹 바디(110)의 1/2 이상이면 적층 방향으로 제1 및 제2 리드부(121a, 122a)가 오버랩되는 부분이 발생하여 적층체 절단시 오버랩되는 부분이 쇼트(short)되는 불량이 발생할 수 있다.
본 실시 형태에서는 제1 및 제2 리드부(121a, 122a)가 세라믹 바디(110)의 제5 및 제6 면(S5, S6)을 통해 노출되도록 확장되므로, 제1 및 제2 내부 전극(121, 122)의 서로 오버랩되는 전체 면적을 증가시켜 적층 칩 커패시터의 용량을 더 증가시킬 수 있다.
이때, 세라믹 바디(110)의 길이에 대하여, 제1 또는 제2 리드부(121a, 122a)의 세라믹 바디(110)의 제5 면(S5) 또는 제6 면(S6)으로 노출된 부분의 길이는 50% 이하일 수 있다.
| No. | Lead부 노출 길이/세라믹 바디 | Capacitance 증가율(%) | Q (@100MHz) | ESL(pH) | 절단 불량율(%) |
| 1 | 0 | 100 | 601 | 203 | 0 |
| 2 | 10% | 100 | 780 | 180 | 0 |
| 3 | 20% | 100 | 860 | 168 | 0 |
| 4 | 30% | 100 | 925 | 155 | 0 |
| 5 | 40% | 100 | 1037 | 152 | 0 |
| 6 | 50% | 102 | 1115 | 140 | 1 |
| 7 | 60% | 106 | 1186 | 138 | 11 |
| 8 | 70% | 109 | 1231 | 136 | 13 |
| 9 | 80% | 112 | 1230 | 135 | 17 |
| 10 | 90% | 114 | 1228 | 135 | 22 |
표 1을 참조하면, 제1 또는 제2 리드부의 세라믹 바디의 제5 또는 제6 면으로 노출된 부분의 길이가 세라믹 바디의 50%를 초과하면 캐패시턴스와 Q 특성은 증가하고 ESL은 계속하여 낮아지지만 적층체 절단시 제1 및 제2 오버랩되는 부분이 쇼트(short)되는 불량이 발생함을 확인할 수 있다.
제1 및 제2 절연층(141, 142)은 세라믹 바디(110)의 제5 및 제6 면(S5, S6)에 형성되며, 제1 및 제2 리드부(121a, 122a) 중에서 제1 및 제2 외부 전극(131, 132)의 제1 및 제2 밴드부(131b, 132b)에 의해 커버되지 않고 세라믹 바디(110)의 제5 및 제6 면(S5, S6)을 통해 그대로 노출된 부분을 커버하여 절연 처리하는 역할을 한다.
이러한 제1 및 제2 절연층(141, 142)은 에폭시 또는 세라믹 슬러리 중 하나로 이루어질 수 있으며, 본 발명이 이에 한정되는 것은 아니다.
이때, 제1 및 제2 절연층(141, 142)은 그 길이가 세라믹 바디(110)의 길이 보다 짧게 형성될 수 있고, 세라믹 바디(110)의 길이 방향의 제3 및 제4 면(S3, S4)으로부터 이격되게 배치될 수 있다.
또한, 제1 또는 제2 리드부(121a, 122a)는 세라믹 바디(11)의 제3 또는 제4 면(S3, S4)으로 노출된 부분에서, 제1 및 제2 밴드부(131b 132b)에 의해 커버된 부분 보다 커버되지 않은 부분이 더 크게 구성될 수 있다.
이 경우, 제1 및 제2 내부 전극(121, 122)의 저항 손실을 각각 낮출 수 있어서 고주파수 대역에서 높은 Q 특성 값을 얻을 수 있다.
본 실시 형태에서, 제1 및 제2 외부 전극(131, 132)은, 제1 및 제2 밴드부(131b, 132b) 중 세라믹 바디(110)의 폭 방향의 제5 및 제6 면(S5, S6) 중 일부에 형성된 부분이 제1 및 제2 절연층(141, 142)의 양 단부 중 일부를 각각 커버하여 오버랩되도록 형성될 수 있다.
이에 제1 및 제2 절연층(141, 142)은 리드부 간의 단락, 외부 이물질에 의한 내습 특성 저하 또는 쇼트와 같은 문제를 방지하는 효과를 더 향상시킬 수 있다.
위와 같이 구성된 본 실시 형태의 적층 세라믹 커패시터는, 내부 전극의 리드부가 세라믹 바디의 3면을 통해 노출되며, 외부 전극은 내부 전극 중에서 세라믹 바디의 길이 방향의 제3 및 제4 면과 폭 방향의 제5 및 제6 면으로 노출된 부분 중 일부에만 각각 접촉되어 연결이 이루어짐으로써, 전류가 흐르는 내부 전극의 전류 패스의 단면적을 크게 하여 저ESL 특성을 극대화하고 Q 특성 값을 높일 수 있으며, 이와 동시에 내부 구조의 결함 발생률을 줄일 수 있다.
실험 예
본 발명의 실시 예와 비교 예에 따른 적층 세라믹 커패시터는 하기와 같이 제작되었다.
먼저, 지르콘산칼슘(CaZrO3) 등의 파우더를 포함하여 형성된 슬러리를 캐리어 필름(carrier film) 상에 도포 및 건조하여 20㎛의 두께로 제조된 복수 개의 세라믹 그린 시트를 마련한다.
다음으로, 상기 세라믹 그린 시트 상에 스크린을 이용하여 니켈 내부 전극용 도전성 페이스트를 도포하여 상기 세라믹 그린 시트의 길이 방향의 양 면으로 각각 노출되도록 제1 및 제2 내부 전극을 형성하였다.
이때, 실시 예는, 내부 전극이 세라믹 그린 시트의 가장자리로부터 이격되게 형성된 바디부와, 바디부에서 세라믹 그린 시트의 길이 방향의 일 면과 상기 길이 방향의 일 면과 인접한 폭 방향의 양 면 중 일부까지 연장되게 형성된 리드부를 포함하도록 형성하였다.
다음으로, 상기 세라믹 그린 시트를 약 15층으로 적층하되, 제1 및 제2 내부 전극이 형성되지 않은 세라믹 그린 시트를 상하 부에 더 적층하여 적층체를 제조하고, 이 적층체를 약 85℃에서 약 1,000kgf/cm2의 압력 조건으로 등압 압축성형(isostatic pressing) 하였다.
다음으로, 압착이 완료된 세라믹 적층체를 개별 칩의 형태로 절단하였고, 절단된 칩은 대기 분위기에서 약 230℃, 60시간 유지하여 탈바인더를 진행하였다.
다음으로, 약 1,200?에서 내부 전극이 산화되지 않도록 Ni/NiO 평형 산소 분압 보다 낮은 10-11 내지 10-10atm의 산소분압하 환원분위기에서 소성하여 세라믹 바디를 마련하였다.
이때, 소성 후 세라믹 바디의 사이즈는 길이×폭이 0.6mm×0.3mm가 되도록 하였다. 여기서, 제작 공차는 길이×폭(L×W)으로 ±0.1mm 내의 범위로 정하였다.
다음으로, 실시 예에서만, 세라믹 바디의 제5 면 및 제6 면 중 일부에 내부 전극 중 세라믹 바디의 제5 면 및 제6 면으로 노출된 부분 중 일부를 커버하도록 제1 및 제2 절연층을 형성하는 공정을 진행하였다.
다음으로, 세라믹 바디의 길이 방향의 양 단부에 제1 및 제2 내부 전극의 노출된 부분과 접촉되도록 제1 및 제2 외부 전극을 형성하는 공정을 진행하여 실시 예와 비교 예의 적층 세라믹 커패시터를 각각 완성하고, 기판 위에 수평하도록 실장한다.
이후, 실시 예와 비교 예의 주파수에 따른 임피던스 크기와 Q 특성 값을 측정하여 도 6 및 도 7에 그래프로 각각 나타내었다.
도 6 및 도 7을 참조하면, 비교 예와 실시 예의 커패시터는 주파수에 따라 서로 다른 임피던스와 저항 성분을 보이게 되며, 실시 예의 경우 비교 예에 비해 저항 성분이 낮고, 이에 고주파수에서 임피던스의 실수 부분의 비인 Q 특성 값이 높은 것을 확인할 수 있다.
또한, 비교 예의 경우 100MHz에서 601의 Q 특성 값을 얻을 수 있고, 1GHz에서 46의 Q 특성 값을 얻을 수 있었으나, 실시 예의 경우 100MHz에서 1115의 Q 특성 값을 얻을 수 있고, 1GHz에서 82의 Q 특성 값을 얻을 수 있다.
한편, 실시 예의 경우 내부 전극이 기판에 대해 수직이 되도록 실장한 경우 100MHz에서 Q 특성 값이 1100으로 낮아지고, 1GHz에서 Q 특성 값이 69로 낮아졌다.
적층 세라믹 커패시터의 실장 기판
도 5는 도 1의 적층 세라믹 커패시터가 기판에 실장된 모습을 도시한 단면도이다.
도 5를 참조하면, 본 실시 형태에 따른 적층 세라믹 커패시터의 실장 기판(200)은, 적층 세라믹 커패시터(100)의 제1 및 제2 외부 전극(131, 132)이 수평하도록 실장되는 기판(210)과, 기판(210)의 상면에 서로 이격되게 형성된 제1 및 제2 전극 패드(221, 222)를 포함한다.
이때, 적층 세라믹 커패시터(100)는 제1 및 제2 외부 전극(131, 132)이 제1 및 제2 전극 패드(221, 222) 위에 각각 접촉되게 위치한 상태에서 솔더(230)에 의해 기판(210)과 각각 전기적으로 연결될 수 있다.
본 실시 형태에서는 기판(210)에 실장하는 적층 세라믹 커패시터(100)의 내부 전극이 기판(210)과 수평하게 이루어짐으로써 고주파수 영역에서 보다 높은 Q 특성 값을 얻을 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술 분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100 ; 적층 세라믹 커패시터
110 ; 세라믹 바디
111 ; 유전체층
111a, 111b ; 마진부
112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극
121a, 122a ; 제1 및 제2 리드부
121b, 122b ; 제1 및 제2 바디부
131, 132 ; 제1 및 제2 외부 전극
131a, 132a ; 제1 및 제2 밴드부
131b, 132b ; 제1 및 제2 접속부
141, 142 ; 제1 및 제2 절연층
200 ; 실장 기판
210 ; 기판
221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더
110 ; 세라믹 바디
111 ; 유전체층
111a, 111b ; 마진부
112, 113 ; 커버층
121, 122 ; 제1 및 제2 내부 전극
121a, 122a ; 제1 및 제2 리드부
121b, 122b ; 제1 및 제2 바디부
131, 132 ; 제1 및 제2 외부 전극
131a, 132a ; 제1 및 제2 밴드부
131b, 132b ; 제1 및 제2 접속부
141, 142 ; 제1 및 제2 절연층
200 ; 실장 기판
210 ; 기판
221, 222 ; 제1 및 제2 전극 패드
230 ; 솔더
Claims (13)
- 복수의 유전체층이 적층되며, 상기 유전체층을 사이에 두고 번갈아 배치된 제1 및 제2 내부 전극을 포함하는 세라믹 바디; 및
상기 세라믹 바디의 길이 방향의 양 면에서 상기 세라믹 바디의 실장 면 및 폭 방향의 양 면의 일부까지 각각 연장되게 형성되는 제1 및 제2 외부 전극; 을 포함하며,
상기 제1 내부 전극은, 상기 유전체층의 가장자리로부터 이격되게 형성된 제1 바디부와, 상기 제1 바디부에서 상기 세라믹 바디의 길이 방향의 일 면과 폭 방향의 양 면의 일부를 통해 노출되도록 연장하여 형성되는 제1 리드부를 포함하며,
상기 제2 내부 전극은, 상기 유전체층의 가장자리로부터 이격되게 형성된 제2 바디부와, 상기 제2 바디부에서 상기 세라믹 바디의 길이 방향의 타 면과 폭 방향의 양 면의 일부를 통해 노출되도록 연장하여 형성되는 제2 리드부를 포함하며,
상기 세라믹 바디의 폭 방향의 양 면에는, 상기 제1 및 제2 리드부 중에서 상기 제1 및 제2 외부 전극과 각각 접촉되지 않은 부분이 절연 처리되도록 제1 및 제2 절연층이 형성되고,
상기 제1 내부 전극은 상기 제1 바디부와 상기 제1 리드부가 둘 다 사각형으로 이루어지고, 상기 제1 바디부와 상기 제1 리드부의 연결 부분이 사각 형상의 단차를 가지고,
상기 제2 내부 전극은 상기 제2 바디부와 상기 제2 리드부가 둘 다 사각형으로 이루어지고, 상기 제2 바디부와 상기 제2 리드부의 연결 부분이 사각 형상의 단차를 가지는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 유전체층이 C0G 특성을 사용하며, 세라믹 성분의 DF(손실)가 0.0001 내지 0.0004인 적층 세라믹 커패시터.
- 제2항에 있어서,
상기 유전체층이 유전체의 비유전율이 100이하인 EIA Class 1에 해당하는 상유전체로 구성되는 적층 세라믹 커패시터.
- 제2항에 있어서,
상기 유전체층이 지르콘산칼슘(CaZrO3)계 세라믹 분말, 지르콘산바륨(BaZrO3)계 세라믹 분말, 지르콘산스트론튬(SrZrO3)계 세라믹 분말로 이루어진 군에서 선택되는 어느 하나 또는 둘 이상의 혼합물로 이루어지는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은, 상기 세라믹 바디의 폭 방향의 양 면을 덮는 부분의 길이가 상기 제1 및 제2 리드부의 노출된 길이 보다 짧게 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극은, 상기 세라믹 바디의 폭 방향의 양 면을 덮는 부분이 상기 제1 및 제2 절연층의 양 단부 중 일부를 각각 커버하도록 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 절연층의 길이가 상기 세라믹 바디의 길이 보다 짧게 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 절연층이 상기 세라믹 바디의 길이 방향의 양 면으로부터 이격되게 배치되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 절연층이 에폭시 또는 세라믹 슬러리 중 하나로 이루어지는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 제1 및 제2 외부 전극이 상기 세라믹 바디의 길이 방향의 양 면에서 상기 세라믹 바디의 실장 면과 대향되는 면의 일부까지 각각 연장되게 형성되는 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 세라믹 바디의 길이에 대하여, 상기 제1 또는 제2 리드부의 세라믹 바디의 폭 방향의 일면으로 노출된 길이가 50% 이하인 적층 세라믹 커패시터.
- 제1항에 있어서,
상기 세라믹 바디는 최상부의 내부 전극의 상부 및 최하부의 내부 전극의 하부에 각각 배치된 커버층을 더 포함하는 적층 세라믹 커패시터.
- 상부에 제1 및 제2 전극 패드를 갖는 기판; 및
상기 제1 및 제2 전극 패드 위에 제1 및 제2 외부 전극이 각각 배치되는 제1항 내지 제12항 중 어느 한 항의 적층 세라믹 커패시터; 를 포함하는 적층 세라믹 커패시터의 실장 기판.
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