[go: up one dir, main page]

KR102179972B1 - 배선 및 박막 트랜지스터 기판의 제조 방법 및 유기 발광 표시 장치 - Google Patents

배선 및 박막 트랜지스터 기판의 제조 방법 및 유기 발광 표시 장치 Download PDF

Info

Publication number
KR102179972B1
KR102179972B1 KR1020130146784A KR20130146784A KR102179972B1 KR 102179972 B1 KR102179972 B1 KR 102179972B1 KR 1020130146784 A KR1020130146784 A KR 1020130146784A KR 20130146784 A KR20130146784 A KR 20130146784A KR 102179972 B1 KR102179972 B1 KR 102179972B1
Authority
KR
South Korea
Prior art keywords
layer
forming
substrate
manufacturing
upper layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020130146784A
Other languages
English (en)
Other versions
KR20140133395A (ko
Inventor
윤수연
손동진
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority to US14/019,008 priority Critical patent/US9040416B2/en
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to US14/222,275 priority patent/US9082731B2/en
Priority to TW103115938A priority patent/TWI643244B/zh
Priority to CN201410195634.7A priority patent/CN104143563B/zh
Publication of KR20140133395A publication Critical patent/KR20140133395A/ko
Application granted granted Critical
Publication of KR102179972B1 publication Critical patent/KR102179972B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/441—Interconnections, e.g. scanning lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/131—Interconnections, e.g. wiring lines or terminals

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Electroluminescent Light Sources (AREA)
  • Thin Film Transistor (AREA)

Abstract

본 발명의 한 실시예에 따른 배선의 제조 방법은 기판 위에 하부막을 형성하는 단계, 하부막 위에 중간막을 형성하는 단계, 중간막 위에 상부막을 형성하는 단계, 상부막 위에 감광막을 형성하고, 노광 및 현상하여 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 상기 상부막, 중간막 및 하부막을 식각하여 배선을 형성하는 단계를 포함하고, 상부막은 상기 중간막의 단부를 덮는다.

Description

배선 및 박막 트랜지스터 기판의 제조 방법 및 유기 발광 표시 장치{MANUFACTURING METHOD OF METAL LINE AND THIN TRANSISTOR ARRAY PANEL, AND ORGANIC LIGHT EMITTING DIODE DISPLAY}
본 발명은 배선 및 박막 트랜지스터 기판의 제조 방법, 그리고 유기 발광 표시 장치에 관한 것이다.
최근의 표시 장치 시장은 대면적이 용이하고 박형 및 경량화가 가능한 평판 표시 장치(flat panel display, FPD) 위주로 급속히 변화하고 있다. 여러 평판 표시 장치 중 유기 발광 표시 장치(organic light emitting diode display, OLED)는 별도의 광원이 필요 없는 자체 발광형이므로 박형 및 경량화에 더욱 유리하다.
이러한 표시 장치의 화소는 다수의 박막 트랜지스터를 포함하며, 박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.
이 중 데이터선 및 게이트선과 같은 금속 배선은 기판 위에 금속막을 형성한 후 감광막을 이용한 사진 식각 공정을 이용하여 금속막을 패터닝하여 형성한다.
감광막 패턴은 노광 및 현상 공정으로 형성한다. 이때, 금속에 따라서 현상 공정에 사용되는 현상액에 의해서 식각되어 불순물을 발생시킨다.
특히, 저저항 배선을 위한 알루미늄으로 이루어지는 금속막은 현상액과 반응하여 불순물을 발생하고, 발생된 불순물은 금속막 위에 잔존하여 검사 공정 등에서 노이즈로 인식되는 문제점이 있다.
따라서 본 발명은 감광막 현상시에 현상액에 의해서 불순물이 발생되는 것을 방지할 수 있는 배선 형성 방법 및 이를 이용한 배선 및 박막 트랜지스터 기판의 제조 방법, 그리고 유기 발광 표시 장치에 관한 것이다.
본 발명의 한 실시예에 따른 배선의 제조 방법은 기판 위에 하부막을 형성하는 단계, 하부막 위에 중간막을 형성하는 단계, 중간막 위에 상부막을 형성하는 단계, 상부막 위에 감광막을 형성하고, 노광 및 현상하여 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 상기 상부막, 중간막 및 하부막을 식각하여 배선을 형성하는 단계를 포함하고, 상부막은 상기 중간막의 단부를 덮는다.
상기 현상하여 감광막 패턴을 형성하는 단계에서, 중간막은 상기 현상하는 동안 현상액에 의해서 식각되는 물질로 이루어질 수 있다.
상기 중간막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
상기 하부막과 상기 상부막은 몰리브덴(Mo)으로 이루어질 수 있다.
상기 중간막은 알루미늄(Al)으로 이루어질 수 있다.
상기 상부막은 몰리브덴(Mo)으로 이루어지며, 상기 하부막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
상기 상부막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지며, 상기 하부막은 몰리브덴(Mo)으로 이루어질 수 있다.
상기 하부막, 중간막 및 상부막은 상기 기판의 가장자리와 대응하는 마스크를 포함하는 스퍼터링 장치에서 진행하고, 상기 중간막을 형성하는 단계에서 상기 마스크는 상기 기판과 제1 폭으로 중첩하며, 상기 상부막을 형성하는 단계에서 상기 마스크는 상기 기판과 제2 폭으로 중첩하고, 상기 제1 폭이 상기 제2 폭보다 작을 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조 방법은, 기판 위에 제1 하부막을 형성하는 단계, 상기 제1 하부막 위에 제1 중간막을 형성하는 단계, 상기 제1 중간막 위에 제1 상부막을 형성하는 단계, 상기 제1 상부막 위에 감광막을 형성하고, 노광 및 현상하여 제1 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 상기 제1 상부막, 제1 중간막 및 제1 하부막을 식각하여 제1 신호선을 형성하는 단계, 상기 제1 신호선과 연결되는 박막 트랜지스터를 형성하는 단계, 상기 박막 트랜지스터와 연결되는 제2 신호선을 형성하는 단계, 상기 제2 신호선과 연결되는 제1 전극을 형성하는 단계를 포함하되, 상기 제1 상부막은 상기 제1 중간막의 단부를 덮는다.
상기 제1 하부막, 제1 중간막 및 제1 상부막은 상기 기판의 가장자리와 대응하는 마스크를 포함하는 스퍼터링 장치에서 진행하고, 상기 제1 중간막을 형성하는 단계에서 상기 마스크는 상기 기판과 제1 폭으로 중첩하며, 상기 제1 상부막을 형성하는 단계에서 상기 마스크는 상기 기판과 제2 폭으로 중첩하고, 상기 제1 폭이 상기 제2 폭보다 작을 수 있다.
상기 제2 신호선을 형성하는 단계는 상기 기판 위에 제2 하부막을 형성하는 단계, 상기 제2 하부막 위에 제2 중간막을 형성하는 단계, 상기 제2 중간막 위에 제2 상부막을 형성하는 단계, 상기 제2 상부막 위에 감광막을 형성하고, 노광 및 현상하여 제2 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 마스크로 상기 제2 상부막, 제2 중간막 및 제2 하부막을 식각하는 단계를 포함하고, 상기 제2 상부막은 상기 제2 중간막의 단부를 덮을 수 있다.
상기 제2 하부막, 제2 중간막 및 제2 상부막은 상기 기판의 가장자리와 대응하는 마스크를 포함하는 스퍼터링 장치에서 진행하고, 상기 제2 중간막을 형성하는 단계에서 상기 마스크는 상기 기판과 제3 폭으로 중첩하며, 상기 제2 상부막을 형성하는 단계에서 상기 마스크는 상기 기판과 제4 폭으로 중첩하고, 상기 제3 폭이 상기 제4 폭보다 작을 수 있다.
상기 제1 중간막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
상기 제1 하부막과 상기 제1 상부막은 몰리브덴(Mo)으로 이루어질 수 있다.
상기 제2 중간막은 알루미늄(Al)으로 이루어질 수 있다.
상기 제2 상부막은 몰리브덴(Mo)으로 이루어지며, 상기 제2 하부막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
상기 제2 상부막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지며, 상기 제2 하부막은 몰리브덴(Mo)으로 이루어질 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 유기 발광 표시 장치는, 기판, 상기 기판 위에 형성되어 있는 게이트선, 상기 게이트선과 교차하는 데이터선 및 구동 전압선, 상기 게이트선과 연결되는 제1 게이트 전극 및 상기 데이터선과 연결된 제1 소스 전극을 가지는 제1 박막 트랜지스터, 상기 제1 박막 트랜지스터의 제1 드레인 전극과 연결된 제2 게이트 전극 및 상기 구동 전압선과 연결된 제2 소스 전극을 가지는 제2 박막 트랜지스터, 상기 제2 박막 트랜지스터의 제2 드레인 전극과 연결된 제1 전극, 상기 제1 전극 위에 형성되어 있는 유기 발광층 및 상기 유기 발광층 위에 형성되어 있는 제2 전극을 포함하되, 상기 게이트선 및 구동 전압선 중 적어도 하나는 하부막, 중간막 및 상부막으로 이루어질 수 있다.
상기 중간막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
상기 하부막과 상기 상부막은 몰리브덴(Mo)으로 이루어질 수 있다.
상기 데이터선은 하부막, 중간막 및 상부막이 적층되어 형성될 수 있다.
상기 중간막은 알루미늄(Al)으로 이루어질 수 있다.
상기 상부막은 몰리브덴(Mo)으로 이루어지며, 상기 하부막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
상기 상부막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지며, 상기 하부막은 몰리브덴(Mo)으로 이루어질 수 있다.
상기 제1 및 제2 게이트 전극은 상기 게이트선과 동일한 적층 구조로 형성될 수 있다.
상기 제1 소스 전극 및 제1 드레인 전극은 상기 데이터선과 동일한 적층 구조로 형성될 수 있다.
상기 제2 소스 전극 및 제2 드레인 전극은 상기 구동 전압선과 동일한 적층 구조로 형성될 수 있다.
본 발명의 한 실시예에서와 같이 삼중막으로 금속막을 형성하면 감광막 패턴을 형성하기 위한 현상액에 알루미늄 박막이 노출되지 않으므로 현상액에 의한 금속막 손상을 방지하여 불순물이 발생하는 것을 방지할 수 있다.
도 1 내지 도 4는 본 발명의 한 실시예에 따른 배선 형성 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 한 실시예에 따른 스퍼터링 장치의 개략적인 단면도이다.
도 6은 본 발명의 한 실시예에 따른 유기 발광 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.
도 7 내지 도 12는 도 5의 유기 발광 표시 장치를 제조하는 방법을 설명하기 위한 단면도이다.
도 13 및 도 14는 본 발명의 실시예에 따른 모기판과 마스크의 개략적인 평면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함" 한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서, "~상에"라 함은 대상 부분의 위 또는 아래에 위치함을 의미하는 것이며, 반드시 중력 방향을 기준으로 상 측에 위치하는 것을 의미하는 것은 아니다.
그러면 본 발명의 한 실시예에 따른 배선 형성 방법에 대해서 구체적으로 설명한다.
도 1 내지 도 4는 본 발명의 한 실시예에 따른 금속 배선 형성 방법을 설명하기 위한 도면이고, 도 5는 본 발명의 한 실시예에 따른 스퍼터링 장치의 개략적인 단면도이다.
먼저, 도 1에 도시한 바와 같이, 기판(100) 위에 제1 금속막(10)을 형성한다. 이때, 제1 금속막(10)은 도 5의 스퍼터링 장치를 이용하여 형성할 수 있다.
도 5를 참조하면, 본 발명의 한 실시예에 따른 스퍼터링 장치(1001)는 챔버(500), 챔버(500) 내에 설치되어 있는 타겟부(600)와 마스크(700)를 포함한다.
챔버(500)는 스퍼터링 공정시 진공을 유지하며, 챔버(500) 외부의 전원부으로부터 고주파 전원이 인가된다.
타겟부(600)는 타겟(62), 상부 받침대(64), 음극판(65) 및 자석(68)을 포함한다.
하부 받침대(64)는 스퍼터링에 의해 기판(100) 상에 형성되는 증착 물질의 공급원인 타겟(62)이 고정된다.
타겟(62)은 기판 위에 형성하고자 하는 금속 물질로, 전자의 가속에 의해서 발생되는 챔버 내의 양이온과 충돌하여 타겟(62) 표면의 물질이 이탈되어 기판(100) 상에 제1 금속막(10)을 형성한다.
음극판(65)은 고주파 전원과 연결되어 타겟(62)에 고주파 전압을 인가하여, 기판(100)과 타겟(62) 사이에서 플라스마를 발생시킨다.
자석(68)은 플라스마에서 발생하는 전자가 스퍼터링 장치의 다른 부분으로 이탈하는 것을 방지하기 위한 자기장을 인가한다.
마스크(700)는 기판(100) 가장자리에 박막이 형성되는 것을 방지하기 위한 것으로, 기판(100) 가장자리와 대응하여 기판(100)을 가리는 새도우 마스크이다.
상부 받침대(80)는 기판(100)이 안착되는 것으로, 챔버(500) 내에 기판(100)을 삽입하고 반출하는 캐리어일 수 있다.
상부 받침대(80) 아래에는 접지된 양극판(82)이 형성되어 있다.
다시, 도 1을 참조하면 기판(100)과 마스크(700)는 제1 폭(D1)만큼 중첩하고 있다.
다음, 도 2에 도시한 바와 같이, 제1 금속막(10) 위에 제2 금속막(20)을 형성한다. 제2 금속막(20) 의 경계선은 제1 금속막(10)의 경계선 내에 위치하도록 형성한다.
제2 금속막(20) 또한 도 5의 스퍼터링 장치를 이용하여 형성할 수 있다. 이때, 제1 금속막(10)과 제2 금속막(20)은 형성하고자 하는 물질에 따라서 다른 타겟이 장착된 스퍼터링 장치에서 각각 진행할 수 있다.
마스크(700)는 기판(100) 및 제1 금속막(10)과 제2 폭(D2)을 가지도록 중첩한다. 따라서, 제2 금속막(20)의 경계선은 제1 금속막(10)의 경계선 내에 위치한다. 이때, 제2 폭(D2)은 3mm 내지 6mm일 수 있다.
다음, 도 3에 도시한 바와 같이, 제2 금속막(20) 위에 제3 금속막(30)을 형성한다. 제3 금속막(30)은 제2 금속막(20)의 단부(또는 경계선)를 덮도록 형성하여 제3 금속막(30)의 가장자리는 제1 금속막(10)의 가장자리와 접촉한다.
제3 금속막(30) 또한 도 5의 스퍼터링 장치를 이용하여 형성할 수 있다.
이때, 제2 금속막(20)과 제3 금속막(30)은 형성하고자 하는 물질에 따라서 다른 타겟이 장착된 스퍼터링 장치에서 각각 진행할 수 있다.
마스크(700)는 기판(100)과 제3 폭(D3)을 가지도록 중첩하며, 제2 금속막(20)의 경계선은 제3 금속막(30)으로 덮어진다. 제3 폭(D3)은 제1 폭(D1)과 동일할 수 있으며, 동일한 물질로 형성할 경우 동일한 챔버에서 진행할 수 있다.
이때, 제1 및 제3 금속막(10, 30)은 몰리브덴(Mo)으로 이루어질 수 있다. 그리고, 제2 금속막(20)은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
본 발명의 다른 실시예로서, 제1 금속막(10)은 몰리브덴(Mo)으로 이루어지며, 제2 금속막(20)은 알루미늄(Al)으로 이루어질 수 있다. 그리고, 제3 금속막(30)은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
본 발명의 또 다른 실시예로서, 제1 금속막(10)은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지며, 제2 금속막(20)은 알루미늄(Al)으로 이루어질 수 있다. 그리고, 제3 금속막(30)은 몰리브덴(Mo)으로 이루어질 수 있다.
상기 실시예들에서, 제1 또는 제 3 금속막(10, 30)은 몰리브덴(Mo)을 포함하는 것으로 기재되나, 이에 한정되지 않고, 티타늄(Ti) 또는 텅스텐(W)이 포함될 수 있다.
다음, 도 4에 도시한 바와 같이, 제3 금속막(30) 위에 감광막을 형성한 후 노광 및 현상하여 감광막 패턴(PR)을 형성한다.
감광막 현상 공정시에 제2 금속막(20)은 현상액에 손상되어 언더컷을 형성하거나, 떨어져 나온 제2 금속막이 제3 금속막 표면에 불순물로 부착될 수 있다.
그러나 본 발명의 한 실시예에서와 같이 제3 금속막(30)이 제2 금속막(20)의 단부를 완전히 덮어 제2 금속막(20)의 가장자리 단부가 현상액에 노출되지 않도록 함으로써, 제2 금속막(20)으로 인한 불순물이 발생되는 것을 방지할 수 있다.
이후, 감광막 패턴을 마스크로 제3 금속막(30), 제2 금속막(20) 및 제1 금속막(10)을 식각하여 3중막으로 이루어지는 배선(400)을 형성한다.
이하에서는 도 1 내지 4의 배선을 형성하는 방법으로 유기 발광 표시 장치 및 그 제조 방법에 대해서 도면을 참조하여 구체적으로 설명한다.
도 6은 본 발명의 한 실시예에 따른 유기 발광 표시 장치가 갖는 화소 회로를 나타낸 회로도이다.
본 실시예에 따른 유기 발광 표시 장치는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있는 화소(pixel)(PX)를 포함한다.
신호선은 게이트 신호(또는 주사 신호)를 전달하는 주사 신호선(scanning signal line)(121), 데이터 신호를 전달하는 데이터선(data line)(171), 구동 전압을 전달하는 구동 전압선(driving voltage line)(172) 등을 포함한다.
게이트선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고, 데이터선(171)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 구동 전압선(172)은 대략 열 방향으로 뻗어 있는 것으로 도시되어 있으나, 행 방향 또는 열 방향으로 뻗거나 그물 모양으로 형성될 수 있다.
한 화소(PX)는 스위칭 트랜지스터(switching transistor)(Qs), 구동 트랜지스터(driving transitor)(Qd), 유지 축전기(storage capacitor)(Cst) 및 유기 발광 소자(organic light emitting element)(70)를 포함한다.
스위칭 트랜지스터(Qs)는 제어 단자(control terminal), 입력 단자(input terminal) 및 출력 단자(output terminal)를 가지는데, 제어 단자는 게이트선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 게이트선(121)으로부터 받은 주사 신호에 응답하여 데이터선(171)으로부터 받은 데이터 신호를 구동 트랜지스터(Qd)에 전달한다.
구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 소자(70)에 연결되어 있다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(ILD)를 흘린다.
축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 축전기(Cst)는 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qd)가 턴 오프(turn-off)된 뒤에도 이를 유지한다.
유기 발광 소자(70)는 예를 들면 유기 발광 다이오드(organic light emitting diode, OLED)로서, 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode)와 공통 전압(Vss)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 소자(70)는 구동 트랜지스터(Qd)의 출력 전류(ILD)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다. 유기 발광 소자(70)는 적색, 녹색, 청색의 삼원색 등 기본색(primary color) 중 어느 하나 또는 하나 이상의 빛을 고유하게 내는 유기 물질을 포함할 수 있으며, 유기 발광 표시 장치는 이들 색의 공간적인 합으로 원하는 영상을 표시한다.
그럼 이러한 화소를 가지는 본 발명의 한 실시예에 따른 유기 발광 표시 장치의 제조 방법을 구체적으로 설명한다.
도 7 내지 도 12는 도 5의 유기 발광 표시 장치를 제조하는 방법을 설명하기 위한 단면도이고, 도 13 및 도 14는 본 발명의 실시예에 따른 모기판과 마스크의 개략적인 평면도이다.
스위칭 박막 트랜지스터 및 구동 박막 트랜지스터는 동일한 적층 구조로 형성될 수 있으므로, 도 7 내지 도 12에서는 도 6의 구동 박막 트랜지스터(Qd) 및 유기 발광 소자(70)을 중심으로 제조 방법을 구체적으로 설명한다. 이하에서는 구동 박막 트랜지스터(Qd)를 박막 트랜지스터라 한다.
먼저, 도 7에 도시한 바와 같이, 기판(100) 위에 버퍼층(120)을 형성한다.
기판(100)은 유리, 석영, 세라믹 또는 플라스틱 등으로 이루어진 투명한 절연성 기판 일 수 있으며, 기판(100)은 스테인리스 강 등으로 이루어진 금속성 기판일 수 있다.
본 발명의 실시예에서는 하나의 박막 트랜지스터만을 예로 들어 설명하였으나, 기판(100)은 도 13에 도시한 바와 같이, 복수의 유기 발광 표시 패널(LP)이 동시에 형성되는 모기판일 수 있다.
버퍼층(120)은 질화 규소(SiNx)의 단일막 또는 질화 규소(SiNx)와 산화 규소(SiO2)가 적층된 이중막 구조로 형성할 수 있다. 버퍼층(120)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
그리고 버퍼층(120) 위에 비정질 규소막을 형성하고 결정화한 후 패터닝하여 반도체 패턴(130)을 형성한다.
다음, 도 8에 도시한 바와 같이, 반도체 패턴(130) 위에 산화 규소 또는 질화 규소로 게이트 절연막(140)을 형성하고, 게이트 절연막(140) 위에 제1 금속막(10), 제2 금속막(20) 및 제3 금속막(30)을 적층한 후 제3 금속막(30) 위에 감광막 패턴(PR)을 형성한다. 이때, 제1 및 제3 금속막(10, 30)은 몰리브덴(Mo)으로 이루어질 수 있다. 그리고, 제2 금속막(20)은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
그러나, 제1 및 제 3 금속막(10, 30)은 이에 한정되지 않고, 티타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다.
제1 내지 제3 금속막(10, 20, 30)은 도 1 내지 4의 방법으로 형성할 수 있으며, 도 5의 스퍼터링 장치의 마스크(700)와 기판(100)의 중첩 면적을 변화시켜 제3 금속막(30)이 제2 금속막(20)의 단부를 완전히 덮도록 형성한다.
제1 금속막(10) 및 제3 금속막(30)은 도 13에서와 같이 기판(100)과 제1 폭(D1)을 가지도록 마스크(700)와 기판(100)을 중첩하고, 제2 금속막(20)은 도 14에서와 같이 기판(100)과 제2 폭(D2)을 가지도록 마스크(700)와 기판(100)을 중첩한다. 이때, 제2 폭(D2)이 제1 폭(D1)보다 크다. 따라서 제3 금속막(30)이 제2 금속막(20)의 단부를 완전히 덮도록 형성된다.
본 발명의 한 실시예에서와 같이 제3 금속막(30)이 제2 금속막(20)을 덮도록 형성하면, 감광막 현상액에 의해서 제2 금속막(20)이 손상되지 않도록 보호할 수 있다.
이상의 실시예에서는 Mo/AlNiLa/Mo 순으로 적층한 것을 예로 들어 설명하였으나, 이에 한정되는 것은 아니며 현상액에 식각되는 금속을 포함하는 배선을 형성할 때 모두 적용할 수 있다. 즉, 현상액에 식각되는 금속막의 단부를 현상액에 식각되지 않는 금속막으로 덮어 현상액에 노출되지 않도록 한다.
다음, 도 9에 도시한 바와 같이, 감광막 패턴(PR)을 마스크로 제3 금속막(30), 제2 금속막(20) 및 제1 금속막(10)을 식각하여 상부막, 중간막 및 하부막의 3중막(155c, 155b, 155a)으로 이루어지는 게이트 전극(155)을 형성한다.
이때, 게이트선 및 스위칭 박막 트랜지스터의 게이트 전극도 함께 형성될 수 있다. 따라서, 스위칭 박막 트랜지스터의 게이트 전극 및 게이트선은 상기 게이트 전극(155)와 동일한 적층 구조로 형성될 수 있다.
이후, 게이트 전극(155)을 마스크로 반도체 패턴(130)에 도전형 불순물 이온을 고농도로 도핑하여 소스 영역(1356) 및 드레인 영역(1357)을 가지는 반도체(135)를 형성한다. 소스 영역(1356)과 드레인 영역(1357) 사이는 채널 영역(1355)이 된다.
다음, 도 10에 도시한 바와 같이, 게이트 전극(155)위에 제1 층간 절연막(160)을 형성한다.
이후 제1 층간 절연막(160), 게이트 절연막(140)을 식각하여 반도체(135)를 노출하는 접촉 구멍(66, 67)을 형성한다.
그리고 제1 층간 절연막(160) 위에 제4금속막, 제5 금속막 및 제6금속막을 형성한 후 제6 금속막 위에 감광막 패턴을 형성한다. 제4 금속막은 몰리브덴(Mo)으로 이루어지며, 제5 금속막은 알루미늄(Al)으로 이루어질 수 있다. 그리고, 제6 금속막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
본 발명의 다른 실시예로서, 제4 금속막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지며, 제5 금속막은 알루미늄(Al)으로 이루어질 수 있다. 그리고, 제6 금속막은 몰리브덴(Mo)으로 이루어질 수 있다.
상기 실시예들에서, 제4 또는 제 6 금속막은 몰리브덴(Mo)을 포함하는 것으로 기재되나, 이에 한정되지 않고, 티타늄(Ti) 또는 텅스텐(W)을 포함할 수 있다.
이후, 감광막 패턴을 마스크로 제6금속막, 제5 금속막 및 제4 금속막을 식각하여 접촉 구멍(66, 67)을 통해서 소스 영역(1356) 및 드레인 영역(1357)과 각각 연결되며 각각 상부막, 중간막 및 하부막의 삼중막(176c, 176b, 176a, 177c, 177b, 177a)로 이루어지는 소스 전극(176) 및 드레인 전극(177)을 형성한다.
이때, 데이터선, 스위칭 박막 트랜지스터의 소스 및 드레인 전극, 구동 전압선도 함께 형성될 수 있다. 따라서, 데이터선, 스위칭 박막 트랜지스터의 소스 및 드레인 전극, 구동 전압선은 상기 소스 및 드레인(176, 177)과 동일한 적층 구조로 형성될 수 있다.
본 발명의 실시예에서와 같이 제6 금속막이 제5 금속막을 덮도록 형성하면, 현상액에 의해서 알루미늄으로 이루어지는 제5 금속막이 손상되지 않도록 보호할 수 있다.
다음, 도 11에 도시한 바와 같이, 소스 전극(176) 및 드레인 전극(177) 위에 제2 층간 절연막(180)을 형성한다.
이후, 제2 층간 절연막(180)을 식각하여 드레인 전극(177)을 노출하는 접촉 구멍(85)을 형성한다.
다음, 도 12에 도시한 바와 같이, 층간 절연막(180) 위에 금속막을 형성한 후 패터닝하여 제1 전극(710)을 형성한다.
그리고 제1 전극(710) 위에 개구부(95)를 가지는 화소 정의막(190)을 형성하고, 화소 정의막(190)의 개구부(95) 내에 유기 발광층(720)을 형성하고 유기 발광층(720) 위에 제2 전극(730)을 형성한다.
하기에서는, 도 12를 참조하여 전술한 배선 및 박막 트랜지스터의 제조 방법에 의해 제조되는 유기 발광 표시 장치에 대해 설명하기로 한다.
본 발명의 일 실시예에 따른 유기 발광 표시 장치는, 도 7 내지 도 12를 참조하여 설명된 유기 발광 표시 장치에 해당된다. 따라서, 전술한 구성과 동일한 구성에 대해서는 구체적인 설명을 생략하기로 한다.
도 12를 참조하면, 기판(100) 위에 형성된 게이트선, 보다 자세히 게이트 선에 연결된 게이트 전극(155)은 삼중막(155c, 155b, 155a)으로 이루어질 수 있다.
이때, 게이트 전극(155)을 구성하는 하부막(155a)은 전술한 배선 및 박막 트랜지스터의 제조방법에서 설명된 제1 금속막에 대응될 수 있다. 그리고, 중간막(155b) 및 상부막(155c)은 각각 제2 금속막 및 제3 금속막에 대응될 수 있다.
한편, 하부막(155a), 상부막(155c)은 몰리브덴(Mo)으로 이루어질 수 있다. 그리고, 중간막(155b)은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
박막 트랜지스터와 연결된 데이터선, 보다 자세히 소스 및 드레인 전극(176, 177) 또한 삼중막으로 이루어질 수 있다.
소스 전극(176)은 하부막(176a), 중간막(176b) 및 상부막(176c)으로 이루어질 수 있다. 또한, 드레인 전극(177)은 하부막(177a), 중간막(177b) 및 상부막(177c)으로 이루어질 수 있다.
이때, 소스 및 드레인 전극(176, 177)을 구성하는 하부막(176a, 177a)은 몰리브덴(Mo)으로 이루어지며, 중간막(176b, 177b)은 알루미늄(Al)으로 이루어질 수 있다. 그리고, 상부막(176c, 177c)은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어질 수 있다.
본 발명의 다른 실시예로서, 하부막(176a, 177a)은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지며, 중간막(176b, 177b)은 알루미늄(Al)으로 이루어질 수 있다. 그리고, 상부막(176c, 177c)은 몰리브덴(Mo)으로 이루어질 수 있다.
상기에서는 본 발명의 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
10: 제1 금속막 20: 제2 금속막
30: 제3 금속막 62: 타겟
64: 하부 받침대 65: 음극판
66, 67, 85: 접촉 구멍 68: 자석
80: 상부 받침대 82: 양극판
70: 유기 발광 소자 100: 기판
120: 버퍼층 121: 게이트선
130: 반도체 패턴
135: 반도체 140: 게이트 절연막
155: 게이트 전극 160: 제1 층간 절연막
171: 데이터선 172: 구동 전압선
176: 소스 전극 177: 드레인 전극
180: 제2 층간 절연막 190: 화소 정의막
400: 배선 500: 챔버
600: 타겟부 700: 마스크
710: 제1 전극 720: 유기 발광층
730: 제2 전극 1001: 스퍼터링 장치
1355: 채널 영역 1356: 소스 영역
1357: 드레인 영역

Claims (27)

  1. 기판 위에 하부막을 형성하는 단계;
    상기 하부막 위에 중간막을 형성하는 단계;
    상기 중간막 위에 상부막을 형성하는 단계;
    상기 상부막 위에 감광막을 형성하고, 노광 및 현상하여 감광막 패턴을 형성하는 단계 및
    상기 감광막 패턴을 마스크로 상기 상부막, 중간막 및 하부막을 식각하여 배선을 형성하는 단계를 포함하고,
    상기 상부막은 상기 중간막의 단부의 상면과 측면을 덮고,
    상기 하부막, 중간막 및 상부막은 상기 기판의 가장자리와 대응하는 마스크를 포함하는 스퍼터링 장치에서 진행하고,
    상기 중간막을 형성하는 단계에서 상기 마스크는 상기 기판과 제1 폭으로 중첩하며,
    상기 상부막을 형성하는 단계에서 상기 마스크는 상기 기판과 제2 폭으로 중첩하고,
    상기 제1 폭이 상기 제2 폭보다 작은 배선의 제조 방법.
  2. 제1항에서,
    상기 현상하여 감광막 패턴을 형성하는 단계에서,
    상기 중간막은 상기 현상하는 동안 현상액에 의해서 식각되는 물질로 이루어지는 배선의 제조 방법.
  3. 제2항에서,
    상기 중간막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지는 배선의 제조 방법.
  4. 제3항에서,
    상기 하부막과 상기 상부막은 몰리브덴(Mo)으로 이루어지는 배선의 제조 방법.
  5. 제2항에서,
    상기 중간막은 알루미늄(Al)으로 이루어지는 배선의 제조 방법.
  6. 제5항에서,
    상기 상부막은 몰리브덴(Mo)으로 이루어지며,
    상기 하부막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지는 배선의 제조 방법.
  7. 제5항에서
    상기 상부막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지며,
    상기 하부막은 몰리브덴(Mo)으로 이루어지는 배선의 제조 방법.
  8. 삭제
  9. 기판 위에 제1 하부막을 형성하는 단계;
    상기 제1 하부막 위에 제1 중간막을 형성하는 단계;
    상기 제1 중간막 위에 제1 상부막을 형성하는 단계;
    상기 제1 상부막 위에 감광막을 형성하고, 노광 및 현상하여 제1 감광막 패턴을 형성하는 단계;
    상기 감광막 패턴을 마스크로 상기 제1 상부막, 제1 중간막 및 제1 하부막을 식각하여 제1 신호선을 형성하는 단계;
    상기 제1 신호선과 연결되는 박막 트랜지스터를 형성하는 단계;
    상기 박막 트랜지스터와 연결되는 제2 신호선을 형성하는 단계 및
    상기 제2 신호선과 연결되는 제1 전극을 형성하는 단계를 포함하되,
    상기 제1 상부막은 상기 제1 중간막의 단부의 상면과 측면을 덮고,
    상기 제1 하부막, 제1 중간막 및 제1 상부막은 상기 기판의 가장자리와 대응하는 마스크를 포함하는 스퍼터링 장치에서 진행하고,
    상기 제1 중간막을 형성하는 단계에서 상기 마스크는 상기 기판과 제1 폭으로 중첩하며,
    상기 제1 상부막을 형성하는 단계에서 상기 마스크는 상기 기판과 제2 폭으로 중첩하고,
    상기 제1 폭이 상기 제2 폭보다 작은 박막 트랜지스터 기판의 제조 방법.
  10. 삭제
  11. 제9항에서,
    상기 제2 신호선을 형성하는 단계는
    상기 기판 위에 제2 하부막을 형성하는 단계,
    상기 제2 하부막 위에 제2 중간막을 형성하는 단계,
    상기 제2 중간막 위에 제2 상부막을 형성하는 단계,
    상기 제2 상부막 위에 감광막을 형성하고, 노광 및 현상하여 제2 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 제2 상부막, 제2 중간막 및 제2 하부막을 식각하는 단계를 포함하고,
    상기 제2 상부막은 상기 제2 중간막의 단부를 덮는 박막 트랜지스터 기판의 제조 방법.
  12. 제11항에서,
    상기 제2 하부막, 제2 중간막 및 제2 상부막은 상기 기판의 가장자리와 대응하는 마스크를 포함하는 스퍼터링 장치에서 진행하고,
    상기 제2 중간막을 형성하는 단계에서 상기 마스크는 상기 기판과 제3 폭으로 중첩하며,
    상기 제2 상부막을 형성하는 단계에서 상기 마스크는 상기 기판과 제4 폭으로 중첩하고,
    상기 제3 폭이 상기 제4 폭보다 작은 박막 트랜지스터 기판의 제조 방법.
  13. 제9항에서,
    상기 제1 중간막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지는 박막 트랜지스터 기판의 제조 방법.
  14. 제13항에서,
    상기 제1 하부막과 상기 제1 상부막은 몰리브덴(Mo)으로 이루어지는 박막 트랜지스터 기판의 제조 방법.
  15. 제11항에서,
    상기 제2 중간막은 알루미늄(Al)으로 이루어지는 박막 트랜지스터 기판의 제조 방법.
  16. 제15항에서,
    상기 제2 상부막은 몰리브덴(Mo)으로 이루어지며,
    상기 제2 하부막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지는 박막 트랜지스터 기판의 제조 방법.
  17. 제15항에서,
    상기 제2 상부막은 알루미늄(Al), 니켈(Ni) 및 란탄(La)으로 이루어지며,
    상기 제2 하부막은 몰리브덴(Mo)으로 이루어지는 박막 트랜지스터 기판의 제조 방법.
  18. 삭제
  19. 삭제
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
KR1020130146784A 2013-05-10 2013-11-29 배선 및 박막 트랜지스터 기판의 제조 방법 및 유기 발광 표시 장치 Active KR102179972B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US14/019,008 US9040416B2 (en) 2013-05-10 2013-09-05 Manufacturing method of metal wire and thin transistor array panel
US14/222,275 US9082731B2 (en) 2013-05-10 2014-03-21 Manufacturing method of metal wire and thin transistor array panel, and organic light emitting diode display
TW103115938A TWI643244B (zh) 2013-05-10 2014-05-05 金屬導線及薄膜電晶體陣列面板之製造方法
CN201410195634.7A CN104143563B (zh) 2013-05-10 2014-05-09 配线和薄膜晶体管阵列面板的制造方法及有机发光显示器

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020130053237 2013-05-10
KR20130053237 2013-05-10

Publications (2)

Publication Number Publication Date
KR20140133395A KR20140133395A (ko) 2014-11-19
KR102179972B1 true KR102179972B1 (ko) 2020-11-18

Family

ID=52454073

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130146784A Active KR102179972B1 (ko) 2013-05-10 2013-11-29 배선 및 박막 트랜지스터 기판의 제조 방법 및 유기 발광 표시 장치

Country Status (1)

Country Link
KR (1) KR102179972B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070012926A1 (en) * 2005-06-30 2007-01-18 Samsung Electronics Co., Ltd. Display device with reduced number of wires and manufacturing method thereof
JP2010232652A (ja) * 2009-03-05 2010-10-14 Semiconductor Energy Lab Co Ltd 半導体装置
JP2012156521A (ja) * 2005-09-29 2012-08-16 Semiconductor Energy Lab Co Ltd 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101226667B1 (ko) * 2006-01-12 2013-01-25 삼성디스플레이 주식회사 금속 배선의 제조 방법 및 표시 기판의 제조 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070012926A1 (en) * 2005-06-30 2007-01-18 Samsung Electronics Co., Ltd. Display device with reduced number of wires and manufacturing method thereof
JP2012156521A (ja) * 2005-09-29 2012-08-16 Semiconductor Energy Lab Co Ltd 半導体装置
JP2010232652A (ja) * 2009-03-05 2010-10-14 Semiconductor Energy Lab Co Ltd 半導体装置

Also Published As

Publication number Publication date
KR20140133395A (ko) 2014-11-19

Similar Documents

Publication Publication Date Title
CN101859793B (zh) 有机发光二极管显示器及其制造方法
US9062852B2 (en) Organic light emitting display panel and method of manufacturing the same
JP4074099B2 (ja) 平面表示装置およびその製造方法
KR102124025B1 (ko) 유기발광다이오드 표시장치 및 그 제조방법
US9236419B2 (en) Organic light emitting display device having electrodes of subpixels with different thicknesses and method of manufacturing the same
US9391292B2 (en) Display device, method of manufacturing the same, and method of repairing the same
US10403696B2 (en) Organic light emitting display device and method of fabricating the same
CN110265412A (zh) 阵列基板、显示面板和阵列基板的制造方法
KR102709997B1 (ko) 유기 발광 표시 장치
KR20100125502A (ko) 유기전계발광 표시장치와 그 제조방법
KR20170126632A (ko) 표시장치용 어레이기판 및 그 제조방법
KR20060028251A (ko) 유기전계발광 소자 및 그의 제조 방법
KR20110015757A (ko) 유기전계발광 표시장치 및 그 제조방법
CN111415963A (zh) 显示面板及其制备方法
KR101330376B1 (ko) 산화물 박막 트랜지스터 제조방법 및 이를 이용한 유기발광표시장치 제조방법
KR101148720B1 (ko) 유기전계발광소자 및 그 제조방법
KR102179972B1 (ko) 배선 및 박막 트랜지스터 기판의 제조 방법 및 유기 발광 표시 장치
TWI643244B (zh) 金屬導線及薄膜電晶體陣列面板之製造方法
US20240237431A9 (en) Oled display panel and manufacturing method thereof
KR100807552B1 (ko) 유기전계 발광표시장치 및 그 제조방법
KR20160068022A (ko) 박막 트랜지스터 어레이 기판의 제조 방법
KR20060036191A (ko) 디스플레이 장치의 제조방법과 이에 의한 디스플레이 장치

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20131129

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20181129

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20131129

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20191219

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20200521

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20200929

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20201111

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20201111

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20231023

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20241022

Start annual number: 5

End annual number: 5