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KR102163725B1 - 반도체 소자 및 그 제조방법 - Google Patents

반도체 소자 및 그 제조방법 Download PDF

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KR102163725B1
KR102163725B1 KR1020130149497A KR20130149497A KR102163725B1 KR 102163725 B1 KR102163725 B1 KR 102163725B1 KR 1020130149497 A KR1020130149497 A KR 1020130149497A KR 20130149497 A KR20130149497 A KR 20130149497A KR 102163725 B1 KR102163725 B1 KR 102163725B1
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transistor
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Abstract

반도체 소자 및 그 제조방법이 개시된다. 개시된 반도체 소자는 모노리식 칩 형태로 구현된 하프 브릿지 전계 효과 트랜지스터(half bridged field effect transistor)로서, 2차원 전자가스층이 형성된 반도체 기판; 상기 반도체 기판 상에 형성된 드레인 전극, 제1 게이트전극, 출력 전극, 제2 게이트전극, 소스 전극을 포함한다. 개시된 반도체 소자 제조방법은 하나의 기판 상에 하프 브릿지(half bridge) 기능을 구현하는 적층 구조물을 반도체 공정에 따라 모노리식(monolithic)하게 형성하는 방법을 사용한다.

Description

반도체 소자 및 그 제조방법{Semiconductor device and method of manufacturing the same}
본 개시는 반도체 소자 및 그 제조방법에 관한 것이다.
다양한 전력 변환 시스템에는 온/오프(ON/OFF) 스위칭을 통해 전류의 흐름을 제어하는 소자, 즉, 파워소자(power device)가 요구된다. 전력 변환 시스템에서 파워소자의 효율이 전체 시스템의 효율을 좌우할 수 있다.
현재 상용화되고 있는 파워소자로 실리콘(Si)을 기반으로 하는 파워 MOSFET(metal-oxide-semiconductor field-effect transistor)이나 IGBT(insulated gate bipolar transistor)가 있으나, 실리콘의 물성 한계와 제조공정의 한계 등으로 인해, 실리콘을 기반으로 하는 파워소자의 효율을 증가시키는 것이 어려워지고 있다.
최근, Ⅲ-Ⅴ족 계열의 화합물 반도체를 파워소자에 적용하여 변환 효율을 높이려는 시도가 진행되고 있다. 이와 관련하여, 화합물 반도체의 이종접합(heterojunction) 구조를 이용하는 고전자이동도 트랜지스터(high electron mobility transistor)(이하, HEMT)가 주목받고 있다. HEMT는 전기적 분극(polarization) 특성이 서로 다른 반도체들을 포함하며, 이 중, 상대적으로 큰 분극률을 갖는 반도체층은 그와 접합된 다른 반도체층에 2차원 전자가스층(2-dimensional electron gas layer)를 유발할 수 있고, 2차원 전자가스층은 매우 높은 전자이동도(electron mobility)를 가질 수 있기 때문이다.
효율이 높은 파워 소자를 구현할 수 있는 반도체 소자 및 그 제조방법을 제공한다.
일 유형에 따르는 반도체 소자는 기판; 상기 기판 상에 형성된 제1반도체층; 상기 제1반도체층 상에 형성되어, 상기 제1반도체층에 2차원 전자가스층(2-dimensional electron gas layer)를 유발하는 제2반도체층; 상기 제2반도체층 상에 형성되어 상기 2차원 전자가스층과 함께 제1 트랜지스터를 구성하는 드레인 전극, 소스 전극 및 제1 게이트전극; 상기 제2반도체층 상에 형성되어 상기 2차원 전자가스층과 함께 제2 트랜지스터를 구성하는 드레인 전극, 소스 전극 및 제2 게이트전극; 상기 제1 트랜지스터의 소스 전극과 상기 제2 트랜지스터의 드레인 전극이 융합되어 형성된 출력 전극;을 포함한다.
상기 제1 트랜지스터, 출력 전극, 제2 트랜지스터는 하프 브릿지 전계 효과 트랜지스터(half-bridged field effect transistor, HBFET) 셀을 구성할 수 있다.
상기 제1 트랜지스터의 소스 전극 및 드레인 전극간 거리는, 상기 제2 트랜지스터의 소스 전극 및 드레인 전극간 거리와 다르게 형성될 수 있다.
상기 HBFET 셀은 복수개 구비되며, 상기 복수의 HBFET 셀은 하나의 통합된 하프 브릿지 전계효과 트랜지스터(integrated HBFET)를 구현하도록 배치될 수 있다.
상기 제1 트랜지스터의 드레인 전극, 상기 제1 게이트전극, 상기 출력 전극, 상기 제2 게이트전극, 상기 제2 트랜지스터의 소스 전극은 펜토드(pentode) 유닛을 구성하며, 상기 펜토드 유닛이 복수개 구비될 수 있다.
상기 복수의 펜토드 유닛은 말단 전극에서 미러 대칭적으로 반복되는 형태로 배치될 수 있다.
상기 복수의 펜토드 유닛에 포함된 복수의 제1 트랜지스터의 드레인 전극을 연결하는 제1 전극패드; 상기 복수의 펜토드 유닛에 포함된 복수의 출력전극을 연결하는 출력 전극패드; 상기 복수의 펜토드 유닛에 포함된 복수의 제2 트랜지스터의 소스 전극을 연결하는 제2 전극패드;가 더 구비될 수 있다.
상기 복수의 펜토드 유닛을 전체적으로 덮는 절연층이 형성되고, 상기 복수의 제1 트랜지스터의 드레인 전극, 복수의 출력 전극, 복수의 제2 트랜지스터의 소스 전극은 각각 상기 절연층을 관통하는 콘택홀을 통해 상기 제1 전극패드, 출력 전극패드, 제2 전극패드에 연결될 수 있다.
상기 제1 전극패드, 출력 전극패드, 제2 전극패드 중 출력 전극패드의 면적이 가장 크게 형성될 수 있다.
상기 제2 전극패드의 면적이 상기 제1 전극패드의 면적보다 크게 형성될 수 있다.
상기 제1 전극패드, 출력 전극패드, 제2 전극패드는 소정의 보드상에 플립칩 될 수 있도록 동일 면 상에 형성될 수 있다.
상기 제1 전극패드, 출력 전극패드, 제2 전극패드 상에 각각 솔더 범프가 더 형성될 수 있다.
상기 제1 전극패드, 출력 전극패드, 제2 전극패드 각각의 사이에는 절연성 격벽이 더 형성될 수 있다.
또한, 일 유형에 따른 반도체 소자는 2차원 전자가스층(2-dimensional electron gas layer)이 형성된 반도체 기판; 상기 반도체 기판 상에 형성된 것으로, 이격된 복수의 제1 게이트라인을 구비하는 형상의 제1 게이트전극과, 상기 제1 게이트라인과 맞물려 배치되는 복수의 제2 게이트라인을 구비하는 제2 게이트 전극; 상기 복수의 제1 게이트라인, 복수의 제2 게이트라인 사이의 복수의 영역에 형성되어, 상기 제1 게이트라인, 상기 2차원 전자가스층과 함께 복수의 제1 트랜지스터를 구성하는 복수의 드레인 전극과 소스 전극, 상기 제2 게이트라인, 상기 2차원 전자가스층과 함께 복수의 제2 트랜지스터를 구성하는 드레인 전극, 소스 전극;을 포함한다.
상기 복수의 제1 트랜지스터와 복수의 제2 트랜지스터에서, 서로 인접한, 제1 트랜지스터의 소스 전극과, 제2 트랜지스터의 드레인 전극은 서로 융합되어 출력 전극을 형성할 수 있다.
상기 복수의 제1 트랜지스터, 복수의 출력 전극, 복수의 제2 트랜지스터는 하나의 통합된 하프 브릿지 셀(half bridge cell)을 구성할 수 있다.
상기 제1 게이트전극은 상기 복수의 제1 게이트라인의 일단들을 서로 연결하는 제1 연결부를 더 구비하고, 상기 제2 게이트전극은 상기 복수의 제2 게이트라인의 일단들을 서로 연결하는 제2 연결부를 더 구비할 수 있다.
상기 복수의 제1 트랜지스터의 드레인 전극들이 연결되는 제1 전극패드: 상기 복수의 출력 전극이 연결되는 출력 전극패드; 상기 복수의 제2 트랜지스터의 소스 전극들이 연결되는 제2 전극패드;가 더 구비될 수 있다.
상기 제1연결부와 연결된 제1 게이트패드; 상기 제2연결부와 연결된 제2 게이트패드;가 더 구비될 수 있다.
상기 복수의 제1 트랜지스터의 드레인 전극, 상기 복수의 출력 전극, 상기 복수의 제2 트랜지스터의 소스 전극은, 상기 제1 게이트라인, 제2 게이트라인을 가로지르는 방향을 따라 소정 주기로 반복 배치될 수 있으며, 상기 소정 주기는 상기 통합된 하프 브릿지 셀을 이루는 등가의 두 스위치의 채널 면적비에 따라 정해질 수 있다.
상기 제1 트랜지스터의 드레인 전극, 상기 제2 트랜지스터의 소스 전극은 서로 다른 주기로 반복 배치될 수 있다.
상기 제1 트랜지스터의 드레인 전극, 상기 출력 전극, 상기 제2 트랜지스터의 소스 전극은, 미러 대칭적으로 반복 배치될 수 있다.
상기 제1 게이트전극과 상기 제2 게이트 전극은 상기 복수의 제1 게이트라인과 상기 복수의 제2 게이트라인이 두 개씩 서로 맞물리도록 배치될 수 있다.
상기 제1 게이트전극과 상기 제2 게이트전극을 전체적으로 덮는 패시베이션층이 더 형성되고, 상기 드레인 전극, 출력 전극, 소스 전극 중 적어도 어느 하나로부터 인접한 제1 게이트라인 또는 제2 게이트라인상의 패시베이션층 위의 영역으로 연장 형성된 필드 플레이트가 더 구비될 수 있다.
상기 반도체 기판은 기판; 상기 기판 상에 형성된 제1반도체층; 상기 제1반도체층 상에 형성되어, 상기 제1반도체층에 상기 2차원 전자가스층을 유발하는 제2반도체층;을 포함할 수 있다.
상기 제1반도체층은 GaN, InN 및 GaAs 중 적어도 하나를 포함할 수 있다.
상기 제2반도체층은 AlGaN, AlInN 및 AlGaAs 중 적어도 하나를 포함할 수 있다.
상기 기판과 제1반도체층 사이에 버퍼층이 더 구비될 수 있다.
또한, 일 유형에 따른 반도체 소자 제조방법은 하나의 기판 상에 하프 브릿지(half bridge) 기능을 구현하는 적층 구조물을 반도체 공정에 따라 모노리식(monolithic)하게 형성하는 방법을 사용한다.
상기 기판은 2차원 전자가스층이 형성된 반도체 기판일 수 있다.
상기 적층 구조물은 다수의 하프 브릿지 전계 효과 트랜지스터(HBFET) 셀을 포함하며, 상기 다수의 HBFET셀은 하나의 통합된 HBFET를 형성할 수 있다.
상기 적층 구조물을 형성하는 단계는 상기 반도체 기판 상에 제1 게이트전극(G1), 제2 게이트 전극을 형성하는 단계; 상기 반도체 기판 상에, 상기 제1 게이트 전극, 제2 게이트 전극과 이격되게 드레인 전극, 출력 전극, 소스 전극을 형성하는 단계; 상기 드레인 전극, 출력 전극, 소스 전극과 연결되는 제1 전극패드, 출력 전극패드 및 제2 전극패드를 형성하는 단계;를 포함할 수 있다.
상술한 반도체 소자 및 그 제조방법에 따르면 하나의 반도체 기판 상에 집적된 구성의 모노리식(monolithic) 하프 브릿지 전계효과 트랜지스터(half brideged field effect transistor) 소자가 제공된다.
따라서, 상술한 반도체 소자는 기생(parasitic) 인덕턴스가 감소되어 높은 효율로 하프 브릿지 기능을 수행할 수 있고, 다양한 파워 소자에 적용될 수 있다.
도 1은 이상적인 하프 브릿지 트랜지스터 회로를 보인다.
도 2는 도 1의 하프 브릿지 트랜지스터에서 수행되는 하프 브릿지 기능을 설명하는 도면이다.
도 3은 실질적인 트랜지스터에서 발생하는 다양한 기생 성분을 포함한 하프 브릿지 트랜지스터의 등가회로를 보인다.
도 4는 하프 브릿지 트랜지스터에 스위치 소자로 채용될 수 있는 HEMT의 개략적인 구조를 보인다.
도 5는 실시예에 따른 반도체 소자가 하프 브릿지 소자를 구현하는 방법을 설명하기 위한 개략도이다.
도 6은 실시예에 따른 반도체 소자의 외형을 보인 사시도이다.
도 7a, 도 7b, 및 도 7c는 각각 도 6의 A-A' 단면도, B-B' 단면도, C-C' 단면도를 보인다.
도 8a 및 도 8b는 실시예에 따른 반도체 소자의 스위칭 특성을 비교예의 스위칭 특성과 비교하여 보인 그래프로서, 각각 턴 온(turn on) 및 턴 오프(trun off)의 경우에 대한 것이다.
도 9a 및 도 9b는 실시예에 따른 반도체 소자를 이용하여 강압 컨버터(buck converter)를 구현한 경우의 효율을 비교예와 비교하여 보인 그래프로서, 각각 부하 전류 및 주파수에 대한 것이다.
도 10은 다른 실시예에 따른 반도체 소자의 외형을 보인 사시도이다.
도 11a 내지 도 11c는 또 다른 실시예에 따른 반도체 소자의 전극 패드 배치를 보인 평면도이다.
도 12a 내지 도 12h는 실시예에 따른 반도체 소자 제조방법을 설명하는 도면들이다.
도 13은 또 다른 실시예에 따른 반도체 소자에 채용될 수 있는 구조로서, 드레인 전극, 제1 게이트전극, 출력 전극, 제2 게이트전극, 소스 전극이 배치되는 반복 배치되는 다양한 예들을 보인다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다.
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다.
이하의 실시예에서, 막, 영역, 구성 요소 등의 부분이 다른 부분 위에 또는 상에 있다고 할 때, 다른 부분의 바로 위에 있는 경우뿐만 아니라, 그 중간에 다른 막, 영역, 구성 요소 등이 개재되어 있는 경우도 포함한다.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.
실시예에 따른 반도체 소자는 효율이 높은 파워 소자에 적용될 수 있는 하프 브릿지 전계효과 트랜지스터(half bridged field effect transistor, HBFET)이며, 먼저, 하프 브릿지 트랜지스터의 회로와 기능을 살펴보기로 한다.
도 1은 이상적인 하프 브릿지 트랜지스터 회로를 보이며, 도 2는 도 1의 하프 브릿지 트랜지스터에서 수행되는 하프 브릿지 기능을 설명하는 도면이다.
하프 브릿지(Half bridge) 구조는 두 개의 액티브 스위치(active switch), SW1, SW2가 직렬로 연결된 형태로서, high/low DC value를 주기적으로 샘플링 하는 역할을 수행하며, inverter phase leg, synchronous rectifier, synchronous buck, synchronous boost converter 등 대부분의 파워 소자에 폭넓게 응용되는 기본 구조이다.
액티브 스위치 SW1의 드레인 측에는 상대적으로 높은 전기 신호 DC+가 연결되고, 액티브 스위치 SW2의 소스 측에는 낮은 전기 신호, DC-가 연결된다. SW1의 소스와 SW2의 드레인은 연결되어 이로부터 출력이 형성된다.
액티브 스위치 SW1의 게이트 G1, 액티브 스위치 SW2의 게이트 G2에 인가되는 신호에 따라 DC+와 DC-가 교대로 출력된다. 즉, G1에 액티브 스위치 SW1을 구성하는 트랜지스터의 채널을 형성할 수 있는 정도의 전기 신호, 즉, 문턱 전압 이상의 값이 인가되고, G2에는 전기 신호가 인가되지 않을 때, SW1이 온(on) 되고 SW2는 오프(off)되어 DC+가 출력된다. 또한, G1에 전기 신호가 인가되지 않고, G2에 문턱 전압 이상의 값이 인가될 때, SW1는 오프 되고, SW2는 온 되어, DC-가 출력된다.
이 때, 도시된 바와 같이, G1, G2의 전기 신호에 정확히 동기하여, 출력값이 DC-에서 DC+, DC+에서 DC-로 변하는 것은 이상적인 경우를 가정한 것이며, 실제로는 다양한 기생 성분(parasitic component)에 의해, 유한한 스위칭 속도를 가지며, 소정의 과도(transient) 구간을 갖게 된다.
도 3은 실질적인 트랜지스터에서 발생하는 다양한 기생 성분을 포함한 하프 브릿지 트랜지스터의 등가회로를 보인다.
하프 브릿지 구조의 실제 구현에 있어서는, 도시된 바와 같이 저항, 인덕턴스 등의 기생 성분이 필연적으로 발생한다. 주된 원인은 디바이스 패키지(device package), 보드와의 연결(interconnection), 물리적 형상(physical geometry) 등이다. 이러한 기생 성분들은 스위치의 이상적인 동작을 저해하여 스위칭 손실을 발생시키므로, 이를 채용한 전력 시스템의 효율 감소에 가장 크고 직접적인 원인을 형성한다.
발명자는 다양한 기생성분 중에서, 특히 소스 측 인덕턴스는 소스 측 전압 유도에 의해 유효 제어 전압을 감소시키고 이에 따라 스위칭 속도를 감소시켜 과도 구간을 증가시키며, 이것이 실질적으로 가장 큰 손실 증가 요인이 됨에 주목하고 있다.
발명자는 하프 브릿지 트랜지스터를 적용한 일반적인 동기 강압 컨커터(Synchronous buck converter) 회로에 대해, 기생 성분의 값을 다양화하여 시뮬레이션을 수행하였고, 그 결과, 다양한 기생 성분 중에서 인덕턴스 증가에 대한 파워 손실이 가장 크게 나타남을 확인하였다. 특히, 소스 측의 인덕턴스는 회로 전체 합인 루프 인덕턴스(loop inductance)보다 더 민감하여, 실제 적용을 위해서는 소스 인덕턴스의 값을 줄이는 설계가 중요해짐에 주목하였다.
더욱이, 파워 소자에 적용되는 하프 브릿지 트랜지스터의 경우, 제1 게이트전극(G1)과 제2 게이트전극(G2)에 교대로 신호를 인가할 때, 스위치 SW1이 완전히 오프 된 후, 스위치 SW2가 온 되도록, 게이트 전압을 제어하여야 한다. 이를 위하여, 실질적인 적용에서는 도 2에 도시된 것과 달리, 제1 게이트전극(G1) 신호가 오프되고, 소정의 데드 타임(dead time)을 둔 후, 제2 게이트전극(G2)에 신호를 인가한다. 이에 따라, 출력 신호의 과도 구간은 더욱 길어지게 된다. 즉, 파워 소자에 적용되는 하프 브릿지 트랜지스터의 경우, 스위칭 속도를 줄여야 할 필요성이 매우 높으며, 소스 인덕턴스의 감소량이 적더라도, 이에 의한 효율 증가는 매우 크다고 하겠다.
실시예에 따른 반도체 소자는 소스 인덕턴스를 줄일 수 있도록, 하나의 기판 상에 하프 브릿지 기능을 구현하는 적층 구조물을 반도체 공정에 따라 모노리식(monolithic)하게 형성할 수 있는 구조를 가진다.
도 4는 실시예에 따른 반도체 소자가 하프 브릿지 기능을 수행하는 적층 구조물을 구현하는 방법을 설명하기 위한 개념도이고, 도 5는 도 4에 채용된 스위치 소자 하나를 상세히 보인 단면도이다.
먼저, 도 5를 참조하여 스위치 소자로 채용된 HEMT 구조를 살펴보기로 한다.
HEMT는 반도체 기판(100) 상에 이격 형성된 소스 전극(S), 게이트 전극(G), 드레인 전극(D)을 포함한다.
반도체 기판(100)은 트랜지스터의 채널로 작용할 2차원 전자가스층(2-dimensional electron gas layer)(2DEG)가 형성된 기판으로, 기판(1), 제1반도체층(10), 제2반도체층(20)을 포함한다.
기판(1)은 사파이어(sapphire), Si, SiC, 또는 GaN 등으로 구성된 기판일 수 있다.
제1반도체층(10)은 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 예컨대, 제1반도체층(10)은 GaN, InN, GaAs 등을 포함할 수 있다. 제1반도체층(10)은 미도핑된(undoped) 층일 수 있지만, 소정의 불순물이 도핑된 층일 수도 있다. 제1반도체층(10)은 에피택셜(epitaxial) 성장법으로 형성될 수 있으며, 예컨대, MOCVD(metal-organic chemical vapor deposition) 장비를 이용해서 형성될 수 있다. 도시하지는 않았지만, 기판(1)과 제1반도체층(10) 사이에 소정의 버퍼층이 더 구비될 수 있다. 상기 버퍼층은 기판(1)과 제1반도체층(10) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 제1반도체층(10)의 결정성 저하를 방지하기 위한 것이다. 이러한 버퍼층은 예를 들어, AlN, GaN, AlGaN, AlInN, AlGaInN 등으로 형성될 수 있다.
제2반도체층(20)은 제1반도체층(10) 상에 형성되며, 제1반도체층(10) 내에 2차원 전자가스층(2DEG)을 유발할 수 있는 재질로 형성된다. 제2반도체층(20)도, 제1반도체층(10)과 유사하게, 에피택셜 성장법으로 형성될 수 있고, MOCVD 장비를 이용해서 형성될 수 있다. 제2반도체층(20)은 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 예컨대, 제2반도체층(20)은 AlGaN, AlInN, AlGaAs 등을 포함할 수 있다. 이러한 AlGaN, AlInN 및 AlGaAs 등은 제1반도체층(10)보다 큰 분극률을 갖기 때문에, 제1반도체층(10)에 2DEG를 유발할 수 있다. 제1반도체층(10)이 GaN층인 경우, 제2반도체층(20)은 AlGaN층 또는 AlInN층일 수 있다. 제1반도체층(10)이 InN층인 경우, 제2반도체층(20)은 AlInN층일 수 있다. 제1반도체층(10)이 GaAs층인 경우, 제2반도체층(20)은 AlGaAs층일 수 있다. 그러나 여기서 제시한 제1반도체층(10) 및 제2반도체층(20)의 물질들은 예시적인 것이고, 다양하게 변화될 수 있다. 제2반도체층(20)은 n형 불순물로 도핑된 층일 수도 있다. 상기 n형 불순물은, 예컨대, Si일 수 있다. 또한 제2반도체층(20)은 서로 다른 복수의 물질층을 포함하는 다층 구조를 가질 수도 있다.
제2반도체층(20)에 의해 제1반도체층(10)에 형성되는 2차원 전자가스층(2DEG)은 높은 전자 농도를 가질 수 있다. 또한, 제1반도체층(10)에 열처리 공정을 수행함으로써, 제1반도체층(10)에 형성되는 이차원 전자가스층(2DEG)의 전자 농도를 더욱 높일 수 있다.
제2반도체층(20)의 소정 영역 상에 게이트 전극(G)이 형성되고, 게이트 전극(G1) 양측의 제2반도체층(20) 상에 소스 전극(S) 및 드레인 전극(D)이 형성된다.
도 4는 실시예의 반도체 소자에 채용되는 HEMT의 기본적인 구조를 도시한 것으로, 이 구조는 다양하게 변형될 수 있다. 예컨대, 게이트 전극(G)과 제2반도체층(20) 사이에 게이트 절연층(미도시)이나 디플리션층(미도시)이 더 구비될 수 있다. 또한 게이트 전극(G)이 형성되는 제2반도체층(20) 부분을 소정 깊이까지 리세스(recess) 하여 리세스영역(미도시)을 형성한 후에, 상기 리세스영역에 게이트전극(G1)을 형성할 수도 있다. 이 경우, 상기 리세스영역에 대응하는 2차원 전자가스층(2DEG)의 특성이 변화될 수 있고, 결과적으로 HEMT의 특성이 조절될 수 있다. 그 밖에도 다양한 변형이 가능할 수 있다.
도 5를 참조하면, 반도체 기판(100) 상에 다수의 하프 브릿지 전계효과 트랜지스터(half-bridged field effect transistor, HBFET) 셀(HBC)이 병렬적으로 형성되어 있다. HBFET 셀(HBC)은 직렬 연결된 두 개의 스위치, SW1, SW2를 포함하며, 스위치 SW1의 소스 전극(S)과 스위치 SW2의 드레인 전극(D)은 융합되어 출력전극(O)을 형성한다.
스위치 SW1은 제1 게이트전극(G1) 및 제1 게이트전극(G1) 양측에 이격 형성된 드레인 전극(D), 소스 전극(S)을 포함하며 반도체 기판(100)에 형성된 2차원 전자가스층을 채널로 하는 트랜지스터로 구성된다. 스위치 SW2도 마찬가지로, 제2 게이트전극(G2) 및 제2 게이트전극(G2) 양측에 이격 형성된 드레인 전극(D), 소스 전극(S)을 포함한다. 두 스위치 SW1, SW2가 직렬 연결되며, 도면에서, 드레인 전극, 소스 전극이 출력 전극을 형성하는 부분은 출력 전극(O)로 표기하고 있다.
다수의 HBFET 셀(HBC)을 구성하기 위해, 스위치 SW1의 드레인 전극(D), 제1 게이트전극(G1), 출력 전극(O), 제2 게이트전극(G2), 스위치 SW2의 드레인 전극은 펜토드 유닛을 형성하며, 이러한 펜토드 유닛이 반도체 기판(100) 상에 반복적으로 구비된다. 도시된 바와 같이, 상기 복수의 펜토드 유닛은 말단 전극, 즉, SW1의 드레인 전극(D) 또는 SW2의 소스 전극(S)에서 미러 대칭적으로 반복되는 형태로 배치된다.
다만, 이와 같은 배치는 예시적인 것이며, 다양하게 변형될 수 있다. 예를 들어, 도시된 배치는 HBFET 셀(HBC)의 두 스위치 SW1, SW2를 구성하는 트랜지스터의 채널 면적을 동일하게 형성하고, 또한, 통합된 HBFET를 구성하는 등가의 두 스위치의 채널 면적을 동일하게 형성한 형태이다. 그러나, 필요에 따라 어느 한 측의 채널 면적을 상대적으로 더 크게 형성할 수 있다. 이를 위하여, 개개의 HBFET 셀(HBC)의 두 스위치를 구성하는 트랜지스터의 채널 면적을 다르게 할 수 있으며, 예를 들어, 스위치 SW1을 이루는 트랜지스터의 소스 전극 및 드레인 전극간 거리는, 스위치 SW2를 이루는 트랜지스터의 소스 전극 및 드레인 전극간 거리와 다르게 형성될 수 있다. 또는, 드레인 전극, 소스 전극의 개수를 다르게 설정함으로써 정함으로서, 통합된 HBFET를 구성하는 등가의 두 스위치의 채널 면적을 다르게 형성할 수 있다. 이의 상세한 예에 대해서는 도 13을 참고하여 후술할 것이다.
도 6은 실시예에 따른 반도체 소자(1000)의 외형을 보인 사시도이고, 도 7a, 도 7b, 및 도 7c는 각각 도 6의 A-A' 단면도, B-B' 단면도 및 C-C' 단면도를 보인다.
도 6을 참조하면, 반도체 소자(1000)는 모노리식 칩(monolithic chip) 형태로 HBFET가 구현된 외형을 갖는다. 칩의 상면에는 제1 전극패드(P), 제2 전극패드(N), 출력 전극패드(OP), 제1 게이트패드(GP1) 및 제2 게이트패드(GP2)가 구비되어 있다. 제1 전극패드(P)에는 통합된 HBFET를 이루는 개개의 HBFET 셀의 드레인 전극들이 제1 전극패드(P)에 연결되고, 출력 전극들이 출력 전극패드(OP)에 연결되며, 소스 전극들이 제2 전극패드(N)에 연결된다. 또한, 제1 게이트전극(G1)은 제1 게이트패드(GP1)에, 제2 게이트전극(G2)은 제2 게이트패드(GP2)에 연결된다.
제1 전극패드(P), 출력 전극패드(OP), 제2 전극패드(N) 중 출력 전극패드(OP)의 면적이 가장 크게 형성될 수 있고, 또한, 제1 전극패드(P)와 제2 전극패드(N) 중에서는 제2 전극패드(N)의 면적을 제1 전극패드(P)보다 작게 할 수 있다. 전술한 바와 같이, 소스 측의 기생 인덕턴스를 줄이는 것이 보다 중요하기 때문이다.
또한, 도시된 바와 같이, 제1 전극패드(P), 출력 전극패드(OP), 제2 전극패드(N)는 소정 회로 기판에 플립칩 되기 용이하도록 동일 면 상에 형성될 수 있다. 제1 게이트패드(GP1), 제2 게이트패드(GP2)도 같은 면상에 있으며, 다만, 이에 한정되는 것은 아니다.
도 7a 내지 도 7c의 단면도들을 참조하여, 자세한 구조를 살펴보면 다음과 같다.
반도체 기판(100)은 도 4에서 설명한 바와 같이, 2차원 전자가스층을 구비하는 형태로 마련된다.
제1 게이트전극(G1), 제2 게이트전극(G2)을 전체적으로 덮는 패시베이션층(110)이 더 구비되고, 패시베이션층(110) 위로 필드 플레이트가(FP)가 더 형성되어, 소스 전극(S) 또는 출력 전극(O)에 연결되어 있다. 필드 플레이트(FP)는 게이트 전극과 소스 전극 사이에서 전계(electric field)를 분산하는 역할을 할 수 있다. 보다 구체적으로 설명하면, 도면에서는, 제1 게이트전극(G1)과 출력 전극(O) 사이에서 제1 게이트전극(G1)의 에지(edge)부분에, 제2 게이트전극(G2)과 소스 전극(S) 사이에서 제2 게이트전극(G2)의 에지(edge) 부분에 전계가 집중될 수 있다. 이 때, 출력 전극(O)으로부터 제1 게이트전극(G1)의 상부로 연장 형성된 필드 플레이트(FP), 소스 전극(S)으로부터 제2 게이트전극(G2)의 상부로 연장 형성된 필드 플레이트(FP)를 구비시키는 경우, 이러한 전계 집중 현상이 완화된다. 이에 따라 절연파괴(breakdown) 현상을 억제하고, 내전압 특성을 향상시킬 수 있다. 필드 플레이트(FP)는 소스 전극(S)에서 제2 게이트전극(G2) 상부로 연장된 형태, 출력 전극(O)에서 제1 게이트전극(G1) 상부로 연장된 형태로 도시되어 있으나, 이에 한정되는 것은 아니다. 예를 들어, 필드 플레이트(FP)는 드레인 전극(D)에서 제1 게이트전극(G1) 상부로 연장된 형태, 출력 전극(O)에서 제2 게이트전극(G2) 상부로 연장된 형태를 가질 수도 있다.
반도체 기판(100) 상에 형성된 드레인 전극(D), 제1 게이트전극(G1), 출력 전극(O), 제2 게이트전극(G2), 소스 전극(S) 및 필드 플레이트(FP)를 전체적으로 덮는 절연층(120)이 구비되며, 절연층(120)을 관통하는 복수의 콘택홀(CH)이 형성된다. 콘택홀(CH)들은 드레인 전극(D), 출력 전극(O), 소스 전극(S)을 외부로 전기적으로 노출하기 위한 것이다. 콘택홀(CH)들을 통해, 복수의 드레인 전극(D)이 제1 전극패드(P)에 연결되고, 복수의 출력 전극(O)이 출력 전극패드(OP)에 연결되고, 복수의 소스 전극(S)이 제2 전극패드(N)에 연결된다.
도 8a 및 도 8b는 실시예에 따른 반도체 소자의 스위칭 특성을 비교예의 스위칭 특성과 비교하여 보인 그래프로서, 각각 턴 온(turn on) 및 턴 오프(trun off)의 경우에 대한 것이다.
그래프들은 실시예 및 비교예의 HBFET를 이용한 clamped inductive load double pulse test circuit을 이용하여 회로 시뮬레이션 한 결과이며, 회로 시뮬레이션을 위한 기생 성분의 값은 실시예에 따른 HBFET 형상을 이용한 전자기장 시뮬레이션을 통해 도출하였다.
비교예는 LGA package type의 기존 GaN 파워소자(100V, 25A) 2개를 이용하여 하프 브릿지 구조를 구성하였고, 동일한 방식으로 시뮬레이션 하였다.
회로 시뮬레이션을 위해 실시예 및 비교예의 기생 성분의 값을 전자기장 시뮬레이션을 통해 도출한 결과는 다음 표와 같다.
nH 비교예 실시예 감소율(%)
Ld1 0.109 0.065 39.8
Ls1 0.385 0.014 96.4
Ld2 0.021 0.014 33.3
Ls2 0.117 0.065 44.9
그래프들을 참조하면, 실시예의 경우, 턴 온시나 턴 오프시에 과도 구간이 짧고, 또한 스위칭 속도가 빠르며, 에너지 손실이 적음을 알 수 있다.
다음 표는 그래프들로부터 스위칭 특성을 정리한 것이다.
　 비교예 실시예 개선율(%)
Td,on[ns] 1.8 1.5 16.7
Td,off[ns] 4.9 4.3 11.6
Tr [ns] 2.9 0.7 75.9
Tf [ns] 6.1 3.9 36.1
Eon [μJ] 6.7 3.3 50.7
Eoff [μJ] 2.6 1.1 57.7
표에서, Td는 delay 시간을, Tr, Tf는 rise time, fall time을, Eon, Eoff는 각각 턴 온시 에너지 손실 및 턴 오프시 에너지 손실을 나타낸다.
비교예와 비교할 때, rise time, fall time이 획기적으로 개선됨을 알 수 있으며, 결과적으로, 스위칭 손실이 약 50~60% 감소함을 알 수 있다.
도 9a 및 도 9b는 실시예에 따른 반도체 소자를 이용하여 강압 컨버터(buck converter)를 구현한 경우의 효율을 비교예와 비교하여 보인 그래프로서, 각각 부하 전류 및 주파수에 대한 것이다.
비교예는 EPC1001을 이용한 하프 브릿지 구조이며, 실시예는 표 1과 같은 기생 성분 값을 이용하여 회로 시뮬레이션을 수행하였다.
도 9a의 그래프는 주파수 1MHz에서 부하 전류를 변화시킨 테스트 결과이고, 도 9b는 부하 전류 10A에서 주파수를 변화시킨 테스트 결과이다. 그래프들을 참조하면, 실시예의 경우, 부하 전류 증가나 주파수 증가에 의한 효율 감소가 적게 나타남을 알 수 있다.
도 10은 다른 실시예에 따른 반도체 소자(1001)의 외형을 보인 사시도이다.
반도체 소자(1001)는 소정의 보드에 플립칩되어 사용될 수 있으며, 도시된 바와 같이 제1 전극패드(P), 출력 전극패드(OP), 제2 전극패드(N) 상에 각각 솔더 범프(190)가 더 형성될 수 있다.
실시예에 따른 반도체 소자(1001)의 구동시의 발열을 시뮬레이션을 통해 비교예의 경우와 비교, 분석하였다. 다음 표는 그 결과를 보인다.
솔더 마진 60μm 80μm 100μm 120μm
비교예 96.9℃ 97.8℃ 99.2℃ 101℃
실시예 76.5℃ 76.7℃ 77℃ 77.4℃
여기서, 솔더 마진은 인접한 솔더 범프(190) 간의 거리가 되며, 솔더 마진이 클수록 발열면적이 작아져 최고 온도가 높게 나타나는 경향이 있다.
실시예의 경우, 비교예와 비교할 때 최고온도가 낮게 나타날 뿐만 아니라, 솔더 마진에 대한 의존도도 매우 낮게 나타나고 있다.
도 11a 내지 도 11c는 또 다른 실시예에 따른 반도체 소자(1002)(1003)(1004)의 전극 패드 배치를 보인 평면도이다.
제1 전극패드(P), 출력 전극패드(OP), 제2 전극패드(N)의 크기나 위치는 반도체 소자가 응용되는 다른 보드와의 관계에서 추가적인 기생성분의 감소, 라우팅(routing) 용이성등을 고려하여 다양하게 변화될 수 있다.
도면에서, OP', N'은 각각 출력 전극패드(OP), 제2 전극패드(N)에 대한 켈빈 전극(Kelvin electrode)으로서, 제어를 위한 전극이며, 도시된 형태, 위치에 한정되는 것은 아니다.
도 12a 내지 도 12h는 실시예에 따른 반도체 소자 제조방법을 설명하는 도면들이다. 도면들은 사시도와 함께, 사시도에 대한 D-D' 단면도를 포함하고 있다.
실시예에 따른 반도체 소자 제조방법은 하나의 기판 상에 하프 브릿지 기능을 구현하는 적층 구조물을 반도체 공정에 따라 모노리식(monolithic)하게 형성하는 방법을 사용한다.
이하, 이를 구현하는 예시적인 과정을 살펴보면 다음과 같다.
먼저, 도 12a와 같이, 반도체 기판(100)을 준비하고, 반도체 기판(100) 상에 제1 게이트전극(G1)과 제2 게이트전극(G2)을 형성한다.
반도체 기판(100)은 기판(1), 제1반도체층(10), 제2반도체층(20)을 포함할 수 있으며, 제2반도체층(20)은 제1반도체층(10) 내에 이차원 전자가스층을 형성할 수 있는 재질로 이루어진다.
기판(1)은 사파이어(sapphire), Si, SiC, 또는 GaN 등으로 구성된 기판일 수 있다.
제1반도체층(10)은 Ⅲ-Ⅴ족 반도체를 포함할 수 있다. 예컨대, 제1반도체층(10)은 GaN, InN, GaAs 등을 포함할 수 있다. 제1반도체층(10)은 미도핑된(undoped) 층일 수 있고, 또는, 소정의 불순물이 도핑된 층일 수도 있다.
제2반도체층(20)은 AlGaN, AlInN, AlGaAs 등을 포함할 수 있다. 이러한 AlGaN, AlInN 및 AlGaAs 등은 제1반도체층(10)보다 큰 분극률을 갖기 때문에, 제1반도체층(10)에 이차원 전자가스층을 유발할 수 있다.
제1반도체층(10)이 GaN층인 경우, 제2반도체층(20)은 AlGaN층 또는 AlInN층일 수 있다. 제1반도체층(10)이 InN층인 경우, 제2반도체층(20)은 AlInN층일 수 있다. 제1반도체층(10)이 GaAs층인 경우, 제2반도체층(20)은 AlGaAs층일 수 있다. 그러나 여기서 제시한 제1반도체층(10) 및 제2반도체층(20)의 물질들은 예시적인 것이고, 다양하게 변화될 수 있다.
제1반도체층(10), 제2반도체층(20)은 에피택셜(epitaxial) 성장법으로 형성될 수 있으며, 예컨대, MOCVD(metal-organic chemical vapor deposition) 장비를 이용해서 형성될 수 있다. 또한, 제2반도체층(20)을 형성하기 전에, 제1반도체층(10)에 열처리 공정을 수행하여, 제2반도체층(20)에 의해 유발되는 이차원 전자가스층의 전자 농도를 높일 수 있다. 도시하지는 않았지만, 기판(1)과 제1반도체층(10) 사이에 기판(1)과 제1반도체층(10) 사이의 격자상수 및 열팽창계수 차이를 완화시켜 제1반도체층(10)의 결정성 저하를 방지하기 위한 버퍼층이 더 구비될 수 있다. 이러한 버퍼층은 예를 들어, AlN, GaN, AlGaN, AlInN, AlGaInN 등으로 형성될 수 있다.
반도체 기판(100) 상에 제1 게이트전극(G1)과 제2 게이트전극(G2)을 형성한다. 제1 게이트전극(G1)은 복수의 이격된 제1 게이트라인(GL1)을 구비하는 형상일 수 있고, 복수의 제1 게이트라인(GL1)을 연결하는 제1연결부(C1)를 더 구비하는 형상일 수 있다. 제2 게이트전극(G2)도 복수의 이격된 제1 게이트라인(GL1)을 구비하는 형상일 수 있고, 복수의 제2 게이트라인(GL2)을 연결하는 제2연결부(C2)를 더 구비하는 형상일 수 있다.
복수의 제1 게이트라인(GL1)과 제2 게이트라인(GL2)은 서로 맞물리는 형태로 배치되며, 도시된 바와 같이, 두 개씩 맞물리는 형태일 수 있다. 이와 같은 형태는 드레인 전극, 제1 게이트전극(G1), 출력 전극(O), 제2 게이트전극(G2), 소스 전극의 배치가 미러 대칭적으로 반복 형성되는 구조를 가정한 것이다. 따라서, 다른 형태의 전극 배치를 위해 제1 게이트전극(G1), 제2 게이트전극(G2)이 맞물리는 형태는 이와 다르게 변경될 수 있다.
제1 게이트라인(GL1)과 제2 게이트라인(GL2)은 메탈 증착 및 포토 리소그라피 방법을 사용하여 형성될 수 있다. 제1 게이트전극(G1), 제2 게이트전극(G2)의 재질로는 전기 전도성이 높은 금속 재질, 예를 들어, Pt, Ru, Au, Ag, Mo, Al, W 또는 Cu등의 재료를 사용할 수 있다.
다음, 도 12b를 참조하면, 제1 게이트전극(G1) 및 제2 게이트전극(G2)을 전체적으로 덮는 패시베이션층(110)을 형성한다. 패시베이션층(110)의 재질로는 다양한 종류의 절연 물질이 사용될 수 있고, 예를 들어, 실리콘 질화물 또는 실리콘 산화물이 사용될 수 있다. 또는, SiO2 HfO2, Al2O3, Si3N4 또는 이들의 혼합물을 사용할 수 있다. 상기와 같은 절연 물질을 제1 게이트전극(G1), 제2 게이트전극(G2) 상에 증착하여 패시베이션층(110)을 형성할 수 있다.
다음, 도 12c를 참조하면, 패시베이션층(110)을 패터닝하여 제2반도체층(20) 영역이 노출되게 한다. 이러한 패터닝을 위해 일반적인 포토 리소그라피 공정이 사용될 수 있다.
다음, 도 12d를 참조하면, 드레인 전극(D), 출력 전극(O), 소스 전극(S), 필드 플레이트(FP)를 형성한다. 이러한 구조 형성을 위해, 메탈 증착 및 포토 리소그라피 공정을 사용할 수 있다.
다음, 도 12e를 참조하면, 도 12d의 구조물을 전체적으로 덮으며, 복수의 콘택홀(CH)이 형성된 절연층(120)을 형성한다. 절연층(120)은 실리콘 질화물 또는 실리콘 산화물, 예를 들어, SiO2 HfO2, Al2O3, Si3N4 또는 이들의 혼합물을 증착하여 형성할 수 있다. 드레인 전극(D), 필드 플레이트(FP), 출력 전극(O), 소스 전극(S), 패시베이션층(110)을 전체적으로 덮는 절연층(120)을 형성한 후, 식각 등의 공정으로 콘택홀(CH)들을 형성할 수 있으며, 다만, 이러한 방법에 한정되는 것은 아니다.
복수의 콘택홀(CH)은 전극 패드 및 이에 연결된 전극을 고려하여 필요한 위치에 필요한 개수만큼 형성한다. 도시된 위치, 크기는 예시적인 것으로, 예를 들어, 도 11a 내지 도 11c와 같은 형태로 변형되기 위해, 복수의 콘택홀(CH)의 위치, 크기가 변경될 수 있다.
또한, 도시되지는 않았으나, 제1 게이트전극(G1), 제2 게이트전극(G2)에 제어 전기 신호를 입력하기 위한 게이트 패드 형성을 위한 콘택홀들을 더 형성할 수 있다. 이러한 콘택홀들은 도 12a에 도시한, 제1 게이트전극(G1)의 제1연결부(C1), 제2 게이트전극(G2)의 제2연결부(C2)를 오픈하는 형태로 형성될 수 있다.
다음, 도 12f와 같이, 제1 전극패드(P), 출력 전극패드(OP), 제2 전극패드(N)를 형성한다. 제1 전극패드(P), 출력 전극패드(OP), 제2 전극패드(N)는 각각 대응하는 위치의 콘택홀(CH)들을 통해, 드레인 전극(D)들, 출력 전극(O)들, 소스 전극(S)들에 연결된다. 또한, 도시되지는 않았으나, 이 단계에서, 제1 게이트전극(G1), 제2 게이트전극(G2)에 각각 연결되는 게이트 패드들이 더 형성될 수 있다.
다음, 도 12g와 같이, 제1 전극패드(P), 출력 전극패드(OP), 제2 전극패드(N) 사이에 절연성 격벽(180)을 더 형성할 수 있다. 절연성 격벽(180)은 예를 들어 폴리이미드(PI)로 형성될 수 있으며, 제1 전극패드(P), 출력 전극패드(OP), 제2 전극패드(N)보다 높게 형성되어, 이후 솔더 범프 형성시 인접한 솔더 범프 간의 쇼트를 방지할 수 있다.
다음, 도 12h와 같이, 솔더 범프(190)를 더 형성할 수 있으며, 필요한 보드 상에 플립칩 하기에 용이한 구조가 된다.
도 13은 다른 실시예에 따른 반도체 소자에 채용될 수 있는 구조로서, 드레인 전극(D), 제1 게이트전극(G1), 출력 전극(O), 제2 게이트전극(G2), 소스 전극(S)이 배치되는 다양한 예들을 보인다.
HBFET가 응용되는 형태에 따라, HBFET를 구성하는 두 스위치의 채널 면적은 다르게 형성될 수 있다. 상대적으로 높은 전기 신호에 연결되는 측(high side)측의 스위치를 이루는 트랜지스터와, 접지 또는 상대적으로 낮은 전기 신호에 연결되는 측(low side)의 스위치를 이루는 트랜지스터는 서로 다른 채널 면적을 가질 수 있다. 예를 들어, 강압 컨버터(buck converter)에 HBFET가 채용되는 경우, 높은 전기 신호에 연결되는 측의 스위치가 더 크게 형성된다.
채널 면적비는 드레인 전극(D), 소스 전극(S)의 배치 개수를 다르게 하여 변경할 수 있으며, 도면에서는 면적비가 1:1, 1:1.5, 1:2, 1:2.5, 1:3, 1:4인 경우를 예시하였다.
이러한 본원 발명은 이해를 돕기 위하여 도면에 도시된 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위에 의해 정해져야 할 것이다.
100, 1001, 1002, 1003, 1004, 1005 : 반도체 소자
110: 패시베이션층 120 : 절연층
180: 절연성 격벽 190 : 솔더 범프
D : 드레인 전극 S: 소스 전극
G: 게이트 전극 O: 출력전극
G1: 제1 게이트전극 G2: 제2 게이트전극
GL1: 제1 게이트라인 GL2: 제2 게이트라인
C1: 제1연결부 C2: 제2연결부
OP: 출력 전극패드 P: 제1 전극패드
N: 제2 전극패드 GP1: 제1 게이트패드
GP2: 제2 게이트패드 FP: 필드 플레이트

Claims (33)

  1. 기판;
    상기 기판 상에 형성된 제1반도체층;
    상기 제1반도체층 상에 형성되어, 상기 제1반도체층에 2차원 전자가스층(2-dimensional electron gas layer)를 유발하는 제2반도체층;
    상기 제2반도체층 상의 일면에 형성되어 상기 2차원 전자가스층과 함께 제1 트랜지스터를 구성하는 드레인 전극, 소스 전극 및 제1 게이트전극;
    상기 제2반도체층 상의 상기 일면에 형성되어 상기 2차원 전자가스층과 함께 제2 트랜지스터를 구성하는 드레인 전극, 소스 전극 및 제2 게이트전극;를 포함하며,
    상기 제1 트랜지스터의 소스 전극과 상기 제2 트랜지스터의 드레인 전극이 융합되어 형성되고 상기 일면에 상기 제1 게이트전극과 상기 제2 게이트전극 사이에 배치된 출력 전극;을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 트랜지스터, 출력 전극, 제2 트랜지스터는 하프 브릿지 전계 효과 트랜지스터(half-bridged field effect transistor, HBFET) 셀을 구성하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 트랜지스터의 소스 전극 및 드레인 전극간 거리는, 상기 제2 트랜지스터의 소스 전극 및 드레인 전극간 거리와 다르게 형성된 반도체 소자.
  4. 제2항에 있어서,
    상기 HBFET 셀은 복수개 구비되며,
    상기 복수의 HBFET 셀은 하나의 통합된 하프 브릿지 전계효과 트랜지스터(integrated HBFET)를 구현하도록 배치된 반도체 소자.
  5. 제2항에 있어서,
    상기 제1 트랜지스터의 드레인 전극, 상기 제1 게이트전극, 상기 출력 전극, 상기 제2 게이트전극, 상기 제2 트랜지스터의 소스 전극은 펜토드(pentode) 유닛을 구성하며,
    상기 펜토드 유닛이 복수개 구비되는 반도체 소자.
  6. 제5항에 있어서,
    상기 복수의 펜토드 유닛은 말단 전극에서 미러 대칭적으로 반복되는 형태로 배치된 반도체 소자.
  7. 제5항에 있어서,
    상기 복수의 펜토드 유닛에 포함된 복수의 제1 트랜지스터의 드레인 전극을 연결하는 제1 전극패드;
    상기 복수의 펜토드 유닛에 포함된 복수의 출력전극을 연결하는 출력 전극패드;
    상기 복수의 펜토드 유닛에 포함된 복수의 제2 트랜지스터의 소스 전극을 연결하는 제2 전극패드;를 더 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 복수의 펜토드 유닛을 전체적으로 덮는 절연층이 형성되고,
    상기 복수의 제1 트랜지스터의 드레인 전극, 복수의 출력 전극, 복수의 제2 트랜지스터의 소스 전극은 각각 상기 절연층을 관통하는 콘택홀을 통해 상기 제1 전극패드, 출력 전극패드, 제2 전극패드에 연결되는 반도체 소자.
  9. 제7항에 있어서,
    상기 제1 전극패드, 출력 전극패드, 제2 전극패드 중 출력 전극패드의 면적이 가장 크게 형성되는 반도체 소자.
  10. 제9항에 있어서,
    상기 제2 전극패드의 면적이 상기 제1 전극패드(P)의 면적보다 크게 형성되는 반도체 소자.
  11. 제7항에 있어서,
    상기 제1 전극패드, 출력 전극패드, 제2 전극패드는 소정 보드에 플립칩 될 수 있도록 동일 면 상에 형성되는 반도체 소자.
  12. 제11항에 있어서,
    상기 제1 전극패드, 출력 전극패드, 제2 전극패드 상에 각각 솔더 범프가 더 형성된 반도체 소자.
  13. 제11항에 있어서,
    상기 제1 전극패드, 출력 전극패드, 제2 전극패드 각각의 사이에는 절연성 격벽이 더 형성된 반도체 소자.
  14. 2차원 전자가스층(2-dimensional electron gas layer)이 형성된 반도체 기판;
    상기 반도체 기판 상의 일면에 형성된 것으로, 이격된 복수의 제1 게이트라인을 구비하는 형상의 제1 게이트전극과, 상기 제1 게이트라인(GL1)과 맞물려 배치되는 복수의 제2 게이트라인을 구비하는 제2 게이트전극;
    상기 복수의 제1 게이트라인, 복수의 제2 게이트라인 사이의 복수의 영역에 형성되어, 상기 제1 게이트라인, 상기 2차원 전자가스층과 함께 복수의 제1 트랜지스터를 구성하며 상기 일면에 위치하는 복수의 드레인 전극과 소스 전극, 상기 제2 게이트라인, 상기 2차원 전자가스층과 함께 복수의 제2 트랜지스터를 구성하며 상기 일면에 위치하는 복수의 드레인 전극, 소스 전극;을 포함하며,
    상기 복수의 제1 트랜지스터와 복수의 제2 트랜지스터에서, 서로 인접한, 제1 트랜지스터의 소스 전극, 제2 트랜지스터의 드레인 전극은 서로 융합되어, 상기 일면에 상기 제1 게이트라인과 상기 제2 게이트라인 사이에 배치된 출력 전극을 형성하는, 반도체 소자.
  15. 삭제
  16. 제14항에 있어서,
    상기 복수의 제1 트랜지스터, 복수의 출력 전극, 복수의 제2 트랜지스터는 하나의 통합된 하프 브릿지 셀(half bridge cell)을 구성하는 반도체 소자.
  17. 제16항에 있어서,
    상기 제1 게이트전극은 상기 복수의 제1 게이트라인의 일단들을 서로 연결하는 제1 연결부를 더 구비하고,
    상기 제2 게이트전극은 상기 복수의 제2 게이트라인의 일단들을 서로 연결하는 제2 연결부를 더 구비하는 반도체 소자.
  18. 제17항에 있어서,
    상기 복수의 제1 트랜지스터의 드레인 전극들이 연결되는 제1 전극패드:
    상기 복수의 출력 전극이 연결되는 출력 전극패드;
    상기 복수의 제2 트랜지스터의 소스 전극들이 연결되는 제2 전극패드;를 더 포함하는 반도체 소자.
  19. 제18항에 있어서,
    상기 제1연결부와 연결된 제1 게이트패드;
    상기 제2연결부와 연결된 제2 게이트패드;를 더 포함하는 반도체 소자.
  20. 제16항에 있어서,
    상기 복수의 제1 트랜지스터의 드레인 전극, 상기 복수의 출력 전극, 상기 복수의 제2 트랜지스터의 소스 전극은, 상기 제1 게이트라인, 제2 게이트라인을 가로지르는 방향을 따라 소정 주기로 반복 배치되는 반도체 소자.
  21. 제20항에 있어서,
    상기 소정 주기는 상기 통합된 하프 브릿지 셀을 이루는 등가의 두 스위치의 채널 면적비에 따라 정해지는 반도체 소자.
  22. 제20항에 있어서,
    상기 제1 트랜지스터의 드레인 전극, 상기 제2 트랜지스터의 소스 전극은 서로 다른 주기로 반복 배치되는 반도체 소자.
  23. 제16항에 있어서,
    상기 제1 트랜지스터의 드레인 전극, 상기 출력 전극, 상기 제2 트랜지스터의 소스 전극은, 미러 대칭적으로 반복 배치되는 반도체 소자.
  24. 제23항에 있어서,
    상기 제1 게이트전극과 상기 제2 게이트전극은
    상기 복수의 제1 게이트라인과 상기 복수의 제2 게이트라인이 두 개씩 서로 맞물리도록 배치된 반도체 소자.
  25. 제14항에 있어서,
    상기 제1 게이트전극과 상기 제2 게이트전극을 전체적으로 덮는 패시베이션층이 더 형성되고,
    상기 드레인 전극, 출력 전극, 소스 전극 중 적어도 어느 하나로부터 인접한 제1 게이트라인 또는 제2 게이트라인 상의 패시베이션층 위의 영역으로 연장 형성된 필드 플레이트가 더 구비된 반도체 소자.
  26. 제14항에 있어서,
    상기 반도체 기판은
    기판;
    상기 기판 상에 형성된 제1반도체층;
    상기 제1반도체층 상에 형성되어, 상기 제1반도체층에 상기 2차원 전자가스층을 유발하는 제2반도체층;을 포함하는 반도체 소자.
  27. 제26항에 있어서,
    상기 제1반도체층은 GaN, InN 및 GaAs 중 적어도 하나를 포함하는 반도체 소자.
  28. 제27항에 있어서,
    상기 제2반도체층은 AlGaN, AlInN 및 AlGaAs 중 적어도 하나를 포함하는 반도체 소자.
  29. 제27항에 있어서,
    상기 기판과 제1반도체층 사이에 버퍼층이 더 구비된 반도체 소자.
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
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