KR102162794B1 - 평판표시장치용 백플레인 및 그의 제조 방법 - Google Patents
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Abstract
평판표시장치용 백플레인 및 그의 제조 방법에 관한 것이다. 평판표시장치용 백플레인의 제조 방법은, 기판 상에 제1 게이트전극 및 제2 게이트전극을 형성하는 단계; 상기 제1 게이트전극 및 상기 제2 게이트전극 을 덮도록 상기 기판 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 상기 제1 게이트전극에 대응되는 제1 활성층 및 상기 제2 게이트전극에 대응되는 제2 활성층을 형성하는 단계; 상기 제1 활성층을 덮도록 상기 제1 절연층 상에 형성되며, 상기 제1 활성층의 일부를 노출시키는 제1홀 및 제2홀을 구비하는 활성절연층을 형성하는 단계; 및 상기 활성절연층 상에 상기 제1홀 및 상기 제2홀을 각각 채우며 상기 제1 활성층의 일부와 접촉하는 제1 소스전극과 제1 드레인전극, 및 상기 제2 활성층의 일부와 접촉하는 제2 소스전극과 제2 드레인전극을 형성하는 단계;를 포함한다.
Description
평판표시장치용 백플레인 및 그의 제조 방법에 관한 것으로, 상세하게는 구조가 다른 트랜지스터들을 포함하는 백플레인 및 그의 제조 방법에 관한 것이다.
유기발광표시장치, 액정표시장치 등과 같은 평판 표시 장치는 구동을 위해 적어도 하나의 박막트랜지스터(Thin Film Transistor: TFT) 및 커패시터 등과 이들을 연결하는 배선을 포함하는 패턴을 기판 상에 형성하여 제작된다. 여기서, 박막트랜지스터는 게이트 전극과, 게이트 절연층에 의해 게이트 전극과 전기적으로 절연되는 활성층과, 상기 활성층과 전기적으로 연결되는 소스전극 및 드레인전극을 포함한다. 박막트랜지스터는 구동 박막트랜지스터와 구동 박막 트랜지스터를 제어하는 스위칭 트랜지스터를 포함한다.
박막트랜지스터의 구조로는 게이트전극이 활성층의 상부에 형성되는 탑게이트(top-gate) 구조와, 게이트전극이 활성층의 하부에 형성되는 바텀게이트(bottom-gate) 구조 등이 있다. 바텀게이트 구조로는 활성층의 상부에 형성된 절연막인 에치스타퍼의 개구를 통해 소스전극과 드레인전극이 활성층에 접촉하는 구조와, 활성층의 양 가장자리에 소스전극과 드레인전극이 직접 접촉하는 구조 등이 있다.
한편, 고해상도의 대형 표시 장치를 구현하기 위해서는 화소회로를 구성하는 스위칭 트랜지스터, 구동 트랜지스터, 및 그 외의 보상을 위한 트랜지스터들이 제한된 화소 영역 안에 구성되어야 한다.
표시 장치의 높은 성능을 확보하면서 표시 장치 내에서 박막트랜지스터가 차지하는 면적을 최소화함으로써, 고해상도 및 대형화 추세에 적응할 수 있는 평판표시장치용 백플레인 및 그의 제조방법을 제공하는 것을 목적으로 한다. 본 실시예가 이루고자 하는 기술적 과제는 상기된 바와 같은 기술적 과제들로 한정되지 않으며, 이하의 실시예들로부터 또 다른 기술적 과제들이 유추될 수 있다.
본 발명의 일 측면에 따른 평판표시장치용 백플레인은 기판 위에 제1 트랜지스터와 제2 트랜지스터를 포함하는 평판표시장치용 백플레인에 있어서, 상기 제1 트랜지스터는, 상기 기판 상에 형성된 제1 게이트전극; 상기 제1 게이트전극을 덮으며 상기 기판 상에 형성된 제1게이트절연층; 상기 제1 게이트절연층 상에 상기 제1 게이트전극에 대응되도록 형성된 제1 활성층; 상기 제1 활성층을 덮도록 상기 제1 절연층 상에 형성되고, 상기 제1 활성층의 일부를 노출시키는 제1홀 및 제2홀을 구비하는 제1활성절연층; 및 상기 제1 활성절연층 상에 형성되며 상기 제1홀 및 상기 제2홀을 각각 채우며 상기 활성층의 일부와 접촉하는 제1 소스전극 및 제1 드레인전극을 포함하고, 상기 제2 트랜지스터는 상기 기판 상에 형성된 제2 게이트 전극; 상기 제2 게이트 전극을 덮으며 상기 기판 상에 형성된 상기 제2게이트절연층; 상기 제2 게이트절연층 상에 상기 제2 게이트 전극에 대응되도록 형성된 제2 활성층; 및 상기 제2 게이트절연층 상에 형성되며 상기 제2 활성층의 일부와 접촉하는 제2 소스전극 및 제2 드레인전극을 포함한다.
본 발명의 다른 측면에 따라, 상기 제1 게이트전극 및 상기 제2 게이트전극은 동일층에 동일물질로 형성되고,
상기 제1 게이트절연층 및 상기 제2 게이트절연층은 동일층에 동일물질로 형성되고, 상기 제1 활성층 및 상기 제2 활성층은 동일층에 동일물질로 형성되고, 상기 제1 소스전극, 상기 제1 드레인전극, 상기 제2 소스전극, 및 상기 제2 드레인전극은 동일층에 동일물질로 형성될 수 있다.
본 발명의 다른 측면에 따라, 상기 제2 트랜지스터는, 상기 제2 활성층의 일부를 덮도록 상기 제2 활성층 상에 형성되는 상기 제2 활성절연층;을 더 포함하고, 상기 제2 소스전극 및 상기 제2 드레인전극은 상기 제2 활성층의 양 측에 각각 접촉할 수 있다.
본 발명의 다른 측면에 따라, 상기 제1 활성절연층 및 상기 제2 활성절연층은 동일층에 동일물질로 형성될 수 있다.
본 발명의 다른 측면에 따라, 평판표시장치용 백플레인은 상기 제1 소스전극, 상기 제1 드레인전극, 상기 제2 소스전극, 및 상기 제2 드레인전극을 덮도록 상기 제1 활성절연층 및 상기 제2 게이트절연층 상에 형성되는 평탄화층을 더 포함하며, 상기 평탄화층은 상기 제1 소스전극 또는 상기 제1 드레인전극의 일부를 노출시키는 제3홀 및 상기 제2 소스전극 또는 상기 제2 드레인전극의 일부를 노출시키는 제4 홀을 구비할 수 있다.
본 발명의 다른 측면에 따라, 상기 제1 트랜지스터는, 상기 제3 홀을 채우면서 상기 평탄화층 상에 형성되고 상기 제3 홀에 의해 상기 제1 소스전극 또는 상기 제1 드레인전극 중 하나와 전기적으로 연결된 제1 화소전극;을 더 포함하고, 상기 제2 트랜지스터는, 상기 제4 홀을 채우면서 상기 평탄화층 상에 형성되고 상기 제4홀에 의해 상기 제2 소스전극 또는 상기 제2 드레인전극 중 하나와 전기적으로 연결된 제2 화소전극;을 더 포함할 수 있다.
본 발명의 다른 측면에 따라, 평판표시장치용 백플레인은 상기 평탄화층 상에 상기 제1 화소전극 및 상기 제2 화소전극의 가장자리를 덮도록 형성되며, 상기 제1 화소전극의 적어도 일부분을 노출하는 제1 개구부와 상기 제2 화소전극의 적어도 일부분을 노출하는 제2 개구부를 포함하는 화소정의막; 상기 제1 개구부 및 상기 제2 개구부에 의해 노출된 상기 제1 화소전극 및 상기 제2 화소전극 상에 형성되며 발광층을 포함하는 중간층; 및 상기 중간층을 사이에 두고 상기 제1 화소전극 및 상기 제2 화소전극에 대향하여 형성된 대향전극을 더 포함할 수 있다.
본 발명의 다른 측면에 따라, 상기 제1 활성층 및 상기 제2 활성층은 산화물반도체를 포함할 수 있다.
본 발명의 다른 측면에 따라, 상기 제1 트랜지스터가 상기 기판 상에서 차지하는 면적은, 상기 제2 트랜지스터가 상기 기판 상에서 차지하는 면적보다 넓을 수 있다.
본 발명의 다른 측면에 따라, 상기 제1 트랜지스터는 구동 트랜지스터이고, 상기 제2 트랜지스터는 스위칭 트랜지스터일 수 있다.
본 발명의 다른 측면에 따른 평판표시장치용 백플레인의 제조방법은 기판 상에 제1 게이트전극 및 제2 게이트전극을 형성하는 단계; 상기 제1 게이트전극 및 상기 제2 게이트전극 을 덮도록 상기 기판 상에 게이트절연층을 형성하는 단계; 상기 게이트절연층 상에 상기 제1 게이트전극에 대응되는 제1 활성층 및 상기 제2 게이트전극에 대응되는 제2 활성층을 형성하는 단계; 상기 제1 활성층을 덮도록 상기 제1 절연층 상에 형성되며, 상기 제1 활성층의 일부를 노출시키는 제1홀 및 제2홀을 구비하는 활성절연층을 형성하는 단계; 및 상기 활성절연층 상에 상기 제1홀 및 상기 제2홀을 각각 채우며 상기 제1 활성층의 일부와 접촉하는 제1 소스전극과 제1 드레인전극, 및 상기 제2 활성층의 일부와 접촉하는 제2 소스전극과 제2 드레인전극을 형성하는 단계;를 포함할 수 있다.
본 발명의 다른 측면에 따라, 상기 활성절연층을 형성하는 단계는 상기 제2 활성층의 일부를 덮도록 상기 활성절연층을 형성하고, 상기 제2 소스전극 및 상기 제2 드레인전극은 상기 제2 활성층의 양 측에 각각 접촉할 수 있다.
본 발명의 다른 측면에 따라, 평판표시장치용 백플레인의 제조방법은 상기 제1 소스전극, 상기 제1 드레인전극, 상기 제2 소스전극, 및 상기 제2 드레인전극을 덮도록 상기 활성절연층 및 상기 게이트절연층 상에 평탄화층을 형성하는 단계;를 더 포함하며, 상기 평탄화층은 상기 제1 소스전극 또는 상기 제1 드레인전극의 일부를 노출시키는 제3홀 및 상기 제2 소스전극 또는 상기 제2 드레인전극의 일부를 노출시키는 제4 홀을 구비할 수 있다.
본 발명의 다른 측면에 따라, 평판표시장치용 백플레인의 제조방법은 상기 제3 홀을 채우면서 상기 제3 홀에 의해 상기 제1 소스전극 또는 상기 제1 드레인전극 중 하나와 전기적으로 연결되는 제1 화소전극, 및 상기 제4 홀을 채우면서 상기 제4홀에 의해 상기 제2 소스전극 또는 상기 제2 드레인전극 중 하나와 전기적으로 연결되는 제2 화소전극을 상기 평탄화층 상에 형성하는 단계;를 더 포함할 수 있다.
본 발명의 다른 측면에 따라, 평판표시장치용 백플레인의 제조방법은 상기 평탄화층 상에 상기 제1 화소전극 및 상기 제2 화소전극의 가장자리를 덮도록 형성되며, 상기 제1 화소전극의 적어도 일부분을 노출하는 제1 개구부와 상기 제2 화소전극의 적어도 일부분을 노출하는 제2 개구부를 포함하는 화소정의막을 형성하는 단계; 상기 제1 개구부 및 상기 제2 개구부에 의해 노출된 상기 제1 화소전극 및 상기 제2 화소전극 상에 발광층을 포함하는 중간층을 형성하는 단계; 및 상기 중간층을 사이에 두고 상기 제1 화소전극 및 상기 제2 화소전극에 대향하는 대향전극을 형성하는 단계;를 더 포함할 수 있다.
본 발명의 다른 측면에 따라, 상기 제1 활성층 및 상기 제2 활성층은 산화물반도체를 포함할 수 있다.
본 발명의 다른 측면에 따라, 상기 제1 게이트전극, 상기 제1 활성층, 상기 제1 소스전극 및 상기 제1드레인전극이 상기 기판 상에서 차지하는 면적은, 상기 제2 게이트전극, 상기 제2 활성층, 상기 제2 소스전극 및 상기 제2 드레인전극이 상기 기판 상에서 차지하는 면적보다 넓을 수 있다.
본 발명의 다른 측면에 따라, 상기 평판표시장치용 백플레인은 구동 트랜지스터와 스위칭 트랜지스터를 포함하고, 상기 구동 트랜지스터는 상기 제1 게이트전극, 상기 제1 활성층, 상기 제1 소스전극 및 상기 제1드레인전극을 포함하고, 상기 스위칭 트랜지스터는 상기 제2 게이트전극, 상기 제2 활성층, 상기 제2 소스전극 및 상기 제2드레인전극을 포함할 수 있다.
이상과 같은 본 발명의 일 실시예에 따르면, 표시장치 내에서 박막트랜지스터가 차지하는 면적을 최소화하면서 성능이 우수한 표시장치를 제공할 수 있다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 평판표시장치용 백플레인의 제조 공정을 개략적으로 나타내는 단면도이다.
도 13 내지 도 14는 본 발명의 다른 실시예에 따른 평판표시장치용 백플레인의 제조 공정의 일부를 개략적으로 나타내는 단면도이다.
도 13 내지 도 14는 본 발명의 다른 실시예에 따른 평판표시장치용 백플레인의 제조 공정의 일부를 개략적으로 나타내는 단면도이다.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고, 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
제 1, 제 2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 구성 요소들은 용어들에 의하여 한정되어서는 안된다. 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만 사용된다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, “포함한다” 또는 “가지다” 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나, 숫자, 단계, 동작, 구성 요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부된 도면들에 도시된 본 발명의 바람직한 실시예를 참조하여 본 발명을 보다 상세히 설명한다.
도 1 내지 도 12는 본 발명의 일 실시예에 따른 평판표시장치용 백플레인의 제조 공정을 개략적으로 나타내는 단면도이다. 이하에서는, 평판표시장치용 백플레인의 제조 공정을 개략적으로 설명한다.
먼저, 도 1에 도시된 바와 같이 기판(10)이 구비된다. 기판(10)은 SiO2를 주성분으로 하는 투명 재질의 글라스재로 형성될 수 있다. 그러나 본 발명의 일 측면에 따른 평판 표시 장치는 전면 발광 가능하므로, 기판(10)은 반드시 이에 한정되는 것은 아니며 불투명 재질도 가능하고 플라스틱 재 또는 금속 재 등, 다양한 재질의 기판을 이용할 수 있다. 도 1을 참조하면, 평판표시장치용 백플레인은 트랜지스터 영역(1) 및 저장 영역(2)을 포함한다.
기판(10) 상에는 제1 트랜지스터와 제2 트랜지스터를 포함하여 적어도 두 개의 박막 트랜지스터가 형성되고, 기판(10)은 제1 트랜지스터가 형성되는 제1영역(TR1)과 제2 트랜지스터가 형성되는 제2 영역(TR2)을 포함한다.
다음으로, 도 2에 도시된 바와 같이, 기판(10) 상에 불순물 이온이 확산되는 것을 방지하고, 수분이나 외기의 침투를 방지하며, 표면을 평탄화하기 위한 베리어층, 블록킹층, 및/또는 버퍼층과 같은 보조층(11)이 구비될 수 있다. 보조층(11)은 SiO2 및/또는 SiNx 등을 사용하여, PECVD(plasma enhanced chemical vapor deosition)법, APCVD(atmospheric pressure CVD)법, LPCVD(low pressure CVD)법 등 다양한 증착 방법에 의해 형성될 수 있다. 다만, 보조층(11)은 본 발명의 실시예에 따라 생략될 수도 있다.
다음으로, 도 3에 도시된 바와 같이, 보조층(11) 상에 제1 게이트전극(21) 및 제2 게이트전극(31)을 형성한다. 본 발명의 일 실시예에 따라 보조층(11)이 생략된 경우에는 기판(10) 상에 제1 게이트전극(21) 및 제2 게이트전극(31)이 형성된다. 제1 게이트전극(21)은 제1 영역(TR1)에 형성되고, 제2 게이트전극(31)은 제2 영역(TR2)에 형성된다. 제1 게이트전극(21)과 제2 게이트전극(31)은 하나의 마스크를 이용하여 동일층에 동일물질로 형성될 수 있다.
본 실시예의 제1 게이트전극(21)과 제2 게이트전극(31)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW 또는 Cu 중 선택된 하나 이상의 물질을 포함할 수 있으나 이에 한정되지 않으며, 제1 게이트전극(21)과 제2 게이트전극(31)의 재료는 금속 등을 포함한 도전성 물질이라면 어느 것이든 무방하다.
다음으로, 도 4에 도시된 바와 같이 제1 게이트전극(21) 및 제2 게이트전극(31)을 덮도록, 보조층(11) 상에 게이트절연층(22, 32)을 형성한다. 본 발명의 일 실시예에 따라 보조층(11)이 생략된 경우에는 제1 게이트전극(21) 및 제2 게이트전극(31)을 덮도록, 기판(10) 상에 게이트절연층(22, 32)을 형성한다. 게이트 절연층(22, 32)은 제1 영역(TR1)과 제2 영역(TR2)에 모두 형성되고, 동일층에 동일 물질로 형성될 수 있다.
게이트절연층(22, 32)은 SiNx 또는 SiOx 등과 같은 무기 절연막을 PECVD법, APCVD법, LPCVD법 등의 방법으로 증착하여 형성할 수 있다. 게이트절연층(22, 32)의 일부는 게이트 전극(21, 31)과 이후의 단계에서 형성될 활성층의 사이에 개재되어 게이트전극(21, 31)과 활성층을 절연시킨다.
다음으로 도 5에 도시된 바와 같이 게이트절연층(22, 32) 상에 제1 게이트전극(21)에 대응되는 제1 활성층(23) 및 제2 게이트전극(31)에 대응되는 제2 활성층(33)을 형성한다. 제1 활성층(23)과 제2 활성층(33)은 하나의 마스크를 이용하여 동일층에 동일물질로 형성될 수 있다.
활성층(23, 33)을 형성하는 과정은 도면에 도시하지는 않았으나, 반도체 물질을 증착하고 그 상부에 감광막을 형성한 후, 마스크(미도시)를 기판(10)에 정렬하고, 감광막에 소정 파장대의 광을 조사하여 노광을 실시하고, 이에 따라 패터닝된 감광막을 에치 스타퍼로 이용하여 활성층(23, 33)만 남기고 식각함에 따라 활성층(23, 33)을 형성할 수 있다. 다만 이와 같은 과정은 일 예일 뿐, 활성층(23, 33)의 형성 과정이 이에 한정되는 것은 아니다.
활성층(23, 33)은 다결정 실리콘으로 형성될 수 있는 데, 반드시 이에 한정되는 것은 아니며, 산화물 반도체로 형성될 수 있다. 산화물 반도체는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn) 카드뮴(Cd), 게르마늄(Ge), 또는 하프늄(Hf) 과 같은 12, 13, 14족 금속 원소 및 이들의 조합에서 선택된 물질의 산화물을 포함할 수 있다.
다음으로, 도 6에 도시된 바와 같이, 활성절연층(24)이 형성될 수 있다. 본 발명의 일 실시예에 따라 활성절연층(24)은 제1 활성층(23)을 덮도록 제1 절연층(22) 상에 형성되며, 제1 활성층(23)의 일부를 노출시키는 제1홀(241) 및 제2홀(242)을 구비한다.
상세하게는, 도 5의 구조물 상에 활성절연층(24)을 증착하고, 제1 활성층(23)의 일부를 노출시키는 제1홀(241)과 제2홀(242)을 형성하기 위하여 활성절연층(24)의 일부를 식각한다. 활성절연층(24)은 제1 활성층(23)을 보호할 수 있다. 제1홀(241)과 제2홀(242)은 습식 식각 및 건식 식각 등 다양한 방법으로 수행 가능하다. 다만, 그 하부의 제1 활성층(23)이 식각되지 않는 조건이어야 할 것이다. 활성절연층(24)은 제1 활성층(23)을 보호하는 기능을 수행할 수 있다.
본 발명의 일 실시예에 따르면, 제2영역(TR2)에는 활성절연층(24)이 형성되지 않을 수 있다. 이를 위하여 도 5의 구조물 상에 활성절연층(24)을 증착한 후, 제2 영역(TR2)의 활성절연층(24)을 식각할 수 있다. 식각 방법은 습식 식각 및 건식 식각 등 다양한 방법으로 수행 가능하며, 제2 영역(TR2)의 구조물이 식각되지 않는 조건이어야 할 것이다. 또는, 활성절연층(24)을 증착할 때 제2 영역(TR2)에는 활성절연층(24)이 형성되지 않도록 마스크를 이용할 수도 있을 것이다.
다음으로, 도 7에 도시된 바와 같이, 제1 영역(TR1)에 제1 소스전극(251)과 제1 드레인전극(252)을 형성하고, 제2 영역(TR2)에 제2 소스전극(351)과 제2 드레인전극(352)을 형성한다. 상세히, 활성절연층(24) 상에 제1홀(241) 및 제2홀(242)을 각각 채우며 제1 활성층(23)의 일부와 접촉하는 제1 소스전극(251)과 제1 드레인전극(252)을 형성하고, 제2 활성층(33)의 일부와 접촉하는 제2 소스전극(351)과 제2 드레인전극(352)을 형성한다. 제1 소스전극(251)은 제1홀(241)에 채워져 제1 활성층(31)과 접촉되고, 제1 드레인전극(252)은 제2홀(242)에 채워져 제1 활성층(31)과 접촉되나, 제1 소스전극(251)과 제1 드레인전극(252)은 서로 이격되어 형성된다. 마찬가지로, 제2 소스전극(351)과 제2 드레인전극(352)도 제2 활성층(33)의 일부와 접촉되나, 서로 이격되어 형성된다.
제1 소스전극(251), 제1 드레인전극(252), 제2 소스전극(351) 및 제2 드레인전극(352)은 동일 마스크를 이용하여 동일 층에 동일 물질로 형성될 수 있다. 예를 들어, 제1 소스전극(251), 제1 드레인전극(252), 제2 소스전극(351) 및 제2 드레인전극(352)을 형성하기 위하여, 도 6의 구조물 상에 금속층을 적층하고, 금속층을 선택적으로 식각할 수 있다. 상기 식각 과정은 습식 식각 및 건식 식각 등 다양한 방법으로 수행 가능하다. 금속층은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, Mo, Ti, W, MoW 또는 Cu 중 선택된 하나 이상의 물질을 포함할 수 있다.
도 7을 참조하면, 본 발명의 일 실시예에 따라 제1 영역(TR1)에는 제1 트랜지스터(71)가 형성되고, 제2 영역(TR2)에는 제2 트랜지스터(72)가 형성된다. 제1 트랜지스터(71)와 제2 트랜지스터(72)는 서로 다른 구조로 형성된다.
이 때, 제1 게이트전극(21), 제1 활성층(23), 제1 소스전극(251) 및 제1 드레인전극(252)을 포함하는 제1 트랜지스터(71)가 기판(10) 상에서 차지하는 면적은, 제2 게이트전극(31), 제2 활성층(33), 제2 소스전극(351) 및 제2 드레인전극(352)을 포함하는 제2 트랜지스터(72)가 기판(10) 상에서 차지하는 면적보다 넓을 수 있다. 이와 관련하여서는 도 15a 내지 도 15c를 참고하여 후술한다.
다음으로, 도 8에 도시된 바와 같이, 평탄화층(40)을 형성한다. 상세히, 도 7의 구조물 상에, 제1 소스전극(251), 제1 드레인전극(252), 제2 소스전극(351), 및 제2 드레인전극(352)을 덮도록 활성절연층(24) 및 게이트절연층(32) 상에 평탄화층(40)을 형성한다. 평탄화층(40)은 제1 소스전극(251) 또는 제1 드레인전극(252)의 일부를 노출시키는 제3홀(401) 및 제2 소스전극(351) 또는 제2 드레인전극(352)의 일부를 노출시키는 제4 홀(402)을 구비할 수 있다. 도 8에는 제3홀(401)에 의해 제1 드레인전극(252)의 일부가 노출되고, 제4홀(402)에 의해 제2 드레인전극(352)의 일부가 노출된 예를 도시하였다.
평탄화층(40)은 마스크 공정에 의하여 패터닝됨으로써 형성될 수 있다. 평탄화층(40)에 형성된 홀(401, 402)은 박막트랜지스터와 후술할 화소전극을 전기적으로 연결하기 위해 형성된다. 도 8에서는 드레인전극(252, 352)을 노출하도록 홀(401, 402)을 형성하였으나, 이에 한정하는 것은 아니다. 또한 홀(401, 402)의 형태는 도 8에 도시된 바에 한정하지 않고 다양하게 구현할 수 있다.
평탄화층(40)은 폴리이미드, 폴리아마이드, 아크릴 수지, 벤조사이클로부텐 및 페놀 수지로 이루어진 군에서 선택되는 하나 이상의 유기 절연 물질로 스핀 코팅 등의 방법으로 형성될 수 있다. 한편, 평탄화층(40)은 상기와 같은 유기 절연 물질뿐만 아니라, SiO2, SiNx, Al2O3, CuOx, Tb4O7, Y2O3, Nb2O5, Pr2O3 등에서 선택된 무기 절연 물질로 형성될 수 있음은 물론이다. 또한 평탄화층(40)은 유기 절연 물질과 무기 절연 물질이 교번하는 다층 구조로 형성될 수도 있다.
평탄화층(40)은 충분한 두께로 형성되어, 예컨대 전술한 게이트절연층(22, 32) 또는 활성절연층(24)보다 두껍게 형성되어, 후술하는 화소전극이 형성될 상면을 평탄하게 하는 평탄화 기능 또는 트랜지스터 영역의 소스/드레인 전극(251, 252, 351, 352)을 보호하는 패시베이션(passivation) 기능을 수행할 수 있다.
다음으로, 도 9에 도시된 바와 같이, 제1 화소전극(41) 및 제2 화소전극(42)이 형성된다. 상세히, 도 8의 구조물 상에, 제3 홀(401)을 채우면서 제3 홀(401)에 의해 제1 소스전극(251) 또는 제1 드레인전극(252) 중 하나와 전기적으로 연결되는 제1 화소전극(41), 및 제4 홀(402)을 채우면서 제4 홀(402)에 의해 제2 소스전극(351) 또는 제2 드레인전극(352) 중 하나와 전기적으로 연결되는 제2 화소전극(42)을 형성한다.
화소전극(41, 42)은 마스크 공정에 의해 패터닝 됨으로써 형성될 수 있다. 화소전극(41, 42)은 유기발광표시장치의 발광타입에 따라 다양한 물질로 형성될 수 있다. 예를 들어, 기판(10)의 방향으로 화상이 구현되는 배면발광(bottom-emission) 또는 기판(10)의 방향과 기판(10)의 역방향으로 모두 화상이 구현되는 양면발광(dual-emission)의 경우 화소전극(41, 42)은 투명한 금속산화물로 이루어진다. 이러한 화소전극(41, 42)은 ITO, IZO, ZnO, 또는 In2O3와 같은 물질 가운데 선택된 하나 이상의 물질을 포함할 수 있다. 이러한 타입의 경우 화소전극(41, 42)은 트랜지스터영역(TR1, TR2)과 중첩되지 않도록 설계된다.
한편, 기판(10)의 역방향으로 화상이 구현되는 전면발광(top-emission)의 경우 화소전극(41, 42)은 광을 반사하는 물질로 이루어진 반사전극을 더 포함할 수 있다. 이러한 타입의 경우에는 화소전극(41, 42)은 트랜지스터영역(TR1, TR2)과 중첩되어도 무방하다.
다음으로 도 10에 도시된 바와 같이, 화소정의막(50)(PDL; pixel define layer)이 형성된다. 화소정의막(50)은 평탄화층(40) 상에 제1 화소전극(41) 및 제2 화소전극(42)의 가장자리를 덮도록 형성되며, 제1 화소전극(41)의 적어도 일부분을 노출하는 제1 개구부(501)와 제2 화소전극(42)의 적어도 일부분을 노출하는 제2 개구부(502)를 포함한다. 화소정의막(50)은 폴리 이미드 계열 고분자, 아크릴계 고분자 또는 올레핀 계 고분자와 같은 유기물을 함유하도록 형성할 수 있으며, 후술할 유기 발광 소자의 중간층이 형성되는 영역을 정의한다.
다음으로, 도 11에 도시된 바와 같이, 제1 개구부(501) 및 제2 개구부(502)에 의해 노출된 제1 화소전극(41) 및 제2 화소전극(42) 상에 유기 발광층을 포함하는 중간층(51, 52)을 형성한다.
중간층(51, 52)은 유기 발광층(emissive layer: EML)과, 그 외에 정공 수송층(hole transport layer: HTL), 정공 주입층(hole injection layer: HIL), 전자 수송층(electron transport layer: ETL), 및 전자 주입층(electron injection layer: EIL) 등의 기능층 중 어느 하나 이상의 층이 단일 혹은 복합의 구조로 적층되어 형성될 수 있다. 중간층(51, 52)은 저분자 또는 고분자 유기물로 구비될 수 있다.
저분자 유기물로 형성되는 경우, 중간층(51, 52)은 유기 발광층을 중심으로 화소전극(41, 42)의 방향으로 정공 수송층 및 정공 주입층 등이 적층되고, 후술할 대향 전극(60) 방향으로 전자 수송층 및 전자 주입층 등이 적층된다. 이외에도 필요에 따라 다양한 층들이 적층될 수 있다. 이때, 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯하여 다양하게 적용 가능하다.
한편, 고분자 유기물로 형성되는 경우에는, 중간층(51, 52)은 유기 발광층을 중심으로 화소전극(41, 42) 방향으로 정공 수송층만이 포함될 수 있다. 정공 수송층은 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(2,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline) 등을 사용하여 잉크젯 프린팅이나 스핀 코팅의 방법에 의해 화소전극(41, 42) 상부에 형성할 수 있다. 이때 사용 가능한 유기 재료로 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등의 고분자 유기물을 사용할 수 있으며, 잉크젯 프린팅이나 스핀 코팅 또는 레이저를 이용한 열전사 방식 등의 통상의 방법으로 컬러 패턴을 형성할 수 있다.
이와 같은 유기 발광층은 적색, 녹색, 청색의 빛을 방출하는 서브 픽셀로써, 각 서브 픽셀들이 모여 하나의 단위 픽셀을 이룰 수 있다.
다음으로, 도 12에 도시된 바와 같이, 중간층(51, 52)을 사이에 두고 제1 화소전극(41) 및 제2 화소전극(42)에 대향하는 대향전극(60)을 형성한다.
대향전극(60)은 기판(10) 전면적으로 증착되어 공통전극으로 형성될 수 있다. 본 실시예에 따른 평판표시장치의 경우, 화소전극(41, 42)은 애노드로 사용되고, 대향전극(60)은 캐소드로 사용된다. 물론 전극의 극성은 반대로 적용될 수 있음은 물론이다.
상술한 실시예에서는 중간층(51, 52)이 개구부(501, 502) 내부에 형성되어 각 픽셀별로 별도의 발광 물질이 형성된 경우를 예로 설명하였으나, 본 발명은 이에 한정되지 않는다. 중간층(51, 52)은 픽셀의 위치에 관계 없이 화소정의막(50) 전체에 공통으로 형성될 수 있다. 이때, 중간층(51, 52)은 예를 들어, 적색, 녹색 및 청색의 빛을 방출하는 발광 물질을 포함하는 발광층이 수직으로 적층되거나 혼합되어 형성될 수 있다. 발광층은 백색광을 방출할 수 있으며, 방출된 백색광을 소정의 컬러로 변환하는 색변환층이나, 컬러 필터가 더 구비될 수 있다.
평판표시장치가 기판(10)의 반대방향으로 화상이 구현되는 전면발광형 (top emission type)의 경우, 대향전극(60)은 투명전극이 되고, 화소전극(41, 42)은 반사전극이 된다. 이 때, 반사전극은 일함수가 적은 금속, 예를 들자면, Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, LiF, 또는 이들의 화합물을 얇게 증착하여 형성할 수 있다. 본 발명의 일 실시예에 의한 평판표시장치의 백플레인에서는 대향 전극(60)은 광투과가 가능하도록 형성될 수 있다.
도 13 내지 도 14는 본 발명의 다른 실시예에 따른 평판표시장치용 백플레인의 제조 공정의 일부를 개략적으로 나타내는 단면도이다.
도 13을 참조하면, 도 5의 구조물 상에 활성절연층(24)을 형성함에 있어서, 도 6에 도시된 실시예와 다른 패턴으로 활성절연층(24)을 형성할 수 있다.
도 13을 참조하면, 본 발명의 다른 실시예에 따라 도 6의 구조물 상에 제2 활성층(33)의 일부를 덮는 활성절연층(34)이 형성될 수 있다. 제2 영역(TR2)에 형성된 활성절연층(34)은 제1 영역(TR1)에 형성된 활성절연층(24)과 동일마스크로 동일층에 동일물질로 형성될 수 있다.
이어서, 도 14에 도시된 바와 같이 도 13의 구조물 상에 제1 소스전극(251), 제1 드레인전극(252), 제2 소스전극(351), 제2 드레인전극(352)을 형성할 수 있다. 제1 소스전극(251), 제1 드레인전극(252)은 도 7에 도시된 것과 동일하게 형성될 수 있다.
한편, 도 14에 도시된 바와 같이 본 발명의 다른 실시예에 따라 제2 소스전극(351) 및 제2 드레인전극(352)은 제2 활성층(33) 상에 형성된 활성절연층(34)의 일부를 덮으며 형성될 수 있다. 또한, 제2 소스전극(351) 및 제2 드레인전극(352)은 활성절연층(34)에 의해 덮이지 않은 제2 활성층(33)의 양 측에 각각 접촉할 수 있다.
도 14를 참조하면, 본 발명의 다른 실시예에 따라 제1 영역(TR1)에는 제3 트랜지스터(141)가 형성되고, 제2 영역(TR2)에는 제4 트랜지스터(142)가 형성된다. 제3 트랜지스터(141)와 제4 트랜지스터(142)는 서로 다른 구조로 형성된다.
이 때, 제1 게이트전극(21), 제1 활성층(23), 제1 소스전극(251) 및 제1 드레인전극(252)을 포함하는 제3 트랜지스터(141)가 기판(10) 상에서 차지하는 면적은, 제2 게이트전극(31), 제2 활성층(33), 제2 소스전극(351) 및 제2 드레인전극(352)을 포함하는 제4 트랜지스터(142)가 기판(10) 상에서 차지하는 면적보다 넓을 수 있다. 이와 관련하여서는 도 15a 내지 도 15c를 참고하여 후술한다.
별도의 도면으로 도시하지 않았으나, 도 14의 구조물 상에는, 도 8에서 설명한 평탄화층(40)부터 도 12에서 설명한 대향전극(60)까지의 구조가 동일하게 형성될 수 있다.
도 7과 도 14를 참고하면, 제1 트랜지스터(71)와 제3 트랜지스터(141)는 구조가 동일하나, 제2 트랜지스터(72)와 제4 트랜지스터(142)는 구조가 상이하다. 이하에서는 제1 트랜지스터(71) 및 제3 트랜지스터(141)의 구조를 제1 타입, 제2 트랜지스터(72)의 구조를 제2 타입, 제4 트랜지스터(142)의 구조를 제 3타입이라고 한다.
이하에서는 도 15a 내지 도 15c를 참조하여 각 타입의 트랜지스터의 구조를 설명한다.
도 15a는 제1 타입의 트랜지스터를 개략적으로 도시한 것이다. 제1 타입의 트랜지스터는 게이트전극(151), 활성층(152), 소스전극(155), 드레인전극(156)을 포함한다. 소스전극(155)과 드레인전극(156)은 각각 콘택홀(153, 154)을 통해 활성층(152)에 접촉된다. 제1 타입의 트랜지스터는 활성층의 일부 상단 및 양 측단에 형성된 활성절연층을 포함한다. 활성절연층은 콘택홀(153, 154)을 포함한다. 소스전극(155)과 드레인전극(156) 사이의 채널영역의 너비를 W1로, 길이를 L1로, 전체 소자의 크기를 A1으로 도시하였다.
제1 타입의 트랜지스터는 소자의 안정성 및 공정 디자인을 고려할때 소스전극과 드레인전극 사이의 채널영역의 너비(width)(W1)와 길이(length)(L1)을 줄이는 데에 구조적 한계가 있다. 이에 따라 소자의 크기(A1)을 줄이는 데에도 한계가 있다. 다만, 제1 타입의 트랜지스터는 소자 특성이 안정적이고, 특성 산포가 적다는 장점이 있다.
도 15b는 제2 타입의 트랜지스터를 개략적으로 도시한 것이다. 제2 타입의 트랜지스터는 게이트전극(161), 활성층(162), 소스전극(165), 드레인전극(166)을 포함한다. 소스전극(165)과 드레인전극(166)은 콘택홀 없이 직접 활성층(162)의 양 측단에 접촉된다. 소스전극(165)과 드레인전극(166) 사이의 채널영역의 너비를 W2로, 길이를 L2로, 전체 소자의 크기를 A2으로 도시하였다.
제2 타입의 트랜지스터는 소자의 크기가 작고 마스크 공정수도 줄일 수 있는 장점이 있다. 그러나 제1 타입의 트랜지스터와 비교하여 상대적으로 소자특성이 불안정적이고 특성 산포가 크다.
도 15c는 제3 타입의 트랜지스터를 개략적으로 도시한 것이다. 제3 타입의 트랜지스터는 게이트전극(171), 활성층(172), 소스전극(175), 드레인전극(176)을 포함한다. 소스전극(175)과 드레인전극(176)은 각각 콘택홀(173, 174)을 통해 활성층(172)에 접촉된다. 제3 타입의 트랜지스터는 활성층(172)의 일부 상단에 형성된 활성절연층을 포함한다. 소스전극(175)과 드레인전극(176) 사이의 채널영역의 너비를 W3로, 길이를 L3로, 전체 소자의 크기를 A3으로 도시하였다.
제3 타입의 트랜지스터는 제1 타입의 트랜지스터와 비교하면 채널영역의 너비(W3) 및 길이(L3)는 큰 차이가 없으나, 소자의 크기(A3)가 감소하는 효과가 있다. 제3 타입의 트랜지스터는 제2 타입의 트랜지스터와 비교하면 채널영역의 너비(W3), 길이(L3), 소자의 크기(A3)의 제약이 크지만, 소자의 특성이 안정적이고 특성 산포가 적다.
도 15a 내지 도 15c에 도시된 제1 타입 내지 제3 타입의 트랜지스터를 비교하면, 제 1타입의 소자의 크기(A1)가 가장 크고, 그 다음으로 제3 타입의 소자의 크기(A3)가 크며, 제 2타입의 소자의 크기(A2)가 가장 작다. 그러나, 소자의 안정성 측면에서는 제1 타입의 소자가 가장 안정적이며, 제2 타입의 소자가 가장 불안정적이다. 즉, 소자의 안정성과 소자의 크기는 트레이드-오프 관계라고 볼 수 있다.
따라서, 제1 타입 내지 제3 타입의 트랜지스터를 평판표시장치용 백플레인에서의 역할에 따라 적절히 혼합하여 사용하면, 평판표시장치용 백플레인의 트랜지스터가 차지하는 면적을 최소화하면서 안정성과 신뢰도를 어느정도 확보할 수 있게 된다.
예를 들어, 구동(Driving) 트랜지스터와 같이 유기 발광 소자의 휘도에 직접적인 영향을 줄 수 있는 트랜지스터는 소자의 안정성이 있는 제1 타입으로 형성하고, 스위칭 트랜지스터와 같이 온/오프의 역할을 하는 트랜지스터는 트랜지스터가 차지하는 면적을 줄일 수 있도록 제2타입, 또는 제3타입으로 형성할 수 있다. 이에 따라 화소(pixel)에서 복수 개의 트랜지스터들이 차지하는 면적을 감소시킬 수 있다. 이와 같은 예시는 제1 타입 내지 제3 타입의 트랜지스터를 혼합 구성하는 예에 불과하며, 다양한 방법으로 제1 타입 내지 제3 타입의 트랜지스터를 혼합 구성할 수 있다.
본 발명의 일 실시예에 의하면, 화소전극(41, 42), 중간층(51, 52) 및 대향전극(50)에 의해 유기발광소자(EL)가 구비됨으로써, 본 발명의 일 실시예에 따라 제조된 평판표시장치용 백플레인은 유기발광표시장치용 백플레인으로 사용될 수 있다. 그러나, 본 발명의 일 측면은 이에 한정되지 않는다. 예를 들어, 화소전극(41, 42)과 대향전극(60) 사이에 액정이 구비되면, 본 발명의 일 실시예에 따라 제조된 평판표시장치용 백플레인은 액정표시장치용 백플레인으로 사용될 수도 있을 것이다.
전술된 평판표시장치용 백플레인을 형성하기 위한 각 마스크 공정 시 적층막의 제거는 건식 식각 또는 습식 식각으로 수행될 수 있다. 또한, 본 발명에 따른 실시예를 설명하기 위한 도면들에는 1개 또는 2개의 트랜지스터만 도시되어 있으나, 이는 설명의 편의를 위한 것일 뿐, 본 발명은 이에 한정되지 않으며, 본 발명에 따른 마스크 공정을 늘리지 않는 한, 복수 개의 트랜지스터 및 커패시터가 더 포함될 수 있음은 물론이다.
본 명세서에서는 본 발명을 한정된 실시예를 중심으로 설명하였으나, 본 발명의 범위 내에서 다양한 실시예가 가능하다. 또한 설명되지는 않았으나, 균등한 수단도 또한 본 발명에 그대로 결합되는 것이라 할 것이다. 따라서 본 발명의 진정한 보호범위는 아래의 특허청구범위에 의하여 정해져야 할 것이다.
TR1: 제1 영역
TR2: 제2 영역
10: 기판
11: 보조층
21, 31: 제1 게이트전극, 제2 게이트전극
22, 32: 제1 게이트절연층, 제2 게이트절연층
23, 33: 제1 활성층, 제2 활성층
24, 34 : 제1 활성절연층, 제2 활성절연층
251, 351: 제1 소스전극, 제2 소스전극
252, 352: 제1 드레인전극, 제2 드레인전극
40: 평탄화층
41, 42: 제1 화소전극, 제2 화소전극
50: 화소정의막
51, 52: 중간층
60: 대향전극
TR2: 제2 영역
10: 기판
11: 보조층
21, 31: 제1 게이트전극, 제2 게이트전극
22, 32: 제1 게이트절연층, 제2 게이트절연층
23, 33: 제1 활성층, 제2 활성층
24, 34 : 제1 활성절연층, 제2 활성절연층
251, 351: 제1 소스전극, 제2 소스전극
252, 352: 제1 드레인전극, 제2 드레인전극
40: 평탄화층
41, 42: 제1 화소전극, 제2 화소전극
50: 화소정의막
51, 52: 중간층
60: 대향전극
Claims (18)
- 기판 상에 제1 트랜지스터와 제2 트랜지스터를 포함하는 평판표시장치용 백플레인에 있어서,
화소 회로에서 구동 트랜지스터로 동작하는 상기 제1 트랜지스터는,
상기 기판 상의 제1 게이트전극;
상기 제1 게이트전극 상의 제1 게이트절연층;
상기 제1 게이트절연층 상에서 적어도 일부가 상기 제1 게이트전극과 중첩하도록 배치되는 제1 활성층;
상기 제1 활성층 상에 배치되고, 상기 제1 활성층의 일부들을 각각 노출하는 제1홀 및 제2홀을 구비하는 제1 활성절연층; 및
상기 제1 활성절연층 상에 배치되고, 각각 상기 제1홀 및 상기 제2홀을 통해 상기 제1 활성층의 일부들과 접촉하는 제1 소스전극 및 제1 드레인전극을 포함하고,
스위칭 트랜지스터로 동작하는 상기 제2 트랜지스터는,
상기 기판 상의 제2 게이트전극;
상기 제2 게이트전극 상의 제2 게이트절연층;
상기 제2 게이트절연층 상에서 적어도 일부가 상기 제2 게이트전극과 중첩하도록 배치되는 제2 활성층; 및
상기 제2 게이트절연층 상에 배치되고, 각각 상기 제2 활성층의 일부들과 접촉하는 제2 소스전극 및 제2 드레인전극을 포함하는 평판표시장치용 백플레인. - 제1 항에 있어서,
상기 제1 게이트전극 및 상기 제2 게이트전극은 동일층에 동일물질로 형성되고,
상기 제1 게이트절연층 및 상기 제2 게이트절연층은 동일층에 동일물질로 형성되고,
상기 제1 활성층 및 상기 제2 활성층은 동일층에 동일물질로 형성되고,
상기 제1 소스전극, 상기 제1 드레인전극, 상기 제2 소스전극, 및 상기 제2 드레인전극은 동일층에 동일물질로 형성되는 평판표시장치용 백플레인. - 제1 항에 있어서,
상기 제2 트랜지스터는 상기 제2 활성층의 일부분 상에 배치되는 제2 활성절연층을 더 포함하고,
상기 제2 소스전극 및 상기 제2 드레인전극은 상기 제2 활성절연층의 양 측에서 상기 활성층의 상기 일부들과 각각 접촉하는 평판표시장치용 백플레인. - 제3 항에 있어서,
상기 제1 활성절연층 및 상기 제2 활성절연층은 동일층에 동일물질로 형성되는 평판표시장치용 백플레인. - 제1 항에 있어서,
상기 제1 소스전극, 상기 제1 드레인전극, 상기 제2 소스전극, 및 상기 제2 드레인전극 상에 배치되고, 상기 제1 소스전극, 상기 제1 드레인전극, 상기 제2 소스전극, 및 상기 제2 드레인전극 중 하나의 전극의 일부를 노출시키는 제3홀을 구비하는 평탄화층을 더 포함하는 평판표시장치용 백플레인. - 제5 항에 있어서,
상기 평탄화층 상에 배치되고, 상기 제3홀을 통해 상기 하나의 전극의 일부와 전기적으로 연결되는 화소전극을 더 포함하는 평판표시장치용 백플레인. - 제6항에 있어서,
상기 화소전극의 가장자리를 덮도록 상기 평탄화층 상에 배치되고, 상기 화소전극의 적어도 일부분을 노출하는 개구부를 구비하는 화소정의막;
상기 개구부에 의해 노출되는 상기 화소전극의 적어도 일부분 상에 배치되고, 발광층을 포함하는 중간층; 및
상기 중간층을 사이에 두고 상기 화소전극과 대향하도록 배치되는 대향전극;을 더 포함하는 평판표시장치용 백플레인. - 제1 항에 있어서,
상기 제1 활성층 및 상기 제2 활성층은 산화물반도체를 포함하는 평판표시장치용 백플레인. - 제1 항에 있어서,
상기 제1 트랜지스터가 상기 기판 상에서 차지하는 면적은 상기 제2 트랜지스터가 상기 기판 상에서 차지하는 면적보다 넓은 평판표시장치용 백플레인. - 삭제
- 평판표시장치용 백플레인의 제조 방법에 있어서,
기판 상에 제1 게이트전극 및 제2 게이트전극을 형성하는 단계;
상기 제1 게이트전극 및 상기 제2 게이트전극 상에 게이트절연층을 형성하는 단계;
상기 게이트절연층 상에, 적어도 일부가 상기 제1 게이트전극과 중첩하는 제1 활성층 및 적어도 일부가 상기 제2 게이트전극과 중첩하는 제2 활성층을 형성하는 단계;
상기 제1 활성층 상에, 상기 제1 활성층의 일부들을 각각 노출시키는 제1홀 및 제2홀을 구비하는 활성절연층을 형성하는 단계; 및
상기 활성절연층 상에, 각각 상기 제1홀 및 상기 제2홀을 통해 상기 제1 활성층의 일부들과 접촉하는 제1 소스전극과 제1 드레인전극, 및 상기 제2 활성층의 일부들와 각각 접촉하는 제2 소스전극과 제2 드레인전극을 형성하는 단계;를 포함하고,
상기 평판표시장치용 백플레인은 구동 트랜지스터와 스위칭 트랜지스터를 포함하고,
상기 구동 트랜지스터는 상기 제1 게이트전극, 상기 제1 활성층, 및 상기 제1 소스전극과 상기 제1 드레인전극을 포함하고,
상기 스위칭 트랜지스터는 상기 제2 게이트전극, 상기 제2 활성층, 및 상기 제2 소스전극과 상기 제2 드레인전극을 포함하는 평판표시장치용 백플레인의 제조 방법. - 제11 항에 있어서,
상기 활성절연층을 형성하는 단계는 상기 제2 활성층의 일부분 상에 상기 활성절연층을 형성하는 단계를 포함하고,
상기 제2 소스전극 및 상기 제2 드레인전극은 상기 제2 활성층의 일부분 상의 상기 활성절연층의 양 측에서 상기 활성층의 상기 일부들과 각각 접촉하는 평판표시장치용 백플레인의 제조 방법. - 제11 항에 있어서,
상기 제1 소스전극, 상기 제1 드레인전극, 상기 제2 소스전극, 및 상기 제2 드레인전극 상에 평탄화층을 형성하는 단계; 및
상기 평탄화층에 상기 제1 소스전극, 상기 제1 드레인전극, 상기 제2 소스전극, 및 상기 제2 드레인전극 중 하나의 전극의 일부를 노출하는 제3홀을 형성하는 단계;를 더 포함하는 평판표시장치용 백플레인의 제조 방법. - 제13 항에 있어서,
상기 제3홀을 통해 상기 하나의 전극의 일부와 전기적으로 연결되는 화소전극을 상기 평탄화층 상에 형성하는 단계;를 더 포함하는 평판표시장치용 백플레인의 제조 방법. - 제14항에 있어서,
상기 화소전극의 가장자리를 덮도록 상기 평탄화층 상에 배치되고, 상기 화소전극의 적어도 일부분을 노출하는 개구부를 구비하는 화소정의막을 형성하는 단계;
상기 개구부에 의해 노출되는 상기 화소전극의 적어도 일부분 상에 발광층을 포함하는 중간층을 형성하는 단계; 및
상기 중간층을 사이에 두고 상기 화소전극과 대향하도록 대향전극을 형성하는 단계;를 더 포함하는 평판표시장치용 백플레인의 제조 방법. - 제11 항에 있어서,
상기 제1 활성층 및 상기 제2 활성층은 산화물반도체를 포함하는 평판표시장치용 백플레인의 제조 방법. - 제11 항에 있어서,
상기 구동 트랜지스터가 상기 기판 상에서 차지하는 면적은 상기 스위칭 트랜지스터가 상기 기판 상에서 차지하는 면적보다 넓은 평판표시장치용 백플레인의 제조 방법.
- 삭제
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