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KR102152668B1 - 반도체 장치 - Google Patents

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KR102152668B1
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타케시 무네이시
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교세라 가부시키가이샤
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Abstract

본 개시의 반도체 장치는 히트 싱크층과, 배선층과, 히트 싱크층 및 배선층 사이에 반도체 소자를 갖는 회로 유닛과, 절연재로 이루어지는 제 1 유로 부재와, 절연재로 이루어지는 제 2 유로 부재를 구비하고, 회로 유닛이 제 1 유로 부재 및 제 2 유로 부재 사이에 위치하고, 배선층이 제 1 유로 부재 또는 제 2 유로 부재에 면하고 있다.

Description

반도체 장치
본 개시는 반도체 장치에 관한 것이다.
철도 차량 등의 전력 변환 장치로서 대전력용의 반도체 장치가 널리 사용되어 있다. 이러한 반도체 장치로서는, 예를 들면 IGBT(Insulated Gate Bipolar Transistor)나 FWD(Free Wheeling Diode) 등의 반도체 소자를 채용한 인버터 등이 있다. 그리고 대전력용의 반도체 장치의 경우, 스위칭 로스 또는 도통(導通) 로스에 의한 발열량이 팽대해지는 점에서 냉각 대책을 강구할 필요가 있었다.
예를 들면, 특허문헌 1에 기재된 반도체 장치는 2매의 리드 프레임 사이에 반도체 소자가 협지되어 각 리드 프레임의 외측에 냉매를 흘리기 위한 냉매 유로를 가진 세라믹 튜브가 설치되어 있다. 그리고 반도체 소자와 신호선이 와이어 본딩에 의해 접속되어 있다.
일본 특허공개 2008-103623호 공보
본 개시의 반도체 장치는 히트 싱크층과, 배선층과, 상기 히트 싱크층 및 상기 배선층 사이에 반도체 소자를 갖는 회로 유닛과, 절연재로 이루어지는 제 1 유로 부재와, 절연재로 이루어지는 제 2 유로 부재를 구비한다. 그리고 상기 회로 유닛이 상기 제 1 유로 부재 및 상기 제 2 유로 부재 사이에 위치한다. 또한, 상기 배선층이 상기 제 1 유로 부재 또는 상기 제 2 유로 부재에 면하고 있다.
본 개시의 목적, 특색, 및 이점은 하기 상세한 설명과 도면으로부터 보다 명확해질 것이다.
도 1은 본 개시의 반도체 장치의 제 1 실시예를 모식적으로 나타내는 단면도이다.
도 2a는 본 개시의 반도체 장치의 제 1 실시예의 회로 유닛의 개략 정면도이다.
도 2b는 본 개시의 반도체 장치의 제 1 실시예의 회로 유닛의 개략 배면도이다.
도 2c는 본 개시의 반도체 장치의 제 1 실시예의 회로 유닛의 변형예를 가로로부터 본 개략도이다.
도 3a는 본 개시의 반도체 장치의 제 2 실시예를 모식적으로 나타내는 단면도이다.
도 3b는 본 개시의 반도체 장치의 제 3 실시예를 모식적으로 나타내는 단면도이다.
도 4는 본 개시의 반도체 장치의 제 4 실시예를 모식적으로 나타내는 단면도이다.
도 5는 본 개시의 반도체 장치의 제 5 실시예를 모식적으로 나타내는 단면도이다.
반도체 장치에 있어서, 리드 프레임을 통해 세라믹 튜브를 흐르는 냉매와 반도체 소자에서 열교환을 행할 경우에는 반도체 소자를 냉각할 수 있지만, 신호의 교환을 행하는 배선인 와이어 본딩이 세라믹 튜브와 접하고 있지 않기 때문에 와이어 본딩의 냉각이 불충분해지고, 와이어 본딩이 열을 띰으로써 반도체 소자가 정상으로 기능하지 않는다는 문제가 발생할 우려가 있다.
본 개시의 반도체 장치는 반도체 소자를 효율적으로 냉각할 수 있음과 아울러, 신호의 교환을 행하는 배선층의 열도 효율적으로 제거할 수 있다.
이하에 본 개시의 반도체 장치에 대해서 도면을 참조하면서 설명한다. 단, 이하에서 참조하는 각 도면에는 본 개시의 반도체 장치의 특징을 설명하기 위해서 필요한 구성 부재만을 나타내고 있다. 따라서, 본 개시의 반도체 장치는 각 도면에 나타내어져 있지 않은 주지의 구성 부재를 더 구비하고 있어도 상관없다.
도 1은 본 개시의 반도체 장치의 제 1 실시예를 모식적으로 나타내는 단면도이다.
도 1에 나타내는 반도체 장치(100)는 제 1 유로 부재(11) 및 제 2 유로 부재(21) 사이에 히트 싱크층(13)과, 배선층(16a~16d)과, 히트 싱크층(13) 및 배선층(16a~16d) 사이에 반도체 소자(14)를 갖는 회로 유닛(10)을 협지하고 있다.
그리고 제 1 유로 부재(11) 및 제 2 유로 부재(21)는 그 내부에 냉각 매체(이하 「냉매」라고도 칭한다)를 흘리기 위한 냉매 유로(12, 22)를 갖는다. 여기에서 냉매로서는 냉각 가능한 액체나 기체이면 상관없다. 예를 들면, 액체의 냉매로서는 순수나 갈덴 등을 사용해도 좋고, 방청제가 첨가되어 있어도 좋다. 이렇게 냉매 유로(12, 22)에 냉매를 흘림으로써 회로 유닛(10)을 양측으로부터 냉각할 수 있다. 그리고 회로 유닛(10)에 있어서, 배선층(16a~16d)이 제 2 유로 부재(21)에 면하고 있음으로써 신호의 교환 시에 배선층(16a~16d)에 발생한 열을 효율적으로 제거할 수 있다. 그 때문에 본 개시의 반도체 장치(100)에 있어서는 반도체 소자(14)가 보유하는 기능의 저하가 적다. 또한, 히트 싱크층(13)이 제 1 유로 부재(11)에 면하고 있음으로써 배선층(16a~16d) 및 히트 싱크층(13)을 통해 반도체 소자(14)를 효율 좋게 냉각할 수 있다.
또한, 제 1 유로 부재(11) 및 제 2 유로 부재(21)는 절연재로 구성되어 있음으로써 배선층(16a~16d) 및 히트 싱크층(13)을 직접 형성하는 것이 가능해지고, 배선층(16a~16d)이나 히트 싱크층(13)의 열을 바로 제 1 유로 부재(11)나 제 2 유로 부재(21)에 운반할 수 있다.
여기에서 절연재로서는 알루미나질 세라믹스, 알루미나-지르코니아 복합 세라믹스, 질화알루미늄질 세라믹스, 질화규소질 세라믹스 등의 세라믹스이어도 좋다. 특히, 질화규소질 세라믹스는 우수한 열전도율 및 기계적 강도를 겸비하는 점에서 질화규소질 세라믹스로 제 1 유로 부재(11) 및 제 2 유로 부재(21)를 구성함으로써 본 개시의 반도체 장치(100)는 우수한 냉각 효율 및 기계적 강도를 겸비한 것이 된다.
여기에서, 예를 들면 질화규소질 세라믹스란 세라믹스를 구성하는 전체 성분 100질량% 중 질화규소를 70질량% 이상 함유하는 것이다. 그리고 제 1 유로 부재(11)나 제 2 유로 부재(21)의 재질은 이하의 방법에 의해 확인할 수 있다. 우선, X선 회절 장치(XRD)를 사용해서 측정하여 얻어진 2θ(2θ는 회절 각도이다)의 값을 JCPDS 카드로 동정(同定)한다. 이어서, ICP(Inductively Coupled Plasma) 발광 분광 분석 장치(ICP) 또는 형광 X선 분석 장치(XRF)를 사용하여 각 성분의 정량 분석을 행한다. 여기에서, XRD에 있어서 질화규소의 존재가 확인되어 ICP 또는 XRF로 측정한 규소(Si)의 함유량으로부터 질화규소(Si3N4)로 환산한 함유량이 70질량% 이상이면 질화규소질 세라믹스이다. 또한, 다른 세라믹스에 대해서도 마찬가지이다.
또한, 제 1 유로 부재(11) 및 제 2 유로 부재(21)를 세라믹스로 구성하는 방법으로서는 금형을 준비하여 배토를 압출하는 압출법, 그린 시트를 적층해서 작성하는 적층법 등이 있지만, 적층법이면 냉매 유로(12, 22)의 구조를 자유롭게 설계할 수 있다.
도 2a는 본 개시의 반도체 장치의 제 1 실시예의 회로 유닛의 개략 정면도이다. 도 2a에 있어서는 제 1 유로 부재(11)를 분리한 상태로 배선층(16a~16d)을 향해서 본 도면을 나타내고 있다. 또한, 도 2a에서는 마찬가지로 구성되어 있는 4개의 배선층(16a~16d)에 있어서, 배선층(16a~16d)이 납재 또는 땜납(15a~15d)을 통해 반도체 소자(예를 들면, IGBT)(14)에 접속되어 있는 모양이 나타내어져 있다. 또한, 도 2a에 있어서 가려져 있는 구성인 납재 또는 땜납(15a~15d)을 파선으로 나타내고 있다.
그리고 도 2b는 본 개시의 반도체 장치의 제 1 실시예의 회로 유닛의 개략 배면도이며, 상기 도 2a에 대응하는 도면이다. 도 2b에 있어서도 가려져 있는 구성 및 일부 가려져 있는 부분의 반도체 소자(14) 및 배선층(16a~16d)을 파선으로 나타내고 있다.
또한, 도 2c는 본 개시의 반도체 장치의 제 1 실시예의 회로 유닛의 변형예를 가로로부터 본 개략도이다. 도 2c의 변형예(10a)에서는 반도체 소자(14)의 컬렉터가 히트 싱크층(13)측에, 반도체 소자(14)의 게이트가 배선층(16a)측에, 반도체 소자(14)의 이미트가 배선층(16e)측에 있으며, 반도체 소자(14)의 컬렉터가 히트 싱크층(13)과 접속하고, 반도체 소자(14)의 게이트가 납재 또는 땜납(15a)을 통해 배선층(16a)과 접속하고, 반도체 소자(14)의 이미터가 배선층(16e)과 접속한 경우를 나타내고 있다. 또한, 반도체 소자(14)가 IGBT일 경우, 제 2 유로 부재(21)에 다른 배선층을 설치하여 반도체 소자(14)의 컬렉터 및 이미터에 접속함으로써 IGBT 파워 모듈로서 기능시킬 수 있다.
그리고 회로 유닛(10)을 구성하는 배선층(16a~16d)은 외부의 장치나 신호 단자 등에 접속하기 위한 배선 또는 단자이다. 또한, 회로 유닛(10)을 구성하는 히트 싱크층(13)은 반도체 소자(14)의 열을 제 1 유로 부재(11)에 운반하기 위한 부재이다. 또한, 히트 싱크층(13)은 전극으로서 기능해도 좋다. 또한, 반도체 소자(14)는, 예를 들면 IGBT(Insulated Gate Bipolar Transistor) 또는 FWD(Free Wheeling Diode) 등이며, 다른 회로 소자인 콘덴서나 저항 등을 갖고 있어도 좋다.
회로 유닛(10)을 구성하는 배선층(16a~16d) 및 히트 싱크층(13)은 금속으로 구성되어 있으면 좋지만, 금속 중에서도 구리, 구리 합금, 알루미늄, 알루미늄 합금 등으로 구성되어 있으면 우수한 열전도율을 갖는 것이 된다. 또한, 배선층(16a~16d)은 도 1에 나타내는 바와 같이 납재 또는 땜납(15a~15d)을 통해 반도체 소자(14)에 접속되어 있어도 좋다. 마찬가지로 히트 싱크층(13)은 도시되어 있지 않지만, 납재, 땜납 또는 금, 은, 구리를 주성분으로 한 나노 금속 페이스트를 통해 반도체 소자(14)에 접속되어 있어도 좋다. 또한, 납재 또는 땜납(15a~15d)은 공지의 것을 사용하면 좋고, 예를 들면 은계 납재나 주석계 땜납을 사용하면 좋다.
여기에서 배선층(16a~16d)이나 히트 싱크층(13)(대체로 이하 금속층으로 기재하는 경우가 있다)의 형성 방법으로서는 동판이나 알루미늄판 등의 금속판을 제 1 유로 부재(11) 또는 제 2 유로 부재(21)에 직접 부착하는 DBC(Direct Bond Copper)법이나 DBA(Direct Bond Aluminum)법, 티탄, 지르코늄, 하프늄, 니오브 등의 활성 금속을 첨가한 은 및 구리의 납재를 통해 금속판을 접합하는 AMB(Active Metal Bonding)법, 금속 성분을 주성분으로 한 페이스트를 사용해서 형성하는 인쇄법, 티탄이나 크롬을 하지층으로 해서 스퍼터링으로 금속층을 형성하는 스퍼터법, 티탄이나 크롬을 하지층으로 하거나 또는 미세한 요철을 형성한 후에 금속층을 형성하는 도금법 등이 있다.
여기에서 도금법을 사용할 경우, 제 1 유로 부재(11) 및 제 2 유로 부재(21)에 금속층을 형성할 때에 열응력이 가해지지 않으므로 장기의 열사이클에 있어서도 크랙이 발생하기 어려운 반도체 장치(100)로 할 수 있어 신뢰성을 향상시킬 수 있다.
도 3a는 본 개시의 반도체 장치의 제 2 실시예를 모식적으로 나타내는 단면도이다. 여기에서 반도체 장치(200)의 회로 유닛(20)은 상기 회로 유닛(10)과 마찬가지의 적층 구조를 이루는 유닛이며, 동일하게 배선층(26a~26d)이 상기 제 1 유로 부재(11)에 면하고 있으며, 효율적으로 냉각된다.
또한, 회로 유닛(10, 20)은 반드시 마찬가지의 적층 구조를 갖고 있지 않아도 좋다. 예를 들면, 상기 회로 유닛(10, 20)에 있어서 각 층을 구성하는 소자 또는 부재가 일부 상이할 경우이어도, 예를 들면 히트 싱크층(13, 23)의 두께를 변하게 함으로써 상기 소자 등의 두께의 차이를 흡수하여 응력적인 변형을 발생시키는 일 없이 제 1 유로 부재(11) 및 제 2 유로 부재(21) 사이에 수용되도록 구성해도 좋다.
여기에서 도 3a에 나타내어지는 바와 같이 회로 유닛(10)과 회로 유닛(20)은 서로 인접해서 배치되어 상하가 반대, 즉 「히트 싱크층→반도체 소자→배선층」과 「배선층→반도체 소자→히트 싱크층」과 같이 서로 적층 순서가 반대로 되어 있다.
즉, 도 3a에 있어서는 제 1 유로 부재(11)로부터 제 2 유로 부재(21)로의 방향으로 정의되는 배열에 있어서, 히트 싱크층(13), 반도체 소자(14), 배선층(16a~16d)의 순서를 제 1 회로 유닛(10)으로 하고, 배선층(26a~26d), 반도체 소자(24), 히트 싱크층(23)의 순서를 제 2 회로 유닛(20)으로 하고 있다. 그리고 반도체 장치(200)에 있어서, 2개의 회로 유닛(10, 20)이 상기와 같이 인접해서 위치하고 있음으로써 배선층(16a~16d) 및 배선층(26a~26d)이 제 1 유로 부재(11) 또는 제 2 유로 부재(21)에 면하고 있기 때문에 효율적으로 냉각시킬 수 있다. 또한, 이웃하는 회로 유닛(10, 20)을 상하 반대로 적층해서 배치함으로써 열 및 열응력의 점에서 밸런스를 잡을 수 있다.
일반적으로 세라믹스와 금속은 열팽창 계수가 상이하기 때문에 이 차에 의해 열응력이 발생하지만, 도 3a에 나타내어지는 바와 같이 이웃하는 회로 유닛(10, 20)을 상하 반대로 적층시킴으로써 상기와 같은 열응력이 중첩하는 상황을 회피하고, 그 폐해를 최소한으로 억제하는 것이 가능해진다. 또한, 이웃하는 회로 유닛(10, 20)은 2개에 한정되지 않고, 3개이어도 좋고, 전후에 배열되어 있어도 좋다. 또한, 전후 좌우에 복수의 회로 유닛이 배열되어 있어도 좋다. 또한, 도 3a에 나타내는 반도체 장치(200)를 제조하는 경우에는, 우선 제 1 유로 부재(11) 및 제 2 유로 부재(21)에 각각 히트 싱크층(13, 23) 및 배선층(16a~16d, 26a~26d)을 형성한다. 그 후 히트 싱크층(13, 23)에 각각 반도체 소자(14, 24)를 납재, 땜납 또는 나노 금속 페이스트를 통해 접합하고, 납재 또는 땜납(15a~15d, 25a~25d)을 배선층(16a~16d, 26a~26d)의 소정 위치에 배치한 후 제 1 유로 부재(11)와 제 2 유로 부재(21)를 적층하여 땜납 리플로우 공정을 통과시킴으로써 효율 좋게 반도체 장치(200)를 제조할 수 있다.
도 3b는 본 개시의 반도체 장치의 제 3 실시예를 모식적으로 나타내는 단면도이다. 도 3b의 반도체 장치(201)는 상기 도 3a의 반도체 장치(200)에 연결관(51, 61)을 구비하는 것이다. 그리고 제 1 유로 부재(11) 또는 제 2 유로 부재(21)에 연결관(51, 61)을 접합하기 위해서 연결관(51, 61)과, 제 1 유로 부재(11) 또는 제 2 유로 부재(21)의 대향면 사이에 접착층(15e)을 갖고 있다. 이 접착층(15e)은 접착제(예를 들면, 실리콘계의 납재나 폴리이미드계의 접착제)를 제 1 유로 부재(11) 또는 제 2 유로 부재(21)와 연결관(51, 61) 사이에 도포한 후 땜납 리플로우 공정에 통과시킴으로써 형성된다. 이에 따라 반도체 소자(14, 24)-배선층(16a~16d, 26a~26d) 사이의 납땜(또는 납재)과 동시에 연결관(51, 61)의 접합도 가능해진다.
여기에서 본 개시의 반도체 장치(201)는 연결관(51, 61)과, 제 1 유로 부재(11) 또는 제 2 유로 부재(21)의 대향면 사이에 접착층(15e)을 갖고 있지만, 연결관(51, 61)에 있어서의 외주면으로부터 제 1 유로 부재(11) 또는 제 2 유로 부재(21)에 걸쳐 접착층(15e)의 일부가 위치해 있어도 좋다. 여기에서 연결관(51, 61)에 있어서의 외주면이란 대향면에 인접하는 면이다. 그리고 이러한 구성을 만족한다면 접착층(15e)에 의해 냉매 유로(52, 62)를 흐르는 냉매가 제 1 유로 부재(11) 또는 제 2 유로 부재(21)와 연결관(51, 61) 사이로부터 누설되는 것을 보다 억제할 수 있다. 또한, 접착층(15e)의 일부는 연결관(51, 61)의 냉매 유로(52, 62)의 내면으로부터 제 1 유로 부재(11) 또는 제 2 유로 부재(21)에 걸쳐 위치하고 있어도 냉매 유로(52, 62)를 흐르는 냉매가 제 1 유로 부재(11) 또는 제 2 유로 부재(21)와 연결관(51, 61) 사이로부터 누설되는 것을 보다 억제할 수 있다.
도 4는 본 개시의 반도체 장치의 제 4 실시예를 모식적으로 나타내는 단면도이다. 도 4에 나타내는 반도체 장치(300)는 상기 도 3b에 있어서의 반도체 장치(201)를 상하로 2단 겹치고, 또한 냉매 유입용의 파이프(91) 및 냉매 유출용의 파이프(101)를 추가한 구성으로 되어 있으며, 각 냉매 유로의 내부를 냉매가 환류한다. 또한, 제 1 유로 부재(11), 회로 유닛(10, 20), 및 제 2 유로 부재(21)에 의해 1세트의 냉각 유닛(19)을 구성하고, 동일하게 제 1 유로 부재(31), 회로 유닛(30, 40), 및 제 2 유로 부재(41)에 의해 1세트의 냉각 유닛(39)을 구성한다. 도 4에 나타내는 바와 같이 제 1 유로 부재(11) 및 제 2 유로 부재(41)는 냉각 유닛(19, 39)에서 겸용하고 있는 부재이다. 여기에서 도 4에 있어서의 회로 유닛(30, 40)은 상기 회로 유닛(10, 20)과 마찬가지의 적층 구조를 이루는 유닛이지만, 반드시 마찬가지의 적층 구조를 갖고 있지 않아도 좋다.
상기 반도체 장치(300)의 특징으로서는 우선 연결관(51, 61, 71, 81)으로 제 2 유로 부재(21)와, 제 1 유로 부재(11)(또는 제 2 유로 부재(41))와, 제 1 유로 부재(31)를 연결함으로써 냉각 유닛을 3차원적으로 구성할 수 있고, 이 경우에 있어서도 열적 및 응력적으로 밸런스를 잡는 것이 가능해지는 점이다. 또한, 납재 페이스트 등을 소정 개소에 배치하여 열처리 등을 행함으로써 스택 타입의 파워 모듈을 구성하는 것이 가능해지고, 고밀도의 회로를 구성하면서 냉각 효율이 높은 반도체 장치(300)를 실현할 수 있는 점이 특징이다.
도 5는 본 개시에 의한 반도체 장치의 제 5 실시예를 모식적으로 나타내는 단면도이다. 도 5에 나타내는 반도체 장치(400)는 연결관을 일체화시킨 파이프를 채용했을 경우의 실시예이며, 노치(112)를 갖는 파이프(111)를 미리 준비해 두고, 상기 냉각 유닛과 연결시킴으로써 스택 타입의 파워 모듈의 구축을 용이하게 행할 수 있다. 또한, 도 5에 나타내는 반도체 장치(400)를 제조할 경우, 링상의 스페이서를 준비하여 복수의 유로 부재 사이에 있어서의 노치(112)에 대응하는 위치에 스페이서를 배치함으로써 복수의 유로 부재에 걸쳐 위치하는 파이프(111)의 삽입 통과를 용이하게 행할 수 있다. 또한, 이러한 링상의 스페이서는 파이프(111)가 파손되었을 때에 액체 누설을 방지하는 효과도 있다.
또한, 상기 반도체 장치(300, 400)에 있어서도 상기 반도체 장치(201)와 마찬가지로 연결관(51, 61, 71, 81), 파이프(91, 101, 111), 링상의 스페이서와 접합하기 때문에 미리 접착제(예를 들면, 실리콘계의 납재나 폴리이미드계의 접착제)를 도포하고, 땜납 리플로우 공정에 통과시킴으로써 반도체 소자-배선층간의 납땜과 동시에 상기 연결관(51, 61 ,71, 81), 파이프(91, 101, 111), 링상의 스페이서와의 접합도 가능해진다. 또한, 연결관(51, 61, 71, 81), 파이프(91, 101, 111), 링상의 스페이서는 땜납 리플로우 공정을 견딜 수 있는 소재인, 예를 들면 금속, 수지, 세라믹스인 것이 좋다. 또한, 수지라면 폴리이미드인 것이 좋다. 또한, 회로 유닛(10, 20, 30, 40)은 수지 몰드로 밀봉함으로써 반도체 장치(300, 400)로서의 신뢰성을 높일 수 있다. 수지 몰드로서는 실리콘 겔이나 에폭시 수지를 사용하면 좋다. 또한, 수지 몰드는 회로 유닛(10, 20, 30, 40)뿐만 아니라 연결관(51, 61, 71, 81), 파이프(91, 101, 111), 링상의 스페이서도 함께 수지 몰드함으로써 연결관(51, 61, 71, 81), 파이프(91, 101, 111), 링상의 스페이서와, 제 1 유로 부재(11, 31) 및 제 2 유로 부재(21, 41)의 접합부를 보강할 수 있다.
본 개시는 그 정신 또는 주요한 특징으로부터 일탈하는 일 없이 다른 여러 가지 형태로 실시할 수 있다. 따라서, 상술한 실시형태는 모든 점에서 단순한 예시에 지나지 않고, 본 개시의 범위는 청구범위에 나타내는 것이며, 명세서 본문에는 조금도 구속되지 않는다. 또한, 청구범위에 속하는 변형이나 변경은 모두 본 개시의 범위 내의 것이다.
10, 20, 30, 40: 회로 유닛 11, 31: 제 1 유로 부재
21, 41: 제 2 유로 부재 12, 22, 32, 42: 냉매 유로
13, 23: 히트 싱크층 14, 24: 반도체 소자
15a, 15b, 15c, 15d: 납재 또는 땜납 15e: 접착층
16a, 16b, 16c, 16d, 16e: 배선층 19, 39: 냉각 유닛
25a, 25b, 25c, 25d: 납재 또는 땜납 26a, 26b, 26c, 26d: 배선층
51, 61, 71, 81: 연결관 52, 62, 72, 82: 냉매 유로
92, 102: 냉매 유로 91, 101, 111: 파이프
100, 200, 201, 300, 400: 반도체 장치 112: 노치

Claims (7)

  1. 히트 싱크층과, 배선층과, 상기 히트 싱크층 및 상기 배선층 사이에 반도체 소자를 갖는 회로 유닛과,
    절연재로 이루어지는 제 1 유로 부재와,
    절연재로 이루어지는 제 2 유로 부재를 구비하고,
    상기 회로 유닛이 상기 제 1 유로 부재 및 상기 제 2 유로 부재 사이에 위치하고, 상기 제 1 유로 부재 또는 상기 제 2 유로 부재 중 일방이 접합부를 통해서 상기 히트 싱크층에 면하고, 상기 제 1 유로 부재 또는 상기 제 2 유로 부재 중 타방이 접합부를 통해서 상기 배선층에 면하고 있는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 회로 유닛 내에 있어서의 상기 제 1 유로 부재로부터 상기 제 2 유로 부재로의 배열에 있어서,
    상기 히트 싱크층, 상기 반도체 소자, 상기 배선층의 순서를 제 1 회로 유닛으로, 상기 배선층, 상기 반도체 소자, 상기 히트 싱크층의 순서를 제 2 회로 유닛으로 했을 때 상기 제 1 회로 유닛과 상기 제 2 회로 유닛이 인접해서 위치하고 있는 반도체 장치.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 유로 부재와 상기 제 2 유로 부재가 연결관으로 접속되어 있는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 제 1 유로 부재 및 상기 제 2 유로 부재가 질화규소질 세라믹스로 이루어지는 반도체 장치.
  6. 제 4 항에 있어서,
    상기 연결관과, 상기 제 1 유로 부재 또는 상기 제 2 유로 부재의 대향면 사이에 접착층을 갖고 있음과 아울러,
    상기 연결관에 있어서의 외주면으로부터 상기 제 1 유로 부재 또는 상기 제 2 유로 부재에 걸쳐 상기 접착층의 일부가 위치하고 있는 반도체 장치.
  7. 제 4 항 내지 제 6 항 중 어느 한 항에 기재된 반도체 장치의 제조 방법으로서,
    상기 반도체 소자와 상기 배선층 사이에 납재 또는 땜납을 배치하고,
    상기 제 1 유로 부재와 상기 연결관 사이 및 상기 제 2 유로 부재와 상기 연결관 사이에 접착제를 배치한 후 열처리함으로써 상기 반도체 소자 및 상기 배선층과, 상기 제 1 유로 부재 및 상기 연결관과, 상기 제 2 유로 부재 및 상기 연결관을 접합하는 반도체 장치의 제조 방법.
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