KR102149798B1 - 적층 세라믹 전자 제품 및 그 제조 방법 - Google Patents
적층 세라믹 전자 제품 및 그 제조 방법 Download PDFInfo
- Publication number
- KR102149798B1 KR102149798B1 KR1020150012660A KR20150012660A KR102149798B1 KR 102149798 B1 KR102149798 B1 KR 102149798B1 KR 1020150012660 A KR1020150012660 A KR 1020150012660A KR 20150012660 A KR20150012660 A KR 20150012660A KR 102149798 B1 KR102149798 B1 KR 102149798B1
- Authority
- KR
- South Korea
- Prior art keywords
- internal electrodes
- electrode group
- region
- internal electrode
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000919 ceramic Substances 0.000 title claims abstract description 80
- 238000004519 manufacturing process Methods 0.000 title claims description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 11
- 238000000034 method Methods 0.000 claims description 20
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 19
- 239000000463 material Substances 0.000 claims description 9
- 229910052759 nickel Inorganic materials 0.000 claims description 9
- 230000015572 biosynthetic process Effects 0.000 claims description 6
- 229910010293 ceramic material Inorganic materials 0.000 claims description 5
- 238000005245 sintering Methods 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 description 9
- 239000002184 metal Substances 0.000 description 9
- 230000002542 deteriorative effect Effects 0.000 description 8
- 239000000758 substrate Substances 0.000 description 6
- 239000003985 ceramic capacitor Substances 0.000 description 5
- 239000004033 plastic Substances 0.000 description 5
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- 238000007747 plating Methods 0.000 description 3
- 239000000843 powder Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 238000004891 communication Methods 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005336 cracking Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 230000001902 propagating effect Effects 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000005534 acoustic noise Effects 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 239000011230 binding agent Substances 0.000 description 1
- 230000008602 contraction Effects 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000032798 delamination Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000002270 dispersing agent Substances 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000010304 firing Methods 0.000 description 1
- 230000000116 mitigating effect Effects 0.000 description 1
- 239000003960 organic solvent Substances 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 239000004014 plasticizer Substances 0.000 description 1
- 239000002952 polymeric resin Substances 0.000 description 1
- 238000003825 pressing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 229920005989 resin Polymers 0.000 description 1
- 239000011347 resin Substances 0.000 description 1
- 230000007847 structural defect Effects 0.000 description 1
- 229920003002 synthetic resin Polymers 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
- H01G4/1209—Ceramic dielectrics characterised by the ceramic dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/018—Dielectrics
- H01G4/06—Solid dielectrics
- H01G4/08—Inorganic dielectrics
- H01G4/12—Ceramic dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/002—Details
- H01G4/228—Terminals
- H01G4/232—Terminals electrically connecting two or more layers of a stacked or rolled capacitor
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01G—CAPACITORS; CAPACITORS, RECTIFIERS, DETECTORS, SWITCHING DEVICES, LIGHT-SENSITIVE OR TEMPERATURE-SENSITIVE DEVICES OF THE ELECTROLYTIC TYPE
- H01G4/00—Fixed capacitors; Processes of their manufacture
- H01G4/30—Stacked capacitors
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Chemical & Material Sciences (AREA)
- Ceramic Engineering (AREA)
- Inorganic Chemistry (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Ceramic Capacitors (AREA)
Abstract
적층 세라믹 전자 부품이 제공된다. 이 적층 세라믹 전자 부품은 유전체층들을 포함하는 세라믹 본체 및 세라믹 본체 내에서 유전체층을 사이에 두고 서로 대향하게 적층되되, 세라믹 본체의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군을 포함한다. 세라믹 본체는 제 1 내부 전극군 및 제 2 내부 전극군을 포함하는 용량 형성부인 활성 영역과 내부 전극들의 적층 방향인 활성 영역의 상부면에 구비되는 용량 비형성부인 상부 커버 영역 및 상부면에 대향하는 하부면에 구비되는 용량 비형성부인 하부 커버 영역을 포함하되, 하부 커버 영역은 상부 커버 영역보다 두껍고, 그리고 하부 커버 영역은 내부 전극들의 적층 방향으로 적층된 복수의 버퍼 패턴층들을 포함한다.
Description
본 발명은 적층 세라믹 전자 제품 및 그 제조 방법에 관한 것으로, 더 구체적으로 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 제품 및 그 제조 방법에 관한 것이다.
최근 들어, 각종 통신 장치 또는 표시 장치 등과 같은 정보통신 기술(Information Technology : IT) 장치의 소형화 및 박형화가 가속화되고 있다. 따라서, 이러한 정보통신 기술 장치에 채용되는 변압기(transformer), 인덕터(inductor), 커패시터(capacitor), 트랜지스터(transistor) 등과 같은 각종 전자 부품들을 소형화, 박형화 및 대용량화하기 위한 연구가 지속적으로 이루어지고 있다.
특히, 적층 세라믹 커패시터(Multi-Layer Ceramic Capacitor : MLCC)의 소형화, 박형화 및 대용량화가 요구되고 있는 실정이다. 대용량의 적층 세라믹 커패시터를 개발함에 있어 중요하게 고려해야 할 사항은 용량 구현 여부와 더불어 전압 인가에 따른 높은 신뢰성을 확보하는 것이다.
일반적으로 적층 세라믹 커패시터의 신뢰성은 고온 절연 저항(hot insulation resistance) 특성 및 내습 절연 저항(humid insulation resistance) 특성의 평가 결과로부터 결정된다.
고온 절연 저항 특성은 주로 사용되는 물질적 측면(예를 들면, 커패시터를 구성하는 유전체, 내부 전극의 열화 특성 또는/및 미세 구조 불량 등)에 의해 좌우된다.
한편, 내습 절연 저항 특성은 구조적 측면(예를 들면, 압착 또는 절단 공정에서 발생하는 기공이나 층들 사이의 박리(delamination), 소성 또는 소결 공정이 수행된 후에 발생하는 내부 전극의 미도포 영역이나, 층들 사이에서 발생하기 쉬운 갈라짐(crack) 등과 같은 구조적 결함 및 외부 전극 내의 기공(pore)에 의존하여 나타난다.
본 발명이 해결하고자 하는 과제는 활성 영역과 커버 영역 사이의 수축률 차이를 완화하여 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 제품을 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 활성 영역과 커버 영역 사이의 수축률 차이를 완화하여 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 제품의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에 언급한 과제들에 제한되지 않으면, 언급되지 않는 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 적층 세라믹 전자 부품을 제공한다. 이 적층 세라믹 전자 부품은 유전체층들을 포함하는 세라믹 본체 및 세라믹 본체 내에서 유전체층을 사이에 두고 서로 대향하게 적층되되, 세라믹 본체의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군을 포함할 수 있다. 세라믹 본체는 제 1 내부 전극군 및 제 2 내부 전극군을 포함하는 용량 형성부인 활성 영역과 내부 전극들의 적층 방향인 활성 영역의 상부면에 구비되는 용량 비형성부인 상부 커버 영역 및 상부면에 대향하는 하부면에 구비되는 용량 비형성부인 하부 커버 영역을 포함하되, 하부 커버 영역은 상부 커버 영역보다 두껍고, 그리고 하부 커버 영역은 내부 전극들의 적층 방향으로 적층된 복수의 버퍼 패턴층들을 포함할 수 있다.
유전체층들은 세라믹 물질을 포함할 수 있다.
복수의 내부 전극들은 니켈을 포함할 수 있다.
버퍼 패턴층들은 복수의 내부 전극들과 동일한 물질을 포함할 수 있다. 버퍼 패턴층들은 복수의 내부 전극들의 소성 수축률과 유사한 소성 수축률을 갖는 절연 물질을 포함할 수 있다.
버퍼 패턴층들은 제 1 내부 전극군과 제 2 내부 전극군이 중첩되는 영역에 구비될 수 있다.
하부 커버 영역은 m개의 유전체층들 및 n개의 버퍼 패턴층들을 포함하되, n/m은 0.3 ~ 0.7 범위의 값을 가질 수 있다.
적층 세라믹 전자 부품은 제 1 내부 전극군과 전기적으로 연결되는 제 1 외부 전극 및 제 2 내부 전극군과 전기적으로 연결되는 제 2 외부 전극을 더 포함할 수 있다.
또한, 상기한 다른 과제를 달성하기 위하여, 본 발명은 적층 세라믹 전자 부품의 제조 방법을 제공한다. 이 방법은 내부에 서로 대향하게 적층된 복수의 내부 전극들을 포함하는 유전체층들을 준비하는 것 및 유전체층들을 소결하여 세라믹 본체를 형성하는 것을 포함할 수 있다. 세라믹 본체는 복수의 내부 전극들을 포함하는 용량 형성부인 활성 영역과 내부 전극들의 적층 방향인 활성 영역의 상부면에 구비되는 용량 비형성부인 상부 커버 영역 및 상부면에 대향하는 하부면에 구비되는 용량 비형성부인 하부 커버 영역을 포함하되, 하부 커버 영역은 상부 커버 영역보다 두껍고, 그리고 유전체층들을 준비하는 것은 하부 커버 영역에 유전체층을 사이에 두고 적층된 복수의 버퍼 패턴층들을 형성하는 것을 더 포함할 수 있다.
유전체층들은 세라믹 물질을 포함할 수 있다.
복수의 내부 전극들은 니켈을 포함할 수 있다.
버퍼 패턴층들은 복수의 내부 전극들과 동일한 물질로 형성될 수 있다. 버퍼 패턴층들은 복수의 내부 전극들의 소성 수축률과 유사한 소성 수축률을 갖는 절연 물질로 형성될 수 있다.
버퍼 패턴층들은 제 1 내부 전극군과 제 2 내부 전극군이 중첩되는 영역에 형성될 수 있다.
하부 커버 영역은 m개의 유전체층들 및 n개의 버퍼 패턴층들을 포함하되, n/m은 0.3 ~ 0.7 범위의 값을 가질 수 있다.
복수의 내부 전극들은 복수의 내부 전극들의 적층 방향에 대해 수직인 세라믹 본체의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군을 포함할 수 있다. 이 방법은 제 1 내부 전극군에 전기적으로 연결되는 제 1 외부 전극을 형성하는 것 및 제 2 내부 전극군에 전기적으로 연결되는 제 2 외부 전극을 형성하는 것을 더 포함할 수 있다.
상술한 바와 같이, 본 발명의 과제의 해결 수단에 따르면 적층 세라믹 전자 부품의 두꺼운 두께를 갖는 하부 커버 영역이 버퍼 패턴층들을 포함함으로써, 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품이 제공될 수 있다.
또한, 본 발명의 과제의 해결 수단에 따르면 적층 세라믹 전자 부품의 두꺼운 두께를 갖는 하부 커버 영역에 버퍼 패턴층들이 형성됨으로써, 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품의 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예에 따른 적층 세라믹 전자 부품 및 그 제조 방법을 설명하기 위한 개략적인 입체도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다.
도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술 되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
하나의 구성 요소(element)가 다른 구성 요소와 '접속된(connected to)' 또는 '결합한(coupled to)'이라고 지칭되는 것은, 다른 구성 요소와 직접적으로 연결된 또는 결합한 경우, 또는 중간에 다른 구성 요소를 개재한 경우를 모두 포함한다. 반면, 하나의 구성 요소가 다른 구성 요소와 '직접적으로 접속된(directly connected to)' 또는 '직접적으로 결합한(directly coupled to)'으로 지칭되는 것은 중간에 다른 구성 요소를 개재하지 않은 것을 나타낸다. '및/또는'은 언급된 아이템(item)들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '밑(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '밑(beneath)'으로 기술된 소자는 다른 소자의 '위(above)'에 놓일 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나(rounded) 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 적층 세라믹 전자 부품 및 그 제조 방법을 설명하기 위한 개략적인 입체도이고, 그리고 도 2는 도 1의 Ⅰ-Ⅰ' 선을 따라 절단한 단면도이다.
도 1 및 도 2를 참조하면, 적층 세라믹 전자 부품은 유전체층들(112)을 포함하는 세라믹 본체(110), 세라믹 본체(110) 내에서 유전체층(112)을 사이에 두고 서로 대향하게 적층된 복수의 내부 전극들(114 및 116) 및 복수의 내부 전극들(114 및 116)과 전기적으로 연결되는 외부 전극들(122 및 124)을 포함한다.
본 발명의 실시예에 따른 적층 세라믹 전자 부품은 적층 세라믹 커패시터를 예로 들어 설명되지만, 이에 한정되는 것은 아니다.
본 발명의 실시예에 따른 적층 세라믹 커패시터에 있어서, '길이 방향'은 도 1의 'L 방향', '폭 방향'은 'W 방향', 그리고 '두께 방향'은 'T 방향'으로 정의될 수 있다. 여기서 '두께 방향'은 복수의 내부 전극들(114 및 116)의 '적층 방향'과 동일한 개념으로 사용된다.
유전체층(112)은 충분한 정전 용량을 얻을 수 있는 물질로 형성될 수 있다. 즉, 유전체층(112)은 세라믹 물질로 형성될 수 있지만, 이에 한정되는 것은 아니다. 바람직하게는, 본 발명의 실시예에 따른 유전체층(112)은 세라믹 분말, 세라믹 첨가제, 유기 용제, 가소제, 결합제 또는 분산제 등을 포함할 수 있다.
복수의 내부 전극들(114 및 116)은 유전체층(112)을 사이에 두고 서로 대향하게 적층될 수 있다. 복수의 내부 전극들(114 및 116)은 세라믹 본체(110)의 제 1 측면으로 각각의 말단이 노출된 복수의 내부 전극들(114)로 구성된 제 1 내부 전극군 및 제 1 측면에 대향하는 제 2 측면으로 각각의 말단이 노출된 복수의 내부 전극들(116)로 구성된 제 2 내부 전극군을 포함할 수 있다. 복수의 내부 전극들(114 및 116)은 도전성 물질로 형성될 수 있다. 도전성 물질은 은(Ag), 백금(Pt), 니켈(Ni), 구리(Cu) 또는 이들의 조합 중에서 선택된 하나의 물질을 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 복수의 내부 전극들(114 및 116)은 니켈로 형성될 수 있다.
외부 전극들(122 및 124)은 세라믹 본체(110)의 제 1 측면으로 각각의 말단이 노출되는 복수의 내부 전극들(114)로 구성된 제 1 내부 전극군과 전기적으로 연결되는 제 1 외부 전극(122) 및 세라믹 본체(110)의 제 2 측면으로 각각의 말단이 노출되는 복수의 내부 전극들(116)로 구성된 제 2 내부 전극군과 전기적으로 연결되는 제 2 외부 전극(124)을 포함할 수 있다. 외부 전극들(122 및 124)은 고분자 수지에 금속 분말이 분산된 도전성 수지로 형성될 수 있다. 금속 분말은 은, 구리, 팔라듐(Pd), 백금 또는 이들의 합금 중에서 선택된 하나의 물질을 포함할 수 있다. 하지만, 이에 한정되는 것을 아니다. 즉, 외부 전극들(122 및 124)은 도전성을 부여하는 것이면 특별히 제한되지 않는다.
외부 전극들(122 및 124)은 세라믹 본체(110)의 제 1 측면 및 제 2 측면에 각각 구비되어 세라믹 본체(110)에 서로 다른 극성을 부여한다. 예를 들어, 세라믹 본체(110)의 좌측면에 구비된 제 1 외부 전극(122)은 세라믹 본체(110)의 좌측면으로 노출된 제 1 내부 전극군과 전기적으로 접속하여 + 극성 또는 - 극성을 부여하고, 그리고 세라믹 본체(110)의 우측면에 구비된 제 2 외부 전극(124)은 세라믹 본체(110)의 우측면으로 노출된 제 2 내부 전극군과 전기적으로 접속하여 제 1 외부 전극(122)과 반대의 극성을 부여한다.
외부 전극들(122 및 124) 각각의 표면 상에 금속층(126 또는 128)이 구비될 수 있다. 금속층(126 또는 128)은 적층 세라믹 전자 부품을 인쇄 회로 기판(Printed Circuit Board : PCB) 등과 같은 외부 기판에 용이하게 실장하기 위한 것일 수 있다. 금속층(126 또는 128)은 도금 방식에 의해 형성될 수 있다. 예를 들어, 금속층(126 또는 128)은 니켈을 주성분으로 하는 제 1 금속층이 외부 전극들(122 및 124) 각각의 표면 상에 도금 방식으로 형성되고, 그리고 제 1 금속층의 표면 상에 주석(Sn)을 주성분으로 하는 제 2 금속층이 도금 방식으로 형성될 수 있다.
세라믹 본체(110)는 복수의 내부 전극들(114 및 116)을 포함하는 용량 형성부인 활성 영역(A, active region)과 내부 전극들의 적층 방향인 T 방향에 해당하는 활성 영역(A)의 상부면에 구비되는 용량 비형성부인 상부 커버 영역(CU, upper cover region) 및 상부면에 대향하는 하부면에 구비되는 용량 비형성부인 하부 커버 영역(CL, lower cover region)을 포함할 수 있다. 즉, 용량 형성부인 활성 영역(A)은 세라믹 본체(110) 내에서 복수의 내부 전극들(114 및 116)이 적층된 영역을 의미할 수 있다.
하부 커버 영역(CL)은 상부 커버 영역(CU)보다 두껍다. 즉, 적층 세라믹 전자 부품은 T-HMC(Thick & Horizontally Mount Capacitor) 구조를 가질 수 있다. 이러한 T-HMC 구조의 적층 세라믹 전자 부품은 외부 기판에 실장하는 과정에서 응력(stress)에 의해 외부 기판과 직접 접하는 세라믹 본체(110)의 하부면에서부터 시작하여 내부로 전파되어 발생하는 갈라짐을 방지할 수 있는 동시에 압전 현상에 의해 활성 영역(A)에서부터 시작하여 외부로 전파되어 발생하는 진동이 외부 기판에까지 도달할 수 없어 음향 잡음(acoustic noise)을 낮출 수 있다.
하부 커버 영역(CL)은 복수의 내부 전극들(114 및 116)의 적층 방향으로 적층된 복수의 버퍼 패턴층들(buffer pattern layer, 118)을 포함할 수 있다. 버퍼 패턴층들(118)은 복수의 내부 전극들(114 및 116)과 동일한 물질로 형성되거나, 또는 복수의 내부 전극들(114 및 116)의 소성 수축률과 유사한 소성 수축률을 갖는 절연 물질로 형성될 수 있다. 즉, 본 발명의 실시예에 따른 버퍼 패턴층(118)은 니켈 또는 니켈과 유사한 소성 수축률을 갖는 절연 물질로 형성될 수 있다. 버퍼 패턴층들(118)은 활성 영역(A)과 두꺼운 하부 커버 영역(CL) 사이의 소성 수축률 차이를 완화할 수 있다. 이에 따라, 버퍼 패턴층들(118)은 활성 영역(A)과 두꺼운 하부 커버 영역(CL) 사이에서 발생하는 갈라짐 또는 박리를 방지할 수 있다.
버퍼 패턴층들(118)은 제 1 내부 전극군과 제 2 내부 전극군이 중첩되는 영역에 구비될 수 있다. 하부 커버 영역(CL)이 m개의 유전체층들 및 n개의 버퍼 패턴층들을 포함할 경우, n/m은 0.3 ~ 0.7 범위의 값을 가질 수 있다.
본 발명의 실시예에 따른 적층 세라믹 전자 부품은 두꺼운 두께를 갖는 하부 커버 영역이 버퍼 패턴층들을 포함함으로써, 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품이 제공될 수 있다.
본 발명의 실시예에 따른 방법으로 제조된 적층 세라믹 전자 부품은 두꺼운 두께를 갖는 하부 커버 영역에 버퍼 패턴층들이 형성됨으로써, 적층 세라믹 전자 부품의 신뢰성이 저하되는 것을 방지할 수 있다. 이에 따라, 신뢰성이 저하되는 것을 방지할 수 있는 적층 세라믹 전자 부품의 제조 방법이 제공될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 세라믹 본체
112 : 유전체층
114, 116 : 내부 전극
118 : 버퍼 패턴층
122, 124 : 외부 전극
126, 128 : 금속층
A : 활성 영역
CL : 하부 커버 영역
CU : 상부 커버 영역
112 : 유전체층
114, 116 : 내부 전극
118 : 버퍼 패턴층
122, 124 : 외부 전극
126, 128 : 금속층
A : 활성 영역
CL : 하부 커버 영역
CU : 상부 커버 영역
Claims (16)
- 유전체층들을 포함하는 세라믹 본체; 및
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하게 적층되되, 상기 세라믹 본체의 제 1 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 상기 제 1 면에 대향하는 제 2 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군을 포함하되,
상기 세라믹 본체는 상기 제 1 내부 전극군 및 상기 제 2 내부 전극군을 포함하는 용량 형성부인 활성 영역과 상기 내부 전극들의 적층 방향인 상기 활성 영역의 제 3 면에 구비되는 용량 비형성부인 제 1 커버 영역 및 상기 제 3 면에 대향하는 제 4 면에 구비되는 용량 비형성부인 제 2 커버 영역을 포함하되, 상기 제 2 커버 영역은 상기 제 1 커버 영역보다 두껍고, 그리고
상기 제 2 커버 영역은 상기 내부 전극들의 상기 적층 방향으로 적층된 복수의 버퍼 패턴층들을 포함하며,
상기 버퍼 패턴층들은 상기 제 1 내부 전극군과 상기 제 2 내부 전극군이 중첩되는 영역에 배치되며 상기 중첩되는 영역의 폭과 동일한 폭을 갖는 적층 세라믹 전자 부품. - 제 1항에 있어서,
상기 유전체층들은 세라믹 물질을 포함하는 적층 세라믹 전자 부품. - 제 1항에 있어서,
상기 복수의 내부 전극들은 니켈을 포함하는 적층 세라믹 전자 부품. - 제 1항에 있어서,
상기 버퍼 패턴층들은 상기 복수의 내부 전극들과 동일한 물질을 포함하는 적층 세라믹 전자 부품. - 유전체층들을 포함하는 세라믹 본체; 및
상기 세라믹 본체 내에서 상기 유전체층을 사이에 두고 서로 대향하게 적층되되, 상기 세라믹 본체의 제 1 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 상기 제 1 면에 대향하는 제 2 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군을 포함하되,
상기 세라믹 본체는 상기 제 1 내부 전극군 및 상기 제 2 내부 전극군을 포함하는 용량 형성부인 활성 영역과 상기 내부 전극들의 적층 방향인 상기 활성 영역의 제 3 면에 구비되는 용량 비형성부인 제 1 커버 영역 및 상기 제 3 면에 대향하는 제 4 면에 구비되는 용량 비형성부인 제 2 커버 영역을 포함하되, 상기 제 2 커버 영역은 상기 제 1 커버 영역보다 두껍고, 그리고
상기 제 2 커버 영역은 상기 내부 전극들의 상기 적층 방향으로 적층된 복수의 버퍼 패턴층들을 포함하며,
상기 버퍼 패턴층들은 절연층인 적층 세라믹 전자 부품. - 제 5항에 있어서,
상기 버퍼 패턴층들은 상기 제 1 내부 전극군과 상기 제 2 내부 전극군이 중첩되는 영역에 구비되는 적층 세라믹 전자 부품. - 제 1항에 있어서,
상기 제 2 커버 영역은 m개의 유전체층들 및 n개의 버퍼 패턴층들을 포함하되, n/m은 0.3 ~ 0.7 범위의 값을 갖는 적층 세라믹 전자 부품. - 제 1항에 있어서,
상기 제 1 내부 전극군과 전기적으로 연결되는 제 1 외부 전극; 및
상기 제 2 내부 전극군과 전기적으로 연결되는 제 2 외부 전극을 더 포함하는 적층 세라믹 전자 부품. - 내부에 서로 대향하게 적층된 복수의 내부 전극들을 포함하는 유전체층들을 준비하는 것; 및
상기 유전체층들을 소결하여 세라믹 본체를 형성하는 것을 포함하되,
상기 세라믹 본체는 상기 복수의 내부 전극들을 포함하는 용량 형성부인 활성 영역과 상기 내부 전극들의 적층 방향인 상기 활성 영역의 제 1 면에 구비되는 용량 비형성부인 제 1 커버 영역 및 상기 제 1 면에 대향하는 제 2 면에 구비되는 용량 비형성부인 제 2 커버 영역을 포함하되, 상기 제 2 커버 영역은 상기 제 1 커버 영역보다 두껍고, 그리고
상기 유전체층들을 준비하는 것은 상기 제 2 커버 영역에 상기 유전체층을 사이에 두고 적층된 복수의 버퍼 패턴층들을 형성하는 것을 더 포함하며,
상기 버퍼 패턴층들은 상기 복수의 내부 전극들이 중첩되는 영역에 배치되며 상기 중첩되는 영역과 동일한 폭을 갖는 적층 세라믹 전자 부품의 제조 방법. - 제 9항에 있어서,
상기 유전체층들은 세라믹 물질을 포함하는 적층 세라믹 전자 부품의 제조 방법. - 제 9항에 있어서,
상기 복수의 내부 전극들은 니켈을 포함하는 적층 세라믹 전자 부품의 제조 방법. - 제 9항에 있어서,
상기 버퍼 패턴층들은 상기 복수의 내부 전극들과 동일한 물질로 형성되는 적층 세라믹 전자 부품의 제조 방법. - 내부에 서로 대향하게 적층된 복수의 내부 전극들을 포함하는 유전체층들을 준비하는 것; 및
상기 유전체층들을 소결하여 세라믹 본체를 형성하는 것을 포함하되,
상기 세라믹 본체는 상기 복수의 내부 전극들을 포함하는 용량 형성부인 활성 영역과 상기 내부 전극들의 적층 방향인 상기 활성 영역의 제 1 면에 구비되는 용량 비형성부인 제 1 커버 영역 및 상기 제 1 면에 대향하는 제 2 면에 구비되는 용량 비형성부인 제 2 커버 영역을 포함하되, 상기 제 2 커버 영역은 상기 제 1 커버 영역보다 두껍고, 그리고
상기 유전체층들을 준비하는 것은 상기 제 2 커버 영역에 상기 유전체층을 사이에 두고 적층된 복수의 버퍼 패턴층들을 형성하는 것을 더 포함하며,
상기 버퍼 패턴층들은 절연층인 적층 세라믹 전자 부품의 제조 방법. - 제 13항에 있어서,
상기 버퍼 패턴층들은 상기 복수의 내부 전극들이 중첩되는 영역에 형성되는 적층 세라믹 전자 부품의 제조 방법. - 제 9항에 있어서,
상기 제 2 커버 영역은 m개의 유전체층들 및 n개의 버퍼 패턴층들을 포함하되, n/m은 0.3 ~ 0.7 범위의 값을 갖는 적층 세라믹 전자 부품의 제조 방법. - 제 9항에 있어서,
상기 복수의 내부 전극들은 상기 복수의 내부 전극들의 적층 방향에 대해 수직인 상기 세라믹 본체의 제 3 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 1 내부 전극군 및 상기 제 3 면에 대향하는 제 4 면으로 각각의 말단이 노출된 복수의 내부 전극들로 구성된 제 2 내부 전극군을 포함하고,
상기 제 1 내부 전극군에 전기적으로 연결되는 제 1 외부 전극을 형성하는 것; 및
상기 제 2 내부 전극군에 전기적으로 연결되는 제 2 외부 전극을 형성하는 것을 더 포함하는 적층 세라믹 전자 부품의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150012660A KR102149798B1 (ko) | 2015-01-27 | 2015-01-27 | 적층 세라믹 전자 제품 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020150012660A KR102149798B1 (ko) | 2015-01-27 | 2015-01-27 | 적층 세라믹 전자 제품 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20160092554A KR20160092554A (ko) | 2016-08-05 |
| KR102149798B1 true KR102149798B1 (ko) | 2020-09-01 |
Family
ID=56711036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020150012660A Active KR102149798B1 (ko) | 2015-01-27 | 2015-01-27 | 적층 세라믹 전자 제품 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102149798B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220037136A (ko) * | 2020-09-17 | 2022-03-24 | 삼화콘덴서공업주식회사 | 적층 세라믹 커패시터 |
| US11894193B2 (en) | 2021-01-04 | 2024-02-06 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101309326B1 (ko) * | 2012-05-30 | 2013-09-16 | 삼성전기주식회사 | 적층 칩 전자부품, 그 실장 기판 및 포장체 |
-
2015
- 2015-01-27 KR KR1020150012660A patent/KR102149798B1/ko active Active
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20220037136A (ko) * | 2020-09-17 | 2022-03-24 | 삼화콘덴서공업주식회사 | 적층 세라믹 커패시터 |
| KR102466460B1 (ko) * | 2020-09-17 | 2022-11-11 | 삼화콘덴서공업 주식회사 | 적층 세라믹 커패시터 |
| US11894193B2 (en) | 2021-01-04 | 2024-02-06 | Samsung Electro-Mechanics Co., Ltd. | Multilayer electronic component |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20160092554A (ko) | 2016-08-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP7315138B2 (ja) | 積層セラミックキャパシタ | |
| US9240280B2 (en) | Multilayer ceramic capacitor and method of manufacturing the same | |
| US9245690B2 (en) | Multilayer ceramic capacitor, board having the same mounted thereon, and method of manufacturing the same | |
| US9466424B2 (en) | Paste for external electrode, multilayer ceramic electronic component, and method of manufacturing the same | |
| KR20200022268A (ko) | 커패시터 부품 | |
| JP2018107159A (ja) | 積層セラミック電子部品 | |
| KR20160001026A (ko) | 기판 내장용 적층 세라믹 전자부품, 그 제조방법 및 적층 세라믹 전자부품 내장형 인쇄회로기판 | |
| JP2017108057A (ja) | 積層セラミックコンデンサ | |
| JP2015057810A (ja) | 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 | |
| KR20160108905A (ko) | 적층 세라믹 전자 부품 및 그 제조 방법 | |
| US20170162322A1 (en) | Multilayer ceramic capacitor and board having the same | |
| JP2015037186A (ja) | 基板内蔵用積層セラミック電子部品及び積層セラミック電子部品内蔵型印刷回路基板 | |
| KR20190121175A (ko) | 적층 세라믹 커패시터 | |
| KR101813365B1 (ko) | 적층형 커패시터 및 그 실장 기판 | |
| JP2011135036A (ja) | 積層セラミックキャパシタ及びその製造方法 | |
| US11024461B2 (en) | Multi-layer ceramic electronic component having external electrode with base film and electrically conductive thin film | |
| KR101659208B1 (ko) | 적층 세라믹 전자 제품 및 그 제조 방법 | |
| CN110660586B (zh) | 多层陶瓷电容器 | |
| US9111691B2 (en) | Ceramic electronic component | |
| JP2004235377A (ja) | セラミック電子部品 | |
| JP5900858B2 (ja) | 積層セラミックキャパシタ及びその製造方法 | |
| KR102149798B1 (ko) | 적층 세라믹 전자 제품 및 그 제조 방법 | |
| US20150016019A1 (en) | Multilayer ceramic electronic component to be embedded in board | |
| JP2017098445A (ja) | セラミック電子部品及びセラミック電子部品の製造方法 | |
| JP2025105529A (ja) | 積層型電子部品 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20150127 |
|
| PG1501 | Laying open of application | ||
| PA0201 | Request for examination |
Patent event code: PA02012R01D Patent event date: 20181128 Comment text: Request for Examination of Application Patent event code: PA02011R01I Patent event date: 20150127 Comment text: Patent Application |
|
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20200128 Patent event code: PE09021S01D |
|
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20200623 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20200825 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20200826 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20240725 Start annual number: 5 End annual number: 5 |