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KR102131812B1 - 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법 - Google Patents

소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법 Download PDF

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KR102131812B1
KR102131812B1 KR1020130026945A KR20130026945A KR102131812B1 KR 102131812 B1 KR102131812 B1 KR 102131812B1 KR 1020130026945 A KR1020130026945 A KR 1020130026945A KR 20130026945 A KR20130026945 A KR 20130026945A KR 102131812 B1 KR102131812 B1 KR 102131812B1
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KR
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서보영
유태광
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삼성전자주식회사
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Abstract

메모리 장치는 메모리 셀 어레이, 행 선택 회로 및 소스라인 플로팅 회로를 포함한다. 메모리 셀 어레이에 배열된 메모리 셀들은 소스 라인들 및 비트라인들 사이에 각각 결합되고 워드라인들에 의해 행 단위로 선택된다. 행 선택 회로는 행 어드레스 신호에 기초하여 디코디드 행 어드레스 신호들을 발생하고 디코디드 행 어드레스 신호들에 기초하여 워드라인들 중에서 하나의 선택 워드라인을 인에이블시킨다. 소스라인 플로팅 회로는 독출 동작시 소스라인들 중에서 선택 워드라인에 의해 선택되는 메모리 셀들에 결합된 하나의 선택 소스라인을 접지 전압에 연결하고 선택 소스라인을 제외한 비선택 소스라인들을 접지 전압으로부터 차단하여 플로팅시킨다.

Description

소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 메모리 장치의 독출 방법{Source line floating circuit, memory device and method of reading data using the same}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 독출 동작의 신뢰성을 향상시키기 위한 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 데이터 독출 방법에 관한 것이다.
일반적으로 반도체 메모리 장치의 메모리 셀 어레이는 복수의 행과 복수의 열의 매트릭스 형태로 배열된 복수의 메모리 셀들을 포함한다. 특히 불휘발성 메모리 장치의 메모리 셀들은 각각 소스라인과 비트라인 사이에 결합되고, 하나의 비트라인에는 각각의 워드라인에 의해 선택되어지는 다수의 메모리 셀들이 결합된다. 독출 동작시 동일한 비트라인에 결합된 메모리 셀들 중에서 하나의 메모리 셀이 선택되고, 선택된 메모리 셀의 상태, 즉 저장된 데이터에 의존하는 센싱 전류가 비트라인으로부터 소스라인으로 흐르게 된다. 상기 센싱 전류 또는 이에 의한 비트라인의 전압 변화를 감지하는 방식으로 선택 메모리 셀에 저장된 데이터를 판독한다. 이때 동일한 비트라인에 결합된 다수의 비선택 메모리 셀들에 의한 누설 전류(leakage current)가 비트라인의 전압에 영향을 미치게 되고 독출 동작의 신뢰성, 즉 데이터 판독의 신뢰성을 감소시킨다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 비선택 메모리 셀들에 의한 누설 전류를 감소시킴으로서 독출 동작의 신뢰성을 향상시킬 수 있는 소스라인 플로팅 회로를 제공하는 것이다.
본 발명의 일 목적은 상기 소스라인 플로팅 회로를 이용하여 독출 동작의 신뢰성을 향상시킬 수 있는 메모리 장치를 제공하는 것이다.
본 발명의 일 목적은 비선택 메모리 셀들에 의한 누설 전류를 감소시킴으로서 정밀하게 데이터를 판독할 수 있는 메모리 장치의 독출 방법을 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 메모리 장치는 메모리 셀 어레이, 행 선택 회로 및 소스라인 플로팅 회로를 포함한다.
메모리 셀 어레이는 복수의 행과 복수의 열의 매트릭스 형태로 배열된 복수의 메모리 셀들을 포함한다. 상기 메모리 셀들은 행 방향으로 신장된 복수의 소스 라인들 및 열 방향으로 신장된 복수의 비트라인들 사이에 각각 결합된다. 또한 상기 메모리 셀들은 상기 행 방향으로 신장된 복수의 워드라인들에 의해 행 단위로 선택된다.
행 선택 회로는 행 어드레스 신호에 기초하여 선택적으로 활성화되는 복수의 디코디드 행 어드레스 신호들을 발생하고, 상기 디코디드 행 어드레스 신호들에 기초하여 상기 워드라인들 중에서 하나의 선택 워드라인을 인에이블시킨다.
소스라인 플로팅 회로는 독출 동작시 상기 소스라인들 중에서 상기 선택 워드라인에 의해 선택되는 메모리 셀들에 결합된 하나의 선택 소스라인을 접지 전압에 연결하고 선택 소스라인을 제외한 비선택 소스라인들을 상기 접지 전압으로부터 차단하여 플로팅시킨다.
상기 소스라인 플로팅 회로는, 상기 디코디드 행 어드레스 신호들 또는 상기 워드라인들의 전압들을 플로팅 제어 신호들로서 직접 수신하고, 상기 플로팅 제어 신호들에 응답하여 상기 접지 전압과 상기 소스라인들의 전기적인 연결을 각각 제어하는 복수의 플로팅 유닛들을 포함할 수 있다.
일 실시예에서, 하나의 행에 상응하는 메모리 셀들 마다 하나의 소스라인이 각각 연결될 수 있다.
상기 플로팅 유닛들의 각각은, 상기 접지 전압과 상기 상응하는 소스라인 사이에 결합되고, 상기 하나의 행에 상응하는 플로팅 제어 신호에 응답하여 스위칭 동작을 수행하는 스위칭 소자를 포함할 수 있다.
다른 실시예에서, 서로 인접하는 하나의 짝수 행 및 하나의 홀수 행에 상응하는 메모리 셀들마다 하나의 소스라인이 공통으로 연결될 수 있다.
상기 플로팅 유닛들의 각각은, 상기 짝수 행에 상응하는 플로팅 제어 신호 및 상기 홀수 행에 상응하는 플로팅 제어 신호를 논리합 연산하여 출력하는 논리합 게이트, 및 상기 접지 전압과 상기 상응하는 소스라인 사이에 결합되고, 상기 논리합 게이트의 출력에 응답하여 스위칭 동작을 수행하는 스위칭 소자를 포함할 수 있다.
상기 메모리 장치는 동작 모드들에 따라서 상기 소스라인들에 고전압을 각각 인가하기 위한 복수의 소스라인 구동 유닛들을 더 포함할 수 있다. 상기 소스라인 구동 유닛들의 각각은, 상기 상응하는 소스라인과 상기 접지 전압 사이에 결합되고, 게이트에 구동 신호가 인가되는 풀다운 트랜지스터, 및 상기 고전압과 상기 상응하는 소스라인 사이에 결합되고, 게이트에 상기 구동 신호의 반전 신호가 인가되는 풀업 트랜지스터를 포함할 수 있다.
상기 플로팅 유닛들의 각각은, 상기 상응하는 소스라인과 상기 접지 전압 사이에서 상기 풀다운 트랜지스터와 직렬로 결합된 스위칭 소자를 포함할 수 있다.
상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터는 상대적으로 높은 내전압을 갖는 고전압 트랜지스터들로 구현되고, 상기 스위칭 소자는 상대적으로 낮은 내전압을 갖는 저전압 트랜지스터로 구현될 수 있다.
하나의 행에 상응하는 메모리 셀들 마다 하나의 소스라인이 각각 연결되고, 상기 스위칭 소자는 상기 하나의 행에 상응하는 플로팅 제어 신호에 응답하여 턴온되는 저전압 트랜지스터로 구현될 수 있다.
서로 인접하는 하나의 짝수 행 및 하나의 홀수 행에 상응하는 메모리 셀들마다 하나의 소스라인이 공통으로 연결되고, 상기 플로팅 유닛들의 각각은 상기 하나의 짝수 행에 상응하는 플로팅 제어 신호 및 상기 하나의 홀수 행에 상응하는 플로팅 제어 신호를 논리합 연산하여 출력하는 논리합 게이트를 더 포함하고, 상기 스위칭 소자는 상기 논리합 게이트의 출력에 응답하여 턴온되는 저전압 트랜지스터로 구현될 수 있다.
상기 메모리 셀들의 각각은, 상기 상응하는 비트라인과 상기 상응하는 소스라인 사이에 결합되고, 콘트롤 게이트가 상기 상응하는 워드라인에 결합되는 플래시 셀 트랜지스터를 포함할 수 있다.
상기 메모리 셀들의 각각은, 상기 상응하는 비트라인과 상기 상응하는 소스라인 사이에 결합되고, 게이트에 상기 상응하는 워드라인이 결합되는 스위칭 트랜지스터, 및 상기 상응하는 비트라인과 상기 상응하는 소스라인 사이에서 상기 스위치 트랜지스터와 직렬로 결합되고, 콘트롤 게이트가 상응하는 콘트롤 라인에 결합되는 플래시 셀 트랜지스터를 포함할 수 있다.
상기 독출 동작시, 상기 모든 메모리 셀들의 콘트롤 라인들에는 독출 전압이 인가되고 상기 선택 워드라인에는 상기 독출 전압보다 낮은 워드라인 인에이블 전압이 인가되고 상기 선택되지 않은 워드라인들에는 상기 워드라인 인에이블 전압보다 낮은 워드라인 디스에이블 전압이 인가될 수 있다.
상기 메모리 셀들의 각각은, 상기 상응하는 비트라인과 상기 상응하는 소스라인 사이에 결합되고, 게이트에 상기 상응하는 워드라인이 결합되는 스위칭 트랜지스터, 및 상기 상응하는 비트라인과 상기 상응하는 소스라인 사이에서 상기 스위칭 트랜지스터와 직렬로 결합된 저항성 소자를 포함할 수 있다.
상기 메모리 셀들은 피램(PRAM: phase change random access memory) 셀, 알램(RRAM: resistance random access memory) 셀 또는 엠램(MRAM: magneto-resistive random access memory) 셀을 포함할 수 있다.
상기 메모리 셀들은, 에스티티-엠램(STT-MRAM: spin torque transfer magneto-resistive random access memory) 셀을 포함할 수 있다.
상기 메모리 장치는 적어도 하나의 프로세서와 함께 하나의 시스템 온 칩에 포함되어 집적되는 임베디드 불휘발성 메모리 장치일 수 있다.
상기 일 목적을 달성하기 위해, 복수의 행과 복수의 열의 매트릭스 형태로 배열된 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들은 행 방향으로 신장된 복수의 소스 라인들 및 열 방향으로 신장된 복수의 비트라인들 사이에 각각 결합되고, 상기 메모리 셀들은 상기 행 방향으로 신장된 복수의 워드라인들에 의해 행 단위로 선택되는 메모리 셀 어레이를 포함하는 메모리 장치의 독출 방법이 제공된다.
행 어드레스 신호에 기초하여 선택적으로 활성화되는 복수의 디코디드 행 어드레스 신호들을 발생한다. 상기 디코디드 행 어드레스 신호들에 기초하여 상기 워드라인들 중에서 하나의 선택 워드라인을 인에이블시킨다. 상기 디코디드 행 어드레스 신호들 또는 상기 워드라인들의 전압들을 플로팅 제어 신호들로서 수신한다. 독출 동작시 상기 플로팅 제어 신호들에 응답하여, 상기 소스라인들 중에서 상기 선택 워드라인에 의해 선택되는 메모리 셀들에 결합된 하나의 선택 소스라인을 접지 전압에 연결하고 상기 선택 소스라인을 제외한 비선택 소스라인들을 상기 접지 전압으로부터 차단하여 플로팅시킨다.
하나의 행에 상응하는 메모리 셀들 마다 하나의 소스라인을 각각 연결하고, 상기 독출 동작시 상기 플로팅 제어신호들 중 하나에 응답하여 상기 하나의 소스라인의 플로팅을 제어할 수 있다.
서로 인접하는 하나의 짝수 행 및 하나의 홀수 행에 상응하는 메모리 셀들마다 하나의 소스라인을 공통으로 연결하고, 상기 독출 동작시 상기 플로팅 제어신호들 중 두 개에 응답하여 상기 하나의 소스라인의 플로팅을 제어할 수 있다.
상기 독출 방법은 고전압과 상기 접지 전압 사이에 결합된 복수의 소스라인 구동 유닛들을 이용하여 동작 모드들에 따라서 상기 소스라인들에 상기 고전압을 각각 인가하는 단계를 더 포함할 수 있다. 상기 독출 동작시 상기 플로팅 제어 신호들에 응답하여 상기 소스라인 구동 유닛들의 각각을 상기 접지 전압과 연결하거나 상기 접지 전압으로부터 차단할 수 있다.
상기 메모리 장치는, 플래시 메모리 셀, 피램(PRAM: phase change random access memory) 셀, 알램(RRAM: resistance random access memory) 셀 또는 엠램(MRAM: magneto-resistive random access memory) 셀을 포함하는 불휘발성 메모리 장치일 수 있다.
상기 일 목적을 달성하기 위해, 복수의 행과 복수의 열의 매트릭스 형태로 배열된 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들은 행 방향으로 신장된 복수의 소스 라인들 및 열 방향으로 신장된 복수의 비트라인들 사이에 각각 결합되고, 상기 메모리 셀들은 상기 행 방향으로 신장된 복수의 워드라인들에 의해 행 단위로 선택되는 메모리 셀 어레이를 포함하는 메모리 장치의 소스라인 플로팅 회로가 제공된다.
상기 소스라인 플로팅 회로는 행 어드레스 신호를 디코딩하여 선택적으로 활성화되는 복수의 디코디드 행 어드레스 신호들 또는 상기 워드라인들의 전압들을 플로팅 제어 신호들로서 직접 수신하고, 상기 플로팅 제어 신호들에 응답하여 상기 접지 전압과 상기 소스라인들의 전기적인 연결을 각각 제어하는 복수의 플로팅 유닛들을 포함한다.
상기 플로팅 유닛들의 각각은 상기 접지 전압과 상기 상응하는 소스라인 사이에 직접 연결될 수 있다.
상기 플로팅 유닛들의 각각은 상기 접지 전압과 상기 상응하는 소스라인을 구동하기 위한 소스라인 구동 유닛 사이에 직접 연결될 수 있다.
본 발명의 실시예들에 따른 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 독출 방법은, 선택 소스라인만을 접지 전압에 연결하고 나머지 비선택 소스라인들을 플로팅시킴으로써 누설 전류를 감소하여 독출 동작의 신뢰성을 향상시킬 수 있다.
또한 본 발명의 실시예들에 따른 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 독출 방법은, 디코디드 행 어드레스 신호들 또는 워드라인 전압들을 이용한다. 추가적인 디코딩 과정을 부가함이 없이 소스라인들을 선택적으로 플로팅시킴으로써 독출 속도를 저해하지 않고 독출 동작의 신뢰성을 향상시킬 수 있다.
또한 본 발명의 실시예들에 따른 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 독출 방법은, 소스라인들의 선택적인 플로팅을 위한 로직의 점유 면적이 작고, 동작 모드에 따라서 소스라인에 고전압이 인가되는 경우에도 용이하게 적용될 수 있다.
또한 본 발명의 실시예들에 따른 소스라인 플로팅 회로, 이를 포함하는 메모리 장치 및 독출 방법은, 메모리 셀의 스위칭 트랜지스터의 게이트 길이를 증가시키지 않으면서 누설 전류를 효율적으로 감소시킴으로써 메모리 장치의 집적도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 일 실시예에 따른 소스라인 플로팅 회로를 포함하는 메모리 장치를 나타내는 회로도이다.
도 3은 본 발명의 다른 실시예에 따른 소스라인 플로팅 회로를 포함하는 메모리 장치를 나타내는 회로도이다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 5 및 6은 도 1의 메모리 셀 어레이에 포함되는 플래시 메모리 셀의 일 예를 나타내는 도면들이다.
도 7 및 8은 본 발명의 실시예들에 따른 누설 전류 감소의 효과를 설명하기 위한 도면들이다.
도 9는 도 1의 메모리 셀 어레이에 포함되는 저항성 메모리 셀의 일 예를 나타내는 도면이다.
도 10은 도 9의 저항성 메모리 셀에 포함되는 단극성 저항성 소자의 일 예를 나타내는 도면이다.
도 11은 도 9의 저항성 메모리 셀에 포함되는 양극성 저항성 소자의 일 예를 나타내는 도면이다.
도 12는 도 1의 메모리 셀 어레이에 포함되는 STT-MRAM 셀의 일 예를 나타내는 입체도이다.
도 13 및 14는 STT-MRAM 셀의 데이터 독출 동작을 설명하기 위한 도면들이다.
도 15 내지 19는 STT-MRAM의 MTJ 소자의 실시예들을 나타내는 도면들이다.
도 20은 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 21은 도 20의 메모리 셀 어레이에 포함되는 플래시 메모리 셀의 일 예를 나타내는 도면이다.
도 22는 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 23 및 24는 도 22의 메모리 셀 어레이에 포함되는 메모리 셀의 예들을 나타내는 도면들이다.
도 25는 본 발명의 일 실시예에 따른 소스라인 플로팅 회로를 나타내는 회로도이다.
도 26은 본 발명의 일 실시예에 따른 소스라인 구동 회로 및 소스라인 플로팅 회로를 나타내는 회로도이다.
도 27 및 28은 도 26의 소스라인 구동 회로 및 소스라인 플로팅 회로에 포함되는 소스라인 구동 유닛 및 플로팅 유닛의 예들을 나타내는 회로도들이다.
도 29는 소스라인 구동 회로에 제공되는 구동 신호를 발생하는 회로의 일 예를 나타내는 회로도이다.
도 30은 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이다.
도 31은 도 30의 메모리 셀 어레이에 포함되는 플래시 메모리 셀들의 일 예를 나타내는 도면이다.
도 32는 본 발명의 일 실시예에 따른 메모리 장치의 독출 동작을 설명하기 위한 도면이다.
도 33은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 34는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 35는 본 발명의 실시예들에 따른 메모리 장치를 전자 기기에 응용한 예를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 메모리 장치(1000)는 메모리 셀 어레이(100), 행 선택 회로(RSEL)(200), 열 선택 회로(CSEL)(300), 소스라인 플로팅 회로(SLF)(400) 및 전압 제어 회로(VCON)(500)를 포함할 수 있다.
메모리 셀 어레이(100)는 복수의 행과 복수의 열의 매트릭스 형태로 배열된 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 행 방향(X)으로 신장된(extended) 복수의 소스 라인들(SL1~SLm) 및 열 방향(Y)으로 신장된 복수의 비트라인들(BL1~BLn) 사이에 각각 결합된다. 메모리 셀들(MC)은 행 방향(X)으로 신장된 복수의 워드라인들(WL1~WLm)에 의해 행 단위로 선택된다.
행 선택 회로(200)는 행 어드레스 신호(RADD)에 기초하여 선택적으로 활성화되는 복수의 디코디드 행 어드레스 신호들을 발생하고, 디코디드 행 어드레스 신호들에 기초하여 워드라인들(WL1~WLm) 중에서 하나의 선택 워드라인을 인에이블시킨다. 행 선택 회로(200)는 도 2 및 3을 참조하여 설명하는 바와 같이 행 디코더, 워드라인 드라이버 회로 등을 포함할 수 있다.
소스라인 플로팅 회로(400)는 독출 동작시 소스라인들(SL1~SLm) 중에서 선택 워드라인에 의해 선택되는 메모리 셀들에 결합된 하나의 선택 소스라인을 접지 전압에 연결하고 선택 소스라인을 제외한 비선택 소스라인들을 상기 접지 전압으로부터 차단하여 플로팅시킨다. 소스라인 플로팅 회로(400)는 독출 동작시 액세스되는 메모리 셀에 결합되는 선택 소스라인만을 접지 전압에 연결하고 나머지 비선택 소스라인들을 플로팅 시킴으로써 누설 전류를 감소하여 독출 동작의 신뢰성을 향상시킬 수 있다.
열 선택 회로(300)는 열 어드레스 신호(CADD)에 기초하여 비트라인들(BL1~BLn) 중에서 하나를 선택한다. 열 선택 회로(300)는 게이팅 회로, 열 디코더 등을 포함할 수 있다.
도 1은 하나의 행에 상응하는 메모리 셀들 마다 하나의 소스라인이 각각 연결되는 구조의 메모리 셀 어레이(100)를 도시하고 있으나, 본 발명의 실시예들에 따른 소스라인들의 선택적인 플로팅을 위한 구성 및 방법은 이러한 구조에 한정되는 것은 아니다. 예를 들어, 본 발명의 실시예들에 따른 소스라인 플로팅 회로는 도 22에 도시된 바와 같이 서로 인접하는 하나의 짝수 행 및 하나의 홀수 행에 상응하는 메모리 셀들마다 하나의 소스라인이 공통으로 연결되는 메모리 셀 어레이(102)의 구조에도 적용될 수 있다.
또한, 메모리 셀들은 도 20 및 30에 도시된 바와 같이 행 방향으로 신장된 복수의 콘트롤 라인들의 각각에 더 결합될 수도 있고 도 32에 도시된 바와 같이 행 방향으로 신장된 복수의 소거 라인들의 각각에 더 결합될 수도 있다.
전압 제어 회로(500)는 이러한 콘트롤 라인들 및/또는 소거 라인들의 동작 모드에 따른 전압을 인가하기 위한 구성을 포함할 수 있다. 특히 전압 제어 회로(500)는 도 26에 도시된 바와 같은 소스라인 구동 회로(510) 및 도 29에 도시된 바와 같은 구동 신호 발생 회로를 포함할 수 있다.
도 2는 본 발명의 일 실시예에 따른 소스라인 플로팅 회로를 포함하는 메모리 장치를 나타내는 회로도이다.
도 2를 참조하면, 메모리 장치(1001)는 워드라인 구동 회로(210), 행 디코더(220), 소스라인 플로팅 회로(401) 및 메모리 셀 어레이(100)를 포함할 수 있다. 워드라인 구동 회로(210) 및 행 디코더(220)는 도 1의 행 선택 회로(200)에 포함될 수 있다. 도 1의 구성요소들 중 일부는 도 2에 생략되어 있으며, 도 1과 중복되는 설명은 생략될 수 있다.
행 디코더(220)는 행 어드레스 신호(RADD)에 기초하여 선택적으로 활성화되는 복수의 디코디드(decoded) 행 어드레스 신호들(DRA1, DRA2, DRAm)을 발생한다. 워드라인 구동 회로(210)는 디코디드 행 어드레스 신호들(DRA1, DRA2, DRAm)에 기초하여 워드라인들(WL1, WL2, WLm) 중에서 하나의 선택 워드라인을 인에이블시킨다. 워드라인 구동 회로(210)는 행 어드레스 신호들(DRA1, DRA2, DRAm)의 각각에 응답하여 상응하는 워드라인을 구동하는 복수의 구동 유닛들(211, 212, 213)을 포함할 수 있다.
소스라인 플로팅 회로(401)는 소스라인들(SL1, SL2, SLm)의 개수에 상응하는 복수의 플로팅 유닛들(411, 412, 413)을 포함할 수 있다. 플로팅 유닛들(411, 412, 413)은 워드라인들(WL1, WL2, WLm)의 전압들(VWL1, VWL2, VWLm)을 플로팅 제어 신호들(FC1, FC2, FCm)로서 직접 수신하고, 플로팅 제어 신호들(FC1, FC2, FCm)에 응답하여 접지 전압(VGND)과 소스라인들(SL1, SL2, SLm)의 전기적인 연결을 각각 제어한다.
도 1 및 2에 도시된 바와 같이 하나의 행에 상응하는 메모리 셀들 마다 하나의 소스라인이 각각 연결되는 경우에, 플로팅 유닛들(411, 412, 413)의 각각은 접지 전압(VGND)과 상응하는 소스라인 사이에 결합되는 스위칭 소자(NT)를 포함할 수 있다. 예를 들어, 스위칭 소자(NT)는 엔모스(NMOS) 트랜지스터로 구현될 수 있다. 각각의 스위칭 소자(NT)는 하나의 행에 상응하는 플로팅 제어 신호(FC1, FC2, 또는 Fm3)에 응답하여 스위칭 동작을 수행한다.
예를 들어, 행 어드레스 신호(RADD)가 제2 워드라인(WL2)에 상응하는 경우, 제2 디코디드 어드레스 신호(DRA2)만이 논리 하이 레벨로 활성화되고, 나머지 디코디드 어드레스 신호들(DRA1, DRAm)은 논리 로우 레벨로 비활성화된다. 워드라인 구동 회로(210)에 포함된 구동 유닛들(211, 212, 213) 중에서 제2 구동 유닛(212)만이 활성화된 디코디드 어드레스 신호(DRA2)에 응답하여 워드라인 인에이블 전압(예를 들어, 1.1V)을 출력하고 나머지 구동 유닛들(211, 213)은 워드라인 디스에이블 전압(예를 들어, 0V)을 출력한다. 결과적으로 제2 플로팅 유닛(412)의 스위칭 소자(NT) 만이 턴온되어 선택 워드라인(WL2)에 상응하는 제2 소스라인(SL2)만이 접지전압(VGND)에 연결되고, 나머지 소스라인들(SL1, SLm)은 접지 전압(VGND)으로부터 차단되어 플로팅된다.
도 3은 본 발명의 다른 실시예에 따른 소스라인 플로팅 회로를 포함하는 메모리 장치를 나타내는 회로도이다.
도 3을 참조하면, 메모리 장치(1002)는 워드라인 구동 회로(210), 행 디코더(220), 소스라인 플로팅 회로(402) 및 메모리 셀 어레이(100)를 포함할 수 있다. 도 3의 메모리 장치(1002)는 소스라인 플로팅 회로(402)를 제외하고는 도 2의 메모리 장치(1001)와 유사하므로 중복되는 설명은 생략한다.
소스라인 플로팅 회로(401)는 소스라인들(SL1, SL2, SLm)의 개수에 상응하는 복수의 플로팅 유닛들(411, 412, 413)을 포함할 수 있다. 플로팅 유닛들(411, 412, 413)은 디코디드 행 어드레스 신호들(DRA1, DRA2, DRAm)을 플로팅 제어 신호들(FC1, FC2, FCm)로서 직접 수신하고, 플로팅 제어 신호들(FC1, FC2, FCm)에 응답하여 접지 전압(VGND)과 소스라인들(SL1, SL2, SLm)의 전기적인 연결을 각각 제어한다.
도 1 및 3에 도시된 바와 같이 하나의 행에 상응하는 메모리 셀들 마다 하나의 소스라인이 각각 연결되는 경우에, 플로팅 유닛들(411, 412, 413)의 각각은 접지 전압(VGND)과 상응하는 소스라인 사이에 결합되는 스위칭 소자(NT)를 포함할 수 있다. 예를 들어, 스위칭 소자(NT)는 엔모스(NMOS) 트랜지스터로 구현될 수 있다. 각각의 스위칭 소자(NT)는 하나의 행에 상응하는 플로팅 제어 신호(FC1, FC2, 또는 FCm)에 응답하여 스위칭 동작을 수행한다.
예를 들어, 행 어드레스 신호(RADD)가 제2 워드라인(WL2)에 상응하는 경우, 제2 디코디드 어드레스 신호(DRA2)만이 논리 하이 레벨로 활성화되고, 나머지 디코디드 어드레스 신호들(DRA1, DRAm)은 논리 로우 레벨로 비활성화된다. 결과적으로 제2 플로팅 유닛(412)의 스위칭 소자(NT) 만이 턴온되어 선택 워드라인(WL2)에 상응하는 제2 소스라인(SL2)만이 접지전압(VGND)에 연결되고, 나머지 소스라인들(SL1, SLm)은 접지 전압(VGND)으로부터 차단되어 플로팅된다.
도 2 및 3을 참조하여 설명한 바와 같이, 본 발명의 실시예들에 따른 소스라인 플로팅 회로들(401, 402)은 디코디드 행 어드레스 신호들(DRA1~DRAm) 또는 워드라인들(WL1~WLm)의 전압들(VWL1~VWLm)을 플로팅 제어 신호들(FC1~FCm)로서 직접 수신하고, 플로팅 제어 신호들(FC1~FCm)에 응답하여 접지 전압(VGND)과 소스라인들(SL1~SLm)의 전기적인 연결을 각각 제어한다. 따라서 누설 전류를 감소하여 독출 동작의 신뢰성을 향상시킬 수 있다.
디코디드 행 어드레스 신호들(DRA1~DRAm)의 발생 및 이에 기초한 워드라인 전압들(VWL1~VWLm)의 인가 과정은 독출 동작시 요구되는 필수적인 과정에 해당한다. 따라서 소스라인 플로팅 회로들(401, 402)은 추가적인 디코딩 과정을 부가함이 없이 소스라인들을 선택적으로 플로팅시킴으로써 독출 속도를 저해하지 않고 독출 동작의 신뢰성을 향상시킬 수 있다.
도 4는 본 발명의 실시예들에 따른 메모리 장치의 독출 방법을 나타내는 흐름도이다.
도 1 내지 4를 참조하면, 행 선택 회로(200)의 행 디코더(220)는 행 어드레스 신호(RADD)에 기초하여 디코디드 행 어드레스 신호들(DRA1~DRAm)을 발생한다(단계 S100). 디코디드 행 어드레스 신호들(DRA1~DRAm)의 개수는 워드라인들(WL1~WLm)의 개수에 상응할 수 있고, 디코디드 행 어드레스 신호들(DRA1~DRAm) 중에서 행 어드레스 신호(RADD)에 상응하는 하나만이 제1 논리 레벨(예를 들어, 논리 하이 레벨)로 활성화되고 나머지들은 제2 논리 레벨(예를 들어, 논리 로우 레벨)로 비활성화될 수 있다.
워드라인 구동 회로(210)는 디코디드 행 어드레스 신호들(DRA1~DRAm)에 기초하여 워드라인들(WL1~WLm) 중에서 하나의 선택 워드라인을 인에이블시킨다(단계 S200). 워드라인 구동 회로(210)는 디코디드 행 어드레스 신호들(DRA1~DRAm)의 각각에 응답하여 워드라인들(WL1~WLm)의 각각을 구동하기 위한 복수의 구동 유닛들(211, 212, 213)을 포함할 수 있다. 활성화된 디코디드 행 어드레스 신호에 상응하는 하나의 선택 워드라인에는 워드라인 인에이블 전압(예를 들어, 1.1V)이 인가되고 나머지 비선택 워드라인들에는 워드라인 디스에이블 전압(예를 들어, 0V)이 인가된다.
본 발명의 실시예들에 따른 소스라인 플로팅 회로(400)는 디코디드 행 어드레스 신호들(DRA1~DRAm) 또는 워드라인들(WL1~WLm)의 전압들(VWL1~VWLm)을 플로팅 제어 신호들(FC1~FCm)로서 수신한다(단계 S300). 도 2의 실시예에서와 같이, 소스라인 플로팅 회로(401)는 워드라인 전압들(VWL1~VWLm)을 플로팅 제어 신호들(FC1~FCm)로서 수신할 수도 있고, 도 3의 실시예에서와 같이, 소스라인 플로팅 회로(402)는 디코디드 행 어드레스 신호들(DRA1~DRAm)을 플로팅 제어 신호들(FC1~FCm)로서 수신할 수도 있다.
플로팅 제어 회로(400)는 독출 동작시 플로팅 제어 신호들(FC1~FCm)에 응답하여, 하나의 선택 소스라인을 접지 전압(VGND)에 연결하고 비선택 소스라인들을 플로팅시킨다(단계 S400). 예를 들어, 접지 전압(VGND)은 0V일 수도 있고 미리 정해진 일정한 전압 레벨을 가질 수도 있다.
도 5 및 6은 도 1의 메모리 셀 어레이에 포함되는 플래시 메모리 셀의 일 예를 나타내는 도면들이다.
도 1의 메모리 셀 어레이(100)에 포함되는 메모리 셀들의 각각은 도 5 및 6에 도시된 바와 같은 플래시 메모리 셀(601)일 수 있다. 플래시 메모리 셀(601)은 상응하는 비트라인(BLj)과 상응하는 소스라인(SLi) 사이에 결합되고 콘트롤 게이트(CG)가 상응하는 워드라인(WLi)에 결합되는 플래시 셀 트랜지스터(FCT)를 포함할 수 있다. 도 5는 플래시 셀 트랜지스터(FCT)의 구조의 일 예를 나타내는 단면도이고 도 6은 플래시 셀 트랜지스터(FCT)의 등가 회로도이다.
플래시 셀 트랜지스터(FCT)를 형성하기 위하여, 기판의 상부에 소스(S)와 드레인(D)이 형성되고, 소스(S)와 드레인(D) 사이의 기판 위에 플로팅 게이트(FG: floating gate)와 콘트롤 게이트(CG: control gate)가 적층된다. 제어 게이트(CG)와 부유 게이트(FG) 사이에는 ONO(oxide/nitride/oxide)막과 같은 유전층이 개재되고 부유 게이트(FG)와 기판 상면 사이에는 터널링 산화막이 개재된다. 소스(S), 콘트롤 게이트(CG) 및 드레인(D)은 비아(via)와 같은 수직 컨택들(VC1, VC2, VC3)을 통하여 상부의 금속층에 형성되는 소스라인(SLi), 워드라인(WLi) 및 비트라인(BLi)에 각각 전기적으로 연결된다. 열 방향으로 신장되는 비트라인(BLi)은 행 방향으로 신장되는 소스라인(SLi) 및 워드라인(WLi)과 서로 다른 층에 형성된다. 소스라인(SLi), 워드라인(WLi) 및 비트라인(BLi)의 전압들을 제어하여 플래시 메모리 셀(601)의 독출 동작, 기입 동작 및 소거 동작 등이 수행될 수 있다.
도 7 및 8은 본 발명의 실시예들에 따른 누설 전류 감소의 효과를 설명하기 위한 도면들이다.
도 7 및 8을 참조하면, 독출 동작시 먼저 비트라인(BLj)이 일정한 프리차지 전압(Vpre)으로 프리차지된다. 페이지 오픈 동작의 경우에는 복수의 비트라인들에 대한 독출 동작이 동시에 수행될 수도 있다. 선택 워드라인(WL2)에는 독출 전압(Vread)이 인가되고 비선택 워드라인들(WL1, WL3, WLm)에는 오프 전압(Voff)이 인가된다. 독출 전압(Vread)은 플래시 메모리 셀이 문턱 전압이 상대적으로 낮은 온 셀인 경우에는 턴온되고 문턱 전압이 상대적으로 높은 오프 셀인 경우에는 턴오프되는 전압 레벨을 가지며, 오프 전압(Voff)은 온 셀 또는 오프 셀의 여부에 관계없이 턴오프되는 전압 레벨을 갖는다.
비선택 워드라인들(WL1, WL3, WLm)에 오프 전압(Voff)이 인가되더라도 메모리 셀을 통하여 누설 전류(Ik)가 흐른다. 하나의 비트라인에는 많은 수의 메모리 셀들이 결합되고, 각각의 누설 전류(Ik)는 수 nA 정도로 작더라도 비트라인에 흐르는 누설 전류의 합은 수 uA까지 증가할 수 있다. 이러한 누설 전류는 동작 온도가 높아질수록 증가하여 고온에서는 온 셀 또는 오프 셀 여부의 검출, 즉 데이터 판독의 신뢰성이 저하된다.
도 8에는 독출 대상으로 선택된 메모리 셀이 온 셀인 경우(Con), 선택된 메모리 셀이 오프 셀인 경우에 대하여 모든 소스라인들(SL1, SL2, SL3, SLm)을 접지 전압에 연결하는 경우(Coff1) 및 본 발명의 실시예에 따라 선택 소스라인(SL2)만을 접지 전압(VGND)에 연결하고 나머지 소스라인들(SL1, SL3, SLm)은 플로팅시키는 경우에 대하여 디벨롭되는 비트라인 전압들이 도시되어 있다. 도 8에 도시된 바와 같이, 소스라인을 선택적으로 플로팅시킴으로써 누설 전류를 감소하여 종래의 센싱 마진(SM1)보다 증가된 센싱 마진(SM2)을 확보할 수 있다.
도 9는 도 1의 메모리 셀 어레이에 포함되는 저항성 메모리 셀의 일 예를 나타내는 도면이다.
도 9는 도 1의 메모리 셀 어레이에 포함되는 저항성 메모리 셀의 일 예를 나타내는 도면이다.
도 9를 참조하면, 저항성 메모리 셀(602)은 스위칭 트랜지스터(ST) 및 저항성 소자(RE)를 포함할 수 있다. 스위칭 트랜지스터(ST) 상응하는 비트라인(BLj)과 상응하는 소스라인(SLi) 사이에 결합되고, 게이트에 상응하는 워드라인(WLi)이 결합된다. 저항성 소자(RE)는 상응하는 비트라인(BLj)과 상응하는 소스라인(SLi) 사이에서 스위칭 트랜지스터(ST)와 직렬로 결합된다.
저항성 메모리 셀(602)은 소스 라인(SLi) 과 비트라인(BLj) 사이의 전압에 의해 저항성 소자(RE)의 저항 산포를 제어한다. 도 9에 도시된 저항성 메모리 셀(602)은 저항성 소자(RE)가 단극성인 경우뿐만 아니라 양극성인 경우에도 이용될 수 있는 구조를 갖는다.
저항성 소자(RE)가 단극성인 경우에는 인가되는 전압 또는 전류의 크기에 의해 저항 값이 가변되지만, 양극성인 경우에는 전압 또는 전류의 크기 및 방향에 의해 저항 값이 가변될 수 있다. 도 9에 도시된 저항성 메모리 셀은 소스 라인(SLi) 과 비트라인(BLj) 사이에 일정한 전압들을 인가하여 저항성 소자(RE2)의 양단에 걸리는 전압의 크기를 조절하거나 저항성 소자(RE2)를 통하여 흐르는 전류의 크기를 조절하여 기입 동작이 수행될 수도 있다. 독출 동작은 도 7 및 8을 참조하여 설명한 바와 같이, 프리차지 및 디벨롭 과정을 통하여 수행될 수 있다.
도 10은 도 9의 저항성 메모리 셀에 포함되는 단극성 저항성 소자의 일 예를 나타내는 도면이다.
도 10을 참조하면, 저항성 소자(RE1)는 상부 전극(E1), 하부 전극(E2) 및 상부 전극(E1)과 하부 전극(E2) 사이에 저항성 물질을 포함한다. 전극(E1, E2)으로는 탄탈(Ta) 또는 백금(Pt) 등이 사용될 수 있다. 저항성 물질은 코발트 산화물 등의 전이금속 산화물(VR) 또는 GexSbyTez 등의 상변화 물질(phase change material)(GST)을 포함할 수 있다. 상변화 물질(GST)은 온도 및 가열 시간에 따라 결정질 상태(AMORPHOUS STATE) 또는 비정질 상태(CRYSTALLINE STATE)가 되며 저항 값이 변화한다.
일반적으로 상변화 물질을 이용하는 PRAM(Phase Change Random Access Memory), 전이금속 산화물 등의 가변저항 특성을 갖는 물질을 이용한 RRAM(Resistance Random Access Memory)과 강자성 물질을 이용한 MRAM(Magneto-resistive Random Access Memory)을 구분하기도 하지만, 이를 통틀어 저항성 메모리(Resistive Memory)라 칭할 수 있다. 본 발명의 실시예들에 따른 소스라인들의 선택적 플로팅을 이용한 데이터 독출 방법은 PRAM, RRAM, MRAM을 포함하는 다양한 저항성 메모리 장치에 적용될 수 있다.
도 11은 도 9의 저항성 메모리 셀에 포함되는 양극성 저항성 소자의 일 예를 나타내는 도면이다.
도 11을 참조하면, 저항성 소자(RE2)는 상부 전극(E1), 하부 전극(E2) 및 상부 전극(E1)과 하부 전극(E2) 사이에 나노믹(NOM;non-ohmic) 물질 및 저항성 물질(RM)을 포함한다. 이 경우에는 상부 전극(E1)과 하부 전극(E2)에 서로 반대 방향의 전압을 인가함으로써, 즉 인가 전압의 극성에 따라서, 메모리 셀의 온 상태 또는 오프 상태를 구현할 수 있다.
도 12는 도 1의 메모리 셀 어레이에 포함되는 STT-MRAM 셀의 일 예를 나타내는 입체도이다.
도 12를 참조하면, STT-MRAM셀은 MTJ(Magnetic Tunnel Junction) 소자 및 스위칭 트랜지스터(ST)를 포함할 수 있다. 스위칭 트랜지스터(ST)의 게이트는 상응하는 워드라인(WLi)에 연결되고, 스위칭 트랜지스터(ST)의 일 전극은 MTJ 소자를 통해 상응하는 비트라인(BLj)에 연결된다. 또한 스위칭 트랜지스터(ST)의 다른 전극은 상응하는 소스라인(SLi)에 연결된다.
MTJ 소자는 고정 층(Pinned layer, 13)과 자유 층(free layer, 11) 및 이들 사이에 터널 층(Barrier layer, 12)을 포함할 수 있다. 고정 층(13)의 자화 방향은 고정되어 있으며, 자유 층(11)의 자화 방향은 조건에 따라 고정 층(13)의 자화 방향과 같거나 역 방향이 될 수 있다. 고정 층(13)의 자화 방향을 고정시켜 주기 위하여, 예컨대, 반강자성층(anti-ferromagnetic layer, 미도시)이 더 구비될 수 있다.
STT-MRAM의 라이트 동작을 위해서는, 워드라인(WLi)에 로직 하이의 전압을 주어 스위칭 트랜지스터(ST)를 턴온시키고, 비트라인(BLj)과 소스라인(SLi) 사이에 라이트 전류를 인가한다.
STT-MRAM의 리드 동작을 위해서는, 워드라인(WLi)에 로직 하이의 전압을 인가하여 스위칭 트랜지스터(ST)를 턴온시키고, 비트라인(BLj)으로부터 소스라인(SLi) 방향으로 리드 전류를 인가하여, 측정되는 저항 값에 따라 MTJ 소자에 저장된 데이터를 판별할 수 있다.
도 13 및 14는 STT-MRAM 셀의 데이터 독출 동작을 설명하기 위한 도면들이다.
MTJ 소자의 저항 값은 자유 층(11)의 자화 방향에 따라 달라진다. MTJ 소자에 리드 전류(I(A))를 인가하면 MTJ 소자의 저항 값에 따른 데이터 전압 또는 전류가 출력된다. 리드 전류(I(A))의 세기는 라이트 전류의 세기보다 매우 작기 때문에, 상기 리드 전류(I(A))에 의해 자유 층(11)의 자화 방향이 변화되지는 않는다.
도 13을 참조하면, 상기 MTJ 소자에서 상기 자유 층(11)의 자화 방향과 고정층(13)의 자화 방향이 평행(parallel)하게 배치된다. 이 때, 상기 MTJ 소자는 상대적으로 낮은 저항 값을 가진다. 이 경우 리드 전류(I(A))의 인가에 의하여 데이터 0'을 독출 할 수 있다.
도 14를 참조하면, 상기 MTJ 소자는 자유 층(11)의 저화 방향이 고정 층(13)의 저화 방향과 반 평행(anti-parallel)으로 배치된다. 이 때, 상기 MTJ 소자는 상대적으로 높은 저항 값을 가진다. 이 경우 리드 전류(I(A))의 인가에 의하여 데이터 1'을 독출할 수 있다.
이와 같은 독출 동작시 전술한 바와 같이 비선택 워드라인들에 결합된 메모리 셀들의 누설 전류로 인하여 데이터 독출의 신뢰성이 저하된다. 본 발명의 실시예들에 따른 소스라인들의 선택적인 플로팅을 통하여 누설 전류를 감소시키고 독출 동작의 신뢰성을 향상할 수 있다.
도 15 내지 19는 STT-MRAM의 MTJ 소자의 실시예들을 나타내는 도면들이다.
도 15 및 16에 도시된 자화 방향이 수평인 MTJ 소자(20, 30)는 전류의 이동 방향과 자화 용이 축(easy axis)이 실질적으로 수직한 경우이다.
도 15를 참조하면, MTJ 소자(20)는 자유 층(21), 터널 층(22), 고정층(23) 및 반강자성층(24)을 포함할 수 있다.
자유 층(Free layer, 21)은 변화 가능한 자화 방향을 갖는 물질을 포함할 수 있다. 자유 층(21)의 자화 방향은 메모리 셀의 외부 및/또는 내부에서 제공되는 전기적/자기적 요인에 의해 변경될 수 있다. 자유 층(21)은 코발트(Co), 철(Fe) 및 니켈(Ni) 중 적어도 하나를 포함하는 강자성 물질을 포함할 수 있다. 예를 들어, 자유 층(21)은 FeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
터널 층(22)은 스핀 확산 길이(Spin Diffusion Distance) 보다 얇은 두께를 가질 수 있다. 터널 층(22)은 비자성 물질을 포함할 수 있다. 일 예로 터널 층(22)은 마그네슘(Mg), 티타늄(Ti), 알루미늄(Al), 마그네슘-아연(MgZn) 및 마그네슘-붕소(MgB)의 산화물, 그리고 티타늄(Ti) 및 바나듐(V)의 질화물 중 선택된 적어도 하나를 포함할 수 있다.
고정층(pinned layer, 23)은 반강자성층(24)에 의해 고정된 자화 방향을 가질 수 있다. 또한, 고정층(23)은 강자성 물질(ferromagnetic material)을 포함할 수 있다. 예를 들어, 고정층(23)은 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다.
반강자성층(pinning layer, 24)은 반강자성 물질(anti-Ferromagnetic material)을 포함할 수 있다. 예를 들어, 반강자성층(24)은 PtMn, IrMn, MnO, MnS, MnTe, MnF2, FeCl2, FeO, CoCl2, CoO, NiCl2, NiO 및 Cr에서 선택된 적어도 하나를 포함할 수 있다.
MTJ 소자의 자유 층과 고정 층은 각각 강자성체로 형성되므로 강자성체의 에지(edge)에는 표류 자기장(stray field)이 발생할 수 있다. 표류 자기장은 자기 저항을 낮아지게 하거나 자유 층의 저항 자력을 증가시킬 수 있으며, 스위칭 특성에 영향을 미쳐 비대칭적인 스위칭을 형성한다. 따라서, MTJ 소자 내의 강자성체에서 발생되는 표류 자기장을 감소시키거나 제어시키는 구조가 필요하다.
도 16을 참조하면, MTJ 소자(30)의 고정층(33)은 합성 반강자성체(Synthetic Anti Ferromagnetic, SAF)로 구현될 수 있다. 고정층(33)은 제 1 강자성층(33_1), 결합 층(33_2), 제 2 강자성층(33_3)을 포함한다. 제 1 및 제 2 강자성층은 각각 CoFeB, Fe, Co, Ni, Gd, Dy, CoFe, NiFe, MnAs, MnBi, MnSb, CrO2, MnOFe2O3, FeOFe2O3, NiOFe2O3, CuOFe2O3, MgOFe2O3, EuO 및 Y3Fe5O12중 선택된 적어도 하나를 포함할 수 있다. 이 때, 제 1 강자성층(33_1)의 자화 방향과 제 2 강자성층(33_3)의 자화 방향은 서로 다른 방향을 가지며, 각각의 자화 방향은 고정된다. 결합 층(33_2)은 루테늄(Ru)을 포함할 수 있다.
도 17의 자화 방향이 수직인 MTJ 소자(40)는 전류의 이동 방향과 자화 용이축(easy axis)이 실질적으로 평행하다.
도 17을 참조하면, MTJ 소자(40)는 자유 층(41), 고정층(43) 및 터널 층(42)을 포함한다.
자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 평행(Parallel) 하면 저항 값이 작아지고, 자유 층(41)의 자화 방향과 고정층(43)의 자화 방향이 반 평행(Anti-Parallel) 하면 저항 값이 커진다. 상기 저항 값에 따라 데이터가 저장 될 수 있다.
자화 방향이 수직인 MTJ 소자(40)를 구현하기 위해서 자유 층(41)과 고정 층(43)은 자기 이방성 에너지가 큰 물질로 구성되는 것이 바람직하다. 자기 이방성 에너지가 큰 물질로는, 비정질계 희토류 원소 합금, (Co/Pt)n 이나 (Fe/Pt)n과 같은 다층박막, 그리고 L10 결정 구조의 규칙격자 물질이 있다. 예를 들어, 자유 층(41)은 규칙 합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 자유 층(41)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
고정층(43)은 규칙합금(ordered alloy)일 수 있으며, 철(Fe), 코발트(Co), 니켈(Ni), 팔라듐(Pa), 및 백금(Pt) 중 적어도 어느 하나를 포함할 수 있다. 예를 들어 고정층(43)은 Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, 및 Co-Ni-Pt 합금 중 적어도 어느 하나를 포함할 수 있다. 상기 합금들은, 예를 들어 화학 정량적인 표현으로, Fe50Pt50, Fe50Pd50, Co50Pd50, Co50Pt50, Fe30Ni20Pt50, Co30Fe20Pt50, 또는 Co30Ni20Pt50 일 수 있다.
도 18 및 19에 도시된 듀얼 MTJ 소자(50, 60)는 자유 층을 기준으로 양 끝 단에 터널 층과 고정 층이 각각 배치되는 구조를 가진다.
도 18을 참조하면, 수평 자기를 형성하는 듀얼 MTJ 소자(50)는 제 1 고정층(51), 제 1 터널 층(52), 자유 층(53), 제 2 터널 층(54) 및 제 2 고정층(55)을 포함할 수 있다. 각각을 구성하는 물질은 전술한 자유 층(21), 터널 층(22) 및 고정층(23)과 동일하거나 유사할 수 있다.
이 때, 제 1 고정층(51)의 자화 방향과 제 2 고정층(55)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(50)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 수행할 수 있다. 또한, 제 2 터널 층(54)으로 인해 듀얼 MTJ 소자(50)는 독출 동작시에 더 높은 저항을 제공하므로, 명확한 리드 데이터 값을 얻을 수 있다.
도 19를 참조하면, 수직 자기를 형성하는 듀얼 MTJ 소자(60)는 제 1 고정 층(61), 제 1 터널 층(62), 자유 층(63), 제 2 터널 층(64) 및 제 2 고정층(65)을 포함한다. 각각을 구성하는 물질은 전술한 자유 층(41), 터널 층(42) 및 고정층(43)과 각각 동일하거나 유사할 수 있다.
이 때, 제 1 고정층(61)의 자화 방향과 제 2 고정층(65)의 자화 방향이 반대 방향으로 고정되면, 실질적으로 제 1 및 제 2 고정 층에 의한 자기력이 상쇄되는 효과를 가진다. 따라서, 듀얼 MTJ 소자(60)는 일반 MTJ 소자보다 더 적은 전류를 이용하여 라이트 동작을 할 수 있다.
도 20은 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이고, 도 21은 도 20의 메모리 셀 어레이에 포함되는 플래시 메모리 셀의 일 예를 나타내는 도면이다.
도 1의 메모리 셀 어레이(100)와 마찬가지로 도 20의 메모리 셀 어레이(101)는 하나의 행에 상응하는 메모리 셀들 마다 하나의 소스라인이 각각 연결되는 구조를 갖는다. 도 20을 참조하면, 메모리 셀 어레이(101)는 복수의 행과 복수의 열의 매트릭스 형태로 배열된 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 행 방향(X)으로 신장된(extended) 복수의 소스 라인들(SL1~SLm) 및 열 방향(Y)으로 신장된 복수의 비트라인들(BL1~BLn) 사이에 각각 결합된다. 메모리 셀들(MC)은 행 방향(X)으로 신장된 복수의 워드라인들(WL1~WLm)에 의해 행 단위로 선택된다. 또한 메모리 셀들(MC)은 행 방향(X)으로 신장된 복수의 콘트롤 라인들(CL1~CLm)에 결합된다.
도 21을 참조하면, 메모리 셀(603)은 스위칭 트랜지스터(ST) 및 플래시 셀 트랜지스터(FCT)를 포함할 수 있다. 스위칭 트랜지스터(ST)는 상응하는 비트라인(BLj)과 상응하는 소스라인(SLi) 사이에 결합되고, 게이트에 상응하는 워드라인(WLi)이 결합된다. 플래시 셀 트랜지스터(FCT)는 상응하는 비트라인(BLj)과 상응하는 소스라인(SLi) 사이에서 스위치 트랜지스터(ST)와 직렬로 결합되고, 콘트롤 게이트가 상응하는 콘트롤 라인(CLi)에 결합된다. 메모리 셀(603)의 독출, 소거 및 기입 동작들은 위한 고전압들은 콘트롤 라인(CLi)을 통하여 콘트롤 게이트에 인가된다. 스위칭 트랜지스터(ST)를 저전압 트랜지스터로 구현하고 상대적으로 낮은 전압을 워드라인(WLi)에 인가함으로써 메모리 셀(603)의 선택에 소요되는 시간을 감소하고 메모리 장치의 성능을 향상시킬 수 있다.
일반적으로 누설 전류의 감소를 위하여 스위칭 트랜지스터(ST)의 게이트 길이를 증가시키는 방법이 이용될 수 있다. 그러나 이러한 방법은 많은 개수의 메모리 셀들이 집적되는 경우 메모리 셀 어레이의 사이즈를 현저하게 증가시킨다. 따라서 본 발명의 실시예들에 따른 소스라인들의 선택적인 플로팅을 통하여 독출 동작의 신뢰성을 확보하면서도 메모리 장치의 집적도를 증가시킬 수 있다.
도 22는 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이고, 도 23 및 24는 도 22의 메모리 셀 어레이에 포함되는 플래시 메모리 셀의 예들을 나타내는 도면들이다.
하나의 행에 상응하는 메모리 셀들 마다 하나의 소스라인이 각각 연결되는 구조를 갖는 도 1 및 20의 메모리 셀 어레이들(100, 101)과는 다르게, 도 22의 메모리 셀 어레이(102)는 서로 인접하는 하나의 짝수 행 및 하나의 홀수 행에 상응하는 메모리 셀들마다 하나의 소스라인이 공통으로 연결되는 구조를 갖는다.
도 22를 참조하면, 메모리 셀 어레이(102)는 복수의 행과 복수의 열의 매트릭스 형태로 배열된 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 행 방향(X)으로 신장된(extended) 복수의 소스 라인들(SL1~SLm) 및 열 방향(Y)으로 신장된 복수의 비트라인들(BL1~BLn) 사이에 각각 결합된다. 메모리 셀들(MC)은 행 방향(X)으로 신장된 복수의 워드라인들(WL1~WL2m)에 의해 행 단위로 선택된다.
도 23을 참조하면, 홀수 행에 상응하는 제1 메모리 셀(604)과 인접한 짝수 행에 상응하는 제2 메모리 셀(605)은 하나의 소스라인(SLi)에 공통으로 연결된다. 제1 메모리 셀(604)과 제2 메모리 셀(605)은 각각 플래시 셀 트랜지스터(FCT)를 포함한다. 플래시 셀 트랜지스터(FCT)들은 각각 상응하는 비트라인(BLj)과 상응하는 소스라인(SLi) 사이에 결합되고, 콘트롤 게이트들이 각각 상응하는 워드라인들(WL2i-1, WL2i)에 결합된다.
도 24를 참조하면, 홀수 행에 상응하는 제1 메모리 셀(606)과 인접한 짝수 행에 상응하는 제2 메모리 셀(607)은 하나의 소스라인(SLi)에 공통으로 연결된다. 제1 메모리 셀(606) 및 제2 메모리 셀(607)의 각각은 스위칭 트랜지스터(ST) 및 저항성 소자(RE)를 포함한다. 스위칭 트랜지스터들(ST)은 각각 상응하는 비트라인(BLj)과 상응하는 소스라인(SLi) 사이에 결합되고, 게이트들에 상응하는 워드라인들(WL2i-1, WL2i)이 각각 결합된다. 저항성 소자들(RE)은 상응하는 비트라인(BLj)과 상응하는 소스라인(SLi) 사이에서 각각의 스위칭 트랜지스터(ST)와 직렬로 결합된다.
이와 같이, 두 개의 행들에 상응하는 메모리 셀들을 하나의 소스라인에 공통으로 연결함으로써, 메모리 셀 어레이의 동작을 제어하기 위한 주변 회로의 사이즈를 감소시키고 메모리 장치의 집적도를 향상시킬 수 있다.
도 25는 본 발명의 일 실시예에 따른 소스라인 플로팅 회로를 나타내는 회로도이다.
도 25의 소스라인 플로팅 회로(403)는 도 22에 도시된 바와 같은 서로 인접하는 하나의 짝수 행 및 하나의 홀수 행에 상응하는 메모리 셀들마다 하나의 소스라인이 공통으로 연결되는 구조를 갖는 메모리 셀 어레이에 적용될 수 있다.
도 25를 참조하면, 소스라인 플로팅 회로(403)는 소스라인들(SL1, SL2, SLm)의 개수에 상응하는 복수의 플로팅 유닛들(421, 422, 423)을 포함할 수 있다. 도 2 및 3을 참조하여 전술한 바와 같이, 플로팅 유닛들(421, 422, 423)은 디코디드 행 어드레스 신호들(DRA1, DRA2, DRA3, DRA4, DRA2m-1, DRA2m) 또는 워드라인 전압들(VWL1, VWL2, VWL3, VWL4, VWL2m-1, VWL2m)을 플로팅 제어 신호들(FC1, FC2, FC3, FC4, FC2m-1, FC2m)로서 직접 수신하고, 플로팅 제어 신호들(FC1, FC2, FC3, FC4, FC2m-1, FC2m)에 응답하여 접지 전압(VGND)과 소스라인들(SL1, SL2, SLm)의 전기적인 연결을 각각 제어한다.
플로팅 유닛들(421, 422, 423)의 각각은 논리합 게이트(LG) 및 스위칭 소자(NT)를 포함할 수 있다. 논리합 게이트(LG)는 홀수 행에 상응하는 플로팅 제어 신호(FC2i-1, i=1,2,...,m) 및 짝수 행에 상응하는 플로팅 제어 신호(FC2i)를 논리합 연산하여 출력한다. 스위칭 소자(NT)는 접지 전압(VGND)과 상응하는 소스라인(SLi) 사이에 결합되고, 논리합 게이트(LG)의 출력에 응답하여 스위칭 동작을 수행한다. 결과적으로 하나의 소스라인(SLi)에 상응하는 홀수 워드라인(WL2i-1) 및 짝수 워드라인(WL2i) 중에서 하나가 선택되는 경우 스위칭 소자가(NT)가 턴온되어 해당 소스라인(SLi)만이 접지 전압(VGND)에 연결되고 나머지 소스라인들은 플로팅될 수 있다.
도 26은 본 발명의 일 실시예에 따른 소스라인 구동 회로 및 소스라인 플로팅 회로를 나타내는 회로도이다.
메모리 장치는 소스 라인 구동 회로(510)를 더 포함할 수 있고, 소스 라인 구동 회로(510)는 도 1의 전압 제어 회로(500)에 포함될 수 있다. 소스 라인 구동 회로(510)는 동작 모드들에 따라서 소스라인들(SL1, SL2, SLm)에 고전압(VSL)을 각각 인가하기 위한 복수의 소스라인 구동 유닛들(511, 512, 513)을 포함할 수 있다. 소스라인 플로팅 회로(404)는 소스라인들(SL1, SL2, SLm)의 플로팅을 각각 제어하기 위한 복수의 플로팅 유닛들(FU)(441, 442, 443)을 포함할 수 있다. 도 26에 도시된 바와 같이, 플로팅 유닛들(441, 442, 443)은 소스라인 구동 유닛들(511, 512, 513)과 접지 전압(VGND) 사이에 각각 결합될 수 있다. 플로팅 유닛들(441, 442, 443)은 도 2, 3 및 25를 참조하여 설명한 바와 같은 구성을 갖는다.
도 27 및 28은 도 26의 소스라인 구동 회로 및 소스라인 플로팅 회로에 포함되는 소스라인 구동 유닛 및 플로팅 유닛의 예들을 나타내는 회로도들이다.
도 27을 참조하면, 각각의 소스라인 구동 유닛(514)은 풀업 트랜지스터(NU) 및 풀다운 트랜지스터(ND)를 포함할 수 있다. 풀다운 트랜지스터(ND)는 상응하는 소스라인(SLi)과 접지 전압(VGND) 사이에 결합되고, 게이트에 구동 신호(XG)가 인가된다. 풀업 트랜지스터(NU)는 고전압(VSL)과 상응하는 소스라인(SLi) 사이에 결합되고, 게이트에 구동 신호(XG)의 반전 신호(XGB)가 인가된다.
각각의 플로팅 유닛(444)은 상응하는 소스라인(SLi)과 접지 전압(VGND) 사이에서 풀다운 트랜지스터(ND)와 직렬로 결합된 스위칭 소자(NT)를 포함한다. 도 27의 플로팅 유닛(444)은 도 2 및 3을 참조하여 설명한 바와 같이 하나의 행에 상응하는 메모리 셀들 마다 하나의 소스라인이 각각 연결되는 구조의 메모리 셀 어레이에 적용될 수 있다. 스위칭 소자(NT)는 하나의 행에 상응하는 플로팅 제어 신호(FCi)에 응답하여 턴온된다.
풀업 트랜지스터(NU) 및 풀다운 트랜지스터(ND)는 상대적으로 높은 내전압(withstand voltage)을 갖는 고전압 트랜지스터들로 구현되고, 스위칭 소자(NT)는 상대적으로 낮은 내전압을 갖는 저전압 트랜지스터로 구현될 수 있다. 스위칭 소자(NT)를 빠른 동작 속도를 갖는 저전압 트랜지스터로 구현함으로써 본 발명의 실시예들에 따른 선택적인 플로팅에 의해 독출 동작의 속도를 저해함이 없이 독출 동작의 신뢰성을 향상시킬 수 있다.
도 28에 도시된 플로팅 유닛(445)은 서로 인접하는 하나의 짝수 행 및 하나의 홀수 행에 상응하는 메모리 셀들마다 하나의 소스라인이 공통으로 연결되는 구조의 메모리 셀 어레이에 적용될 수 있다. 소스라인 구동 유닛(514)은 도 27을 참조하여 설명한 바와 같다.
각각의 플로팅 유닛(445)은 논리합 게이트(LG) 및 스위칭 소자(NT)를 포함할 수 있다. 논리합 게이트(LG)는 하나의 홀수 행에 상응하는 플로팅 제어 신호(FC2i-1) 및 인접한 하나의 짝수 행에 상응하는 플로팅 제어 신호(FC2i)를 논리합 연산하여 출력한다. 스위칭 소자(NT)는 상응하는 소스라인(SLi)과 접지 전압(VGND) 사이에서 풀다운 트랜지스터(ND)와 직렬로 결합된다. 스위칭 소자(NT)는 논리합 게이트(LG)의 출력에 응답하여 턴온된다.
도 28에는 논리합 게이트(LG)의 입력으로서 두 개의 플로팅 제어 신호들(FC2i-1, FC2i)만을 도시하였으나, 논리합 게이트(LG)는 다른 동작 모드에서의 소스라인 전압을 제어하기 위한 다른 신호를 입력으로서 수신할 수도 있다. 예를 들어, 소거 모드에서 소스라인들에 접지 전압을 인가하기 위한 소거 인에이블 신호를 논리합 게이트(LG)의 입력으로 추가할 수 있다.
도 27을 참조하여 설명한 바와 같이, 풀업 트랜지스터(NU) 및 풀다운 트랜지스터(ND)는 상대적으로 높은 내전압(withstand voltage)을 갖는 고전압 트랜지스터들로 구현되고, 스위칭 소자(NT)는 상대적으로 낮은 내전압을 갖는 저전압 트랜지스터로 구현될 수 있다. 또한 논리합 게이트(LG)도 저전압 트랜지스터들로 구현될 수 있다. 플로팅 유닛(445)을 빠른 동작 속도를 갖는 저전압 트랜지스터로 구현함으로써 본 발명의 실시예들에 따른 선택적인 플로팅에 의해 독출 동작의 속도를 저해함이 없이 독출 동작의 신뢰성을 향상시킬 수 있다.
도 29는 소스라인 구동 회로에 제공되는 구동 신호를 발생하는 회로의 일 예를 나타내는 회로도이다.
도 29를 참조하면 구동 신호 발생 회로(520)는 제1 로직 게이트(LG1), 제2 로직 게이트(LG2), 인버터(INV) 및 증폭기(521)를 포함할 수 있다. 증폭기(521)는 도 29에 도시된 바와 같이 전원 전압들(VGG, VSS) 사이에 결합된 피모스 트랜지스터들(P1, P2)과 엔모스 트랜지스터들(N1, N2)을 포함할 수 있다. 제1 로직 게이트(LG1)는 독출 모드에서 논리 하이 레벨로 활성화되는 독출 인에이블 신호(RD) 및 테스트 모드에서 논리 하이 레벨로 활성화되는 테스트 인에이블 신호(TS)를 논리 연산하여 출력하는 노어(NOR) 게이트일 수 있다. 제2 로직 게이트(LG2)는 제1 로직 게이트(LG1)의 출력 및 소스라인 선택 신호(SLS)를 논리 연산하여 출력하는 논리곱(AND) 게이트일 수 있다. 제2 로직 게이트(LG2)의 출력 및 반전 출력이 증폭기(521)의 입력으로 제공된다.
독출 모드에서 독출 인에이블 신호(RD)가 활성화되면, 다른 신호들(TS, SLS)에 관계없이 제2 로직 게이트(LG2)의 출력이 논리 로우 레벨이 되고 제1 엔모스 트랜지스터(N1)는 턴온되고 제2 엔모스 트랜지스터(N2)는 턴오프된다. 따라서 독출 모드에서 구동 신호(XG)는 하이 전압 레벨(VGG)을 갖고 반전 구동 신호(XGB)는 로우 전압 레벨(VSS)을 갖는다.
이러한 구동 신호(XG) 및 반전 구동 신호(XGB)에 응답하여, 독출 모드에서 도 27 및 28의 풀업 트랜지스터(NU)는 턴오프되고 풀다운 트랜지스터(ND)가 턴온되어 소스라인(SLi)이 플로팅 유닛(444, 445)과 전기적으로 연결된다. 전술한 바와 같이 플로팅 유닛(444, 445)은 플로팅 제어 신호들(FCi, FC2i-1, FC2i)에 응답하여 상응하는 소스라인(SLi)을 접지 전압(VGND)과 연결하거나 플로팅시킨다.
도 30은 도 1의 메모리 장치에 포함되는 메모리 셀 어레이의 일 예를 나타내는 도면이고, 도 31은 도 30의 메모리 셀 어레이에 포함되는 플래시 메모리 셀들의 일 예를 나타내는 도면이다.
도 22의 메모리 셀 어레이(102)와 마찬가지로, 도 30의 메모리 셀 어레이(103)는 서로 인접하는 하나의 짝수 행 및 하나의 홀수 행에 상응하는 메모리 셀들마다 하나의 소스라인이 공통으로 연결되는 구조를 갖는다.
도 30을 참조하면, 메모리 셀 어레이(103)는 복수의 행과 복수의 열의 매트릭스 형태로 배열된 복수의 메모리 셀들(MC)을 포함한다. 메모리 셀들(MC)은 행 방향(X)으로 신장된(extended) 복수의 소스 라인들(SL1~SLm) 및 열 방향(Y)으로 신장된 복수의 비트라인들(BL1~BLn) 사이에 각각 결합된다. 메모리 셀들(MC)은 행 방향(X)으로 신장된 복수의 워드라인들(WL1~WL2m)에 의해 행 단위로 선택된다. 또한 메모리 셀들(MC)은 행 방향(X)으로 신장된 복수의 콘트롤 라인들(CL1~CL2m)에 결합된다.
도 31을 참조하면, 홀수 행에 상응하는 제1 메모리 셀(608)과 인접한 짝수 행에 상응하는 제2 메모리 셀(609)은 하나의 소스라인(SLi)에 공통으로 연결된다. 제1 메모리 셀(608)과 제2 메모리 셀(609)은 각각 스위칭 트랜지스터(ST) 및 플래시 셀 트랜지스터(FCT)를 포함할 수 있다. 스위칭 트랜지스터(ST)는 상응하는 비트라인(BLj)과 상응하는 소스라인(SLi) 사이에 결합되고, 게이트들에 상응하는 워드라인들(WL2i-1, WL2i)이 각각 결합된다. 플래시 셀 트랜지스터(FCT)는 상응하는 비트라인(BLj)과 상응하는 소스라인(SLi) 사이에서 스위치 트랜지스터(ST)와 직렬로 결합되고, 콘트롤 게이트들이 상응하는 콘트롤 라인들(CL2i-1, CL2i)에 각각 결합된다. 메모리 셀들(608, 609)의 독출, 소거 및 기입 동작들을 위한 고전압들은 콘트롤 라인들(CL2i-1, CL2i)을 통하여 콘트롤 게이트들에 인가된다.
스위칭 트랜지스터(ST)를 저전압 트랜지스터로 구현하고 상대적으로 낮은 전압을 워드라인(WLi)에 인가함으로써 메모리 셀들(608, 609)의 선택에 소요되는 시간을 감소하고 메모리 장치의 성능을 향상시킬 수 있다.
또한 두 개의 행들에 상응하는 메모리 셀들을 하나의 소스라인에 공통으로 연결함으로써, 메모리 셀 어레이의 동작을 제어하기 위한 주변 회로의 사이즈를 감소시키고 메모리 장치의 집적도를 향상시킬 수 있다.
도 32는 본 발명의 일 실시예에 따른 메모리 장치의 독출 동작을 설명하기 위한 도면이다.
도 32에는 도30 및 31을 참조하여 설명한 것과 유사한 구조의 메모리 셀 어레이(104)가 도시되어 있다. 다만 도 32의 메모리 셀 어레이(104)는 인접한 두 행들의 메모리 셀들에 의해 공유되는 소거 게이트(erase gate)들 및 소거 게이트들에 소거 전압을 인가하기 위한 소거 라인들(EL1, EL2)을 더 포함한다. 도 32에는 제1 워드라인(WL1)과 제2 비트라인(BL2)에 결합된 메모리 셀에 대한 독출 동작의 예가 도시되어 있다.
독출 모드에서 먼저 모든 콘트롤 라인들(CL1, CL2, CL3, CL4)에 독출 전압(예를 들어, 1.5V)이 인가된다. 열 어드레스 신호(CADD)에 상응하는 제2 비트라인(BL2)은 프리차지 전압(예를 들어, 0.5V)으로 프리차지되고 나머지 비트라인(BL1)은 디스차지된 전압 레벨(예를 들어, 0V)을 유지한다. 행 어드레스 신호(RADD)에 상응하는 제1 워드라인(WL1)에는 워드라인 인에이블 전압(예를 들어, 1.1V)이 인가되고 나머지 워드라인들(WL2, WL3, WL4)에는 워드라인 디스에이블 전압(예를 들어, 0V)이 인가된다. 이와 같이 상대적으로 높은 독출 전압을 콘트롤 라인들(CL1, CL2, CL3, CL4)을 통하여 플래시 셀 트랜지스터의 콘트롤 게이트들에 미리 인가한 상태에서 상대적으로 낮은 워드라인 전압을 워드라인들(WL1, WL2, WL3, WL3)을 통하여 빠른 동작 속도를 갖는 스위칭 트랜지스터들의 게이트에 인가함으로써 독출 동작의 속도를 증가시킬 수 있다.
또한 전술한 바와 같이 본 발명의 실시예들에 따른 소스라인 플로팅 회로를 이용하여 선택 소스라인(SL1)은 접지 전압(예를 들어, OV)에 연결하고 나머지 비선택 소스라인(SL2)은 플로팅시킴으로써 누설 전류를 감소하여 독출 동작의 신뢰성을 향상시킬 수 있다.
도 33은 본 발명의 실시예들에 따른 메모리 장치를 모바일 시스템에 응용한 예를 나타내는 블록도이다.
도 33을 참조하면, 모바일 시스템(1100)은 어플리케이션 프로세서(1110), 통신(Connectivity)부(1120), 사용자 인터페이스(1130), 불휘발성 메모리 장치(1140), 반도체 메모리 장치(1150) 및 파워 서플라이(1160)를 포함한다. 실시예에 따라, 모바일 시스템(1100)은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(Personal Digital Assistant; PDA), 휴대형 멀티미디어 플레이어(Portable Multimedia Player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템 등과 같은 임의의 모바일 시스템일 수 있다.
어플리케이션 프로세서(1110)는 인터넷 브라우저, 게임, 동영상 등을 제공하는 어플리케이션들을 실행할 수 있다. 실시예에 따라, 어플리케이션 프로세서(1110)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 어플리케이션 프로세서(1110)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 실시예에 따라, 어플리케이션 프로세서(1110)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
통신부(1120)는 외부 장치와 무선 통신 또는 유선 통신을 수행할 수 있다. 예를 들어, 통신부(1120)는 이더넷(Ethernet) 통신, 근거리 자기장 통신(Near Field Communication; NFC), 무선 식별(Radio Frequency Identification; RFID) 통신, 이동 통신(Mobile Telecommunication), 메모리 카드 통신, 범용 직렬 버스(Universal Serial Bus; USB) 통신 등을 수행할 수 있다. 예를 들어, 통신부(1120)는 베이스밴드 칩 셋(Baseband Chipset)을 포함할 수 있고, GSM, GPRS, WCDMA, HSxPA 등의 통신을 지원할 수 있다.
메모리 장치(1150)는 어플리케이션 프로세서(1110)에 의해 처리되는 데이터를 저장하거나, 동작 메모리(Working Memory)로서 작동할 수 있다. 예를 들어, 메모리 장치(1150)는 DDR SDRAM, LPDDR SDRAM, GDDR SDRAM, RDRAM 등과 같은 동적 랜덤 액세스 메모리 또는 임의의 휘발성 메모리 장치일 수 있다.
불휘발성 메모리 장치(1140)는 전술한 바와 같은 본 발명의 실시예들에 따른 소스라인 플로팅 회로(400)를 포함할 수 있다. 불휘발성 메모리 장치(1140)는 모바일 시스템(1100)을 부팅하기 위한 부트 코드를 저장할 수 있다. 예를 들어, 불휘발성 메모리 장치(1140)는 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 또는 이와 유사한 메모리로 구현될 수 있다.
사용자 인터페이스(1130)는 키패드, 터치 스크린과 같은 하나 이상의 입력 장치, 및/또는 스피커, 디스플레이 장치와 같은 하나 이상의 출력 장치를 포함할 수 있다. 파워 서플라이(1160)는 모바일 시스템(1100)의 동작 전압을 공급할 수 있다. 또한, 실시예에 따라, 모바일 시스템(1100)은 카메라 이미지 프로세서(Camera Image Processor; CIS)를 더 포함할 수 있고, 메모리 카드(Memory Card), 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등과 같은 저장 장치를 더 포함할 수 있다.
모바일 시스템(1100) 또는 모바일 시스템(1100)의 구성요소들은 다양한 형태들의 패키지를 이용하여 실장될 수 있는데, 예를 들어, PoP(Package on Package), BGAs(Ball grid arrays), CSPs(Chip scale packages), PLCC(Plastic Leaded Chip Carrier), PDIP(Plastic Dual In-Line Package), Die in Waffle Pack, Die in Wafer Form, COB(Chip On Board), CERDIP(Ceramic Dual In-Line Package), MQFP(Plastic Metric Quad Flat Pack), TQFP(Thin Quad Flat-Pack), SOIC(Small Outline Integrated Circuit), SSOP(Shrink Small Outline Package), TSOP(Thin Small Outline Package), TQFP(Thin Quad Flat-Pack), SIP(System In Package), MCP(Multi Chip Package), WFP(Wafer-level Fabricated Package), WSP(Wafer-Level Processed Stack Package) 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 34는 본 발명의 실시예들에 따른 메모리 장치를 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
도 34를 참조하면, 컴퓨팅 시스템(1200)은 프로세서(1210), 입출력 허브(1220), 입출력 컨트롤러 허브(1230), 적어도 하나의 메모리 모듈(1240) 및 그래픽 카드(1250)를 포함한다. 실시예에 따라, 컴퓨팅 시스템(1200)은 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 네비게이션(Navigation) 시스템 등과 같은 임의의 컴퓨팅 시스템일 수 있다.
프로세서(1210)는 특정 계산들 또는 태스크들과 같은 다양한 컴퓨팅 기능들을 실행할 수 있다. 예를 들어, 프로세서(1210)는 마이크로프로세서 또는 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 실시예에 따라, 프로세서(1210)는 하나의 프로세서 코어(Single Core)를 포함하거나, 복수의 프로세서 코어들(Multi-Core)을 포함할 수 있다. 예를 들어, 프로세서(1510)는 듀얼 코어(Dual-Core), 쿼드 코어(Quad-Core), 헥사 코어(Hexa-Core) 등의 멀티 코어(Multi-Core)를 포함할 수 있다. 또한, 도 112에는 하나의 프로세서(1210)를 포함하는 컴퓨팅 시스템(1200)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1200)은 복수의 프로세서들을 포함할 수 있다. 또한, 실시예에 따라, 프로세서(1210)는 내부 또는 외부에 위치한 캐시 메모리(Cache Memory)를 더 포함할 수 있다.
프로세서(1210)는 메모리 모듈(1240)의 동작을 제어하는 메모리 컨트롤러(1211)를 포함할 수 있다. 프로세서(1210)에 포함된 메모리 컨트롤러(1211)는 집적 메모리 컨트롤러(Integrated Memory Controller; IMC)라 불릴 수 있다. 메모리 컨트롤러(1211)와 메모리 모듈(1240) 사이의 메모리 인터페이스는 복수의 신호선들을 포함하는 하나의 채널로 구현되거나, 복수의 채널들로 구현될 수 있다. 또한, 각 채널에는 하나 이상의 메모리 모듈(1240)이 연결될 수 있다. 실시예에 따라, 메모리 컨트롤러(1211)는 입출력 허브(1220) 내에 위치할 수 있다. 메모리 컨트롤러(1211)를 포함하는 입출력 허브(1220)는 메모리 컨트롤러 허브(Memory Controller Hub; MCH)라 불릴 수 있다.
메모리 모듈(1240)은 메모리 컨트롤러(1211)로부터 제공된 데이터를 저장하는 복수의 반도체 메모리 장치들을 포함할 수 있다. 본 발명의 실시예들에 따른 소스라인 플로팅 회로는 각각의 메모리 모듈(1240)에 포함될 수도 있고, 프로세서 내부의 임베디드 메모리에 포함될 수도 있다. 입출력 허브(1220)는 그래픽 카드(1250)와 같은 장치들과 프로세서(1210) 사이의 데이터 전송을 관리할 수 있다.
입출력 허브(1220)는 다양한 방식의 인터페이스를 통하여 프로세서(1210)에 연결될 수 있다. 예를 들어, 입출력 허브(1220)와 프로세서(1210)는, 프론트 사이드 버스(Front Side Bus; FSB), 시스템 버스(System Bus), 하이퍼트랜스포트(HyperTransport), 라이트닝 데이터 트랜스포트(Lightning Data Transport; LDT), 퀵패스 인터커넥트(QuickPath Interconnect; QPI), 공통 시스템 인터페이스(Common System Interface; CSI) 등의 다양한 표준의 인터페이스로 연결될 수 있다. 도 34에는 하나의 입출력 허브(1220)를 포함하는 컴퓨팅 시스템(1200)이 도시되어 있으나, 실시예에 따라, 컴퓨팅 시스템(1200)은 복수의 입출력 허브들을 포함할 수 있다.
입출력 허브(1220)는 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 허브(1220)는 가속 그래픽 포트(Accelerated Graphics Port; AGP) 인터페이스, 주변 구성요소 인터페이스-익스프레스(Peripheral Component Interface-Express; PCIe), 통신 스트리밍 구조(Communications Streaming Architecture; CSA) 인터페이스 등을 제공할 수 있다.
그래픽 카드(1250)는 AGP 또는 PCIe를 통하여 입출력 허브(1220)와 연결될 수 있다. 그래픽 카드(1250)는 영상을 표시하기 위한 디스플레이 장치(미도시)를 제어할 수 있다. 그래픽 카드(1250)는 이미지 데이터 처리를 위한 내부 프로세서 및 내부 반도체 메모리 장치를 포함할 수 있다. 실시예에 따라, 입출력 허브(1220)는, 입출력 허브(1220)의 외부에 위치한 그래픽 카드(1250)와 함께, 또는 그래픽 카드(1250) 대신에 입출력 허브(1220)의 내부에 그래픽 장치를 포함할 수 있다. 입출력 허브(1220)에 포함된 그래픽 장치는 집적 그래픽(Integrated Graphics)이라 불릴 수 있다. 또한, 메모리 컨트롤러 및 그래픽 장치를 포함하는 입출력 허브(1220)는 그래픽 및 메모리 컨트롤러 허브(Graphics and Memory Controller Hub; GMCH)라 불릴 수 있다.
입출력 컨트롤러 허브(1230)는 다양한 시스템 인터페이스들이 효율적으로 동작하도록 데이터 버퍼링 및 인터페이스 중재를 수행할 수 있다. 입출력 컨트롤러 허브(1230)는 내부 버스를 통하여 입출력 허브(1220)와 연결될 수 있다. 예를 들어, 입출력 허브(1220)와 입출력 컨트롤러 허브(1230)는 다이렉트 미디어 인터페이스(Direct Media Interface; DMI), 허브 인터페이스, 엔터프라이즈 사우스브릿지 인터페이스(Enterprise Southbridge Interface; ESI), PCIe 등을 통하여 연결될 수 있다.
입출력 컨트롤러 허브(1230)는 주변 장치들과의 다양한 인터페이스들을 제공할 수 있다. 예를 들어, 입출력 컨트롤러 허브(1230)는 범용 직렬 버스(Universal Serial Bus; USB) 포트, 직렬 ATA(Serial Advanced Technology Attachment; SATA) 포트, 범용 입출력(General Purpose Input/Output; GPIO), 로우 핀 카운트(Low Pin Count; LPC) 버스, 직렬 주변 인터페이스(Serial Peripheral Interface; SPI), PCI, PCIe 등을 제공할 수 있다.
실시예에 따라, 프로세서(1210), 입출력 허브(1220) 및 입출력 컨트롤러 허브(1230)는 각각 분리된 칩셋들 또는 집적 회로들로 구현되거나, 프로세서(1210), 입출력 허브(1220) 또는 입출력 컨트롤러 허브(1230) 중 2 이상의 구성요소들이 하나의 칩셋으로 구현될 수 있다.
도 35는 본 발명의 실시예들에 따른 메모리 장치를 전자 기기에 응용한 예를 나타내는 블록도이다.
도 35를 참조하면, 전자 기기(2000)는 시스템 온 칩(1010), 메모리 장치(1020), 저장 장치(1030), 입출력 장치(1040), 파워 서플라이(1050) 및 이미지 센서(1060)를 포함할 수 있다. 한편, 도 35에는 도시되지 않았지만, 전자 기기(2000)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
시스템 온 칩(1010)은 애플리케이션 프로세서 시스템 온 칩(AP SOC)으로서 상호접속 장치(INT)와 이에 연결된 복수의 지능 소자들(또는 기능 블록들)을 포함할 수 있다. 예를 들어, 상기 지능 소자들은 메모리 콘트롤러(memory controller)(MC), 중앙 처리부(central processing unit), 디스플레이 콘트롤러(display controller)(DIS), 파일 시스템 블록(file system block)(FSYS), 그래픽 처리부(graphic processing unit)(GPU), 이미지 신호 프로세서(image signal processor)(ISP), 멀티 포맷 코덱 블록(multi-format codec block)(MFC), 임베디드 메모리(embedded memory)(EMEM) 등을 포함할 수 있다.
시스템 온 칩(1010)은 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus)를 통하여 메모리 장치(1020), 저장 장치(1030), 입출력 장치(1040) 및 이미지 센서(2060)와 통신을 수행할 수 있다. 실시예에 따라, 시스템 온 칩(1010)은 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(1020)는 전자 기기(2000)의 동작에 필요한 데이터 및 프로그램 코드를 저장할 수 있다. 예를 들어, 메모리 장치(1020)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 저장 장치(1030)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1040)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1050)는 전자 기기(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
이미지 센서(1060)는 상기 버스들 또는 다른 통신 링크를 통해서 시스템 온 칩(1010)과 연결되어 통신을 수행할 수 있다. 이미지 센서(1060)는 시스템 온 칩(1010)과 함께 하나의 칩에 집적될 수도 있고, 서로 다른 칩에 각각 집적될 수도 있다.
한편, 전자 기기(2000)는 적어도 하나의 시스템 온 칩을 포함하는 모든 장치 및 시스템으로 해석되어야 할 것이다. 예를 들어, 전자 기기(2000)는 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.
본 발명의 실시예들에 따른 소스라인 플로팅 회로는 임베디드 메모리(EMEM) 및/또는 메모리 장치(1020)에 포함되어 독출 동작시 누설 전류를 감소하여 독출 동작의 신뢰성을 향상시킬 수 있다.
본 발명은 임의의 메모리 장치 및 이를 포함하는 시스템에 적용될 수 있으며, 특히 플래시 메모리, MRAM, PRAM, RRAM과 같은 불휘발성 메모리 장치 및 이를 포함하는 시스템에 더욱 유용하게 이용될 수 있다. 또한 본 발명은 누설 전류가 현저하게 증가하는 고온 환경에서의 동작이 요구되는 메모리 장치 및 이를 포함하는 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명은 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 캠코더(Camcoder), 개인용 컴퓨터(Personal Computer; PC), 서버 컴퓨터(Server Computer), 워크스테이션(Workstation), 노트북(Laptop), 디지털 TV(Digital Television), 셋-탑 박스(Set-Top Box), 음악 재생기(Music Player), 휴대용 게임 콘솔(Portable Game Console), 네비게이션(Navigation) 시스템, 스마트 카드(Smart Card), 프린터(Printer) 등에 유용하게 이용될 수 있다.
상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 행과 복수의 열의 매트릭스 형태로 배열된 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들은 행 방향으로 신장된 복수의 소스 라인들 및 열 방향으로 신장된 복수의 비트라인들 사이에 각각 결합되고, 상기 메모리 셀들은 상기 행 방향으로 신장된 복수의 워드라인들에 의해 행 단위로 선택되는 메모리 셀 어레이;
    행 어드레스 신호에 기초하여 선택적으로 활성화되는 복수의 디코디드 행 어드레스 신호들을 발생하고, 상기 디코디드 행 어드레스 신호들에 기초하여 상기 워드라인들 중에서 하나의 선택 워드라인을 인에이블시키는 행 선택 회로; 및
    독출 동작시 상기 소스라인들 중에서 상기 선택 워드라인에 의해 선택되는 메모리 셀들에 결합된 하나의 선택 소스라인을 접지 전압에 연결하고 선택 소스라인을 제외한 비선택 소스라인들을 상기 접지 전압으로부터 차단하여 플로팅시키는 소스라인 플로팅 회로를 포함하고,
    상기 소스라인 플로팅 회로는,
    상기 디코디드 행 어드레스 신호들 또는 상기 워드라인들의 전압들을 플로팅 제어 신호들로서 직접 수신하고, 상기 플로팅 제어 신호들에 응답하여 상기 접지 전압과 상기 소스라인들의 전기적인 연결을 각각 제어하는 복수의 플로팅 유닛들을 포함하는 메모리 장치.
  2. 삭제
  3. 제1 항에 있어서,
    하나의 행에 상응하는 메모리 셀들 마다 하나의 소스라인이 각각 연결되고,
    상기 플로팅 유닛들의 각각은,
    상기 접지 전압과 상기 소스라인 사이에 결합되고, 상기 하나의 행에 상응하는 플로팅 제어 신호에 응답하여 스위칭 동작을 수행하는 스위칭 소자를 포함하는 것을 특징으로 하는 메모리 장치.
  4. 제1 항에 있어서,
    서로 인접하는 하나의 짝수 행 및 하나의 홀수 행에 상응하는 메모리 셀들마다 하나의 소스라인이 공통으로 연결되고,
    상기 플로팅 유닛들의 각각은,
    상기 짝수 행에 상응하는 플로팅 제어 신호 및 상기 홀수 행에 상응하는 플로팅 제어 신호를 논리합 연산하여 출력하는 논리합 게이트; 및
    상기 접지 전압과 상기 소스라인 사이에 결합되고, 상기 논리합 게이트의 출력에 응답하여 스위칭 동작을 수행하는 스위칭 소자를 포함하는 것을 특징으로 하는 메모리 장치.
  5. 제1 항에 있어서,
    동작 모드들에 따라서 상기 소스라인들에 고전압을 각각 인가하기 위한 복수의 소스라인 구동 유닛들을 더 포함하고,
    상기 소스라인 구동 유닛들의 각각은,
    상기 소스라인과 상기 접지 전압 사이에 결합되고, 게이트에 구동 신호가 인가되는 풀다운 트랜지스터; 및
    상기 고전압과 상기 소스라인 사이에 결합되고, 게이트에 상기 구동 신호의 반전 신호가 인가되는 풀업 트랜지스터를 포함하는 것을 특징으로 하는 메모리 장치.
  6. 제5 항에 있어서, 상기 플로팅 유닛들의 각각은,
    상기 소스라인과 상기 접지 전압 사이에서 상기 풀다운 트랜지스터와 직렬로 결합된 스위칭 소자를 포함하는 것을 특징으로 하는 메모리 장치.
  7. 제6 항에 있어서,
    상기 풀업 트랜지스터 및 상기 풀다운 트랜지스터는 제1 내전압을 갖는 고전압 트랜지스터들로 구현되고,
    상기 스위칭 소자는 상기 제1 내전압보다 낮은 제2 내전압을 갖는 저전압 트랜지스터로 구현되는 것을 특징으로 하는 메모리 장치.
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  18. 복수의 행과 복수의 열의 매트릭스 형태로 배열된 복수의 메모리 셀들을 포함하고, 상기 메모리 셀들은 행 방향으로 신장된 복수의 소스 라인들 및 열 방향으로 신장된 복수의 비트라인들 사이에 각각 결합되고, 상기 메모리 셀들은 상기 행 방향으로 신장된 복수의 워드라인들에 의해 행 단위로 선택되는 메모리 셀 어레이를 포함하는 메모리 장치의 소스라인 플로팅 회로로서,
    행 어드레스 신호를 디코딩하여 선택적으로 활성화되는 복수의 디코디드 행 어드레스 신호들 또는 상기 워드라인들의 전압들을 플로팅 제어 신호들로서 직접 수신하고, 상기 플로팅 제어 신호들에 응답하여 접지 전압과 상기 소스라인들의 전기적인 연결을 각각 제어하는 복수의 플로팅 유닛들을 포함하는 반도체 메모리 장치의 소스라인 플로팅 회로.
  19. 제18 항에 있어서,
    상기 플로팅 유닛들의 각각은,
    상기 접지 전압과 상기 소스라인 사이에 직접 연결되거나,
    상기 접지 전압과 상기 소스라인을 구동하기 위한 소스라인 구동 유닛 사이에 직접 연결되는 것을 특징으로 하는 반도체 메모리 장치의 소스라인 플로팅 회로.
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