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KR102122925B1 - 코일 전자부품 - Google Patents

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KR102122925B1
KR102122925B1 KR1020180133371A KR20180133371A KR102122925B1 KR 102122925 B1 KR102122925 B1 KR 102122925B1 KR 1020180133371 A KR1020180133371 A KR 1020180133371A KR 20180133371 A KR20180133371 A KR 20180133371A KR 102122925 B1 KR102122925 B1 KR 102122925B1
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magnetic
coil
electronic component
core portion
coil electronic
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박일진
박중원
이세형
권순광
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삼성전기주식회사
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Abstract

본 발명은 자성 입자와 절연 수지를 포함하는 바디;및 상기 바디 내부에 배치된 코일부;를 포함하며, 상기 바디는 상기 코일부를 커버하는 코어부 및 상기 코어부를 커버하는 커버부를 포함하는 다층 구조이며, 상기 코어부에 포함된 자성 입자는 D50이 3.5㎛이하인 입도 분포를 갖는 코일 전자 부품에 관한 것이다.

Description

코일 전자부품 {Coil electronic component}
본 발명은 코일 전자부품에 관한 것이다.
코일 전자부품 중 하나인 인덕터(inductor)는 저항, 커패시터와 더불어 전자회로를 이루어 노이즈(Noise)를 제거하는 대표적인 수동소자이다.
박막형 인덕터는 도금으로 내부 코일부를 형성한 후, 자성체 분말 및 수지를 혼합시킨 자성체 분말-수지 복합체를 경화하여 바디를 제조하고, 바디의 외측에 외부전극을 형성하여 제조한다.
종래에는 자기 포화 영역을 확보하기 위해 서로 다른 입도 분포를 갖는 입자들을 혼합하여 사용하였으나, 큰 입자 크기로 인해 시트 두께를 두껍게 할 수 없어 높은 DC bias 효과(전류 인가에 따른 인덕턴스의 변화)를 나타내기에 어려움이 있었다. 즉 입도가 큰 입자들을 사용할 경우 입도가 작은 입자를 사용하는 경우에 비하여 자성 Ms(saturation magnetization)가 낮아 자속 포화가 지연되는 단점이 있었다. 또한 자성 시트 자체를 박층화 하는 데 한계가 존재함에 따라 크기가 작은 입자를 사용하는 경우 용량 구현에 어려움이 존재하였다.
국내공개특허공보 제2018-0009652호 국내등록특허공보 제10-1681405호
본 발명은 우수한 DC-Bias 특성(전류 인가에 따른 인덕턴스의 변화 특성) 및 적층 설계 자유도를 확보한 코일 부품에 관한 것이다.
본 발명의 일 실시형태는 자성 입자와 절연 수지를 포함하는 바디;및 상기 바디 내부에 배치된 코일부;를 포함하며, 상기 바디는 상기 코일부를 커버하는 코어부 및 상기 코어부를 커버하는 커버부를 포함하는 다층 구조이며, 상기 코어부에 포함된 자성 입자는 D50이 3.5㎛이하인 입도 분포를 갖는 코일 전자 부품을 제공한다.
본 발명의 일 실시형태에 따르면, 우수한 DC-Bias 특성(전류 인가에 따른 인덕턴스의 변화 특성) 및 인덕터의 적층 설계 자유도를 구현할 수 있다.
도 1은 본 발명의 일 실시형태에 따른 코일 전자부품의 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 3은 본 발명의 실시형태에 따른 자성 입자의 입도 분포를 나타낸다.
도 4는 본 발명의 다른 실시형태에 따른 코일 전자부품의 LT 방향의 단면도이다.
도 5는 본 발명의 다른 실시형태에 따른 코일 전자부품의 바디를 형성하는 공정을 설명하는 도면이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 발명의 실시형태를 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다.
명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
코일 전자부품
이하에서는 본 발명의 일 실시형태에 따른 코일 전자부품을 설명하되, 특히 박막형 인덕터로 설명하지만, 반드시 이에 제한되는 것은 아니다.
도 1은 본 발명의 일 실시형태의 코일 전자부품에 따른 내부 코일부가 나타나게 도시한 개략 사시도이다.
도 1을 참조하면, 코일 전자부품의 일 예로써 전원 공급 회로의 전원 라인에 사용되는 박막형 인덕터가 개시된다.
본 발명의 일 실시형태에 따른 코일 전자부품(100)은 바디(50), 상기 바디(50)의 내부에 매설된 내부 코일부(42, 44) 및 상기 바디(50)의 외측에 배치되어 상기 내부 코일부(42, 44)와 연결된 제 1 및 제 2 외부전극(81, 82)을 포함한다.
본 발명의 일 실시형태에 따른 코일 전자부품(100)에 있어서, '길이' 방향은 도 1의 'L' 방향, '폭' 방향은 'W' 방향, '두께' 방향은 'T' 방향으로 정의하기로 한다.
상기 바디(50)는 박막형 인덕터(100)의 외관을 이루며, 자기 특성을 나타내는 재료라면 제한되지 않고, 예를 들어, 자성 입자를 포함할 수 있다.
상기 자성 입자는 Fe, Si, Cr, Cu, Al, Mo 및 Ni로 이루어진 군에서 선택된 어느 하나 이상을 포함하는 결정질 또는 비정질 금속일 수 있다.
상기 자성 입자는 에폭시(epoxy) 수지 또는 폴리이미드(polyimide) 등의 열경화성 수지에 분산된 형태로 포함될 수 있다.
상기 바디(50)의 내부에 배치된 절연 기판(20)의 일면에는 코일 형상의 제 1 내부 코일부(42)가 형성되며, 상기 절연 기판(20)의 일면과 대향하는 타면에는 코일 형상의 제 2 내부 코일부(44)가 형성된다.
상기 제 1 및 제 2 내부 코일부(42, 44)은 전기 도금을 수행하여 형성할 수 있다.
상기 절연 기판(20)은 예를 들어, 폴리프로필렌글리콜(PPG) 기판, 페라이트 기판 또는 금속계 연자성 기판 등으로 형성된다.
상기 절연 기판(20)의 중앙부는 관통되어 관통 홀을 형성하고, 상기 관통 홀은 자성 재료로 충진되어 코어부(41a)를 형성한다. 자성 재료로 충진되는 코어부(41a)를 형성함에 따라 인덕턴스(Ls)를 향상시킬 수 있다.
상기 제 1 및 제 2 내부 코일부(42, 44)는 스파이럴(spiral) 형상으로 형성될 수 있으며, 상기 절연 기판(20)의 일면과 타면에 형성된 제 1 및 제 2 내부 코일부(42, 44)는 상기 절연 기판(20)을 관통하여 형성되는 비아(46)를 통해 전기적으로 접속된다.
상기 제 1 및 제 2 내부 코일부(42, 44)와 비아(46)는 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 또는 이들의 합금 등으로 형성될 수 있다.
상기 절연 기판(20)의 일면에 형성된 제 1 내부 코일부(42)의 일 단부는 바디(50)의 길이(L) 방향의 일 단면으로 노출되며, 절연 기판(20)의 타면에 형성된 제 2 내부 코일부(44)의 일 단부는 바디(50)의 길이(L) 방향의 타 단면으로 노출된다.
다만, 반드시 이에 제한되지 않으며, 상기 제 1 및 제 2 내부 코일부(42, 44)의 각각의 일 단부는 상기 바디(50)의 적어도 일면으로 노출될 수 있다.
상기 바디(50)의 단면으로 노출되는 상기 제 1 및 제 2 내부 코일부(42, 44) 각각과 접속하도록 상기 바디(50)의 외측에 제 1 및 제 2 외부전극(81, 82)이 형성된다.
상기 제 1 및 제 2 외부 전극(81, 82)은 전기 전도성이 뛰어난 금속을 포함하여 형성될 수 있으며, 예를 들어, 니켈(Ni), 구리(Cu), 주석(Sn), 은(Ag) 등의 단독 또는 이들의 합금 등으로 형성될 수 있다.
도 2는 도 1의 I-I'선에 의한 단면도이다.
도 2를 참조하면, 본 발명의 일 실시형태에 따른 바디(50)는 코어부(41a) 및 상기 코어부(41a)와 구분되는 커버부(41b)를 포함한다.
인접하는 상기 코어부(41a) 및 커버부(41b) 사이의 경계는 주사전자현미경(SEM, Scanning Electron Microscope)을 이용하여 확인할 수 있으나, 반드시 주사전자현미경(SEM)으로 관찰되는 경계로 상기 코어부(41a) 및 커버부(41b)가 구분되는 것은 아니며, 상기 코어부(41a) 및 커버부(41b)에 포함되는 자성체 시트(51, 52, 53) 의 종류 중 적어도 어느 하나가 상이함에 따라 상기 코어부(41a) 및 커버부(41b)의 경계가 불연속적인 계면을 형성함으로써 구분될 수 있다.
도 3을 참조하면, 본 발명의 일 실시형태에 따른 상기 코어부(41a)는 D50이 3.5㎛이하인 자성 입자를 포함한다. 또한 커버부(41b) 역시 D50이 3.5㎛이하인 자성 입자를 포함할 수 있다.
상기 코어부(41a) 및 커버부(41b)에 포함되는 자성 입자의 종류는 순철로 이루어진 CIP(carbonyl iron powder)를 포함한다.
본 발명의 실시형태에 따른 상기 코어부(41a) 및 커버부(41b)는 포함되는 자성 입자의 입도 분포는 서로 상이할 수 있다.
D50이 큰 자성 입자의 경우 고투자율을 구현할 수 있으며, D50이 작은 자성 입자의 경우 저투자율을 나타내기는 하나, 저손실 재료이기 때문에 고투자율 재료를 사용함에 따라 증가되는 코어 로스(core loss)를 보완하는 역할을 할 수 있으며, 표면의 조도를 개선하고, 입도가 큰 입자들에 의한 도금 번짐 현상을 개선할 수 있다.
한편, 코어부(41a) 및 커버부(41b)에 포함되는 자성 입자의 D50은 상술한 예시에 반드시 제한되는 것은 아니며, 상기 코어부(41a) 및 커버부(41b)는 서로 다른 D50의 자성 입자를 포함하는 것을 의미한다. 다만, 코어부(41a)부는 D50 이 3.5㎛이하인 자성 입자를 갖는 10㎛ 내지 80㎛의 자성체 시트가 적층된 형태일 수 있다.
상기 코어부(41a) 및 커버부(41b)는 상하로 적층되어 형성된다.
상기 코어부(41a) 및 커버부(41b)는 자성체 시트를 적층하여 각각 형성할 수 있다. 상기 코어부(41a) 및 커버부(41b)는 포함되는 자성 입자의 D50이 서로 다른 3종 이상의 자성체 시트를 사용하여 형성할 수 있다.
따라서, 상기 코어부(41a) 및 커버부(41b)는 자성체 시트를 적층하여 형성하기 때문에 서로 상하 위치에 배치되게 된다.
도 2에 도시된 바와 같이, 본 발명의 일 실시형태에 따른 바디(50)는 제1,2 내부 코일부(42, 44)가 위치하는 코어층에 코어부(41a)가 형성되고, 상기 코어부(41a)의 상부 및 하부에 커버부(41b)가 형성될 수 있다.
자성체 시트를 적층, 압착 및 경화하여 코어부(41a) 및 커버부(41b)를 형성하는 과정에서 코어부(41a)의 중심부가 오목한 형태로 형성될 수 있다.
이와 같이, 본 발명의 실시형태에 따른 코일 전자부품(100)은 D50이 3.5㎛이하인 자성 입자로 구성되고 두께가 서로 다른 자성체 시트(51, 52, 53)를 적층함에 따라 구분되는 코어부(41a) 및 커버부(41b)를 포함하는 바디(50)를 형성함으로써 적층 설계 자유도 및 DC-Bias 특성을 구현할 수 있다.
도 4 내지 도 5는 본 발명의 실시형태에 따른 코일 전자부품의 LT 방향의 단면도이다.
도 4를 참조하면, 본 발명의 일 실시형태에 따른 바디(50)는 바디(50)의 중심부에 코어부(41a)가 형성되고, 바디(50)의 상부 또는 하부에 커버부(41b)가 형성될 수 있다.
도 4를 참조하면, 본 발명의 다른 실시형태에 따른 바디(50)는 상기 코어부(41a) 및 커버부(41b)가 교대로 적층되어 형성될 수 있다.
이 경우 교대로 적층되는 코어부(41a) 및 커버부(41b)의 두께 비, 교대 횟수 등은 특별히 제한되지 않으며, 구현하고자 하는 특성에 따라 다양하게 조절이 가능하다. 한편, 상기 코어부(41a)는 10㎛ 내지 80㎛ 의 두께로 제2 및 3 자성체 시트(52, 53)가 복수 회 적층되는 형태인 것이 적층 설계 자유도와 높은 DC-bias 특성을 확보하는 면에서 바람직하다. 본 발명의 일 실시형태에 따르면, 코어부(41a)의 가장 중심부에는 10㎛, 커버부(41b)로 가까워질수록 30㎛, 80㎛의 서로 다른 3종의 자성체 시트(51,52,53)가 순차적으로 적층되어 형성될 수 있다. 이와 같이 코어부(41a)를 상대적으로 수지 함량이 높은 자성체 시트로 채워 넣음으로써 코일의 누설 전류를 막고, 코어부의 접착 강도를 개선할 수 있다. 또한 200 이상의 높은 Ms(saturation magnetization)값을 갖는 시트의 적용으로 DC-bias 특성 구현이 가능하다. 또한 본 발명에서 구현하는, 상대적으로 높은 수지 함량을 가지는 자성체 시트를 코일부에 위치시켜 칩의 평탄도를 개선하고 도금 번짐을 억제하여 칩의 강도를 강화할 수 있다. 한편, 코어부에 순차적으로 형성되는 상기 커버부(41b)에는 10㎛의 두께로 제1 자성체 시트(51)가 적층되는 형태인 것이 적층 설계 자유도를 확보하기 위해 바람직하다.
이와 같이, 본 발명의 실시형태에 따른 코일 전자부품(100)은 D50이 3.5㎛이하인 자성 입자로 구성되고 두께가 서로 다른 자성체 시트(51, 52, 53)를 적층함에 따라 구분되는 코어부(41a) 및 커버부(41b)를 포함하는 바디(50)를 형성함으로써 적층 설계 자유도 및 DC-Bias 특성을 구현할 수 있다.
코일 전자부품의 제조방법
본 발명의 일 실시형태에 따른 코일 전자부품의 제조방법은 먼저, 자성 입자를 포함하는 제1, 제2, 제3 자성체 시트를 마련한다.
상기 제 1, 2, 3 자성체 시트는 자성 입자, 바인더 및 용제 등의 유기물을 혼합하여 슬러리를 제조하고, 상기 슬러리를 닥터 블레이드 법으로 캐리어 필름(carrier film)상에 수십 ㎛의 두께로 도포한 후 건조하여 시트(sheet)형으로 제조할 수 있다.
이때, 상기 제 1, 2, 3 자성체 시트는 입도 분포가 D50이 3.5㎛이하인 자성 입자로 구성되고 두께가 서로 다른 3종 이상인 것으로 제조할 수 있다.
도 5은 본 발명의 다른 실시형태에 따른 코일 전자부품의 내부 코일부를 형성하는 공정을 설명하는 도면이다.
도 5를 참조하면, 상기 내부 코일부(42, 44)의 상부 및 하부에 두께가 10㎛ 내지 80㎛ 범위에서 서로 다른 3종 이상의 자성체 시트를 적층하여 바디(50)를 형성할 수 있다. 두께 10㎛인 상기 제 1 자성체 시트(51b), 30㎛인 제 2 자성체 시트(52a, 52b) 및 80㎛인 제3 자성체 시트(53c, 53d, 53b, 53e, 53a, 53f) 가 코일부를 포함하는 코어부에 적층되고, 커버부에는 두께 10㎛인 제1 자성체 시트(51a, 51c)가 각각 순서대로 적층되는 것이 바람직하다. 적층 순서는 상술한 바와 같은 실시형태에 한정되는 것은 아니나, 적층 설계의 자유도를 확보하고 DC 자기 포화를 지연시킨다는 점에서 코어부의 중심부에는 D50이 3.5㎛이하인 자성 입자로 이루어진 박층 시트를 개재하는 것이 바람직하다. 또한 10㎛의 박층 시트 위에 이보다 두꺼운 80㎛, 그 후에 30㎛의 시트를 적층하는 것이 표면 조도 완화 및 신뢰성 확보를 위해 유리하다. 한편, 커버부(41b)는 적층 설계의 자유도를 확보하기 위해 얇은 10㎛ 의 박층 시트로 구성하는 것이 바람직하다.
도 5를 참조하면, 이와 같이 형성된 본 발명의 다른 실시형태에 따른 바디(50)는 상기 코어부(41a) 및 커버부(41b)가 교대로 적층되어 형성될 수 있다.
다만, 교대로 적층되는 코어부(41a) 및 커버부(41b)의 두께 비, 교대 횟수 등은 특별히 제한되지 않으며, 구현하고자 하는 특성에 따라 다양하게 조절이 가능하다.
상기 바디(50)는 상기 제 1 및 제 2 자성체 시트를 적층한 후, 라미네이트법이나 정수압 프레스법을 통해 압착하고, 경화하여 형성할 수 있다.
도 5에 도시된 제 1,2,3 자성체 시트는 자성체 시트가 적층되는 실시형태를 설명하기 위한 것으로 자성체 시트의 두께 및 적층 횟수는 이에 제한되지 않는다.
그 외 상술한 본 발명의 일 실시형태에 따른 코일 전자부품의 특징과 동일한 부분에 대해서는 여기서 생략하도록 한다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다.
따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200: 코일 전자부품
20: 절연 기판
41a: 코어부
42b: 커버부
42, 44: 제 1 및 제 2 내부 코일부
46: 비아
50: 바디
51,52,53: 제 1, 제 2, 제 3 자성체 시트
54: 자성 입자
81, 82: 제 1 및 제 2 외부전극

Claims (8)

  1. 자성 입자와 절연 수지를 포함하는 바디;및
    상기 바디 내부에 배치된 코일부;를 포함하며,
    상기 바디는 상기 코일부를 커버하는 코어부 및 상기 코어부를 커버하는 커버부를 포함하는 다층 구조이며,
    상기 코어부의 길이 방향 및 두께 방향으로 중심부에 포함된 자성 입자 및 상기 커버부의 두께 방향으로 최외곽부에 포함된 자성 입자는 D50이 3.5㎛ 이하인 입도 분포를 갖는 것으로만 구성되고,
    상기 코어부에는 두께가 서로 다른 자성체 시트가 적층된, 코일 전자 부품.
  2. 제 1항에 있어서,
    상기 코어부와 상기 커버부는 불연속적인 계면을 형성하는 코일 전자 부품.
  3. 제 1항에 있어서,
    상기 커버부에 포함된 자성 입자는 D50이 3.5㎛ 이하인 코일 전자 부품.
  4. 제 1항에 있어서,
    상기 코어부의 두께는 10㎛ 이상 80㎛ 이하인 코일 전자 부품.
  5. 제 1항에 있어서,
    상기 커버부의 두께는 10㎛ 이상 80㎛ 이하인 코일 전자 부품.
  6. 제 4항에 있어서,
    두께가 서로 다른 3종 이상의 자성체 시트가 상기 코어부에 적층된 코일 전자 부품.
  7. 제 1항에 있어서,
    상기 코어부에 포함된 자성 입자의 Ms(saturation magnetization) 값은 200emu/g 이상인 코일 전자 부품.
  8. 제 1항에 있어서,
    상기 코어부에 포함된 자성 입자는 CIP(carbonyl iron powder)인 코일 전자 부품.
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