[go: up one dir, main page]

KR102120889B1 - 유기발광 디스플레이 장치 및 그 제조방법 - Google Patents

유기발광 디스플레이 장치 및 그 제조방법 Download PDF

Info

Publication number
KR102120889B1
KR102120889B1 KR1020130057295A KR20130057295A KR102120889B1 KR 102120889 B1 KR102120889 B1 KR 102120889B1 KR 1020130057295 A KR1020130057295 A KR 1020130057295A KR 20130057295 A KR20130057295 A KR 20130057295A KR 102120889 B1 KR102120889 B1 KR 102120889B1
Authority
KR
South Korea
Prior art keywords
layer
interlayer insulating
insulating film
disposed
light emitting
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020130057295A
Other languages
English (en)
Other versions
KR20140136784A (ko
Inventor
유춘기
최준후
Original Assignee
삼성디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성디스플레이 주식회사 filed Critical 삼성디스플레이 주식회사
Priority to KR1020130057295A priority Critical patent/KR102120889B1/ko
Priority to US14/034,914 priority patent/US20140346452A1/en
Publication of KR20140136784A publication Critical patent/KR20140136784A/ko
Application granted granted Critical
Publication of KR102120889B1 publication Critical patent/KR102120889B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/123—Connection of the pixel electrodes to the thin film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/481—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs integrated with passive devices, e.g. auxiliary capacitors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05B—ELECTRIC HEATING; ELECTRIC LIGHT SOURCES NOT OTHERWISE PROVIDED FOR; CIRCUIT ARRANGEMENTS FOR ELECTRIC LIGHT SOURCES, IN GENERAL
    • H05B33/00—Electroluminescent light sources
    • H05B33/10—Apparatus or processes specially adapted to the manufacture of electroluminescent light sources
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/122—Pixel-defining structures or layers, e.g. banks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/124—Insulating layers formed between TFT elements and OLED elements
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/30—Devices specially adapted for multicolour light emission
    • H10K59/38—Devices specially adapted for multicolour light emission comprising colour filters or colour changing media [CCM]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 제조공정이 단순하고 용이해지며 화질 특성이 향상된 유기발광 디스플레이 장치 및 그 제조방법을 위하여, 기판과, 상기 기판 상에 배치된 활성층과, 상기 활성층과 절연되고 상기 활성층의 일부에 대응하도록 배치된 게이트전극과, 상기 활성층과 연결되는 제1소스전극층 및 상기 제1소스전극층과 연결되고 상기 제1소스전극층보다 큰 제2소스전극층을 포함하는 소스전극과, 상기 활성층과 연결되는 제1드레인전극층 및 상기 제1드레인전극층과 연결되고 상기 제1드레인전극층보다 큰 제2드레인전극층을 포함하는 드레인전극과, 상기 소스전극 및 상기 드레인전극 중 어느 하나와 전기적으로 연결된 화소전극과, 상기 기판과 상기 화소전극 사이에 배치된 칼라필터를 구비하는, 유기발광 디스플레이 장치 및 그 제조방법을 제공한다.

Description

유기발광 디스플레이 장치 및 그 제조방법{Organic light emitting display apparatus and method for manufacturing the same}
본 발명은 유기발광 디스플레이 장치 및 그 제조방법에 관한 것으로서, 더 상세하게는 제조공정이 단순하고 용이해지며 화질 특성이 향상된 유기발광 디스플레이 장치 및 그 제조방법에 관한 것이다.
유기발광 디스플레이 장치는 디스플레이 영역에 유기발광 소자를 구비하는 디스플레이 장치로서, 유기발광 소자는 상호 대향된 화소전극 및 대향전극과, 화소전극과 대향전극 사이에 개재되며 발광층을 포함하는 중간층을 구비한다.
이러한 유기발광 디스플레이 장치는 구동 방식에 따라, 각 부화소의 발광여부 제어가 각 부화소에 구비된 박막트랜지스터를 통해 이루어지는 능동 구동형과, 각 부화소의 발광여부 제어가 매트릭스 형상으로 배열된 전극들을 통해 이루어지는 수동 구동형으로 나뉜다. 능동 구동형의 경우 통상적으로 박막트랜지스터 상부에 유기발광 소자가 위치하게 되며, 박막트랜지스터를 형성하기 위해 게이트절연막이나 층간절연막 등의 다양한 막이나 층을 형성하게 된다.
그러나 이러한 종래의 유기발광 디스플레이 장치에는 제조 과정에서 각종 막이나 층을 형성할 시 파티클이 유입되거나 각종 막이나 층의 하부에 형성된 부재의 모폴로지, 예컨대 게이트전극 등의 모폴로지나 기타 원인으로 인하여, 게이트전극과 소스전극 또는 게이트전극과 드레인전극 등의 사이에서 쇼트 불량이 발생할 수 있다는 문제점이 있었다. 특히 고해상도의 유기발광 디스플레이 장치를 제조할 시 배선들의 선폭 및 배선들 사이의 간격이 좁아져 이러한 불량이 빈번히 발생하고, 결과적으로 유기발광 디스플레이 장치의 화질 특성을 향상하는데 한계가 있다는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 포함하여 여러 문제점들을 해결하기 위한 것으로서, 제조공정이 단순하고 용이해지며 화질 특성이 향상된 유기발광 디스플레이 장치 및 그 제조방법을 제공하는 것을 목적으로 한다. 그러나 이러한 과제는 예시적인 것으로, 이에 의해 본 발명의 범위가 한정되는 것은 아니다.
본 발명의 일 관점에 따르면, 기판과, 상기 기판 상에 배치된 활성층과, 상기 활성층과 절연되고 상기 활성층의 일부에 대응하도록 배치된 게이트전극과, 상기 활성층과 연결되는 제1소스전극층 및 상기 제1소스전극층과 연결되고 상기 제1소스전극층보다 큰 제2소스전극층을 포함하는 소스전극과, 상기 활성층과 연결되는 제1드레인전극층 및 상기 제1드레인전극층과 연결되고 상기 제1드레인전극층보다 큰 제2드레인전극층을 포함하는 드레인전극과, 상기 소스전극 및 상기 드레인전극 중 어느 하나와 전기적으로 연결된 화소전극과, 상기 기판과 상기 화소전극 사이에 배치된 칼라필터를 구비하는, 유기발광 디스플레이 장치가 제공된다.
나아가, 상기 게이트전극을 덮도록 배치되고 제1콘택홀을 갖는 제1층간절연막과, 상기 제1층간절연막 상에 배치되고 제2콘택홀을 갖는 제2층간절연막을 더 포함할 수 있다.
이 경우, 상기 제1콘택홀에 대응하도록 상기 제1소스전극층 및 상기 제1드레인전극층이 배치되고, 상기 제2콘택홀에 대응하도록 상기 제2소스전극층 및 상기 제2드레인전극층이 배치될 수 있다.
상기 제1콘택홀의 크기는 상기 제2콘택홀의 크기보다 작을 수 있다.
상기 제1층간절연막은 무기물을 포함하고, 상기 제2층간절연막은 유기물을 포함할 수 있다.
상기 제1층간절연막은 상기 화소전극에 대응하는 개구를 갖고, 상기 칼라필터는 상기 개구 내에 위치하며, 상기 화소전극은 상기 제2층간절연막 상에 배치될 수 있다. 이 경우, 상기 제2층간절연막의 상기 칼라필터와 접촉하는 면은, 상기 제2층간절연막 안쪽으로 오목한 형상일 수 있다.
상기 제2층간절연막의 상면은 평탄면을 가질 수 있다.
한편, 상기 게이트전극을 덮도록 배치되고 복수개의 제1콘택홀을 갖는 제1층간절연막과, 상기 제1층간절연막 상에 배치되고 상기 복수개의 제1콘택홀에 연결된 제2콘택홀을 갖는 제2층간절연막을 더 포함할 수 있다.
상기 기판 상에 배치된, 제1커패시터전극 및 제2커패시터전극을 포함하는 커패시터를 가질 수 있다.
이 경우, 상기 게이트전극을 덮도록 배치된 제1층간절연막과, 상기 제1층간절연막 상에 배치된 제2층간절연막을 더 포함하고, 상기 제1층간절연막 및 상기 제2층간절연막은 상기 커패시터에 대응하는 개구부를 가질 수 있다.
상기 커패시터 상부에 상기 커패시터에 대응하도록 배치된 전원배선을 더 구비할 수 있다. 이때, 상기 커패시터와 상기 전원배선 사이에 하나 이상의 절연막이 배치될 수 있다. 또는, 상기 게이트전극을 덮도록 배치된 제1층간절연막과, 상기 제1층간절연막 상에 배치된 제2층간절연막을 더 포함하고, 상기 커패시터와 상기 전원배선 사이에 상기 제1층간절연막 및 상기 제2층간절연막이 배치될 수 있다.
상기 커패시터 상부에 상기 커패시터에 대응하도록 배치된 데이터배선을 더 구비할 수 있다. 이 경우, 상기 커패시터와 상기 데이터배선 사이에 하나 이상의 절연막이 배치될 수 있다.
한편, 상기 게이트전극을 덮도록 배치된 제1층간절연막과, 상기 제1층간절연막 상에 배치된 제2층간절연막을 더 구비하고, 상기 커패시터와 상기 데이터배선 사이에 상기 제1층간절연막 및 상기 제2층간절연막이 배치될 수 있다.
또는, 상기 커패시터 상부에 상기 커패시터에 대응하도록 배치된 전원배선 및 데이터배선을 더 구비하고, 상기 전원배선과 상기 데이터배선은 서로 중첩되도록 서로 다른 층에 배치될 수 있다.
이 경우, 상기 게이트전극을 덮도록 배치된 제1층간절연막과, 상기 제1층간절연막 상에 배치된 제2층간절연막을 더 포함하고, 상기 전원배선은 상기 제1층간절연막 상에 배치되고, 상기 데이터배선은 상기 제2층간절연막 상에 배치될 수 있다. 또는, 상기 게이트전극을 덮도록 배치된 제1층간절연막과, 상기 제1층간절연막 상에 배치된 제2층간절연막을 더 구비하고, 상기 데이터배선은 상기 제1층간절연막 상에 배치되고, 상기 전원배선은 상기 제2층간절연막 상에 배치될 수 있다.
상기 제1커패시터전극은 상기 활성층과 동일한 층에 배치되고, 상기 제2커패시터전극은 상기 게이트전극과 동일한 층에 배치될 수 있다.
상기 화소전극은 상기 제2소스전극층의 적어도 일부 및 상기 제2드레인전극층의 적어도 일부와 동일한 층에 배치될 수 있다.
상기 게이트전극은 제1도전층 및 상기 제1도전층 상에 배치된 제2도전층을 구비하고, 상기 제1커패시터전극은 상기 제1도전층과 동일한 재료를 포함하고 상기 제1도전층과 동일한 층 상에 배치될 수 있다.
본 발명의 다른 일 관점에 따르면, 기판 상에 활성층을 형성하는 단계와, 활성층과 절연되고 활성층과 중첩되도록 게이트전극을 형성하는 단계와, 기판 상에 칼라필터를 형성하는 단계와, 활성층과 연결되는 제1소스전극층 및 제1소스전극층과 연결되고 제1소스전극층보다 크게 형성된 제2소스전극층을 포함하는 소스전극을 형성하는 단계와, 활성층과 연결되는 제1드레인전극층 및 제1드레인전극층과 연결되고 제1드레인전극층보다 크게 형성된 제2드레인전극층을 포함하는 드레인전극을 형성하는 단계와, 소스전극 또는 드레인전극 중 어느 하나와 전기적으로 연결되며 칼라필터에 대응하도록 화소전극을 형성하는 단계를 포함하는, 유기발광 디스플레이 장치 제조 방법이 제공된다.
게이트전극을 덮도록 제1콘택홀을 갖는 제1층간절연막과 제1층간절연막 상에 배치되고 제2콘택홀을 갖는 제2층간절연막을 형성하는 단계를 더 포함할 수 있다.
상기 소스전극을 형성하는 단계 및 상기 드레인전극을 형성하는 단계는, 상기 제1콘택홀에 대응하도록 상기 제1소스전극층 및 상기 제1드레인전극층을 형성하고, 상기 제2콘택홀에 대응하도록 상기 제2소스전극층 및 상기 제2드레인전극층을 형성하는 단계를 포함할 수 있다.
이 경우, 상기 소스전극을 형성하는 단계와 상기 드레인전극을 형성하는 단계는, 상기 제2층간절연막을 형성하는 단계 이후에, 제1소스전극층, 제1드레인전극층, 제2소스전극층 및 제2드레인전극층을 동시에 형성하는 단계일 수 있다.
상기 제2층간절연막을 형성하는 단계는, 게이트전극을 덮도록 제1층간절연막을 형성하는 단계와, 제1층간절연막에 활성층의 일부분이 노출되도록 하는 제1콘택홀 및 화소전극이 형성될 영역에 대응하는 개구를 형성하는 단계와, 제1층간절연막을 덮도록 제2층간절연막을 형성하는 단계와, 제2층간절연막에 활성층의 일부분이 노출되도록 하는 제2콘택홀을 형성하는 단계를 포함하며, 상기 칼라필터를 형성하는 단계는, 제1층간절연막의 개구 내에 칼라필터를 형성하는 단계이고, 상기 제2층간절연막을 형성하는 단계는 칼라필터를 덮도록 제2층간절연막을 형성하는 단계일 수 있다.
상기한 바와 같이 이루어진 본 발명의 일 실시예에 따르면, 제조공정이 단순하고 용이해지며 화질 특성이 향상된 유기발광 디스플레이 장치 및 그 제조방법을 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 유기발광 디스플레이 장치를 개략적으로 도시하는 단면도이다.
도 2는 도 1의 A 부분을 구체적으로 도시한 평면도이다.
도 3 내지 도 10은 본 발명의 다른 일 실시예에 따른 유기발광 디스플레이 장치 제조방법의 각 공정들을 개략적으로 도시하는 단면도들이다.
도 11 내지 도 13은 본 발명의 또 다른 일 실시예에 따른 유기발광 디스플레이 장치 제조방법의 각 공정들을 개략적으로 도시하는 단면도들이다.
도 14는 본 발명의 또 다른 일 실시예에 따른 유기발광 디스플레이 장치를 개략적으로 도시하는 단면도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다.
한편, 층, 막, 영역, 판 등의 각종 구성요소가 다른 구성요소 "상에" 있다고 할 때, 이는 다른 구성요소 "바로 상에" 있는 경우뿐 아니라 그 사이에 다른 구성요소가 개재된 경우도 포함한다.
도 1은 본 발명의 일 실시예에 따른 유기발광 디스플레이 장치를 개략적으로 도시하는 단면도이다.
본 실시예에 따른 도 1을 참조하면 유기발광 디스플레이 장치(100)는 기판(101), 버퍼층(102), 게이트절연막(104), 화소전극(108), 박막트랜지스터(TFT), 중간층(140), 대향전극(150), 제1층간절연막(109), 제2층간절연막(119), 화소정의막(130) 및 커패시터(110)를 포함할 수 있다.
기판(101)은 복수의 영역을 가질 수 있는데, 예컨대 발광영역(PA), 트랜지스터영역(TA) 및 스토리지영역(SA)을 가질 수 있다.
기판(101)의 발광영역(PA)은 적어도 중간층(140)이 배치되는 부분으로, 중간층(140)에서 방출되는 가시광선이 도달하거나 통과할 수 있는 영역이다. 트랜지스터영역(TA)은 발광영역(PA)에서의 발광여부나 발광정도 등을 제어하기 위한 다양한 전기적 신호를 생성 및/또는 전달하는 영역으로, 이러한 트랜지스터영역(TA)에는 박막트랜지스터(TFT)가 배치될 수 있다.
박막트랜지스터(TFT)는 활성층(103), 게이트전극(107), 소스전극(111) 및 드레인전극(112)을 구비한다. 또한 소스전극(111)은 제1소스전극층(111a) 및 제2소스전극층(111b)을 포함하고, 드레인전극(112)은 제1드레인전극층(112a) 및 제2드레인전극층(112b)을 포함한다.
스토리지영역(SA)에는 커패시터(110)가 배치된다. 커패시터(110)는 제1커패시터전극(113) 및 제2커패시터전극(117)을 구비한다.
이와 같이 발광영역(PA), 트랜지스터영역(TA) 및 스토리지영역(SA)을 가질 수 있는 기판(101)은 SiO2를 주성분으로 하는 투광성 글라스재일 수 있다. 그러나 본 발명이 이에 한정되는 것은 아니며, 기판(101)은 예컨대 투광성 플라스틱재일 수도 있는 등, 투광성 특성을 갖는다면 어떠한 물질로 형성된 것이라도 사용될 수 있다.
기판(101)상에 버퍼층(102)이 형성된다. 버퍼층(102)은 불순물이 활성층(103) 등에 침투하는 것을 방지하는 역할을 할 수 있다. 이러한 버퍼층(102)은 예컨대 실리콘 옥사이드, 실리콘나이트라이드, 실리콘 옥시나이트라이드, 알루미늄옥사이드, 알루미늄나이트라이드, 티타늄옥사이드 또는 티타늄나이트라이드 등의 무기물이나, 폴리이미드, 폴리에스테르 또는 아크릴 등의 유기물을 함유할 수 있다. 또한, 버퍼층(102)은 단일층일 수도 있고 복수개의 층들이 적층된 적층체일 수도 있다.
버퍼층(102)상에는 활성층(103)과 제1커패시터전극(113)이 배치될 수 있는데, 구체적으로 트랜지스터영역(TA) 내에는 활성층(103)이 배치되고 스토리지영역(SA) 내에는 제1커패시터전극(113)이 배치될 수 있다. 활성층(103)과 제1커패시터전극(113)은 동일 물질을 포함할 수 있다. 예컨대 활성층(103)과 제1커패시터전극(113)은 반도체 실리콘과 같은 물질을 포함할 수 있다.
게이트절연막(104)은 활성층(103)과 제1커패시터전극(113)을 덮도록 버퍼층(102)상에 배치된다. 그리고 이러한 게이트절연막(104) 상에 게이트전극(107)과 제2커패시터전극(117)이 배치된다.
게이트전극(107)은 제1도전층(105)과 제2도전층(106)을 가질 수 있다. 제1도전층(105)은 제2도전층(106)에 비해 그 두께가 얇도록 할 수 있다. 제1도전층(105)은 예컨대 ITO, IZO, ZnO, In2O3, IGO 또는 AZO를 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니며, 도핑 공정에서 도펀트가 통과할 수 있는 두께로 형성된다면 Mo, MoW 또는 Al계 합금 등을 포함할 수도 있다. 제2도전층(106)은 제1도전층(105)상에 배치될 수 있으며 Mo, MoW, Al계 합금 등과 같은 금속 또는 금속의 합금을 포함할 수 있으며, 단일층 또는 복합층의 구조를 취할 수 있다. 제2도전층(106)은 예컨대 Mo/Al/Mo의 적층 구조를 가질 수도 있다.
제2커패시터전극(117)은 제1도전층(105)과 동일한 층 상에 배치되며 동일한 물질을 포함할 수 있다. 즉, 제2커패시터전극(117)과 게이트전극(107)의 제1도전층(105)은 동시에 형성된 것들일 수 있다.
제1층간절연막(109)은 게이트전극(107)과 제2커패시터전극(117)을 덮도록 게이트절연막(104) 상에 배치된다. 제1층간절연막(109)은 다양한 절연물질을 함유하도록 형성할 수 있는데, 무기물을 함유하도록 형성하는 것이 바람직하다. 이러한 제1층간절연막(109)은 제1콘택홀(109c)과 개구부(109a)와 개구(109b)를 갖는다.
제1층간절연막(109)의 제1콘택홀(109c)은 트랜지스터영역(TA)에서 활성층(103)의 일부분을 노출시킨다. 제1층간절연막(109)의 개구부(109a)는 스토리지영역(SA)에서 제2커패시터전극(117)의 상면의 적어도 일 영역을 노출시킨다. 제1층간절연막(109)의 개구(109b)는 발광영역(PA)에 위치하여, 개구(109b) 내에 칼라필터(CFR)가 위치하도록 한다.
소스전극(111)의 제1소스전극층(111a) 및 드레인전극(112)의 제1드레인전극층(112a)은 제1층간절연막(109)의 제1콘택홀(109c)에 대응하도록 배치된다. 구체적으로, 제1소스전극층(111a) 및 제1드레인전극층(112a)은 각각 제1콘택홀(109c)을 통해 활성층(103)과 연결되도록 형성된다. 제1소스전극층(111a) 및 제1드레인전극층(112a)은 다양한 물질을 포함할 수 있는데 Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, Al, Mo, Nd, Mo, W 등과 같은 금속을 포함할 수 있고, 이들 중 2종 이상으로 이루어진 합금을 포함할 수도 있다.
칼라필터(CFR)는 제1층간절연막(109)의 개구(109b) 내에 위치한다. 이러한 칼라필터(CFR)는 중간층(140)에서 방출된 광이 기판(101)을 통해 외부로 취출되는 광 경로 상에 위치하여, 사전설정된 파장의 광이 기판(101) 외부로 취출되도록 할 수 있다. 칼라필터(CFR)는 제1층간절연막(109)의 개구(109b) 내에 위치하는데, 이에 그치지 않고 도면에 도시된 것과 같이 제1층간절연막(109) 하부의 버퍼층(102) 또는 게이트절연막(104)에도 개구들이 형성되어 그 개구들 내에도 칼라필터(CFR)가 위치할 수도 있다. 즉, 칼라필터(CFR)는 기판(101)과 화소전극(108) 사이에 배치되면 족하다.
제2층간절연막(119)은 칼라필터(CFR)를 덮도록 제1층간절연막(109)상에 배치된다. 제2층간절연막(119)은 다양한 절연물질을 함유할 수 있는데, 유기물을 함유하는 것이 바람직하다. 칼라필터(CFR)는 그 형성 과정에서 도시된 것과 같이 상면이 볼록하게 형성될 수 있다. 따라서 제2층간절연막(119)의 칼라필터(CFR)와 접촉하는 면은, 제2층간절연막(119) 안쪽으로 오목한 형상일 수 있다.
이러한 제2층간절연막(119)은 제2콘택홀(119c)을 구비한다. 또한 제2층간절연막(119)은 제2커패시터전극(117)의 상면의 적어도 일 영역을 덮지 않도록 배치된다. 구체적으로 제2층간절연막(119)은 제2커패시터전극(117)의 상면과 중첩되는 개구부(119a)를 가질 수 있다.
소스전극(111)의 제2소스전극층(111b) 및 드레인전극(112)의 제2드레인전극층(112b)은 제2층간절연막(119)의 제2콘택홀(119c)에 대응되도록 배치된다. 즉, 제2소스전극층(111b)은 제1소스전극층(111a)에 연결되고, 제2드레인전극층(112b)은 제1드레인전극층(112a)에 연결될 수 있다. 제2소스전극층(111b) 및 제2드레인전극층(112b)은 다양한 물질을 포함할 수 있는데 Au, Pd, Pt, Ni, Rh, Ru, Ir, Os, Al, Mo, Nd, Mo, W 등과 같은 금속이나 이들 중 2종 이상으로 이루어진 합금을 포함할 수 있다.
소스전극(111)의 제1소스전극층(111a)은 제2소스전극층(111b)보다 작을 수 있다. 구체적으로 제1층간절연막(109)의 제1콘택홀(109c)은 제2층간절연막(119)의 제2콘택홀(119c)보다 작고, 제1소스전극층(111a)은 제1콘택홀(109c)에 대응하고 제2소스전극층(111b)은 제2콘택홀(119c)에 대응할 수 있다. 또한 필요에 따라 도 2에 도시한 것과 같이 하나의 제2콘택홀(119c)에 연결되도록 복수의 제1콘택홀(109c)들이 위치하도록 하여, 결과적으로 제2소스전극층(111b)에 연결되도록 복수의 제1소스전극층(111a)이 배치되도록 할 수 있다.
드레인전극(112)의 제1드레인전극층(112a)은 제2드레인전극층(112b)보다 작을 수 있다. 구체적으로 제1층간절연막(109)의 제1콘택홀(109c)은 제2층간절연막(119)의 제2콘택홀(119c)보다 작고, 제1드레인전극층(112a)은 제1콘택홀(109c)에 대응하고 제2드레인전극층(112b)은 제2콘택홀(119c)에 대응할 수 있다. 또한 도 2에 도시한 것과 같이 하나의 제2콘택홀(119c)에 연결되도록 복수의 제1콘택홀(109c)들이 위치하도록 하여, 결과적으로 제2드레인전극층(112b)에 연결되도록 복수의 제1드레인전극층(112a)이 배치되도록 할 수 있다.
결과적으로 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 게이트전극(107)과 제2소스전극층(111b) 및 제2드레인전극층(112b)사이에 2개의 층간절연막(109, 119)이 개재되어, 게이트전극(107)과 제2소스전극층(111b) 및/또는 게이트전극(107)과 제2드레인전극층(112b)사이에서 발생한 이물이나, 게이트전극(107)과 제2소스전극층(111b) 및/또는 게이트전극(107)과 제2드레인전극층(112b)을 형성할 시 잔존한 금속성분 등으로 인하여, 게이트전극(107)과 제2소스전극층(111b) 및/또는 게이트전극(107)과 제2드레인전극층(112b)사이에 쇼트 불량이 발생하는 것을 효과적으로 방지할 수 있다.
특히, 수분 침투 방지 능력이 우수하고 스텝 커버리지 특성이 우수한 무기물을 함유하는 제1층간절연막(109)이 게이트전극(107)상에 배치하여, 게이트전극(107)을 효과적으로 절연할 수 있다. 또한 제1층간절연막(109)상에 유기물을 함유하는 제2층간절연막(119)을 배치하여, 제2층간절연막(119)을 원하는 두께로 용이하게 형성할 수 있고, 제2층간절연막(119)의 상면을 평탄하게 형성하여 제2층간절연막(119)이 평탄화막 기능을 아울러 수행하도록 할 수 있다.
이 때 제1층간절연막(109)의 제1콘택홀(109c)은 제2콘택홀(119c)에 비해 작기에, 소스전극(111)과 드레인전극(112)사이의 간격 및 기타 배선들간의 간격을 최소화하여 고해상도 유기발광 디스플레이 장치(100)를 구현할 수 있도록 한다. 또한 제2층간절연막(119)의 제2콘택홀(119c)은 제1콘택홀(109c)보다 크기에, 박막트랜지스터(TFT)의 전기적 특성을 향상할 수 있다. 특히, 하나의 제2콘택홀(119c)에 복수의 제1콘택홀(109c)들이 연결되도록 할 경우, 제1소스전극층(111a)과 활성층(103)사이의 전기적 접촉 특성 및 제1드레인전극층(112a)과 활성층(103)간의 전기적 접촉 특성을 바람직하게 향상시킬 수 있다.
화소전극(108)은 제2층간절연막(119) 상에 위치하며 적어도 일부가 발광영역(PA)에 위치하도록 배치된다. 이에 따라 화소전극(108)과 기판(101) 사이에는 칼라필터(CFR)가 위치하도록 할 수 있다. 화소전극(108)은 투과형 도전 물질을 함유하는데 예컨대 ITO, IZO, ZnO, In2O3, IGO 또는 AZO를 포함할 수 있다. 이러한 화소전극(108)의 끝단은 제2드레인전극층(112b)에 의해 덮이거나 제2드레인전극층(112b)에 접촉하는 등의 방식으로 제2드레인전극층(112b)과 전기적으로 연결되어, 제2드레인전극층(112b)으로부터의 전기적 신호를 인가받을 수 있다.
화소정의막(130)은 소스전극(111)의 제2소스전극층(111b), 드레인전극(112)의 제2드레인전극층(112b) 및 제2커패시터전극(117)을 덮을 수 있다. 화소정의막(130)은 화소전극(108)의 상면의 적어도 중앙부를 덮지 않을 수 있다.
중간층(140)은 발광층을 포함하는 다층 구조물로서, 화소전극(108)상에 배치될 수 있다. 구체적으로 화소전극(108)의 화소정의막(130)으로 덮이지 않은 부분 상에 배치될 수 있다. 도면에서는 중간층(140)이 화소전극(108) 상에만 위치하는 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대 중간층(140)의 일부 층은 유기발광 디스플레이 장치의 디스플레이 영역에 걸쳐 공통층으로 배치될 수도 있고, 다른 일부 층은 각 화소전극(108)에 대응하도록 배치될 수 있다.
중간층(140)은 저분자 또는 고분자 물질을 포함할 수 있다. 저분자 물질로 형성될 경우 홀 주입층(HIL: Hole Injection Layer), 홀 수송층(HTL: Hole Transport Layer), 발광층(EML: Emission Layer), 전자 수송층(ETL: Electron Transport Layer), 전자 주입층(EIL: Electron Injection Layer) 등이 단일 혹은 복합의 구조로 적층되어 형성될 수 있다. 사용 가능한 유기 재료도 구리 프탈로시아닌(CuPc: copper phthalocyanine), N,N-디(나프탈렌-1-일)-N,N'-디페닐-벤지딘(N,N'-Di(naphthalene-1-yl)-N,N'-diphenyl-benzidine: NPB), 트리스-8-하이드록시퀴놀린 알루미늄(tris-8-hydroxyquinoline aluminum)(Alq3) 등을 비롯해 다양한 물질이 사용될 수 있다. 이러한 층들은 진공증착의 방법이나 레이저 전사법(LITI; laser induced thermal imaging) 등으로 형성될 수 있다.
고분자 물질로 형성될 경우에는 대개 홀 수송층(HTL) 및 발광층(EML)으로 구비된 구조를 가질 수 있는데, 홀 수송층으로는 폴리에틸렌 디히드록시티오펜(PEDOT: poly-(3,4)-ethylene-dihydroxy thiophene)이나, 폴리아닐린(PANI: polyaniline)을 사용하고, 발광층으로는 PPV(Poly-Phenylenevinylene)계 및 폴리플루오렌(Polyfluorene)계 등 고분자 물질을 사용할 수 있다. 이러한 층들은 스크린 인쇄, 잉크젯 인쇄방법, 레이저 전사법(LITI) 등으로 형성할 수 있다.
물론 중간층은 반드시 이에 한정되는 것은 아니고, 다양한 구조를 가질 수도 있음은 물론이다.
대향전극(150)은 중간층(140)상에 배치될 수 있다. 대향전극(150)은 Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, 또는 Ca의 금속을 포함할 수 있다. 또한 대향전극(150)은 필요에 따라 광투과가 가능하도록 ITO, IZO, ZnO, 또는 In2O3 등을 포함할 수도 있다.
본 실시예의 유기발광 디스플레이 장치(100)는 게이트전극(107)과 제2소스전극층(111b) 및 제2드레인전극층(112b)사이에 2개의 층간절연막(109, 119)이 개재되어, 게이트전극(107)과 제2소스전극층(111b) 및/또는 게이트전극(107)과 제2드레인전극층(112b)사이에서 쇼트 불량이 발생하는 것을 효과적으로 방지할 수 있다. 이를 통하여 유기발광 디스플레이 장치(100)의 화질 불량을 개선하여 화질 특성을 향상할 수 있다.
특히, 제1층간절연막(109)의 제1콘택홀(109c)을 제2콘택홀(119c)보다 작게 함으로써 소스전극(111)과 드레인전극(112)사이의 간격 및 기타 배선들간의 간격을 최소화하여 고해상도 유기발광 디스플레이 장치(100)를 구현할 수 있다. 또한, 제2층간절연막(119)의 제2콘택홀(119c)이 제1콘택홀(109c)보다 크게 하여 박막트랜지스터(TFT)의 전기적 특성을 향상시킬 수 있다.
도 3 내지 도 10은 본 발명의 다른 일 실시예에 따른 유기발광 디스플레이 장치 제조방법의 각 공정들을 개략적으로 도시하는 단면도들이다.
먼저 도 3에 도시된 것과 같이 기판(101)을 준비한다. 그리고 기판(101)상에 버퍼층(102)을 형성하고, 버퍼층(102)상에 활성층(103), 제1커패시터전극(113)을 형성한다. 제1커패시터전극(113)과 활성층(103)은 동일한 물질을 이용하여 형성할 수 있다. 또한, 이 때 1개의 마스크를 이용한 패터닝 공정을 통하여 활성층(103)과 제1커패시터전극(113)을 동시에 형성 할 수 있다. 그리고 활성층(103)과 제1커패시터전극(113)을 덮도록 버퍼층(102) 상에 게이트절연막(104)을 형성한다.
이어, 도 4에 도시된 것과 같이 게이트절연막(104) 상에 게이트전극(107) 과 제2커패시터전극(117)을 형성한다. 구체적으로, 게이트절연막(104) 상에 첫 번째 도전층을 형성하고, 첫 번째 도전층 상에 두 번째 도전층을 형성한 후, 첫 번째 도전층과 두 번째 도전층을 동시에 패터닝하여 게이트전극(107)을 형성한다. 이 과정에서 제2커패시터전극(117)과 그 상부의 커버층(118)을 동시에 형성할 수 있다. 즉, 게이트전극(107)의 제1도전층(105)과 제2커패시터전극(117)은 동일 물질로 형성하고, 게이트전극(107)의 제2도전층(106)과 커버층(118)은 동일 물질로 형성할 수 있다. 이때, 게이트전극(107)을 마스크로 이용하여 활성층(103)의 게이트전극(107)에 의해 차폐되지 않는 부분에 불순물을 도핑하는 과정을 거칠 수도 있다.
첫 번째 도전층은 두 번째 도전층에 비해 그 두께를 얇게 형성할 수 있다. 이는 추후 제2커패시터전극(117)을 통해 제1커패시터전극(113)을 도핑할 수 있도록 하기 위함이다.
그 후, 5에 도시된 것과 같이, 게이트전극(107)을 덮도록 제1층간절연막(109)을 형성한다. 제1층간절연막(109)은 활성층(103)의 일부가 노출되도록 하는 제1콘택홀(109c)을 가질 수 있다. 도 5에는 도시하지 않았으나 도 2에 도시된 것과 같이 게이트전극(107)을 중심으로 어느 일 영역의 활성층(103)과 대응하도록 복수의 제1콘택홀(109c)이 형성될 수 있다. 또한, 제1층간절연막(109)은 커버층(118)에 대응하는 개구부(109a)를 가지며, 발광영역(PA)에도 개구(109b)를 갖는다.
이러한 제1층간절연막(109)은 기판(101)의 전면(全面) 대부분 상에 형성된 후, 제1콘택홀(109c), 개구부(109a) 및 개구(109b)가 형성되도록 패터닝되는 것으로 이해될 수 있다. 즉, 제1콘택홀(109c), 개구부(109a) 및 개구(109b)는 동시에 형성될 수 있다. 물론 개구(109b)를 형성할 시, 제1층간절연막(109)에만 개구를 형성하는 것이 아니라, 도시된 것과 같이 제1층간절연막(109) 하부의 버퍼층(102)이나 게이트절연막(104) 등에도 동시에 개구를 형성할 수도 있다.
그 후, 도 6에 도시된 것과 같이, 제1층간절연막(109)의 개구(109b) 내에 칼라필터(CFR)를 형성한다. 도면에 도시된 부화소는 적색부화소에 대응하는 것이기에 적색 칼라필터(CFR)를 형성하는 것으로 도시하고 있는바, 청색부화소나 녹색부화소 등에는 청색 칼라필터나 녹색 칼라필터 등이 형성될 수 있다. 칼라필터(CFR)는 다양한 방법으로 형성될 수 있는데, 예컨대 잉크젯 프린팅법 등으로 형성될 수도 있다.
이어, 도 7에 도시된 것과 같이 칼라필터(CFR)를 덮도록 제1층간절연막(109)상에 제2층간절연막(119)을 형성한다. 제2층간절연막(119)은 제1콘택홀(109c)과 연결되는 제2콘택홀(119c)을 가질 수 있다. 제2콘택홀(119c)은 제1콘택홀(109c)보다 직경 등이 더 크게 형성될 수 있다. 특히, 제1층간절연막(109)은 무기물로 형성하고 제2층간절연막(119)은 유기물로 형성하는 경우, 제1콘택홀(109c)을 제2콘택홀(119c)보다 작고 균일한 크기를 갖도록 용이하게 형성할 수 있다. 제2층간절연막(119)은 제2콘택홀(119c) 외에 제2커패시터전극(117)의 상면과 중첩되는 개구부(119a)를 가질 수 있다.
이러한 제2층간절연막(119)은 기판(101)의 전면 대부분 상에 형성된 후, 제2콘택홀(119c)과 개구부(119a)가 형성되도록 패터닝되는 것으로 이해될 수 있다. 즉, 제2콘택홀(119c)과 개구부(119a)는 동시에 형성될 수 있다.
그 후, 도 8에 도시된 것과 같이 기판(101)의 발광영역(PA)에 적어도 일부분이 위치하도록, 화소전극(108)을 형성한다. 이러한 화소전극(108)은 증착이나 스퍼터링 등의 방법을 통해 형성될 수 있다.
이어, 도 9에 도시된 것과 같이 소스전극(111)과 드레인전극(112)을 형성한다. 구체적으로 제1층간절연막(109)의 제1콘택홀(109c)에 대응하도록 소스전극(111)의 제1소스전극층(111a) 및 드레인전극(112)의 제1드레인전극층(112a)을 형성하고, 제2층간절연막(119)의 제2콘택홀(119c)에 대응하도록 소스전극(111)의 제2소스전극층(111b) 및 드레인전극(112)의 제2드레인전극층(112b)을 형성한다. 물론 소스전극(111)과 드레인전극(112) 중 적어도 어느 하나는 화소전극(108)과 컨택하도록 형성한다.
이 때 1개의 마스크를 이용한 패터닝 공정을 통하여 제1소스전극층(111a), 제1드레인전극층(112a), 제2소스전극층(111b) 및 제2드레인전극층(112b)을 동시에 형성하는 것이 가능하다. 이 과정에서 자연스럽게 제1소스전극층(111a) 및 제1드레인전극층(112a)은 제2소스전극층(111b) 및 제2드레인전극층(112b)보다 작게 형성된다. 또한 도 2에 도시된 것과 같은 제1콘택홀(109c)들이 형성된 경우라면, 하나의 제2소스전극층(111b)에 복수의 제1소스전극층(111a)이 연결되고, 하나의 제2드레인전극층(112b)에 복수의 제1드레인전극층(112a)이 연결된다.
제1소스전극층(111a), 제1드레인전극층(112a), 제2소스전극층(111b) 및 제2드레인전극층(112b)을 동시에 형성하는 것은, 기판(101)의 전면 대부분에 대응하도록 도전층을 형성하고 그 일부를 포토리소그래피법 등을 통해 제거함으로써 이루어질 수 있는 바, 이 과정에서 제2커패시터전극(117)상부의 커버층(118)을 함께 제거할 수 있다. 커버층(118)을 제거한 후에는, 필요에 따라 제2커패시터전극(117)을 통과해 제1커패시터전극(113)에 불순물을 주입하는 도핑과정을 거칠 수도 있다. 커버층(118)이 제거된 상태에서는 제2커패시터전극(117)이 얇기에 제1커패시터전극(113)을 도핑하는 것이 가능하다.
물론 필요에 따라, 화소전극(108)을 미리 형성하지 않고 소스전극(111)이나 드레인전극(112) 형성 시 동시에 형성할 수도 있다. 예컨대 드레인전극(112)과 일체(一體)인 화소전극(108)을 형성할 수도 있다.
이후, 도 10에 도시된 것과 같이, 제2층간절연막(119) 상에 소스전극(111)의 제2소스전극층(111b), 드레인전극(112)의 제2드레인전극층(112b) 및 제2커패시터전극(117)을 덮도록 화소정의막(130)을 형성한다. 화소정의막(130)은 화소전극(108)의 적어도 중앙부를 덮지 않도록 형성할 수 있다.
이후, 발광층을 포함하는 중간층(140)을 형성하고, 대향전극(150)을 형성할 수 있다.
본 실시예에 따른 유기발광 디스플레이 장치의 제조방법에서는 게이트전극(107)을 형성하고 나서 소스전극(111) 및 드레인전극(112)을 형성하기 전에 2개의 층간절연막(109, 119)을 형성함으로써 게이트전극(107)과 소스전극(111) 및/또는 게이트전극(107)과 드레인전극(112) 사이에서 쇼트 불량이 발생하는 것을 효과적으로 방지할 수 있다. 이를 통하여 유기발광 디스플레이 장치(100)의 화질 불량을 개선하여 화질 특성을 향상시킬 수 있다.
특히, 제1층간절연막(109)의 제1콘택홀(109c)은 제2콘택홀(119c)보다 작게 형성하여 소스전극(111)과 드레인전극(112)사이의 간격 및 기타 배선들간의 간격을 최소화함으로써, 고해상도 유기발광 디스플레이 장치(100)를 구현할 수 있다. 또한, 제2층간절연막(119)의 제2콘택홀(119c)은 제1콘택홀(109c)보다 크게 형성함으로써 박막 트랜지스터(TFT)의 전기적 특성을 향상할 수 있다. 아울러 필요에 따라 하나의 제2콘택홀(119c)에 연결되도록 복수의 제1콘택홀(109c)들을 형성하여, 제1소스전극층(111a)과 활성층(103)사이의 전기적 접촉 특성 및 제1드레인전극층(112a)과 활성층(103)간의 전기적 접촉 특성을 향상시킬 수 있다.
도 11 내지 도 13은 본 발명의 또 다른 일 실시예에 따른 유기발광 디스플레이 장치 제조방법의 각 공정들을 개략적으로 도시하는 단면도들이다. 본 실시예에 따른 유기발광 디스플레이 장치 제조방법에 따르면, 도 11에 도시된 것과 같이 게이트절연막(104)을 형성한 후 스토리지영역(SA)에 제2커패시터전극(117)을 형성한다. 이 과정에서 도전층을 형성하고 이를 패터닝하는 과정을 거칠 수 있다. 이어, 도 12에 도시된 것과 같이 트랜지스터영역(TA)에 게이트전극(107)을 형성한다. 이 과정에서도 도전층을 형성하고 이를 패터닝하는 과정을 거칠 수 있다. 게이트전극(107)은 제2커패시터전극(117)에 비해 두껍게 형성함으로써, 활성층(103)과 제1커패시터전극(113)을 동시에 도핑하되 활성층(103)의 게이트전극(107)에 의해 차폐된 부분에는 도핑이 이루어지지 않도록 할 수 있다.
본 실시예에 따른 유기발광 디스플레이 장치의 제조방법에 따르면 게이트전극(107)과 제1커패시터전극(113)을 별도로 형성하나, 활성층(103)의 도핑과 제1커패시터전극(113)의 도핑이 동시에 이루어지기에, 전체적인 공정은 복잡해지지 않는 것으로 이해될 수 있다.
그 이후의 도 13에 도시된 것과 같은 제1층간절연막(109), 제2층간절연막(119), 소스전극(111) 및 드레인전극(112) 등의 형성과정은 전술한 실시예에 따른 유기발광 디스플레이 장치 제조방법과 동일/유사하므로 생략한다.
한편, 트랜지스터영역(TA)에 소스전극(111) 및 드레인전극(112)을 형성할 시, 스토리지영역(SA)에 제2층간절연막(119) 상에 위치하는 전원배선(180)을 동시에 형성할 수 있다. 전원배선(180)은 발광영역(PA)에서의 발광에 필요한 전원을 공급하지 위한 배선일 수 있다. 이러한 전원배선(180)은 스토리지영역(SA)의 커패시터(110)와 중첩되도록 형성할 수 있다. 이에 따라 전원배선(180)을 형성하기 위한 영역을 추가적으로 필요로 하지 않으므로 유기발광 디스플레이 장치에 있어서 발광영역(PA)의 면적의 비율인 개구율을 확대하여 화질 특성을 향상시킬 수 있다.
이와 같이 제조된 도 13에 도시된 것과 같은 유기발광 디스플레이 장치는, 본 발명의 또 다른 일 실시예에 따른 유기발광 디스플레이 장치로 이해될 수 있다.
도 14는 본 발명의 또 다른 일 실시예에 따른 유기발광 디스플레이 장치를 개략적으로 도시하는 단면도이다. 본 실시예에 따른 유기발광 디스플레이 장치의 경우, 도 13에 도시된 것과 같은 전술한 실시예에 따른 유기발광 디스플레이 장치와 상이한 점은, 전원배선(180)이 제1층간절연막(109)상에 배치된다는 점이다. 전원배선(180)은 발광영역(PA)에서의 발광에 필요한 전원을 공급하지 위한 배선일 수 있다. 이러한 전원배선(180)은 스토리지영역(SA)의 커패시터(110)와 중첩되도록 형성할 수 있다. 이에 따라 전원배선(180)을 형성하기 위한 영역을 추가적으로 필요로 하지 않으므로 유기발광 디스플레이 장치에 있어서 발광영역(PA)의 면적의 비율인 개구율을 확대하여 화질 특성을 향상시킬 수 있다.
한편, 필요에 따라 도 14에 도시된 것과 같이 데이터배선(190)을 제2층간절연막(119)상에 배치시킬 수도 있다. 이 경우 데이터배선(190)은 소스전극(111)이나 드레인전극(112)을 형성할 시 동일물질로 동시에 형성할 수 있다. 또는, 데이터배선(190)은 화소전극(108)을 형성할 시 동일물질로 동시에 형성할 수 있다.
데이터배선(190)은 데이터구동부(미도시)로부터의 데이터신호를 트랜지스터영역(TA)을 통해 발광영역(PA)으로 전달할 수 있다. 데이터배선(190)은 스토리지영역(SA)의 커패시터(110)와 중첩되도록 배치될 수 있다. 또한 데이터배선(190)은 전원배선(180)과 중첩되도록 배치될 수 있다.
도 14에는 데이터배선(190)이 제1데이터배선(191), 제2데이터배선(192) 및 제3데이터배선(193)을 포함하는 것으로 도시하고 있다. 이 경우 데이터배선(190)은 하나의 화소에 대응하는 것으로서, 제1데이터배선(191), 제2데이터배선(192) 및 제3데이터배선(193)은 하나의 화소에 포함된 복수의 부화소들에 대응하는 것으로 이해될 수 있다. 물론 본 발명은 이에 한정되지 않고 각 부화소에 대응하는 데이터배선을 커패시터(110) 및 전원배선(180)에 대응하도록 배치시킬 수도 있다. 또한 다른 실시예로서 데이터배선(190)을 제1층간절연막(109)상에 형성하고 전원배선(180)을 제2층간절연막(119)상에 형성할 수도 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
100: 유기발광 디스플레이 장치 101: 기판
108: 제1전극 109: 제1층간절연막
110: 커패시터 111: 소스전극
112: 드레인전극 119: 제2층간절연막
130: 화소정의막 CFR: 칼라필터
TFT: 박막트랜지스터 PA: 발광영역
TA: 트랜지스터영역 SA: 커패시터영역

Claims (28)

  1. 기판;
    상기 기판 상에 배치된 활성층;
    상기 활성층의 일부에 대응하도록 배치된 게이트전극;
    상기 활성층과 연결되는 제1소스전극층 및 상기 제1소스전극층과 연결되고 상기 제1소스전극층보다 큰 제2소스전극층을 포함하는 소스전극;
    상기 활성층과 연결되는 제1드레인전극층 및 상기 제1드레인전극층과 연결되고 상기 제1드레인전극층보다 큰 제2드레인전극층을 포함하는 드레인전극;
    상기 소스전극 및 상기 드레인전극 중 어느 하나와 전기적으로 연결된 화소전극;
    상기 게이트전극을 덮도록 배치되고 제1콘택홀을 갖는 제1층간절연막;
    상기 제1층간절연막 상에 배치되고 제2콘택홀을 갖는 제2층간절연막; 및
    상기 기판과 상기 화소전극 사이에 배치된 칼라필터;를 구비하고,
    상기 제1층간절연막은 상기 화소전극에 대응하는 개구를 갖고, 상기 칼라필터는 상기 개구 내에 위치하며,
    상기 제2층간절연막은 상기 칼라필터를 덮고, 상기 화소전극은 상기 제2층간절연막 상에 배치되고,
    상기 칼라필터의 상면은 볼록한 형상을 가지는, 유기발광 디스플레이 장치.
  2. 삭제
  3. 제1항에 있어서,
    상기 제1콘택홀에 대응하도록 상기 제1소스전극층 및 상기 제1드레인전극층이 배치되고,
    상기 제2콘택홀에 대응하도록 상기 제2소스전극층 및 상기 제2드레인전극층이 배치된, 유기발광 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제1콘택홀의 크기는 상기 제2콘택홀의 크기보다 작은, 유기발광 디스플레이 장치.
  5. 제1항에 있어서,
    상기 제1층간절연막은 무기물을 포함하고, 상기 제2층간절연막은 유기물을 포함하는, 유기발광 디스플레이 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 제2층간절연막의 상기 칼라필터와 접촉하는 면은, 상기 제2층간절연막 안쪽으로 오목한 형상인, 유기발광 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제2층간절연막의 상면은 평탄면을 갖는, 유기발광 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1층간절연막은 상기 제1콘택홀을 복수개 구비하고, 상기 제2콘택홀은 복수개의 상기 제1콘택홀에 연결된, 유기발광 디스플레이 장치.
  10. 제1항에 있어서,
    상기 기판 상에 배치된, 제1커패시터전극 및 제2커패시터전극을 포함하는 커패시터를 갖는, 유기발광 디스플레이 장치.
  11. 제10항에 있어서,
    상기 제1층간절연막 및 상기 제2층간절연막은 상기 커패시터에 대응하는 개구부를 갖는, 유기발광 디스플레이 장치.
  12. 제10항에 있어서,
    상기 커패시터 상부에 상기 커패시터에 대응하도록 배치된 전원배선을 더 구비하는, 유기발광 디스플레이 장치.
  13. 제12항에 있어서,
    상기 커패시터와 상기 전원배선 사이에 하나 이상의 절연막이 배치된, 유기발광 디스플레이 장치.
  14. 제12항에 있어서,
    상기 커패시터와 상기 전원배선 사이에 상기 제1층간절연막 및 상기 제2층간절연막이 배치되는, 유기발광 디스플레이 장치.
  15. 제10항에 있어서,
    상기 커패시터 상부에 상기 커패시터에 대응하도록 배치된 데이터배선을 더 구비하는, 유기발광 디스플레이 장치.
  16. 제15항에 있어서,
    상기 커패시터와 상기 데이터배선 사이에 하나 이상의 절연막이 배치된, 유기발광 디스플레이 장치.
  17. 제15항에 있어서,
    상기 커패시터와 상기 데이터배선 사이에 상기 제1층간절연막 및 상기 제2층간절연막이 배치된, 유기발광 디스플레이 장치.
  18. 제10항에 있어서,
    상기 커패시터 상부에 상기 커패시터에 대응하도록 배치된 전원배선 및 데이터배선을 더 구비하고,
    상기 전원배선과 상기 데이터배선은 서로 중첩되도록 서로 다른 층에 배치된, 유기발광 디스플레이 장치.
  19. 제18항에 있어서,
    상기 전원배선은 상기 제1층간절연막 상에 배치되고, 상기 데이터배선은 상기 제2층간절연막 상에 배치된, 유기발광 디스플레이 장치.
  20. 제18항에 있어서,
    상기 데이터배선은 상기 제1층간절연막 상에 배치되고, 상기 전원배선은 상기 제2층간절연막 상에 배치된, 유기발광 디스플레이 장치.
  21. 제10항에 있어서,
    상기 제1커패시터전극은 상기 활성층과 동일한 층에 배치되고, 상기 제2커패시터전극은 상기 게이트전극과 동일한 층에 배치된, 유기발광 디스플레이 장치.
  22. 제1항에 있어서,
    상기 화소전극은 상기 제2소스전극층의 적어도 일부 및 상기 제2드레인전극층의 적어도 일부와 동일한 층에 배치된, 유기발광 디스플레이 장치.
  23. 제10항에 있어서,
    상기 게이트전극은 제1도전층 및 상기 제1도전층 상에 배치된 제2도전층을 구비하고, 상기 제1커패시터전극은 상기 제1도전층과 동일한 재료를 포함하고 상기 제1도전층과 동일한 층 상에 배치된, 유기발광 디스플레이 장치.
  24. 기판 상에 활성층을 형성하는 단계;
    활성층과 절연되고 활성층과 중첩되도록 게이트전극을 형성하는 단계;
    상기 게이트 전극을 덮는 제1층간절연막을 형성하는 단계;
    상기 제1층간절연막 상에 제2층간절연막을 형성하는 단계;
    기판 상에 칼라필터를 형성하는 단계;
    활성층과 연결되는 제1소스전극층 및 제1소스전극층과 연결되고 제1소스전극층보다 크게 형성된 제2소스전극층을 포함하는 소스전극을 형성하는 단계;
    활성층과 연결되는 제1드레인전극층 및 제1드레인전극층과 연결되고 제1드레인전극층보다 크게 형성된 제2드레인전극층을 포함하는 드레인전극을 형성하는 단계; 및
    소스전극 또는 드레인전극 중 어느 하나와 전기적으로 연결되며 칼라필터에 대응하도록 화소전극을 형성하는 단계;를 포함하고,
    상기 칼라필터는 상기 제1층간절연막의 개구 내에 형성되고, 상기 제2층간절연막은 상기 칼라필터를 덮으며, 상기 칼라필터의 상면은 볼록한 형상을 가지고 형성되는 유기발광 디스플레이 장치 제조 방법.
  25. 삭제
  26. 제24항에 있어서,
    상기 소스전극을 형성하는 단계 및 상기 드레인전극을 형성하는 단계는, 상기 제1층간절연막의 제1콘택홀에 대응하도록 상기 제1소스전극층 및 상기 제1드레인전극층을 형성하고, 상기 제2층간절연막의 제2콘택홀에 대응하도록 상기 제2소스전극층 및 상기 제2드레인전극층을 형성하는 단계를 포함하는 유기발광 디스플레이 장치 제조 방법.
  27. 제26항에 있어서,
    상기 소스전극을 형성하는 단계와 상기 드레인전극을 형성하는 단계는, 상기 제2층간절연막을 형성하는 단계 이후에, 제1소스전극층, 제1드레인전극층, 제2소스전극층 및 제2드레인전극층을 동시에 형성하는 단계인, 유기발광 디스플레이 장치 제조 방법.
  28. 제26항에 있어서,
    상기 제1층간절연막에는 상기 활성층의 일부분이 노출되도록 하는 상기 제1콘택홀 및 상기 화소전극이 형성될 영역에 대응하는 상기 개구가 형성되고,
    상기 제2층간절연막에는 상기 제1콘택홀을 노출하고 상기 제1콘택홀보다 큰 크기를 가지는 제2콘택홀이 형성되는 유기발광 디스플레이 장치 제조방법.
KR1020130057295A 2013-05-21 2013-05-21 유기발광 디스플레이 장치 및 그 제조방법 Active KR102120889B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020130057295A KR102120889B1 (ko) 2013-05-21 2013-05-21 유기발광 디스플레이 장치 및 그 제조방법
US14/034,914 US20140346452A1 (en) 2013-05-21 2013-09-24 Organic light-emitting display apparatus and method of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020130057295A KR102120889B1 (ko) 2013-05-21 2013-05-21 유기발광 디스플레이 장치 및 그 제조방법

Publications (2)

Publication Number Publication Date
KR20140136784A KR20140136784A (ko) 2014-12-01
KR102120889B1 true KR102120889B1 (ko) 2020-06-10

Family

ID=51934766

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130057295A Active KR102120889B1 (ko) 2013-05-21 2013-05-21 유기발광 디스플레이 장치 및 그 제조방법

Country Status (2)

Country Link
US (1) US20140346452A1 (ko)
KR (1) KR102120889B1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102283255B1 (ko) 2014-10-10 2021-07-28 삼성전자주식회사 반도체 장치
KR102598743B1 (ko) * 2016-05-17 2023-11-03 엘지디스플레이 주식회사 유기발광 표시장치 및 그 제조방법
KR20210009487A (ko) * 2019-07-16 2021-01-27 삼성디스플레이 주식회사 표시 장치
KR20210134172A (ko) 2020-04-29 2021-11-09 삼성디스플레이 주식회사 표시 패널 및 이를 구비한 표시 장치
CN112038369A (zh) * 2020-08-20 2020-12-04 武汉华星光电半导体显示技术有限公司 显示面板及显示装置
CN114203787A (zh) * 2021-12-10 2022-03-18 深圳市华星光电半导体显示技术有限公司 一种显示面板及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080035929A1 (en) * 2006-08-10 2008-02-14 Au Optronics Corp. Organic light emitting display devices and methods for fabricating the same

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63114256A (ja) * 1986-10-31 1988-05-19 Seiko Epson Corp カラ−イメ−ジセンサ
US6326306B1 (en) * 2001-02-15 2001-12-04 United Microelectronics Corp. Method of forming copper dual damascene structure
WO2005107327A1 (ja) * 2004-04-30 2005-11-10 Sanyo Electric Co., Ltd. 発光ディスプレイ
US7135401B2 (en) * 2004-05-06 2006-11-14 Micron Technology, Inc. Methods of forming electrical connections for semiconductor constructions
US7476908B2 (en) * 2004-05-21 2009-01-13 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
JP5250960B2 (ja) * 2006-01-24 2013-07-31 セイコーエプソン株式会社 発光装置および電子機器
KR20110121890A (ko) * 2010-05-03 2011-11-09 삼성모바일디스플레이주식회사 표시 장치 및 그의 제조 방법
CN102299096B (zh) * 2010-06-22 2017-08-01 中国科学院微电子研究所 半导体器件的接触的制造方法及具有该接触的半导体器件
KR101811703B1 (ko) * 2011-08-04 2017-12-26 삼성디스플레이 주식회사 유기발광표시장치 및 그 제조방법
KR101908514B1 (ko) * 2012-08-22 2018-10-17 엘지디스플레이 주식회사 유기 발광 표시 장치 및 이의 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080035929A1 (en) * 2006-08-10 2008-02-14 Au Optronics Corp. Organic light emitting display devices and methods for fabricating the same

Also Published As

Publication number Publication date
KR20140136784A (ko) 2014-12-01
US20140346452A1 (en) 2014-11-27

Similar Documents

Publication Publication Date Title
US8803416B2 (en) Organic light emitting display apparatus and method of manufacturing organic light emitting display apparatus
US8866162B2 (en) Organic light emitting diode display and method of manufacturing the same
KR102151752B1 (ko) 유기발광 디스플레이 장치 및 그 제조방법
US8759836B2 (en) Thin film transistor array substrate, organic light-emitting display device including the same and method of manufacturing the thin film transistor array substrate
US9570525B2 (en) Organic light emitting display apparatus and method of manufacturing the same
US9755009B2 (en) Organic light-emitting display apparatus and method of manufacturing the same
KR102373434B1 (ko) 박막 트랜지스터 어레이 기판, 이를 포함하는 유기 발광 표시 장치 및 그 제조 방법
US20090058280A1 (en) Organic light emitting display apparatus
US9653522B2 (en) Organic light-emitting diode display apparatus including a photo sensor
KR102120889B1 (ko) 유기발광 디스플레이 장치 및 그 제조방법
US9064825B2 (en) Organic light-emitting display apparatus and method of manufacturing the same
KR102015873B1 (ko) 표시장치용 백플레인 및 그의 제조 방법
US9640761B2 (en) Organic light-emitting diode display and method of manufacturing the same
US9570710B2 (en) Organic light-emitting display apparatus and method of manufacturing the same including RGB insulating layer configuration
KR20150039490A (ko) 유기발광 디스플레이 장치 및 그 제조방법
US9627620B2 (en) Organic light-emitting diode display and method of manufacturing the same
KR20170084413A (ko) 디스플레이 장치
US9525047B2 (en) Thin-film transistor substrate, method of manufacturing same, and organic light-emitting display apparatus including thin-film transistor substrate
KR20150017612A (ko) 유기발광 디스플레이 장치 제조방법 및 이에 따라 제조된 유기발광 디스플레이 장치
KR20150024729A (ko) 유기발광 디스플레이 장치 및 그 제조방법
KR20150019392A (ko) 유기발광 디스플레이 장치 및 그 제조방법
KR20210062780A (ko) 디스플레이 장치 및 그 제조방법
US9443917B2 (en) Organic light-emitting display apparatus and method of manufacturing the same
US9620743B2 (en) Organic light-emitting display apparatus and method of manufacturing the same
KR20200105775A (ko) 유기발광 디스플레이 장치 및 그 제조방법

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20130521

PG1501 Laying open of application
A201 Request for examination
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20180521

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20130521

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190508

Patent event code: PE09021S01D

E90F Notification of reason for final refusal
PE0902 Notice of grounds for rejection

Comment text: Final Notice of Reason for Refusal

Patent event date: 20191113

Patent event code: PE09021S02D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20200318

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20200603

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20200604

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20230524

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20240523

Start annual number: 5

End annual number: 5