KR102108399B1 - 반도체 소자 - Google Patents
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Abstract
본 발명은 반도체 소자에 관한 것으로, 제1 전극; 및 상기 제1 전극에 연결된 제1 셀 및 제2 셀을 포함하고, 상기 제1 셀 및 제2 셀은 각각 상기 제1 전극에 연결된 제1 자성층을 포함한다.
Description
본 발명은 반도체 소자에 관한 것이다.
최근 연구되고 있는 반도체 소자에는 자기 메모리 소자, 상변환 소자 등이 있으며, 그 중 하나인 자기 메모리 소자는 속도가 빠르고 작동전압이 낮은 데다 비휘발성 성질을 갖기 때문에 메모리 소자로서 이상적인 조건을 갖추고 있다. 일반적으로 자기 메모리 소자는 미국특허 제 5,699,293호에 개시되어 있는 바와 같이 1개의 자기저항 센서와 1개의 트랜지스터로 단위셀이 구성될 수 있다.
자기 메모리 소자의 기본 구조는 두 강자성 물질이 절연층에 의해서 분리되어 있는 자기터널접합 구조(제1 자성전극/절연체/제 2 자성전극)를 포함한다. 이 소자의 저항이 두 자성체의 상대적인 자화 방향에 따라서 달라지는 자기 저항으로 정보를 저장한다. 두 자성층의 자화 방향 제어는 스핀 분극 전류로 제어가 가능하고, 이는 전자가 가지고 있는 각운동량이 자기 모멘트에 전달되어 토크를 발생시키는 스핀전달토크 (Spin transfer torque)라고 한다.
스핀전달토크로 자화 방향을 제어하기 위해서는 스핀 분극 전류가 자성물질 내로 통과를 해야 하지만, 최근 스핀전류를 발생시키는 중금속을 자성체와 인접하게 하여 수평 전류 인가로 자성체의 자화반전을 이루는 기술, 즉 스핀오빗토크(Spin orbit torque) 기술이 제안되었다 [US 8416618, Writable magnetic memory element, US 2014-0169088, Spin Hall magnetic apparatus, method and application, KR1266791, 면내전류와 전기장을 이용한 자기메모리 소자].
본 발명은 정보의 저장, 인식 및 전달 속도가 빠르고, 전력 소모가 낮은 반도체 소자의 제공을 목적으로 한다.
또한, 고도의 집적화가 가능하여 반도체 소자의 성능 향상 및 제조 비용 감소한다.
또한, 각 셀의 자화 특성을 제조 후 변경함으로써 다양한 분야에 적용 가능하다.
본 발명의 실시 예를 따르는 반도체 소자는, 제1 전극; 및 상기 제1 전극에 연결된 제1 셀 및 제2 셀;을 포함하고, 상기 제1 셀 및 제2 셀은 각각 상기 제1 전극에 연결된 제1 자성층을 포함한다.
상기 제1 셀 및 제2 셀은 상기 제1 전극에 인가되는 전류에 의해 상기 제1 자성층의 전기적 또는 자기적 특성이 조절될 수 있다.
상기 제1 셀 및 제2 셀은 상기 제1 전극에 인가되는 전류의 크기 의해 상기 제1 자성층의 자화 방향이 변경되고, 상기 제1 셀 및 제2 셀의 자화 방향 변경의 임계전류가 서로 다를 수 있다.
상기 제1 셀 및 제2 셀은 상기 제1 자성층 상에 배치된 제2 자성층을 더 포함할 수 있다.
상기 제1 자성층은 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 백금(Pt), 팔라듐(Pd) 및 그 합금 중 적어도 하나를 포함할 수 있다.
상기 제1 전극에 인가되는 전류를 제어하는 전류 제어 스위치;를 포함할 수 있다.
본 발명의 다른 실시 예를 따르는 반도체 소자는, 제1 전극; 상기 제1 전극에 인가되는 전류를 제어하는 전류 제어 스위치; 및 상기 스위치에 의해 제어된 전류에 의하여 자화 방향이 제어되는 제1 셀 및 제2 셀;을 포함한다.
상기 제1 셀 및 제2 셀은 상기 제1 전극에 공급되는 전류에 의해 자화 방향이 변경될 수 있다.
상기 제1 셀 및 제2 셀의 자화 방향 임계 전류는 서로 다를 수 있다.
본 발명의 다른 실시 예를 따르는 반도체 소자는, 제1 전극; 상기 제1 전극과 연결된 셀; 및 상기 셀과 전기적으로 연결되어 상기 셀에 전압을 인가하는 셀 제어 전극;을 포함하고, 상기 셀 제어 전극에 의해 인가되는 전압에 의해 상기 셀의 전기적 또는 자기적 특성이 조절된다.
상기 셀 제어 전극에 의해 인가되는 전압은 상기 셀의 자화 방향 변경에 대한 임계전류를 제어할 수 있다.
상기 셀은 제1 자성층을 포함하고, 상기 셀 제어 전극에 인가되는 전압은 상기 제1 자성층의 전기적 또는 자기적 특성을 조절할 수 있다.
상기 셀은 2 이상이고, 상기 셀에 연결된 각각의 셀 제어 전극은 상기 셀의 전기적 또는 자기적 특성을 각각 제어할 수 있다.
상기 2 이상의 셀의 전기적 또는 자기적 특성은 상기 셀 제어 전극에 인가되는 전압에 의해 서로 다르게 제어될 수 있다.
상기 제1 전극에 연결되고, 상기 제1 전극으로의 전류를 제어하는 전류 제어 스위치를 더 포함할 수 있다.
상기 제1 전극에 공급되는 전류에 의해 상기 셀의 자화 방향이 제어될 수 있다.
상기 셀은 제1 자성층 및 상기 제1 자성층 상에 배치된 절연층을 포함하고, 상기 셀 제어 전극은 상기 절연층 상에 배치될 수 있다.
상기 셀은 제1 자성층, 상기 제1 자성층 상에 배치된 절연층 및 상기 절연층을 포상에 배치된 제2 자성층을 포함하고, 상기 셀 제어 전극은 상기 제2 자성층 상에 배치될 수 있다.
본 발명의 실시 예를 따르는 반도체 소자는 정보의 저장, 인식 및 전달 속도가 빠르고, 전력 소모가 낮다.
또한, 고도의 집적화가 가능하여 반도체 소자의 성능 향상 및 제조 비용 감소의 효과가 있다.
또한, 각 셀의 자화 특성을 제조 후 변경함으로써 다양한 분야에 적용 가능하다.
도 1은 본 발명의 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 2는 제1 자성층 및 제2 자성층의 자화 방향의 거동을 도시한 것이다.
도 3은 본 발명의 실시 예를 따르는 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 4는 자기장에 따른 제1 셀 및 제2 셀의 상태 변화를 도시한 것이다.
도 5는 전류에 따른 제1 셀 및 제2 셀의 상태 변화를 도시한 것이다.
도 6은 자기장에 따른 전체 셀의 자화 방향 변화를 도시한 것이다.
도 7은 전류에 따른 전체 셀의 자화 방향 변화를 도시한 것이다.
도 8은 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 9는 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 10은 도 9의 반도체 소자가 자기장이 없는 환경에서 제1 자성층의 자화방향이 제1 전극에 인가된 전류에 의해 변화함을 도시한 것이다.
도 11은 각각 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 12는 도 11의 반도체 소자의 변칙 홀 저항을 측정하기 위한 실험 모식도를 도시한 것이다.
도 13 내지 도 15는 도 12를 이용하여 측정한 변칙 홀 저항을 도시한 것이다.
도 16은 각각 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 17은 실험 셀의 모식도이다.
도 18은 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 19는 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 2는 제1 자성층 및 제2 자성층의 자화 방향의 거동을 도시한 것이다.
도 3은 본 발명의 실시 예를 따르는 반도체 소자에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이다.
도 4는 자기장에 따른 제1 셀 및 제2 셀의 상태 변화를 도시한 것이다.
도 5는 전류에 따른 제1 셀 및 제2 셀의 상태 변화를 도시한 것이다.
도 6은 자기장에 따른 전체 셀의 자화 방향 변화를 도시한 것이다.
도 7은 전류에 따른 전체 셀의 자화 방향 변화를 도시한 것이다.
도 8은 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 9는 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 10은 도 9의 반도체 소자가 자기장이 없는 환경에서 제1 자성층의 자화방향이 제1 전극에 인가된 전류에 의해 변화함을 도시한 것이다.
도 11은 각각 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 12는 도 11의 반도체 소자의 변칙 홀 저항을 측정하기 위한 실험 모식도를 도시한 것이다.
도 13 내지 도 15는 도 12를 이용하여 측정한 변칙 홀 저항을 도시한 것이다.
도 16은 각각 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 17은 실험 셀의 모식도이다.
도 18은 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
도 19는 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다. 그러나, 본 발명의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다. 또한, 유사한 기능 및 작용을 하는 부분에 대해서는 도면 전체에 걸쳐 동일한 부호를 사용한다. 덧붙여, 명세서 전체에서 어떤 구성요소를 "포함"한다는 것은 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.
도 1은 본 발명의 실시 예를 따르는 반도체 소자(1000)를 도시한 것이고, 도 2는 제1 자성층(1211, 1221) 및 제2 자성층(1213, 1223)의 자화 방향의 거동을 도시한 것이다. 도 1 및 도 2를 참조하면, 본 발명의 실시 예를 따르는 반도체 소자(1000)는, 제1 전극(1100) 및 상기 제1 전극(1100)에 연결된 제1 셀(1210) 및 제2 셀(1220)을 포함하고, 상기 제1 셀(1210) 및 제2 셀(1220)은 상기 제1 전극(1100)에 연결된 제1 자성층(1211, 1221)을 포함한다. 또한, 상기 제1 전극(1100)에 인가되는 전류를 제어하는 전류 제어 스위치를 더 포함할 수 있다.
제1 전극(1100)은 제1 셀(1210) 및 제2 셀(1220)에 전류를 공급할 수 있으며, 구체적으로 상기 전류는 자성체의 자화 방향을 제어하는 스핀 분극 전류일 수 있다. 상기 제1 전극(1100) 상에 흐르는 전류에 의해 상기 제1 셀(1210) 및 제2 셀(1220)의 전기적 또는 자기적 특성이 변경될 수 있다. 상기 제1 전극(1100)은 각 셀의 특성을 변화 시키므로, 반도체 소자(1000)에 있어서, 쓰기 선(write line)의 역할을 할 수 있다.
상기 제1 전극(1100)은 전도성 물질을 포함할 수 있다. 보다 바람직하게, 상기 제1 전극(1100)은 중금속을 포함할 수 있다. 제1 전극(1100)이 중금속을 포함함으로써 제1 셀(1210) 및 제2 셀(1220)의 제1 자성층(1211, 1221)의 자화 방향 등의 자기적 특성을 변화시킬 수 있다. 이와 같이 스핀오빗토크를 이용하기 때문에 본 발명의 실시 예를 따르는 반도체 소자(1000)는 정보의 저장, 인식 및 전달 속도가 빠르고, 전력 소모가 낮다.
제1 자성층(1211, 1221)은 자화 방향 등의 자기적 특성의 변화가 가능한 자유 자성층일 수 있다. 상기 제1 자성층(1211, 1221)의 자기적 특성은 주위의 전기 및 자기 특성에 의해 변경될 수 있다. 또한, 제1 전극(1100)-제1 자성층(1211, 1221)의 적층면에 대하여 수직이방성을 가질 수 있다.
상기 제1 자성층(1211, 1221)은 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 백금(Pt), 팔라듐(Pd) 및 그 합금 중 적어도 하나를 포함할 수 있다.
이 때, 상기 제1 자성층(1211, 1221)은 자화 방향이 적층 방향에 수직 방향으로 정렬되어 수직 이방성 특성을 가질 수 있다. 또한, 상기 제1 자성층(1211, 1221)은 전기적 또는 자기적 특성, 특히 자화 방향이 상기 제1 전극(1100) 상에 흐르는 수평 전류에 의해 변할 수 있다.
상기 제1 전극(1100)에 전류가 흐르는 경우라도 상기 제1 자성층(1211, 1221)의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흐르지 않는 때에는, 상기 제1 자성층(1211, 1221)의 자기적 특성은 변하지 않는다. 상기 제1 전극(1100)에 상기 제1 자성층(1211, 1221)의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흘러야 상기 제1 자성층(1211, 1221)의 자기적 특성이 변하게 되며, 이 때의 전류 값을 제1 자성층(1211, 1221)의 임계전류라고 할 수 있다. 즉, 상기 제1 전극(1100)에 임계전류 이상의 전류를 흐름으로써 상기 제1 자성층(1211, 1221)의 전기적 또는 자기적 특성을 변화시킬 수 있다.
제1 셀(1210) 및 제2 셀(1220)의 각각의 제1 자성층(1211, 1221)의 임계전류를 다르게 설정함으로써, 상기 제1 셀(1210) 및 제2 셀(1220)의 제1 자성층(1211, 1221)의 자기적 특성을 선택적으로 변화시킬 수 있다. 예를 들어, 제1 셀(1210)의 제1 자성층(1211)의 임계전류 값이 제2 셀(1220)의 제1 자성층(1221)의 임계전류 값 보다 큰 경우에는, 제1 전극(1100)에 제1 셀(1210)의 제1 자성층(1211)의 임계전류 및 제2 셀(1220)의 제1 자성층(1221)의 임계전류 값 보다 작은 전류를 흐르더라도 상기 제1 셀(1210) 및 제2 셀(1220) 모두 자기적 특성의 변화가 없다. 이와 달리, 제1 전극(1100)에 제1 셀(1210)의 제1 자성층(1211)의 임계전류 및 제2 셀(1220)의 제1 자성층(1221)의 임계전류 값 보다 큰 전류를 흐르면 상기 제1 셀(1210) 및 제2 셀(1220) 모두 자기적 특성이 변하게 된다. 이와 달리, 제1 전극(1100)에 제1 셀(1210)의 제1 자성층(1211)의 임계전류 값 보다 작고 제2 셀(1220)의 제1 자성층(1221)의 임계전류 값 보다 큰 전류를 흐르면 상기 제1 셀(1210)의 자기적 특성은 변화가 없으나 상기 제2 셀(1220) 의 자기적 특성은 변하게 된다.
이와 같이, 제1 전극(1100) 상에 배치된 제1 셀(1210) 및 제2 셀(1220)은 제1 전극(1100)에 인가되는 전류의 크기를 통하여 각 셀의 자기적 특성을 동시 또는 선택적으로 변화시킬 수 있다.
상기 제1 셀(1210) 및 제2 셀(1220)은 각각 제1 자성층(1211, 1221) 및 제2 자성층(1213, 1223)이 절연층(1212, 1222)에 의해 구분된 자기터널접합구조를 포함할 수 있다. 보다 구체적으로, 상기 제1 셀(1210) 및 제2 셀(1220)은 상기 제1 자성층(1211, 1221) 상에 절연층(1212, 1222)에 배치될 수 있고, 상기 절연층(1212, 1222) 상에 제2 자성층(1213, 1223)이 배치됨으로써 상기 절연층(1212, 1222)을 사이에 두고 제1 자성층(1211, 1221) 및 제2 자성층(1213, 1223)이 마주하도록 배치될 수 있다.
상기 제2 자성층(1213, 1223)은 자화 방향이 고정된 고정 자성층일 수 있으며, 적층면에 대하여 수직한 방향의 자화 방향을 갖는 물질, 즉 수직이방성을 갖는 물질을 포함할 수 있다. 보다 구체적으로 상기 제2 자성층(1213, 1223)은 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 규소(Si), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 그 합금 중 적어도 하나를 포함할 수 있다.
또한, 상기 제2 자성층(1213, 1223)은 자성층 및 반강자성층을 포함할 수 있다. 또한, 상기 제2 자성층(1213, 1223)은 인공 반강자성층일 수 있다. 보다 구체적으로, 상기 제2 자성층(1213, 1223)은 자성층/전도층/자성층의 3층 구조의 인공 반강자성 구조일 수 있으며, 반강자성층은 이리듐(Ir), 백금(Pt), 철(Fe), 망간(Mn) 및 이들의 합금 또는 Ni, Co, Fe의 산화물 및 그 합금의 물질로 이루어지고, 인공 반강자성 구조는 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 이들의 합금으로 구성된 자성층과 루테늄(Ru), 구리(Cu), 백금(Pt), 탄탈륨(Ta), 티탄(Ti), 텅스텐(W) 등의 전도층으로 구성될 수 있다.
상기 제2 자성층(1213, 1223) 및 제1 자성층(1211, 1221) 사이에는 절연층(1222)이 배치될 수 있다. 상기 절연층(1222)은 제2 자성층(1213, 1223)과 제1 자성층(1211, 1221) 사이에서 전류의 흐름을 제한하는 역할을 한다.
상기 절연층(1222)은 특별히 제한되지 않지만, 산화알루미늄, 산화마그네슘, 산화탄탈 및 산화지르코늄 중 적어도 하나를 포함할 수 있다.
상기 제1 자성층(1211, 1221), 절연층(1222) 및 제2 자성층(1213, 1223)은 박막 증착을 위한 일반적인 공정, 예를 들면 원자층 증착(ALD), 화학 증착(CVD), 물리 증착(PVD)의 방법으로 형성할 수 있다. 각각의 두께는 수 nm 내지 수십 nm 일 수 있으며, 특별히 제한되지 않는다.
상기 제1 셀(1210) 및 제2 셀(1220)의 제2 자성층(1213, 1223)은 제2 전극(1300)과 연결될 수 있다. 상기 제2 전극(1300)을 통해 각 셀의 전기 및 자성적 특성을 판단할 수 있다. 따라서, 상기 제2 전극(1300)은 반도체 소자(1000)에 있어서 읽기 선(read line)의 역할을 할 수 있다.
상기 제2 전극(1300)은 전도성 물질을 포함할 수 있다. 제2 전극(1300)은 특별히 제한되지 않으며, 니켈(Ni), 텅스텐(W), 구리(Cu) 및 그 합금 중 적어도 하나를 포함할 수 있다.
앞서 설명한 바와 같이, 상기 제1 셀(1210) 및 제2 셀(1220)의 전기적 또는 자기적 특성은 상기 제1 전극(1100)에 인가되는 전류의 크기에 의해 변화될 수 있다. 이 때, 각 셀에 포함되는 제1 자성층(1211, 1221)의 자화 방향 등의 자기적 특성이 변화될 수 있다. 이와 같이 제1 자성층(1211, 1221)의 자화 방향의 변화는 상기 제1 전극(1100)에 흐르는 전류의 크기 또는 주위의 자기장의 크기에 의존할 수 있다.
이때, 제2 전극(1300)에 흐르는 전류는 각 셀의 전기 또는 자기적 특성을 판단할 수 있는 정도의 크기이면 충분하기 때문에, 제1 자성층(1211, 1221) 및 제2 자성층(1213, 1223)의 자기적 특성을 변화시키기 않는다.
도 2를 참조하면, 제1 자성층(1211)의 자화 방향은, 위아래로 향하는 화살표가 의미하는 바와 같이 두 방향으로 변할 수 있다. 이와 반대로, 제2 자성층(1213)의 자화 방향은, 위로만 향하는 화살표가 의미하는 바와 같이 변하지 않을 수 있다.
본 발명의 다른 실시 예를 따르는 반도체 소자(1000)는, 제1 전극(1100); 상기 제1 전극(1100)에 인가되는 전류를 제어하는 전류 제어 스위치; 및 상기 스위치에 의해 제어된 전류에 의하여 자화 방향이 제어되는 제1 셀(1210) 및 제2 셀(1220);을 포함할 수 있다.
상기 제1 셀(1210) 및 제2 셀(1220)은 앞서 설명한 바와 같이, 주위의 전류 또는 자기에 의해 자기적 특성이 변할 수 있는 제1 자성층(1211, 1221)을 포함할 수 있다. 또한, 상기 제1 자성층(1211, 1221) 상에 배치된 절연층(1212, 1222), 상기 절연층(1212, 1222) 상에 배치된 제2 자성층(1213, 1223) 및 상기 제2 자성층(1213, 1223)에 연결된 제2 전극(1300)을 더 포함할 수 있다. 상기 제1 자성층(1211, 1221), 절연층(1212, 1222), 제2 자성층(1213, 1223), 제1 전극(1100) 및 제2 전극(1300)에 관한 내용은 앞서 설명한 것과 일치할 수 있다.
상기 제1 전극(1100)에 인가되는 전류는 전류 제어 스위치를 통하여 제어된다. 상기 전류 제어 스위치가 온(On) 상태가 되면 상기 제1 전극(1100)에 전류가 흐르게 되고, 제1 셀(1210) 및 제2 셀(1220)의 제1 자성층(1211, 1221)은 상기 제1 전극(1100)에 흐르는 전류의 영향을 받게 된다. 이로 인하여, 상기 제1 셀(1210) 및 제2 셀(1220)은 상기 제1 전극(1100)에 공급되는 전류에 의해 자화 방향이 변경될 수 있다.
상기 전류 제어 스위치는 반도체 소자(1000)에서 전류 또는 전압 제어에 사용되는 스위치일 수 있으며, 재료, 형상 및 기능이 특별히 제한되지 않는다. 특히, 상기 전류 제어 스위치는 DRAM 등의 쓰기 선(write line)에 인가되는 전류를 제어하는데 사용되는 스위치일 수 있다. 도 8에 전류 제어 스위치(2400)의 일 예가 도시되어 있다.
상기 전류 제어 스위치가 온(On) 상태가 됨으로써, 상기 제1 전극(1100)에 상기 제1 셀(1210) 및 제2 셀(1220)의 제1 자성층(1211, 1221)의 자화 방향 등의 자기적 특성을 변경하기에 충분한 정도의 전류가 인가되면 상기 제1 셀(1210) 및 제2 셀(1220)의 자기적 특성이 변경된다.
상기 전류 제어 스위치가 온(On) 상태가 됨으로써, 상기 제1 전극(1100)에 상기 제1 셀(1210) 및 제2 셀(1220)의 제1 자성층(1211, 1221) 중 어느 하나의 자화 방향 등의 자기적 특성만을 변경하기에 충분한 정도의 전류가 인가되면 상기 제1 셀(1210) 및 제2 셀(1220)의 자기적 특성이 선택적으로 변경된다.
상기 전류 제어 스위치가 오프(Off) 상태가 되면 상기 제1 셀(1210) 및 제2 셀(1220)의 자기적 특성은 변경된 상태로 유지되어 정보가 셀에 저장될 수 있다.
제2 전극(1300)에 전극을 인가하고 각 셀의 전기적 또는 자기적 특성 값을 읽으면 각 셀의 자기적 특성, 즉 각 셀에 저장된 정보를 알 수 있다.
앞서 설명한 본 발명의 실시 예를 따르는 반도체 소자(1000)에서, 제1 셀(1210) 및 제2 셀(1220)은 자기적 특성을 변화하는 전류의 크기, 즉 임계전류는 서로 다를 수 있다. 이하, 도 3 내지 도 5를 참조하여 임계전류가 서로 다른 셀의 거동을 설명한다.
도 3은 본 발명의 실시 예를 따르는 반도체 소자(1000)에서 변칙 홀 효과(AHE: Anomalous Hall Effect) 전압 측정을 설명하기 위해 도시한 것이고, 도 4는 도 3의 측정 방법을 이용하여 자기장에 따른 제1 셀(1210) 및 제2 셀(1220)의 상태 변화를 도시한 것이고, 도 5는 도 3의 측정 방법을 이용하여 전류에 따른 제1 셀(1210) 및 제2 셀(1220)의 상태 변화를 도시한 것이다. 구체적으로 상기 도 4 및 도 5는 각 셀의 제1 자성층(1211, 1221)의 상태 변화를 도시한 것이다.
도 3과 같이 제1 전극(1100)에 전류를 인가하고 외부 자기장이 존재하는 상태에서 서로 임계전류가 상이한 제1 셀(1210) 및 제2 셀(1220)을 배치함으로, 상기 제1 셀(1210) 및 제2 셀(1220)의 변칙 홀 저항(RH: Anomalous Hall Resistance)의 변화를 측정할 수 있다.
도 4를 참조하면, 자기장의 크기에 따라 제1 셀(1210) 및 제2 셀(1220)의 자화 방향이 상(Up) 및 하(Down)으로 개별적으로 변화함으로 알 수 있고, 이로부터 제1 셀(1210) 및 제2 셀(1220)의 자기적 특성이 서로 상이함을 알 수 있다.
또한, 도 5를 참조하면, 제1 셀(1210) 및 제2 셀(1220)의 자화 방향이 제1 전극(1100)에 인가되는 전류에 따라 상(Up) 및 하(Down)로 반전됨을 알 수 있다. 제1 셀(1210)의 경우, 상(Up)에서 하(Down)로 자화 방향이 변화되는 임계 전류는 -11.5mA이고, 하(Down)에서 상(Up)으로 자화 방향이 변화되는 임계 전류는 +9.5mA이다. 제2 셀(1220)의 경우, 상(Up)에서 하(Down)로 자화 방향이 변화되는 임계 전류는 -13.5mA이고, 하(Down)에서 상(Up)으로 자화 방향이 변화되는 임계 전류는 +11.5mA이다.
도 6 및 도 7을 통해 도 3의 반도체 소자(1000)에 포함된 복수의 셀이 하나의 전류 제어 스위치를 이용하여 제어되는 방법을 설명한다.
도 6 및 도 7은 도 3의 반도체 소자(1000)의 자화 방향 변화를 도시한 것이다. 도 6은 전체 셀의 자화 방향 변화를 도시한 것으로, 자기장에 따른 전체 셀의 자화방향을 보여준다. 도 7은 전체 셀의 자화 방향 변화를 도시한 것으로, 제1 전극에 흐르는 전류를 변화시킴에 따라 변칙 홀 전압이 변화하는 것을 보여준다. 구체적으로 도 6 및 도 7에서 제1자성층의 자화 방향 변화를 도시 한 것이다.
도 7을 참조하면, 반도체 소자(1000)의 제1 전극(1100)에 -13.5mA의 전류를 인가한 경우 제1 셀(1210) 및 제2 셀(1220) 모두 자화 방향이 하(Down) 방향으로 변화된다. 이는 인가된 전류 -13.5mA가 제1 셀(1210) 및 제2 셀(1220)의 상(Up)-하(Down) 방향의 임계전류과 같거나 크기 때문이다. 다음으로 제1 전극(1100)에 +9.5mA를 인가하면 제1 셀(1210)의 자화 방향만 하(Down)에서 상(Up) 방향으로 변경된다. 이는 인가된 전류 +9.5mA는 제1 셀(1210)의 하(Down)-상(Up) 방향의 임계전류에 해당하지만 제2 셀(1220)의 하(Down)-상(Up) 방향의 임계전류보다 작기 때문이다. 다음으로 제1 전극(1100)에 +11.5mA를 인가하면 제2 셀(1220)의 자화 방향도 하(Down)에서 상(Up) 방향으로 변경된다. 이는 인가된 전류 +11.5mA가 제1 셀(1210) 및 제2 셀(1220)의 하(Down)-상(Up) 방향의 임계전류과 같거나 크기 때문이다. 다음으로 제1 전극(1100)에 -11.5mA를 인가하면 제1 셀(1210)의 자화 방향만 상(Up)에서 하(Down) 방향으로 변경된다. 이는 인가된 -11.5mA가 제1 셀(1210)의 상(Up)-하(Down) 방향의 임계전류에 해당하지만 제2 셀(1220)의 상(Up)-하(Down) 방향의 임계전류보다 작기 때문이다. 다음으로 제1 전극(1100)에 -13.5mA를 인가하면 제1 셀(1210) 및 제2 셀(1220) 모두 자화 방향이 하(Down) 방향으로 변화된다. 다음으로 제1 전극(1100)에 +9.5mA를 인가하면 제1 셀(1210)의 자화 방향만 하(Down)에서 상(Up) 방향으로 변경된다. 이와 같이 각 셀의 자화 방향을 제어함으로써 반도체 소자(1000)의 변칙 홀 저항(RH: Anomalous Hall Resistance) 값이 멀티 레벨을 가질 수 있다.
상기한 바와 같이, 도 6 및 도 7을 참조하면, 제1 전극(1100)에 연결된 복수의 셀을 포함하는 반도체 소자(1000)에 있어서, 상기 제1 전극(1100)의 전류를 제어함으로써 멀티 레벨의 변칙 홀 저항(RH: Anomalous Hall Resistance)을 구현할 수 있다.
도 8은 본 발명의 다른 실시 예를 따르는 반도체 소자(2000)를 도시한 것이다. 도 8을 참조하면, 제1 전극(2100)에 보다 많은 수의 셀(2210, 2220, 2230, 2240, 2250, 2260)이 연결된 반도체 소자(2000)의 형상을 이해할 수 있다.
도 8에서 제1 전극(2100)에 6개의 셀(2210, 2220, 2230, 2240, 2250, 2260)이 연결되고, 제1 전극(2100)에 인가되는 전류는 제1 전극(2100)에 연결된 하나의 전류 제어 스위치(2400)에 의해 제어된다. 상기 6개의 셀(2210, 2220, 2230, 2240, 2250, 2260)은 자기적 특성의 변화에 대한 임계전류가 서로 상이할 수 있다. 이 때, 6개의 셀(2210, 2220, 2230, 2240, 2250, 2260)의 임계전류 값 중에서 가장 낮은 임계전류 값 보다 낮은 값의 전류를 제1 전극(2100)에 인가하면 6개의 셀(2210, 2220, 2230, 2240, 2250, 2260)의 자기적 특성은 변하지 않는다. 6개의 셀(2210, 2220, 2230, 2240, 2250, 2260)의 임계전류 값 중에서 가장 큰 임계전류 값 보다 같거나 높은 값의 전류를 제1 전극(2100)에 인가하면 6개의 셀(2210, 2220, 2230, 2240, 2250, 2260)의 자기적 특성은 모두 변한다. 6개의 셀(2210, 2220, 2230, 2240, 2250, 2260)의 임계전류 값 중에서 가장 큰 임계전류 값과 가장 낮은 임계전류 값 사이의 전류를 제1 전극(2100)에 인가하면 6개 셀(2210, 2220, 2230, 2240, 2250, 2260) 중에서 일부의 셀만 자기적 특성이 변할 수 있다.
이 경우, 6개의 셀(2210, 2220, 2230, 2240, 2250, 2260)을 통하여 구현할 수 있는 정보(예를 들면, 변칙 홀 저항(RH: Anomalous Hall Resistance))은 다음과 같다. 반도체 소자의 쓰기 선(write line)에 데이터를 상(Up) 방향으로 초기화하는 전류를 인가하여 6개 셀의 자기 방향을 상(Up)으로 초기화한 경우에는, 상(Up)- 상(Up)- 상(Up)- 상(Up)- 상(Up)- 상(Up), 상(Up)- 상(Up)- 상(Up)- 상(Up)- 상(Up)-하(Down), 상(Up)- 상(Up)- 상(Up)- 상(Up)- 하(Down)-하(Down), 상(Up)- 상(Up)- 상(Up)- 하(Down)- 하(Down)-하(Down), 상(Up)- 상(Up)- 하(Down)- 하(Down)- 하(Down)-하(Down), 상(Up)- 하(Down)- 하(Down)- 하(Down)- 하(Down)-하(Down), 하(Down)- 하(Down)- 하(Down)- 하(Down)- 하(Down)-하(Down)의 8가지일 수 있다. 또한, 반도체 소자의 쓰기 선(write line)에 데이터를 하(Down) 방향으로 초기화하는 전류를 인가하여 6개 셀의 자기 방향을 하(Down)로 초기화한 경우에는, 하(Dwon)- 하(Dwon)- 하(Dwon)- 하(Dwon)- 하(Dwon)- 하(Dwon), 하(Dwon)- 하(Dwon)- 하(Dwon)- 하(Dwon)- 하(Dwon)-상(Up), 하(Dwon)- 하(Dwon)- 하(Dwon)- 하(Dwon)- 상(Up)-상(Up), 하(Dwon)- 하(Dwon)- 하(Dwon)- 상(Up)- 상(Up)-상(Up), 하(Dwon)- 하(Dwon)- 상(Up)- 상(Up)- 상(Up)-상(Up), 하(Dwon)- 상(Up)- 상(Up)- 상(Up)- 상(Up)-상(Up), 상(Up)- 상(Up)- 상(Up)- 상(Up)- 상(Up)-상(Up)의 8가지일 수 있다. 따라서, 6개의 셀을 통해 구현할 수 있는 정보는, 상(Up)- 상(Up)- 상(Up)- 상(Up)- 상(Up)- 상(Up), 상(Up)- 상(Up)- 상(Up)- 상(Up)- 상(Up)-하(Down), 상(Up)- 상(Up)- 상(Up)- 상(Up)- 하(Down)-하(Down), 상(Up)- 상(Up)- 상(Up)- 하(Down)- 하(Down)-하(Down), 상(Up)- 상(Up)- 하(Down)- 하(Down)- 하(Down)-하(Down), 상(Up)- 하(Down)- 하(Down)- 하(Down)- 하(Down)-하(Down), 하(Down)- 하(Down)- 하(Down)- 하(Down)- 하(Down)-하(Down), 하(Down)- 하(Down)- 하(Down)- 하(Down)- 하(Down)-상(Up), 하(Down)- 하(Down)- 하(Down)- 하(Down)- 상(Up)-상(Up), 하(Down)- 하(Down)- 하(Down)- 상(Up)- 상(Up)-상(Up), 하(Down)- 하(Down)- 상(Up)- 상(Up)- 상(Up)-상(Up), 하(Down)- 상(Up)- 상(Up)- 상(Up)- 상(Up)-상(Up)의 12가지 일 수 있다. 즉, n 개의 셀을 통해 2n 개의 정보를 구현할 수 있다.
하나의 셀에 하나의 스위치가 연결되어 셀을 제어하는 경우에는 하나의 스위치가 2가지의 정보를 제어할 수 있다. 도 8에 도시된 본 발명의 실시 예를 따르는 반도체 소자(2000)의 경우는 하나의 스위치로 6개 셀의 각각의 상태를 제어할 수 있기 때문에 12가지의 정보를 제어할 수 있다. 따라서, 본 발명의 실시 예를 따르는 반도체 소자(2000)는 하나의 셀에 하나의 스위치가 연결된 종래의 반도체 소자에 비하여 스위치의 개수에 대한 높은 정보 집적도를 가질 수 있다. 따라서, 본 발명의 실시 예를 따르는 반도체 소자(2000)는 고도의 집적화가 가능하여 반도체 소자(2000)의 성능 향상 및 제조 비용 감소의 효과가 있다.
도 9는 본 발명의 다른 실시 예를 따르는 반도체 소자(3000)를 도시한 것이다. 도 9를 참조하면, 제1 전극(3100)은 상부 전극 및 하부 전극으로 구분될 수 있다. 상기 하부 전극은 중금속, 특히 탄탈륨(Ta)을 포함할 수 있고, 상기 상부 전극은 상기 하부 전극 상에 배치되고 반강자성물질, 특히 이리륨-망간(IrMn)을 포함할 수 있다.
도 10은 도 9의 반도체 소자(3000)가 자기장이 없는 환경에서 제1 자성층(3211)의 자화방향이 제1 전극(3100)에 인가된 전류에 의해 변화함을 도시한 것이다. 도 10에서 제1 전극(3100)의 하부 전극은 탄탈륨(Ta), 상부 전극은 이리륨-망간(IrMn), 제1 자성층(3211)은 CoFeB, 절연층(3212)은 MgO를 포함하여 반도체 소자(3000)를 제작한 후, 제1 전극(3100)에 전류를 인가하여 변칙 홀 저항을 측정하였다. 도 10을 참조하면, 반강자성물질을 포함하는 상부 전극 상에 자성물질을 포함하는 제1 강자성층을 배치함으로써 외부의 자기장을 인가하지 않은 상태에서 상기 제1 자성층(3211)의 자기적 특성을 보다 쉽게 변화시킬 수 있다.
도 11은 본 발명의 다른 실시 예를 따르는 반도체 소자(6000)를 도시한 것이다. 도 11을 참조하면, 본 발명의 다른 실시 예를 따르는 반도체 소자(6000)는, 제1 전극(6100); 상기 제1 전극(6100)과 연결된 셀(6210, 6220); 및 상기 셀(6210, 6220)과 전기적으로 연결되어 상기 셀에 전압을 인가하는 셀 제어 전극(6510, 6520);을 포함하고, 상기 셀 제어 전극(6510, 6520)에 의해 인가되는 전압에 의해 상기 셀(6210, 6220)의 전기적 또는 자기적 특성을 조절한다. 이 때, 상기 셀 제어 전극(6510, 6520) 및 셀(6210, 6220) 사이에 게이트 절연층(6610, 6620)을 더 포함할 수 있다.
이 때, 상기 셀 제어 전극(6510, 6520)에 인가되는 전압을 조절하는 셀 제어 스위치를 더 포함할 수 있다.
상기 셀 제어 전극(6510, 6520)에 의해 인가되는 전압이 일정한 값을 넘는 경우 상기 셀(6210, 6220)의 전기적 또는 자기적 특성이 변화될 수 있다.
상기 셀(6210, 6220)은 셀 제어 전극(6510, 6520)에 의해 인가되는 전압에 의해 전기적 또는 자기적 특성이 변화될 수 있는 물질 및 구성을 포함한다. 상기 전기적 또는 자기적 특성은 상기 셀(6210, 6220)의 자화 방향 변경에 대한 임계전류의 크기일 수 있다.
상기 셀 제어 전극(6510, 6520)에 의해 인가된 전압에 의해 변화된 셀(6210, 6220)의 특성에 의해, 셀(6210, 6220)에 정보를 입력하는 데 필요한 조건이 변경될 수 있다. 예를 들면, 셀(6210, 6220)에 전압을 인가하여 상기 셀(6210, 6220)의 자화 방향 변경에 대한 임계전류 값을 변경할 수 있다. 이 경우 쓰기 선(write line)에 특정 전류를 인가하더라도 셀(6210, 6220)의 자화 방향이 변경되지 않을 수 있다. 즉, 셀(6210, 6220)의 쓰기에 대한 조건을 변경할 수 있고, 이에 따라 반도체 소자의 쓰기 선(write line)에 인가되는 전류 값, 용량 등을 제어할 수 있다.
또한, 상기 셀(6210, 6220)은 2 이상이고, 상기 셀(6210, 6220)에 연결된 각각의 셀 제어 전극(6510, 6520)에 의해 인가되는 전압에 의해 상기 셀(6210, 6220)의 전기적 특성을 각각 제어할 수 있다. 상기 각각의 셀 제어 전극(6510, 6520)을 통해 인가되는 전압을 통하여 각각의 셀(6210, 6220)에 서로 다른 전압을 인가함으로써 상기 셀(6210, 6220)에 정보를 입력하는 데 필요한 전류 값이 다르게 설정되도록 할 수 있다.
상기 셀(6210, 6220)은 제1 자성층(6211, 6221)을 포함하고, 상기 셀 제어 전극(6510, 6520)에 인가되는 전압은 상기 제1 자성층(6211, 6221)의 전기적 또는 자기적 특성을 조절할 수 있다. 도 11을 참조하면, 본 발명의 실시 예를 따르는 반도체 소자(6000)는 제1 전극(6100); 상기 제1 전극(6100)과 전기적으로 연결되고, 제1 자성층(6211, 6221)을 포함하는 셀(6210, 6220); 상기 제1 자성층(6211, 6221) 상에 배치된 절연층(6610, 6620) 및 상기 절연층(6610, 6620) 상에 배치된 셀 제어 전극(6510, 6520)을 포함할 수 있다. 상기 셀 제어 전극(6510, 6520)에 가해지는 전압에 의해 상기 제1 자성층(6211, 6221)의 전기적 또는 자기적 성질이 변할 수 있다. 이와 같이 각각의 셀 제어 전극(6510, 6520)을 통해 각각의 셀(6210, 6220)의 특성을 변화시킬 수 있다.
도 12는 도 11의 반도체 소자의 변칙 홀 저항을 측정하기 위한 실험 모식도를 도시한 것이고, 도 13 내지 도 15는 도 12를 이용하여 측정한 변칙 홀 저항을 도시한 것이다.
도 12에서 제1 전극(6100)은 Ta를 이용하여 5 nm 두께로 형성하였고, 제1 자성층을 포함하는 제1 셀 및 제2 셀(6610, 6620)은 CoFeB를 이용하여 1 nm 두께로 형성하였으며, 절연층은 상기 제1 셀 및 제2 셀(6610, 6620) 상에 산화마그네슘(MgO), 산화알루미늄(AlOx), 산화지르코늄(ZrOx)을 각각 1.6 nm, 1.5 nm, 40 nm 두께로 형성하였고, 제1 및 제2 셀 제어 전극(6510, 6520)은 루테늄(Ru)을 이용하여 형성하였다. 도 12에서 각각의 셀(6210, 6220)상에 배치된 셀 제어 전극(6510, 6520)에 각각 VG1 및 VG2을 인가하였고, 제1 전극(6100)에 전류를 인가하였다. VG1 및 VG2은 - 수십 V에서 + 수십 V까지 변경하여 인가하였다.
도 13 내지 도 15를 참조하면, 제1 및 제2 셀 제어 전극(6510, 6520)에 + 전압을 인가하면 보자력(HC) 및 임계전류(JC)가 감소하고, 반대로 - 전압을 인가하면 보자력(HC) 및 임계전류(JC)가 증가함을 알 수 있다. 이와 같이 VG1 및 VG2에 의해 변화된 보자력(HC) 및 임계전류(JC)는 VG1 및 VG2을 제거하여도 유지되는 비휘발성 특성을 갖는다. 이를 통하여, 각각의 셀의 자기적 또는 전기적 성질이 셀 제어 전극에 가해지는 전압에 의해 조절될 수 있음을 알 수 있다.
도 16은 본 발명의 다른 실시 예를 따르는 반도체 소자를 도시한 것이다. 도 16을 참조하면, 본 발명의 실시 예를 따르는 반도체 소자(7000)는 제1제1 자전극(7100); 상기 제1 전극(7100)와 전기적으로 연결되고, 제1 자성층(7211, 7221), 상기 제1 자성층(7211, 7221) 상에 배치된 절연층(7212, 7222) 및 상기 절연층(7212, 7222) 상에 배치된 제2 자성층(7213, 7223)을 포함하는 셀; 및 상기 제2 자성층(7213, 7223) 상에 배치된 셀 제어 전극(7510, 7520)을 포함할 수 있다. 이 경우, 제2 자성층(7213, 7223) 아래에 배치된 절연층(7212, 7222)은 게이트 절연층의 역할을 할 수 있다. 상기 셀 제어 전극(7510, 7520)은 제2 자성층(7213, 7223)에 전류를 인가하고, 상기 제2 자성층(7213, 7223)에 인가되는 전압에 의해 상기 제1 자성층(7211, 7221)의 전기적 또는 자기적 성질이 변할 수 있다. 이와 같이 각각의 셀 제어 전극(7510, 7520)을 통해 각각의 셀(7210, 7220)의 특성을 변화시킬 수 있다.
도 16의 구조의 반도체에서 제2 자성층(7213, 7223)에 가해지는 전압에 의해 제1 자성층(7211, 7221)의 전기적 또는 자기적 성질이 변함은 Wei-Gang Wang 등의 논문(Electric-field-assisted switching in magnetic tunnel junctions, Nature Materials, Volume: 11, Pages: 64-68, Year published: (2012))의 실험 결과에 의해 입증되었다. 상기 논문에서는 도 17에서 도시된 구조의 실험 셀을 만들어 실험하였다. 상기 실험에서 실험 셀(8000)은 제1 자성층(8100), 상기 제1 자성층(8100) 상에 배치된 절연층(8200) 및 상기 절연층(8200) 상에 배치된 제2 자성층(8300)으로 형성하였다. 상기 제1 자성층(8100)은 CoFeB를 1.3 nm 두께로 형성하였고, 상기 절연층(8200)은 MgO를 1.4 nm 두께로 형성하였고, 상기 제2 자성층(8300)은 CoFeB를 1.6 nm 두께로 형성하였다. 상기 제1 자성층(8100) 및 제2 자성층(8300)에 각각 전극을 연결하여 제2 자성층(8300)에 전압을 인가하였다. 이 때, 제2 자성층(8300)이 게이트 전극으로 작용하고 절연층(8200)이 게이트 산화막으로 작용하여 제1 자성층(8100)의 전기적 및 자기적 특성이 변경됨이 관찰되었다.
도 11 및 도 16의 실시 예에서, 상기 제1 전극은 전도성 물질을 포함할 수 있다. 보다 바람직하게, 상기 제1 전극은 중금속을 포함할 수 있다. 제1 전극이 중금속을 포함함으로써 셀의 제1 자성층의 자화 방향 등의 자기적 특성을 변화시킬 수 있다. 이와 같이 스핀오빗토크를 이용하기 때문에 본 발명의 실시 예를 따르는 반도체 소자는 정보의 저장, 인식 및 전달 속도가 빠르고, 전력 소모가 낮다.
제1 자성층은 자화 방향 등의 자기적 특성의 변화가 가능한 자유 자성층일 수 있다. 상기 제1 자성층의 자기적 특성은 주위의 전기 및 자기 특성에 의해 변경될 수 있다. 또한, 제1 전극-제1 자성층의 적층면에 대하여 수직이방성을 가질 수 있다.
상기 제1 자성층은 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 백금(Pt), 팔라듐(Pd) 및 그 합금 중 적어도 하나를 포함할 수 있다.
이 때, 상기 제1 자성층은 자화 방향이 적층 방향에 수직 방향으로 정렬되어 수직 이방성 특성을 가질 수 있다. 또한, 상기 제1 자성층은 전기적 또는 자기적 특성, 특히 자화 방향이 상기 제1 전극 상에 흐르는 수평 전류에 의해 변할 수 있다.
상기 제1 전극에 전류가 흐르는 경우라도 상기 제1 자성층의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흐르지 않는 때에는, 상기 제1 자성층의 자기적 특성은 변하지 않는다. 상기 제1 전극에 상기 제1 자성층의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흘러야 상기 제1 자성층의 자기적 특성이 변하게 되며, 이 때의 전류 값을 제1 자성층의 임계전류라고 할 수 있다. 즉, 상기 제1 전극에 임계전류 이상의 전류를 흐름으로써 상기 제1 자성층의 전기적 또는 자기적 특성을 변화시킬 수 있다.
도 16을 참조하면, 상기 2 이상의 셀은 각각 제1 자성층(7211, 7221) 및 제2 자성층(7213, 7223)이 절연층(7212, 7222)에 의해 구분된 자기터널접합구조를 포함할 수 있다. 보다 구체적으로, 상기 2 이상의 셀은 상기 제1 자성층 상에 절연층을 포함할 수 있고, 상기 절연층 상에 제2 자성층이 배치됨으로써 상기 절연층을 사이에 두고 제1 자성층 및 제2 자성층이 마주하도록 배치될 수 있다.
상기 제2 자성층은 자화 방향이 고정된 고정 자성층일 수 있으며, 적층면에 대하여 수직한 방향의 자화 방향을 갖는 물질, 즉 수직이방성을 갖는 물질을 포함할 수 있다. 보다 구체적으로 상기 제2 자성층은 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 규소(Si), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 그 합금 중 적어도 하나를 포함할 수 있다.
또한, 상기 제2 자성층은 자성층 및 반강자성층을 포함할 수 있다. 또한, 상기 제2 자성층은 인공 반강자성층을 포함할 수 있다. 보다 구체적으로, 상기 제2 자성층은 반강자성층 및 자성층/전도층/자성층의 3층 구조의 인공 반강자성 구조일 수 있으며, 반강자성층은 이리듐(Ir), 백금(Pt), 철(Fe), 망간(Mn) 및 이들의 합금 또는 NiOx, CoOx, FeOx 등의 물질로 이루어지고, 인공 반강자성 구조는 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 이들의 합금으로 구성된 자성층과 루테늄(Ru), 구리(Cu), 백금(Pt), 탄탈륨(Ta), 티탄(Ti), 텅스텐(W) 등의 전도층으로 구성될 수 있다.
도 16에서와 같이 상기 제2 자성층 및 제1 자성층 사이에는 절연층이 배치될 수 있다. 상기 절연층은 제2 자성층과 제1 자성층 사이를 전류의 흐름을 제한하는 역할을 한다.
상기 절연층은 특별히 제한되지 않지만, 산화알루미늄, 산화마그네슘, 산화탄탈 및 산화지르코늄 중 적어도 하나를 포함할 수 있다.
도 11 및 도 16을 참조하면, 상기 2 이상의 셀의 제2 자성층은 제2 전극과 연결될 수 있다. 상기 제2 전극을 통해 각 셀의 전기 및 자성적 특성을 판단할 수 있다. 따라서, 상기 제2 전극은 반도체 소자에 있어서 읽기 선(read line)의 역할을 할 수 있다.
상기 제2 전극은 전도성 물질을 포함할 수 있다. 제2 전극은 특별히 제한되지 않으며, 니켈(Ni), 텅스텐(W), 구리(Cu) 및 그 합금 중 적어도 하나를 포함할 수 있다.
도 18은 본 발명의 다른 실시 예를 따르는 반도체 소자(5000)를 도시한 것이다. 도 18에서 제1 전극(5100)에 6개의 셀이 연결되고, 제1 전극(5100)에 인가되는 전류는 제1 전극(5100)에 연결된 하나의 전류 제어 스위치(5400)에 의해 제어된다. 상기 6개의 셀은 각각 연결된 셀 제어 전극(5510, 5520, 5530, 5540, 5550, 5560)을 통해 인가된 전압에 의해 의해 자기적 특성의 변화에 대한 임계전류가 서로 상이하도록 설정될 수 있다. 이 때, 6개의 셀(5210, 5220, 5230, 5240, 5250, 5260)의 임계전류 값 중에서 가장 낮은 임계전류 값 보다 낮은 값의 전류를 제1 전극(5100)에 인가하면 6개의 셀(5210, 5220, 5230, 5240, 5250, 5260)의 자기적 특성은 변하지 않는다. 6개의 셀(5210, 5220, 5230, 5240, 5250, 5260)의 임계전류 값 중에서 가장 큰 임계전류 값 보다 같거나 높은 값의 전류를 제1 전극(5100)에 인가하면 6개의 셀(5210, 5220, 5230, 5240, 5250, 5260)의 자기적 특성은 모두 변한다. 6개의 셀(5210, 5220, 5230, 5240, 5250, 5260)의 임계전류 값 중에서 가장 큰 임계전류 값과 가장 낮은 임계전류 값 사이의 전류를 제1 전극(5100)에 인가하면 6개 셀(5210, 5220, 5230, 5240, 5250, 5260) 중에서 일부의 셀만 자기적 특성이 변한다.
이 경우, 6개의 셀(5210, 5220, 5230, 5240, 5250, 5260)을 통하여 구현할 수 있는 정보(예를 들면, 변칙 홀 저항(RH: Anomalous Hall Resistance))는 64개, 즉 2n 개일 수 있다. 앞서 도 8의 경우와 달리, 각각의 셀의 전기적 또는 자기적 특성을 셀 제어 전극(5510, 5520, 5530, 5540, 5550, 5560)을 통해 인가되는 전압을 이용하여 제어할 수 있기 때문에 정보 집적도가 높다.
이와 같이, 반도체 소자(5000)를 제조한 후 셀의 전기적 또는 자기적 특성을 변경함으로써 사용자가 필요에 따라 반도체의 특성을 제어할 수 있다.
도 19는 본 발명의 다른 실시 예를 따르는 반도체 소자(4000)를 도시한 것이다. 도 19를 참조하면, 본 발명의 다른 실시 예를 따르는 반도체 소자(4000)는, 제1 전극(4100); 상기 제1 전극(4100)과 연결된 셀(4210, 4220); 및 상기 셀(4210, 4220)과 연결되고, 상기 셀(4210, 4220)의 전기적 또는 자기적 특성을 조절하는 셀 제어 전극(4510, 4520); 를 포함한다. 이 때, 상기 셀 제어 전극(4510, 4520)에 인가되는 전압을 제어하는 셀 제어 스위치를 더 포함할 수 있다. 또한, 상기 셀 제어 전극(4510, 4520) 및 셀(4210, 4220) 사이에 게이트 절연층(4610, 4620)을 더 포함할 수 있다.
상기 셀(4210, 4220)은 제1 자성층(4211, 4221)을 포함하고, 상기 셀 제어 전극(4510, 4520)는 상기 제1 자성층(4211, 4221)의 전기적 또는 자기적 특성을 조절할 수 있다. 또한, 상기 제1 전극(4100)에 공급되는 전류에 의해 상기 셀(4210, 4220)의 자화 방향이 제어될 수 있다. 또한, 상기 제1 전극(4100)에 연결되고, 상기 제1 전극(4100)으로의 전류를 제어하는 전류 제어 스위치를 더 포함할 수 있다.
상기 셀 제어 전극(4510, 4520)는 셀(4210, 4220)의 전기적 또는 자기적 특성을 변화시킬 수 있다. 상기 셀 제어 전극(4510, 4520)은 상기 셀(4210, 4220)에 전압을 인가할 수 있으며, 상기 셀 제어 전극(4510, 4520)에 가해지는 전압이 일정한 값을 넘는 경우 상기 셀(4210, 4220)의 전기적 또는 자기적 특성이 변화될 수 있다.
상기 셀(4210, 4220)은 셀 제어 전극(4510, 4520)에 인가되는 전압에 의해 전기적 또는 자기적 특성이 변화될 수 있는 물질 및 구성을 포함한다. 상기 셀 제어 전극(4510, 4520)에 의해 변화되는 셀(4210, 4220)의 특성은 상기 셀(4210, 4220)의 자화 방향 변경에 대한 임계전류의 크기일 수 있다.
상기 셀 제어 전극(4510, 4520)에 의해 변화된 셀(4210, 4220)의 특성에 의해, 셀(4210, 4220)에 정보를 입력하는 데 필요한 조건이 변경될 수 있다. 예를 들면, 셀 제어 전극(4510, 4520)를 통해 셀(4210, 4220)에 전압을 인가하여 상기 셀(4210, 4220)의 자화 방향 변경에 대한 임계전류 값을 변경할 수 있다. 이 경우 쓰기 선(write line)에 특정 전류를 인가하더라도 셀(4210, 4220)의 자화 방향이 변경되지 않을 수 있다. 즉, 셀(4210, 4220)의 쓰기에 대한 조건을 변경할 수 있고, 이에 따라 반도체 소자(4000)의 쓰기 선(write line)에 인가되는 전류 값, 용량 등을 제어할 수 있다.
또한, 상기 셀(4210, 4220)은 2 이상이고, 상기 셀(4210, 4220)에 연결된 각각의 셀 제어 전극(4510, 4520)는 상기 셀(4210, 4220)의 전기적 특성을 각각 제어할 수 있다. 상기 각각의 셀 제어 전극(4510, 4520)을 통하여 각각의 셀(4210, 4220)에 서로 다른 전압을 인가함으로써 상기 셀(4210, 4220)에 정보를 입력하는 데 필요한 전류 값이 다르게 설정되도록 할 수 있다.
상기 제1 전극(4100)은 전도성 물질을 포함할 수 있다. 보다 바람직하게, 상기 제1 전극(4100)은 중금속을 포함할 수 있다. 제1 전극(4100)이 중금속을 포함함으로써 셀(4210, 4220)의 제1 자성층(4211, 4221)의 자화 방향 등의 자기적 특성을 변화시킬 수 있다. 이와 같이 스핀오빗토크를 이용하기 때문에 본 발명의 실시 예를 따르는 반도체 소자(4000)는 정보의 저장, 인식 및 전달 속도가 빠르고, 전력 소모가 낮다.
제1 자성층(4211, 4221)은 자화 방향 등의 자기적 특성의 변화가 가능한 자유 자성층일 수 있다. 상기 제1 자성층(4211, 4221)의 자기적 특성은 주위의 전기 및 자기 특성에 의해 변경될 수 있다. 또한, 제1 전극(4100)-제1 자성층(4211, 4221)의 적층면에 대하여 수직이방성을 가질 수 있다.
상기 제1 자성층(4211, 4221)은 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 백금(Pt), 팔라듐(Pd) 및 그 합금 중 적어도 하나를 포함할 수 있다.
이 때, 상기 제1 자성층(4211, 4221)은 자화 방향이 적층 방향에 수직 방향으로 정렬되어 수직 이방성 특성을 가질 수 있다. 또한, 상기 제1 자성층(4211, 4221)은 전기적 또는 자기적 특성, 특히 자화 방향이 상기 제1 전극(4100) 상에 흐르는 수평 전류에 의해 변할 수 있다.
상기 제1 전극(4100)에 전류가 흐르는 경우라도 상기 제1 자성층(4211, 4221)의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흐르지 않는 때에는, 상기 제1 자성층(4211, 4221)의 자기적 특성은 변하지 않는다. 상기 제1 전극(4100)에 상기 제1 자성층(4211, 4221)의 자기적 특성을 변화시키는 데 충분한 정도의 전류가 흘러야 상기 제1 자성층(4211, 4221)의 자기적 특성이 변하게 되며, 이 때의 전류 값을 제1 자성층(4211, 4221)의 임계전류라고 할 수 있다. 즉, 상기 제1 전극(4100)에 임계전류 이상의 전류를 흐름으로써 상기 제1 자성층(4211, 4221)의 전기적 또는 자기적 특성을 변화시킬 수 있다.
상기 셀 제어 전극(4510, 4520)를 이용하여 2 이상의 셀(4210, 4220)의 각각의 제1 자성층(4211, 4221)의 임계전류를 다르게 설정함으로써, 상기 2 이상의 셀(4210, 4220)의 각각의 제1 자성층(4211, 4221)의 자기적 특성을 선택적으로 변화시킬 수 있다.
상기 2 이상의 셀(4210, 4220)은 각각 제1 자성층(4211, 4221) 및 제2 자성층(4213, 4223)이 절연층(4212, 4222)에 의해 구분된 자기터널접합구조를 포함할 수 있다. 보다 구체적으로, 상기 2 이상의 셀(4210, 4220)은 상기 제1 자성층(4211, 12221) 상에 절연층(4212, 4222)에 배치될 수 있고, 상기 절연층(4212, 4222) 상에 제2 자성층(4213, 4223)이 배치됨으로써 상기 절연층(4212, 4222)을 사이에 두고 제1 자성층(4211, 4221) 및 제2 자성층(4213, 4223)이 마주하도록 배치될 수 있다.
상기 제2 자성층(4213, 12223)은 자화 방향이 고정된 고정 자성층일 수 있으며, 적층면에 대하여 수직한 방향의 자화 방향을 갖는 물질, 즉 수직이방성을 갖는 물질을 포함할 수 있다. 보다 구체적으로 상기 제2 자성층(4213, 12223)은 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 규소(Si), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 그 합금 중 적어도 하나를 포함할 수 있다.
또한, 상기 제2 자성층(1213, 1223)은 자성층 및 반강자성층을 포함할 수 있다. 또한, 상기 제2 자성층(1213, 1223)은 인공 반강자성층일 수 있다. 보다 구체적으로, 상기 제2 자성층(1213, 1223)은 자성층/전도층/자성층의 3층 구조의 인공 반강자성 구조일 수 있으며, 반강자성층은 이리듐(Ir), 백금(Pt), 철(Fe), 망간(Mn) 및 이들의 합금 또는 Ni, Co, Fe의 산화물 및 그 합금의 물질로 이루어지고, 인공 반강자성 구조는 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 지르코늄(Zr), 백금(Pt), 팔라듐(Pd) 및 이들의 합금으로 구성된 자성층과 루테늄(Ru), 구리(Cu), 백금(Pt), 탄탈륨(Ta), 티탄(Ti), 텅스텐(W) 등의 전도층으로 구성될 수 있다.
상기 제2 자성층(4213, 4223) 및 제1 자성층(4211, 4221) 사이에는 절연층(4212, 4222)이 배치될 수 있다. 상기 절연층(4212, 4222)은 제2 자성층(4213, 4223)과 제1 자성층(4211, 4221) 사이의 전류의 흐름을 제한하는 역할을 한다.
상기 절연층(4212, 4222)은 특별히 제한되지 않지만, 산화알루미늄, 산화마그네슘, 산화탄탈 및 산화지르코늄 중 적어도 하나를 포함할 수 있다.
본 발명은 상술한 실시 형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
1000, 2000, 3000, 4000, 8000: 반도체 소자
1100, 2100, 3100, 4100, 7100: 제1 전극
1210, 3210, 4210, 6210: 제1 셀
1220, 3220, 4220, 6220: 제2 셀
2210, 2220, 2230, 2240, 2250, 2260, 5210, 5220, 5230, 5240, 5250, 5260: 셀
1211, 1221, 3211, 32221, 4211, 4221, 6211, 6221, 7211, 7221, 8100: 제1 자성층
1212, 12222, 3212, 32222, 4212, 4222, 7212, 7222, 8200: 절연층
1213, 1223, 3213, 32223, 4213, 4223, 7213, 7223, 8300: 제2 자성층
1300, 2300, 3300, 5300: 제2 전극
4610, 4620, 6610, 6620: 게이트 절연층
4510, 4520, 5510, 5520, 5530, 5540, 5550, 5560, 6510, 6520, 7510, 7520: 셀 제어 전극
2400, 5400: 전류 제어 스위치
1100, 2100, 3100, 4100, 7100: 제1 전극
1210, 3210, 4210, 6210: 제1 셀
1220, 3220, 4220, 6220: 제2 셀
2210, 2220, 2230, 2240, 2250, 2260, 5210, 5220, 5230, 5240, 5250, 5260: 셀
1211, 1221, 3211, 32221, 4211, 4221, 6211, 6221, 7211, 7221, 8100: 제1 자성층
1212, 12222, 3212, 32222, 4212, 4222, 7212, 7222, 8200: 절연층
1213, 1223, 3213, 32223, 4213, 4223, 7213, 7223, 8300: 제2 자성층
1300, 2300, 3300, 5300: 제2 전극
4610, 4620, 6610, 6620: 게이트 절연층
4510, 4520, 5510, 5520, 5530, 5540, 5550, 5560, 6510, 6520, 7510, 7520: 셀 제어 전극
2400, 5400: 전류 제어 스위치
Claims (6)
- 자유 자성층, 절연층 및 고정 자성층이 각각 순차적으로 적층되며, 상기 자유 자성층 및 고정 자성층은 적층면에 대해 수직한 방향의 수직 자기 이방성을 가지는 셀;
상기 셀의 자유 자성층과 전기적으로 연결되며, 상기 자유 자성층의 자화방향 변경을 위한 수평전류가 인가되는 제1 전극; 및
상기 셀의 고정 자성층과 연결되며, 상기 자화방향 변경에 대한 임계전류값의 크기를 변경시키는 전압을 인가하는 셀 제어 전극을 포함하고,
상기 제1 전극은
반강자성 물질을 포함하고, 상기 자유 자성층과 접하는 상부전극; 및
중금속을 포함하고, 상기 상부전극의 하부면에 위치하는 하부전극을 포함하는 반도체 소자.
- 제1항에 있어서,
상기 셀은 상기 제1 전극에 인가되는 수평전류가 상기 임계전류값 이상이면, 상기 자유 자성층의 자화 방향을 변경시키는 반도체 소자.
- 제1항에 있어서,
상기 자유 자성층은 철(Fe), 코발트(Co), 니켈(Ni), 붕소(B), 규소(Si), 백금(Pt), 팔라듐(Pd) 및 그 합금 중 적어도 하나를 포함하는 반도체 소자.
- 제1항에 있어서,
상기 제1 전극에 인가되는 수평전류를 제어하는 전류 제어 스위치;를 포함하는 반도체 소자.
- 제1항에 있어서,
상기 셀은 2 이상이고, 상기 셀에 연결된 각각의 셀 제어 전극은 상기 셀의 임계전류값의 크기를 각각 제어하며, 상기 임계전류값의 크기는 상기 셀 제어 전극에 인가되는 전압에 의해 서로 다르게 제어된 반도체 소자.
- 제1 전극;
상기 제1 전극과 연결된 셀; 및
상기 셀과 전기적으로 연결되어 상기 셀에 전압을 인가하는 셀 제어 전극을 포함하는 것으로,
상기 셀은
상기 제1 전극에 흐르는 수평 전류에 의해 자화 방향의 변화가 가능한 자유 자성층으로, 적층면에 대해 수직이방성을 가지는 제1 자성층;
자화 방향이 고정된 고정 자성층으로, 적층면에 대해 수직이방성을 가지는 제2 자성층; 및
상기 제1 자성층과 제2 자성층 사이에 배치되어, 상기 제1 자성층과 제2 자성층 사이의 전류의 흐름을 제한하는 절연층이 적층된 자기터널접합구조를 포함하고,
상기 셀은
상기 셀 제어 전극에 인가되는 전압에 따라 상기 제1 자성층의 자화 방향 변경을 위한 임계전류의 크기가 변경되고, 상기 임계전류에 따라 상기 제1 전극에 인가하는 수평전류의 크기가 조절되며,
상기 제1 전극은
반강자성 물질을 포함하고, 상기 자유 자성층과 접하는 상부전극; 및
중금속을 포함하고, 상기 상부전극의 하부면에 위치하는 하부전극을 포함하는 반도체 소자.
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