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KR102106722B1 - 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법 - Google Patents

에피택셜 탄화규소 단결정 웨이퍼의 제조 방법 Download PDF

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KR102106722B1
KR102106722B1 KR1020187000978A KR20187000978A KR102106722B1 KR 102106722 B1 KR102106722 B1 KR 102106722B1 KR 1020187000978 A KR1020187000978 A KR 1020187000978A KR 20187000978 A KR20187000978 A KR 20187000978A KR 102106722 B1 KR102106722 B1 KR 102106722B1
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다카시 아이고
와타루 이토
다츠오 후지모토
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쇼와 덴코 가부시키가이샤
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Abstract

오프 각도가 작은 탄화규소 단결정 기판 상에, 고품질로 기저면 전위가 적은 탄화규소 단결정 박막을 갖는 에피택셜 탄화규소 단결정 웨이퍼를 제조하는 방법을 제공한다. 열 CVD법에 의해 탄화규소 단결정 기판 상에 탄화규소를 에피택셜 성장시켜 에피택셜 탄화규소 단결정 웨이퍼를 제조하는 방법이며, 상기 제조 방법은 에피택셜 성장로 내에 에칭 가스를 흐르게 해서 탄화규소 단결정 기판의 표면을 산술 평균 조도 Ra값이 0.5㎚ 이상 3.0㎚ 이하가 되도록 에칭한 후, 에피택셜 성장을 개시하고, 탄화규소 단결정 기판의 표면에 있어서의 기저면 전위의 95％ 이상을 관통 칼날상 전위로 변환하는 것을 특징으로 한다.

Description

에피택셜 탄화규소 단결정 웨이퍼의 제조 방법
본 발명은 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법에 관한 것이다.
탄화규소(SiC)는 내열성 및 기계적 강도가 우수하고, 물리적, 화학적으로 안정적이므로, 내환경성 반도체 재료로서 주목받고 있다. 또한, 최근 들어, 고주파 고 내압 전자 디바이스 등의 기판으로서 SiC 단결정 기판의 수요가 높아지고 있다.
SiC 단결정 기판을 사용하여, 전력 디바이스, 고주파 디바이스 등을 제작하는 경우에는, 통상 기판 상에 열 CVD법(열 화학 증착법)이라 불리는 방법을 사용하여 SiC 박막을 에피택셜 성장시키거나, 이온 주입법에 의해 직접 도펀트를 타입하는 것이 일반적이다. 그러나, 후자의 경우에는, 주입 후에 고온에서의 어닐이 필요하므로, 에피택셜 성장에 의한 박막 형성이 다용되고 있다.
여기서, SiC 에피택셜 막 상에 존재하는 결함으로서는 삼각형 결함, 캐럿 결함, 코멧 결함 등이 있고, 이들은 소위 킬러 결함으로서 디바이스의 특성을 열화시키는 것으로 알려져 있다. 또한 최근 들어, 에피택셜 막 중의 기저면 전위가 디바이스 특성에 영향을 미치는 것으로 문제가 되고 있다. 이 기저면 전위는 SiC 단결정 기판 중에 존재하고 있지만 일부가 에피택셜 성장층으로 이어진 것이지만, 통상 2개의 부분 전위로 분해하고, 그 사이에 적층 결함을 수반하고 있는 것이 알려져 있다(비특허문헌 1 참조). 또한, 디바이스 내부에 이 적층 결함이 존재하면 신뢰성에 악영향을 주기 때문에(비특허문헌 2 참조), 에피택셜 성장층 내의 기저면 전위의 저감이 중요한 과제가 되고 있다.
도 1은, SiC 단결정 기판 중에 존재하는 기저면 전위의 모식도이며, 부호 1이 기저면 전위를 나타내고 있다. 이러한 SiC 단결정 기판 상에 SiC의 에피택셜 성장이 개시될 때, 전위는 기저면 상(b 방향)을 진행하기 보다도 에피택셜 성장 방향(a 방향)으로 진행한 쪽이 자기가 갖는 탄성 에너지가 작아지기 때문에(전위의 길이가 짧아지기) 때문에, 버거스 벡터가 동등한 칼날상 전위로 변환되기 쉬워진다. 그 결과, 일반적으로, SiC 단결정 기판의 기저면 전위의 90 내지 93％ 정도는 기판/에피택셜 막 계면에서 관통 칼날상 전위로 변환된다. 그러나, 예를 들어 (0001)면에 대해 4°의 오프 각도를 갖는 4°오프 기판 중의 기저면 전위 밀도는 4000개/㎠ 정도이기 때문에, 변환되지 않고 7 내지 10％ 정도 에피택셜 막 중에 남는(이어진) 기저면 전위 밀도는 280 내지 400개/㎠ 정도가 된다.
한편, 디바이스의 전극의 크기는 현재 한 변이 2 내지 3mm인 정사각형 정도 이상이 되므로, 하나의 디바이스에 적어도 10개의 기저면 전위가 포함되어 있음으로써, 디바이스 특성 및 수율을 떨어뜨리는 요인으로 된다. 기저면 전위 밀도를 낮추는 효과적인 방법은, 기판의 오프 각도를 보다 작게 하는 것이지만, 기판 상에 존재하는 스텝의 수가 감소하기 때문에, 에피택셜 성장 시에 소위 스텝 플로우(step-flow) 성장이 일어나기 어려워진다. 그 결과, 상술한 킬러 결함이 증가하고, 이에 따른 디바이스 특성이나 수율의 열화가 문제가 된다.
따라서, 이후 디바이스에의 응용이 기대되는 에피택셜 SiC 단결정 웨이퍼이지만, 기저면 전위로부터 관통 칼날상 전위로의 변환 효율을 더욱 올리고, 기판으로부터 에피택셜 성장층으로 이어지는 기저면 전위를 저감시키고, 또한 킬러 결함의 증가를 억제시킬 필요가 있다. 상술한 바와 같이, 기판의 오프 각도를 보다 작게 하여 기저면 전위 밀도를 낮추는 방법도 있지만, 현상의 기술에서는 킬러 결함을 디바이스 실용 레벨까지 억제시키기 위해서는 4°오프 정도의 기판을 사용하는 것이 한계이며, 그 결과 에피택셜 막 중에 잔존하는 기저면 전위의 저감이 불충분해져, 디바이스 특성의 열화나 수율의 저하가 발생되어 버린다.
또한, SiC 단결정 기판을 용융 KOH로 에칭하고, 그 위에 에피택셜 성장을 행함으로써, 해당 기판의 기저면 전위가 관통 칼날상 전위로 변환하는 것이 알려져 있다(비특허문헌 3 참조). 그러나, 이러한 방법에서는 SiC 단결정 기판의 에칭과 SiC의 에피택셜 성장을 개별로 행할 필요가 있어서 처리가 번잡해지는 것 외에도, 용융 KOH에 의해 깊은 에칭 자국이 형성되기 때문에 그 후의 에피택셜 성장에서도 이 자국이 남고, 평활한 표면이 얻어지지 않는다. 또한, 에피택셜 성장층과 SiC 단결정 기판의 계면에서의 기저면 전위로부터 관통 칼날상 전위에의 변환 효율을 충분히 높이기가 어렵다.
특허문헌 1에는 탄화규소 단결정 기판 상에, 탄화규소 단결정 박막으로 이루어지고 표면 조도의 Ra값이 0.5㎚ 이상 1.0㎚ 이하인 적어도 하나의 억제층을 형성하고, 결함의 발생을 억제하는 방법을 개시하고 있다. 특허문헌 1은, 표면 조도의 Ra값을 상기 범위 내로 함으로써, 스텝에 도입되는 원자의 수를 증가시키고, 스텝 플로우가 촉진되는 것을 개시한다. 그러나, 특허문헌 1에는 탄화규소 단결정 기판의 에칭과, 기저면 전위의 감소와의 관계에 대해 개시도 시사도 없다. 또한, 특허문헌 1에는 기저면 전위가 관통 칼날상 전위로 변환되는 변환율의 정량적인 평가가 행하여지지 않는다.
특허문헌 2에는 수소 에칭 처리된 탄화규소 단결정 기판의 표면 상에, 탄화규소 결정으로 이루어지는 버퍼층을 에피택셜 성장시켜 버퍼층을 형성하고, 상기 버퍼층의 표면을 수소 에칭 처리하고, 상기 버퍼층의 표면 상에 탄화규소 결정을 에피택셜 성장시켜 마무리층을 형성하는 공정이 개시되어 있다. 상기 버퍼층 형성 공정에 의해, 탄화규소 단결정 기판으로부터의 기저면 결함의 전파가 억제되어, 수소 에칭 처리된 버퍼층의 표면 상에 마무리층을 형성함으로써, 상기 탄화규소 단결정 기판에 기인하는 기저면 전위의 전파가 더욱 저감되고, 또한, 상기 버퍼층에 기인하는 결함도 저감된 마무리층을 형성할 수 있는 것이 개시되어 있다. 그러나, 특허문헌 2에 개시된 제조 방법에서는 버퍼층의 수소 에칭을 생략한 경우, 반도체 기판의 생산 수율이 낮아질 우려가 있다.
특허문헌 3에는 (0001)면에 대해 <11-20> 방향 또는 <1-100> 방향 중 어느 것인 오프각 방향에 있어서의 오프각이 0.1° 이상 10° 이하이고, 단결정 탄화규소를 포함하는 베이스 기판에 탄화규소층을 형성시키는 탄화규소 잉곳의 제조 방법이 개시되어 있다. 그러나, 특허문헌 3에는 상기 베이스 기판의 에칭과, 기저면 전위의 감소와의 관계에 대해 개시도 시사도 없다. 또한, 특허문헌 3에는 기저면 전위가 관통 칼날상 전위로 변환되는 변환율의 정량적인 평가가 행하여지지 않는다.
일본 특허 공개 제2008-74664호 공보 일본 특허 공개 제2009-218575호 공보 일본 특허 공개 제2012-240892호 공보
X.J.Ning et al.: Journal of American Ceramics Soc. Vol.80(1997) p.1645. H. Fujiwara et al.: Applied Physics Letters Vol.87(2005) 051912 Z. Zhang et al.: Applied Physics Letters Vol.87151913(2005)
본 발명은 실용적인 오프 각도의 SiC 단결정 기판을 사용한 에피택셜 성장에 있어서, 에피택셜 성장층 중에 잔존하는 기저면 전위를 저감한 고품질 에피택셜 막을 갖는 에피택셜 SiC 단결정 웨이퍼를 얻을 수 있는 에피택셜 SiC 단결정 웨이퍼의 제조 방법을 제공하는 것이다.
본 발명자들은 상기 과제를 해결하기 위하여 예의 검토한 결과, 열 CVD법에 의해 SiC 단결정 기판 상에 SiC를 에피택셜 성장시켜 에피택셜 SiC 단결정 웨이퍼를 제조할 때, 이하와 같이 하여 에피택셜 성장층 중에 잔존하는 기저면 전위를 저감할 수 있음을 알아냈다.
즉, 에피택셜 성장 전에 성장로 내에 에칭 가스를 흐르게 해서 SiC 단결정 기판을 에칭하여, 그 표면에 기저면 전위를 기점으로 한 짧은 스텝 번칭을 형성함으로써, SiC 단결정 기판의 표면 산술 평균 조도 Ra값을 소정의 값으로 하고 나서, 에피택셜 성장을 개시함으로써, SiC 단결정 기판의 표면의 기저면 전위를 효과적으로 관통 칼날상 전위로 변환할 수 있다. 또한, 상술한 기저면 전위로부터 관통 칼날상 전위로의 변환을 안정적으로 행하기 위하여, 소정의 버퍼층을 형성함으로써, 기저면 전위를 보다 저감하고, 게다가 킬러 결함의 증가를 억제할 수 있는 것을 본 발명자들은 알아내어 본 발명을 완성했다.
본 발명의 요지는 하기한 바와 같다.
(1) 에피택셜 성장로 내에 규소계 재료 가스 및 탄소계 재료 가스를 흐르게 하고, 열 CVD법에 의해 탄화규소 단결정 기판 상에 탄화규소를 에피택셜 성장시켜 에피택셜 탄화규소 단결정 웨이퍼를 제조하는 방법이며, 에피택셜 성장을 개시하기 전에, 에피택셜 성장로 내에 에칭 가스를 흐르게 하고, 탄화규소 단결정 기판의 표면을 산술 평균 조도 Ra값이 0.5㎚ 이상 3.0㎚ 이하가 되도록 미리 에칭하는 것을 특징으로 하는 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
(2) 상기 에칭의 후, 규소계 재료 가스 및 탄소계 재료 가스를 상기 에피택셜 성장로 내에 공급하고, 상기 에칭된 상기 탄화규소 단결정 기판의 표면 상에 탄화규소를 에피택셜 성장시켜 버퍼층을 형성하고, 계속하여 상기 버퍼층 상에 탄화규소를 에피택셜 성장시켜 디바이스 동작층을 형성할 때에, 상기 버퍼층을 형성했을 때의 상기 규소계 재료 가스 및 상기 탄소계 재료 가스의 Si 원자수에 대한 C 원자수의 비 C/Si보다도 높은 C/Si로 하는 것을 특징으로 하는 (1)에 기재된 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
(3) 상기 C/Si를 0.3 이상 0.6 이하로 해서, 상기 규소계 재료 가스 및 상기 탄소계 재료 가스를 상기 에피택셜 성장로 내에 공급하고, 1600℃ 이상 1700℃ 이하의 성장 온도, 및, 2kPa 이상 10kPa 이하의 성장 압력으로, 탄화규소를 상기 탄화규소 단결정 기판 상에 에피택셜 성장시켜 두께 0.5㎛ 이상 1㎛ 이하인 버퍼층을 형성하는 것을 특징으로 하는 (2)에 기재된 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
(4) 상기 C/Si를 1.0 이상 2.0 이하의 C/Si비로 해서, 상기 규소계 재료 가스 및 상기 탄소계 재료 가스를 상기 에피택셜 성장로 내에 공급하고, 1600℃ 이상 1700℃ 이하의 성장 온도, 및, 2kPa 이상 10kPa 이하의 성장 압력으로, 상기 디바이스 동작층을 형성하는 것을 특징으로 하는 (2) 또는 (3)에 기재된 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
(5) 상기 에칭 가스가 수소 가스를 포함하는 것을 특징으로 하는 (1) 내지 (4) 중 어느 것에 기재된 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
(6) 상기 탄화규소 단결정 기판은, (0001)면에 대해 <11-20> 방향으로 기울인 오프 각도가 2° 이상 4° 이하인 것을 특징으로 하는 (1) 내지 (5) 중 어느 것에 기재된 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
(7) 상기 탄화규소 단결정 기판의 표면에 있어서의 기저면 전위의 95％ 이상이 상기 버퍼층과 상기 탄화규소 단결정 기판의 계면에서 관통 칼날상 전위로 변환되는 것을 특징으로 하는 (1) 내지 (6) 중 어느 것에 기재된 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
본 발명에 따르면, 예를 들어 4° 정도의 실용적인 오프 각도를 갖는 SiC 단결정 기판 상에서의 에피택셜 막에 있어서, 그 중에 잔존하는 기저면 전위를 저감한 고품질의 에피택셜 SiC 단결정 웨이퍼를 제공하는 것이 가능하다. 또한, 본 발명의 제조 방법에서는 CVD법을 사용하기 때문에, 장치 구성이 용이하고 제어성에도 우수하며, 균일성, 재현성이 높은 에피택셜 막을 얻을 수 있다. 또한, 본 발명의 에피택셜 SiC 단결정 웨이퍼를 사용한 디바이스는 기저면 전위 밀도가 저감된 고품질 에피택셜 막 상에 형성되기 때문에, 그 특성 및 수율이 향상된다.
도 1은 종래 기술에 의해 SiC 에피택셜 성장을 개시했을 때의 SiC 단결정 기판의 기저면 전위의 거동을 나타내는 도면이다.
도 2는 종래 기술에 의한 SiC 에피택셜 막의 성장 시퀀스를 나타내는 도면이다.
도 3은 본 발명의 에칭을 행한 후에 SiC 에피택셜 성장을 행하는 성장 시퀀스를 나타내는 도면이다.
도 4는 본 발명의 일례에 의해 성장 전처리 에칭을 행한 직후의 SiC 단결정 기판의 표면 상태를 광학 현미경에 의해 관찰한 사진이다.
도 5의 (a) 내지 (c)는, 본 발명의 방법에 의해 기판의 기저면 전위의 관통 칼날상 전위에의 변환이 촉진되는 것을 나타내는 도면이다.
도 6은 본 발명의 예에 따른 SiC 에피택셜 막의 성장 시퀀스를 나타내는 도면이다.
도 7a는 본 발명에 의해 SiC 단결정 기판의 기저면 전위가 관통 칼날상 전위로 변환되는 데 있어서의 버퍼층의 평탄성이 영향을 미치는 것을 나타내는 도면이며, 버퍼층의 평탄성이 유지하지 못하는 경우를 나타낸다.
도 7b는 본 발명에 의해 SiC 단결정 기판의 기저면 전위가 관통 칼날상 전위로 변환되는 데 있어서의 버퍼층의 평탄성이 영향을 미치는 것을 나타내는 도면이며, 버퍼층의 평탄성이 유지되는 경우를 나타낸다.
도 8은 에피택셜 막의 표면을 용융 KOH로 에칭했을 때에 나타나는 에치 피트를 나타내는 광학 현미경 사진.
이하, 본 발명의 구체적인 내용에 대해 설명하지만, 이하의 실시 형태에 한정되지 않는다.
본 발명의 에피택셜 SiC 단결정 웨이퍼의 제조 방법에 있어서의 에피택셜 성장으로 적합하게 사용할 수 있는 장치는 횡형의 열 CVD 장치이다. CVD법은 장치 구성이 간단하고 가스의 on/off로 성장을 제어할 수 있으므로, 에피택셜 막의 제어성, 재현성이 우수한 성장 방법이다.
먼저, 참고를 위해 종래의 에피택셜 막 성장의 제조 방법을 이용한 SiC 단결정 기판 상으로의 에피택셜 성장에 대해 설명한다. 도 2에서, 종래의 에피택셜 막 성장을 행할 때의 전형적인 성장 시퀀스를 가스의 도입 타이밍과 함께 나타낸다.
에피택셜 성장로에 SiC 단결정 기판을 세트하고, 성장로 내를 진공 배기한 후, 수소 가스를 도입하여 압력을 5k 내지 20kPa로 조정한다. 그 후, 압력을 일정하게 유지하면서 수소 가스 유량과 성장로의 온도를 높이고, 성장 온도인 1550℃ 내지 1650℃에 도달한 후, 매분 100L 내지 200L의 수소 가스 중에서 t1의 시간 SiC 단결정 기판 표면의 에칭을 행한다. 수소 가스를 사용한 이 에칭은 SiC 단결정 기판의 표면에 형성된 산화막의 제거나 가공 등에 의한 변질층의 제거 등을 목적으로 하는 것이며, 에칭 시간(t1)은 통상 10분 정도이다. 또한, 이 때에 에칭되는 SiC 단결정 기판의 양(두께)은 10 내지 50㎚ 정도이고, 에칭 후의 SiC 단결정 기판의 표면 조도 Ra값은 0.1 내지 0.2㎚정도이다. 또한, 표면 조도 Ra는 JIS B0601-1994에 규정의 산술 평균 조도를 나타낸다.
에칭 종료 후, 재료 가스인 SiH4와 C3H8을 에피택셜 성장로에 도입하여 성장을 개시한다. SiH4 유량은 매분 100 내지 150㎤, C3H8 유량은 매분 50 내지 70㎤이며(재료 가스 중의 Si 원자수에 대한 C 원자수의 비(C/Si비)는 1 내지 2정도), 성장 속도는 매시 내지 10㎛이다. 이 성장 속도는 통상 이용되는 에피택셜층의 막 두께가 10㎛정도이므로, 생산성을 고려하여 결정된 것이다. 그리고, 일정 시간 성장시켜, 원하는 막 두께가 얻어진 시점에서 SiH4와 C3H8의 도입을 멈추고, 수소 가스만 흐르게 한 상태에서 온도를 낮춘다. 온도가 상온까지 내려간 후, 수소 가스의 도입을 멈추고, 성장실 내를 진공 배기하고, 불활성 가스를 성장실에 도입하여, 성장실을 대기압으로 되돌리고 나서, SiC 단결정 기판을 꺼낸다.
(본 발명에 있어서의 에피택셜 SiC 단결정 웨이퍼의 제조 방법)
다음에, 본 발명에 있어서의 에피택셜 SiC 단결정 웨이퍼의 제조 방법에 대해, 도 3의 성장 시퀀스를 사용하여 설명한다.
[실시 형태 1]
(에칭 공정)
SiC 단결정 기판을 에피택셜 성장로에 세트하고, SiC 단결정 기판의 표면의 에칭을 개시할 때까지의 조건은 도 2에 도시된 내용과 동일하다. 따라서, 사용하는 에칭 가스, 에칭 가스의 압력 조건, 에칭 시의 온도, 가스 유량은, 종래 기술에 있어서의 에칭 공정의 조건과 동일하다. 단, 에칭 시간 t2는 0.5 내지 1.5시간 정도로 하고, SiC 단결정 기판의 표면에 기저면 전위를 기점으로 한 짧은 스텝 번칭이 형성되도록 한다. 에칭양은 500㎚ 내지 1000㎚정도이다. 이 에칭양은, 이하에서 나타내는 짧은 스텝 번칭을 발생시키기 위하여 필요한 양이며, 과도하게 적으면 스텝 번칭 밀도가 부족하여 충분한 기저면 전위의 변환 효율이 얻어지지 않고, 너무 많으면 표면 거칠음이 발생하고, 이 경우도 기저면 전위의 변환 효율이 내려간다.
에칭 후의 SiC 단결정 기판의 표면의 상태를 나타내는 사진을 도 4에 나타낸다. 도 4에서 관찰되는 길이 0.5 내지 1㎜ 정도의 세로선(지면의 상하 방향의 선)의 짧은 스텝 번칭을 나타내고, 이 선의 부분이 볼록 형상으로 되어 있다. 이 짧은 스텝 번칭의 중앙에는 SiC 단결정 기판의 기저면 전위가 존재하고 있는 것이 확인되며, 기저면 전위 주변의 결정 상태가 변화하므로, 에칭의 진행이 느려지고, 기저면 전위 주변의 부분이 볼록 형상이 되었다고 생각된다. 이 상황을 도 5에서 설명한다.
도 5의 (a)는 도 1과 동일한 상태를 나타내며, 에칭 전, 혹은 종래 기술과 같이 거의 에칭이 행해지지 않는 경우의 SiC 단결정 기판 표면의 단면 모식도이다. 부호 1이 SiC 단결정 기판의 기저면 전위이며, 부호 2가 기저면 전위 주변에서 결정 상태가 변화하는 스텝이다.
에칭 진행 중의 상태를 도 5의 (b)에 모식적으로 니타낸다. 기저면 전위의 표면 출구 근방의 스텝 2'는 결정 상태가 변화하기 때문에, 에칭에 의한 후퇴량이 작고, 스텝 3은 기저면 전위가 존재하지 않는 통상의 결정 상태이므로, 스텝 2'보다도 후퇴량은 커진다. 그리고, 에칭 종료 시에는 도 5의 (c)에 도시된 바와 같이, 기저면 전위의 표면 출구 근방의 스텝 2'(도 5의 (b))는 거의 에칭되지 않지만, 통상의 결정 상태의 스텝 3(도 5의 (b))은 에칭되어, 상기 스텝 2'의 에칭 후의 스텝 2”의 위치까지 후퇴하는(도 5의 (c)의 부호 3') 것과 같이, 에칭 종료 후, 기저면 전위가 표면에 나오는 부분에서, 복수의 스텝이 합체하여 단차가 커지고 있다. 이 결과, 도 4에 도시된 바와 같은 짧은 스텝 번칭이 형성된 것이라고 생각된다.
도 3에 있어서의 에칭 시간 t2와 짧은 스텝 번칭이 발생된 에칭 후의 SiC 단결정 기판의 표면 조도 Ra값과의 관계를 사전에 구할 수 있다. 에칭 시간 t2와 표면 조도 Ra값의 관계에 기초하여, Ra값이 0.5㎚ 이상 3.0㎚ 이하가 되는 에칭 시간 t2를 0.5 내지 1.5시간(hour) 정도로 해도 된다. t2를 0.5 내지 1.5시간 정도로 함으로써, 에칭양이 500㎚ 내지 1000㎚가 되고, 그때의 Ra가 0.5㎚ 내지 3.0㎚이다. 따라서 Ra가 이 범위를 벗어난 경우, 혹은 에칭 시간이 0.5 내지 1.5시간을 만족시키지 않는 경우, 상술한 에칭양이 500㎚ 이상 1000㎚ 이하가 아닌 경우와 마찬가지로, 기저면 전위의 변환 효율이 개선되지 않는다.
도 3에 나타낸 바와 같이, 에칭 후는 도 2의 경우와 마찬가지의 수순으로 SiC의 에피택셜 성장을 행할 수 있다. 이와 같이, SiC 단결정 기판의 표면 조도 Ra값이 0.5㎚ 이상 3.0㎚ 이하가 되도록 에칭을 실시하여 에피택셜 성장을 행함으로써, 4° 정도의 오프각을 갖는 SiC 단결정 기판 상의 에피택셜 막에 있어서, 막 중에 잔존하는 기저면 전위를 SiC 단결정 기판 중의 값의 5％ 이하까지 저감한 양호한 에피택셜 막이 얻어지게 된다.
이것을 다시 도 5의 (c)를 이용하여 설명한다. 도 1에서 설명한 바와 같이, Ra값이 0.5㎚ 이상 3.0㎚ 이하가 되는 에칭을 행하지 않은 상태에서도, 통상 SiC 단결정 기판의 기저면 전위의 대부분은 관통 칼날상 전위로 변환된다. 그러나, 도 5의 (c)의 부호 1'로 나타낸 기저면 전위에 주목하면, 상기 Ra값이 되도록 에칭한 후에는 이 전위의 출구에 있어서의 테라스(즉, 스텝 2”상의 테라스 2”a)가 확산되기 때문에, 기저면 전위는 기저면 방향(도 1의 b 방향)으로는 더욱 진행하기 어렵고, 보다 관통 칼날상 전위로 변환되기 쉬워진다. 즉, 기저면 전위는 도 1에 도시된 a 방향으로 진행하기 쉬워진다. 이와 같이 SiC 단결정 기판의 에칭에 의해 기저면 전위 근방에 형성된 스텝의 집합부(10)가 SiC 단결정 기판의 기저면 전위를 보다 효율적으로 관통 칼날상 전위로 변환하는 것을 알아내어, 그것이 필연적으로 짧은 스텝 번칭을 수반하기 때문에 표면의 Ra값과 변환 효율이 관련된 것이 본 발명에 연결되어 있다.
본 발명에 따르면, 기저면 전위가 관통 칼날상 전위로 변환하는 변환율은 종래 90 내지 93％ 정도였던 것에 반해, 95％ 이상으로 할 수 있다. 또한, Ra값에 관해서 그 값이 과도하게 작을 경우, 이러한 전위의 변환 효과의 개선이 확인되지 않고, 반대로 과도하게 크면 테라스 부분도 에칭되기 때문에, 전위가 변환되지 않고 기저면 방향(도 1의 b 방향)으로 진행될 확률이 올라간다고 생각되며, Ra값에는 최적값이 존재한다.
이 SiC 단결정 기판의 에칭은 에피택셜 성장로 내에 에칭 가스를 흐르게 해서 행하면 되고, 대표적으로는 수소 가스를 에칭 가스로서 사용할 수 있고, 매분 100 내지 200L 정도의 유량으로 에칭을 행하게 하면 된다. 수소 가스 이외에도, 예를 들어 헬륨이나 아르곤 등을 에칭 가스로 사용하게 해도 된다. 또한, 에칭 시의 온도나 압력에 대해서는 도 2나 도 3에서 나타낸 바와 같은 성장로 내의 조건을 채용할 수 있고, 구체적으로는 온도는 1500℃ 이상 1700℃ 이하인 것이 좋고, 압력은 1kPa 이상 20kPa 이하인 것이 좋다.
[실시 형태 2]
(버퍼층의 형성 공정)
본 발명의 제2 실시 형태에서는 제1 실시 형태에서의 SiC 단결정 기판의 에칭 후에, 에피택셜 성장로 내에 규소계 및 탄소계의 재료 가스를 흐르게 해서 SiC를 에피택셜 성장시켜, 버퍼층과 디바이스 동작층을 형성하는 수순에 대해, 도 6의 성장 시퀀스를 사용하여 설명한다. SiC 단결정 기판을 세트하고, SiC 단결정 기판 표면의 에칭이 종료될 때까지는 도 3과 동일하다. 에칭 종료 후, 재료 가스인 SiH4와 C3H8을 도입하여 성장을 개시하지만, 먼저, 버퍼층을 형성하고, 계속해서, 디바이스 동작층을 형성한다. 이 버퍼층은 관통 칼날상 전위에의 변환을 촉진시키고, 기저면 전위를 저감시키는 역할을 주로 담당하고, 디바이스 동작층은 디바이스의 형성에 사용되는 것이다.
이와 같이 에피택셜 성장 개시 시에 버퍼층을 형성함으로써, 디바이스 동작층을 성장시킨 후의 에피택셜 막에 있어서, 막 중에 잔존하는 기저면 전위가 효과적으로 저감된 양호한 막이 얻어지게 된다. 이것은, 상세하게는 하기에서 설명한 바와 같이, 버퍼층으로서 에피택셜 막을 낮은 C/Si비로 성장시켜, SiC 단결정 기판 상에 평탄성이 높은 에피택셜 막을 형성함으로써, SiC 단결정 기판 표면의 기저면 전위가 안정적으로 관통 칼날상 전위로 변환하기 때문이다. 이것을 도 7a, 7b에서 설명한다.
도 7a는 에칭 종료 후의 SiC 단결정 기판 상에 디바이스 동작층을 형성하는 경우와 마찬가지의 C/Si비로 에피택셜층(4)을 성장시킨 경우를 나타내지만, SiC 단결정 기판의 기저면 전위(1)의 근방에서 짧은 스텝 번칭이 발생하고 있는 부분 2”에서는 결정 상태가 흐트러지기 때문에 스텝 플로우 성장이 진행되기 어려워진다. 그 결과, 특히 성장 초기에 있어서 막 두께가 증가되고, 부호 5에 나타내는 바와 같이 에지 부분이 고조되고, 반대로 그 하부 6에서는 저변으로 하여 막 두께가 감소한다. 이와 같이 되면, SiC 단결정 기판의 기저면 전위(1)는, b 방향으로 진행한 쪽이 짧아지는 상황이 발생하기 때문에, 기저면 전위인 채로 에피택셜 막에 잔존하게 되고, 성장전 에칭을 최적화한 효과가 저감된다. 이러한 상태의 버퍼층에서는 표면의 Ra값은 3㎚를 초과하고 있다.
한편, 도 7b와 같이, 에칭 종료 후의 SiC 단결정 기판에 대해 에피택셜층을 낮은 C/Si비로 성장시킴으로써, 평탄성이나 균일성이 높은 에피택셜 막(4)을 형성시킬 수 있다. 이에 의해, 스텝의 집합부(10)가 발생하고 있는 부분 2”에서도 부호 4와 같은 평탄한 상태가 되어 있다고 생각되며, 상기 에피택셜 막(4)은 에칭 등을 행하지 않아도 기저면 전위(1')가 관통 칼날상 전위로 변환하기 쉬운 상태로 유지된다. 즉, 에칭으로 짧은 스텝 번칭을 수반하는 스텝의 집합부(10)를 형성하고, 기저면 전위의 변환 효율을 올린 SiC 단결정 기판에 대해, 그 효과를 보다 확실하게 하기 위해서는 낮은 C/Si비로 성장하고, 평탄성이 높은 에피택셜 막(4)을 버퍼층으로서 형성하는 것이 중요해진다. 이 경우의 버퍼층의 표면 Ra값은 1 내지 3㎚이다.
본 발명에 의해, 4° 정도라고 한 실용적인 오프 각도를 갖는 SiC 단결정 기판 상의 에피택셜 막에 있어서, 막 중에 잔존하는 기저면 전위를 저감시킨 양호한 에피택셜 막이 얻어지게 된다. 에칭 종료 후의 SiC 단결정 기판에 대해 성장시키는 버퍼층의 두께는 에칭에 의해 짧은 스텝 번칭을 형성한 SiC 단결정 기판의 기저면 전위의 변환을 완료할 수 있는 두께로 하기 때문에 0.5㎛ 이상 1㎛ 이하이다. 이 버퍼층은 낮은 C/Si비로 성장하기 때문에 두꺼워지면 성장 시간이 길어지며, 또한, C/Si비의 요동에 의한 성장 막의 안정성이 문제가 되는 것 등을 고려하여, 막 두께의 상한을 정하고 있다.
또한, 버퍼층을 성장할 때의 재료 가스 중의 Si 원자수에 대한 C 원자수의 비(C/Si비)는 0.3 이상 0.6 이하이다. 이것은 상술한 바와 같이, 스텝 플로우 성장을 촉진하기 위하여 필요하며, 0.6보다 크면 그 효과가 작아지고, 0.3보다 작으면 Si 드롭렛의 발생이 문제가 되기 때문이다. 예를 들어, 규소계의 재료 가스로서 SiH4를 사용하고, 탄소계의 재료 가스로서 C3H8을 사용하는 경우, 버퍼층을 성장시킬 때의 SiH4 유량은 매분 50 내지 60㎤이며, C3H8 유량은 매분 6 내지 10㎤이다.
또한, 버퍼층의 에피택셜 막의 성장 온도에 관해서는 1600℃ 미만이면 막의 품질을 저하시키고, 1700℃를 초과하면 표면으로부터의 원자의 재증발이 커지는 점에서, 에피택셜 막의 성장 온도는 1600℃ 이상 1700℃ 이하로 한다. 성장 시의 압력도 막의 품질에 영향을 주고, 과도하게 낮으면 표면 조도가 증가되며, 너무 높으면 Si 드롭렛의 발생이 문제가 되기 때문에 버퍼층을 형성할 때의 압력은 2kPa 이상 10kPa 이하로 한다.
[실시 형태 3]
(디바이스 동작층의 형성 공정)
제3 실시 형태에서는 제2 실시 형태에 따른 버퍼층 형성 후, 디바이스 동작층이 사용되는 디바이스의 용도에 따른 성장 조건으로 성장시킨다. 또한, 버퍼층 형성 공정과 디바이스 동작층 사이에 상기 버퍼층을 에칭하는 공정을 넣지 않고, 상기 버퍼층을 형성했을 때의 규소계 재료 가스 및 탄소계 재료 가스의 C/Si보다도 높은 C/Si값으로, 규소계 재료 가스 및 탄소계 재료 가스를 흐르게 하고, 상기 버퍼층 상에 직접적으로 탄화규소를 에피택셜 성장시켜 디바이스 동작층을 형성한다.
구체적으로는 재료 가스 중의 Si 원자수에 대한 C 원자수의 비(C/Si비)는 1.0 이상 2.0 이하인 것이 좋고, 성장 온도는 1600℃ 이상 1700℃ 이하인 것이 좋고, 성장 압력은 2kPa 이상 10kPa 이하인 것이 좋다. 이 디바이스 동작층의 두께에 대해서도 용도 등에 따라 적절히 설정할 수 있지만, 적합하게는 5㎛ 이상 50㎛ 이하인 것이 좋다. 또한, 버퍼층이나 디바이스 동작층의 형성에 사용하는 재료 가스로서, 상기의 성장 시퀀스에서는 SiH4와 C3H8의 경우를 예시했지만, 재료 가스는 이에 제한되지 않고, 예를 들어 규소계의 재료 가스로서 SiHCl3, SiH2Cl2, SiCl4 등을 사용하거나, 탄소계의 재료 가스로서 C2H4, CH4 등을 사용할 수 있다. 또한, 이들 에피택셜 막을 성장할 때에 N2 등의 도핑 가스와 함께 흐르도록 해도 물론 상관없다.
본 발명에서 사용하는 SiC 단결정 기판의 오프 각도에 대해서는 바람직하게는 (0001)면에 대해 <11-20> 방향으로 기울인 오프 각도가 2° 이상 4° 이하인 것이 좋다. 오프 각도가 4°보다 크면 기판 내의 기저면 전위가 오프 각도가 부여된 표면과 교차하는 각도가 커지고, 에피택셜 성장 시에 기저면 방향(도 1에서의 b 방향)으로 진행해도 그것과 수직 방향(도 1에서의 a 방향)으로 진행되어도 전위의 길이가 별로 변함없기 때문에 본 발명의 효과가 나타나기 어렵다. 반대로, 2°보다 작으면 초기 상태에서의 기저면 전위의 수가 적은 데다가, 테라스가 과도하게 넓은 것에 의한 스텝 플로우 성장의 저해 등의 악영향이 커진다.
이와 같이 성장시킨 에피택셜 SiC 단결정 웨이퍼 상에 적합하게 형성되는 디바이스로서는 특별히 제한은 없지만, 예를 들어 쇼트키 배리어 다이오드, PIN다이오드, MOS 다이오드, MOS 트랜지스터 등을 들 수 있고, 그 중에서도 전력 제어용으로 사용되는 디바이스를 얻는 데에 적합하다.
실시예
이하, 실시예 등에 기초하여 본 발명을 구체적으로 설명하지만, 본 발명은 이들 내용에 제한되는 것은 아니다.
(참고예 1)
먼저, SiC 단결정 기판의 표면을 산술 평균 조도 Ra값이 0.5㎚ 이상 3.0㎚ 이하가 되도록 에칭한 후 버퍼층을 마련하지 않고, 직접 디바이스 동작층을 형성한 예를 참고예 1 내지 4로서 나타낸다.
4인치(100㎜) 웨이퍼용 SiC 단결정 잉곳으로부터, 약 400㎛의 두께로 슬라이스하고, 거친 연삭과 다이아몬드 지립에 의한 통상 연마 및 화학 기계 연마(CMP)를 실시하고, 4H형의 폴리 타입을 가진 SiC 단결정 기판의 Si면에 이하와 같은 에피택셜 성장을 실시했다. 이 SiC 단결정 기판은 (0001)면에 대해 <11-20> 방향으로 기울인 오프 각도가 4°이다.
성장의 순서로서는 도 6의 성장 시퀀스와 같이 하고, 구체적으로는 에피택셜 성장로에 상기 SiC 단결정 기판을 세트하여, 성장로 내를 진공 배기한 후, 수소 가스를 도입하면서 압력을 10kPa로 조정했다. 그 후, 압력을 일정하게 유지하면서 수소 가스의 유량과 성장로의 온도를 높이고, 최종적으로 수소 가스는 매분 150L, 성장로의 온도는 1635℃로 했다. 그 후 압력을 2kPa로 조정하여 수소 가스 중에서 SiC 단결정 기판의 에칭을 40분 행했다. 이 때, 미리 동일 조건에서 에칭한 SiC 단결정 기판의 표면을 원자간력 현미경(AFM)으로 관찰한 결과에 기초하면, 이 에칭 후의 SiC 단결정 기판의 표면 조도 Ra값은 0.5㎚가 된다. 에칭 후, 성장로의 온도를 1650℃로 올리고, SiH4 유량을 매분 150㎤, C3H8 유량을 매분 65㎤로 하여 성장을 개시하고, 에피택셜층의 두께가 10㎛가 될 때까지 성장시켰다(C/Si비는 1.3). 성장한 에피택셜층은 디바이스 동작을 위한 디바이스 동작층이며, 기저면 전위의 변환 효율을 더욱 높이기 위한 버퍼층은 성장시키지 않고 있다.
이와 같이 하여 에피택셜 성장을 행한 막을 용융 KOH로 에칭하고, 에치 피트가 나타난 디바이스 동작층의 표면의 광학 현미경 사진을 도 8에 나타낸다. 도 8의 사진의 화살표가 기저면 전위에 의한 에치 피트이며, 다른 피트는 관통 나선 전위 혹은 관통 칼날상 전위에 의한 것이다. 이러한 방법에 의해, 얻어진 에피택셜 막 내의 기저면 전위 밀도를 평가하고, SiC 단결정 기판의 기저면 전위 밀도와 비교한 바, 이 참고예 1에서는 SiC 단결정 기판 표면의 기저면 전위에서 에피택셜 막에 이어진 것은 전체의 3.5％였다. 즉, SiC 단결정 기판 표면의 기저면 전위의 96.5％가 변환된 것이 되고, 이들은 관통 칼날상 전위로 변환했다고 생각된다. 또한, 에피택셜 막의 성장 조건이나 변환 효율에 대해 통합한 것을 표 1, 2에 나타낸다.
(참고예 2)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 같다). 수소 가스 중에서의 에칭 개시까지는 참고예 1과 마찬가지이지만, 이 참고예 2에서는 에칭 시간을 60분으로 하고, 에칭 후의 SiC 단결정 기판의 표면 조도 Ra값이 1.3㎚가 되도록 했다. 에칭 후는 참고예 1과 마찬가지로 에피택셜 성장을 행했다(버퍼층의 형성은 없음). 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 97％였다.
(참고예 3)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. 기판의 오프각은 4°이다(오프 방향은 참고예 1과 동일하다). 수소 가스 중에서의 에칭 개시까지는 참고예 1과 동일하지만, 이 참고예 3에서는 에칭 시간을 80분으로 하고, 에칭 후의 SiC 단결정 기판의 표면 조도 Ra값이 3.0㎚가 되도록 했다. 에칭 후는 참고예 1과 마찬가지로 에피택셜 성장을 행했다(버퍼층의 형성은 없음). 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 97％였다.
(참고예 4)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각이 2°인 것 이외는 수소 가스에 의한 에칭, 에칭 후의 SiC 단결정 기판의 Ra값 및 에피택셜 성장의 조건은 참고예 1과 동일하다(버퍼층의 형성은 없음). 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 96％였다.
(실시예 1)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 동일하다). 수소 가스에 의한 에칭이나, 에칭 후의 SiC 단결정 기판의 Ra값은 참고예 1과 동일하다. 에칭 후, 성장로의 온도를 1650℃로 올리고, 버퍼층을 성장시켰다. 성장 조건은 SiH4 유량이 매분 50㎤, C3H8 유량이 매분 6.7㎤(C/Si비는 0.4)이며, 성장 압력은 6kPa로서, 막 두께 0.5㎛의 SiC 에피택셜 막을 얻었다.
버퍼층을 성장시킨 후, SiH4 유량을 매분 150㎤, C3H8 유량을 매분 65㎤로 하고(C/Si비는 1.3), 압력을 2kPa로 해서, 디바이스 동작을 위한 에피택셜층(디바이스 동작층)을 10㎛ 성장시켰다. 그리고, 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 98.5％였다.
(실시예 2)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 같다). 수소 가스에 의한 에칭이나, 에칭 후의 SiC 단결정 기판의 Ra값은 참고예 2와 동일하다. 에칭 후, 성장로의 온도를 1650℃로 올리고, 버퍼층을 성장시켰다. 성장 조건은 SiH4 유량이 매분 50㎤, C3H8 유량이 매분 5㎤(C/Si비는 0.3)이며, 성장 압력은 6kPa로서, 막 두께 0.8㎛의 SiC 에피택셜 막을 얻었다.
버퍼층을 성장시킨 후, SiH4 유량을 매분 150㎤, C3H8 유량을 매분 65㎤로 하고(C/Si비는 1.3), 압력을 2kPa로 해서, 디바이스 동작을 위한 에피택셜층(디바이스 동작층)을 10㎛ 성장시켰다. 그리고, 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 98％였다.
(실시예 3)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 동일하다). 수소 가스에 의한 에칭이나, 에칭 후의 SiC 단결정 기판의 Ra값은 참고예 3과 동일하다. 에칭 후, 성장로의 온도를 1650℃로 올리고, 버퍼층을 성장시켰다. 성장 조건은 SiH4 유량이 매분 50㎤, C3H8 유량이 매분 10㎤(C/Si비는 0.6)이며, 성장 압력은 6kPa로서, 막 두께 1㎛의 SiC 에피택셜 막을 얻었다.
버퍼층을 성장시킨 후, SiH4 유량을 매분 150㎤, C3H8 유량을 매분 65㎤로 하고(C/Si비는 1.3), 압력을 2kPa로 해서, 디바이스 동작을 위한 에피택셜층(디바이스 동작층)을 10㎛ 성장시켰다. 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 97.8％였다.
(실시예 4)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각이 2°인 이외는 실시예 1과 동일하게 하여 에칭, 에피택셜 막의 성장을 실시했다. 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 97.5％였다.
(비교예 1)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 동일하다). 수소 가스 중에서의 에칭까지는 참고예 1과 동일하지만, 에칭 시간을 10분으로 하고, 에칭 후의 SiC 단결정 기판의 표면 조도 Ra값이 0.2㎚가 되도록 했다. 에칭 후는 참고예 1과 동일하게 에피택셜 성장을 실시했다(버퍼층의 형성은 없음). 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 91％이며, 참고예에 비하여 변환 효율은 뒤떨어졌다.
(비교예 2)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 동일하다). 수소 가스 중에서의 에칭까지는 참고예 1과 동일하지만, 에칭 시간을 100분으로 하고, 에칭 후의 SiC 단결정 기판의 표면 조도 Ra값이 4㎚가 되도록 했다. 에칭 후는 참고예 1과 마찬가지로 에피택셜 성장을 실시했다(버퍼층의 형성은 없음). 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 90.5％이며, 참고예에 비하여 변환 효율은 뒤떨어졌다.
(비교예 3)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 같다). 수소 가스에 의한 에칭이나, 에칭 후의 SiC 단결정 기판의 Ra값은 참고예 1과 동일하다. 에칭 후, 성장로의 온도를 1650℃로 올리고, 버퍼층을 성장시켰다. 성장 조건은 SiH4 유량이 매분 50㎤, C3H8 유량이 매분 16.7㎤(C/Si비는 1.0)이며, 성장 압력은 6kPa로서, 막 두께 0.5㎛의 SiC 에피택셜 막을 얻었다.
버퍼층을 성장시킨 후, SiH4 유량을 매분 150㎤, C3H8 유량을 매분 65㎤로 하고(C/Si비는 1.3), 압력을 2kPa로 해서, 디바이스 동작을 위한 에피택셜층(디바이스 동작층)을 10㎛ 성장시켰다. 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 93.5％였다. 이것은, 버퍼층 성장 시의 C/Si비가 높고, 막의 평탄성이 악화되었으므로, 변환 효율이 저하되었다고 생각된다.
(비교예 4)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 동일하다). 수소 가스에 의한 에칭이나, 에칭 후의 SiC 단결정 기판의 Ra값은 참고예 1과 동일하다. 에칭 후, 성장로의 온도를 1650℃로 올리고, 버퍼층을 성장시켰다. 성장 조건은 SiH4 유량이 매분 50㎤, C3H8 유량이 매분 6.7㎤(C/Si비는 0.4)이며, 성장 압력은 6kPa로서, 막 두께 2㎛의 SiC 에피택셜 막을 얻었다.
버퍼층을 성장시킨 후, SiH4 유량을 매분 150㎤, C3H8 유량을 매분 65㎤로 하고(C/Si비는 1.3), 압력을 2kPa로 해서, 디바이스 동작을 위한 에피택셜층(디바이스 동작층)을 10㎛ 성장시켰다. 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 93％였다. 이것은, 버퍼층의 막 두께가 크게 성장 시간이 길어졌기 때문에, C/Si비의 요동에 의해 막의 평탄성이 악화되며, 변환 효율이 저하되었다고 생각된다.
(비교예 5)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 동일하다). 수소 가스에 의한 에칭이나, 에칭 후의 SiC 단결정 기판의 Ra값은 참고예 1과 동일하다. 에칭 후, 성장로의 온도를 1580℃로 내리고, 버퍼층을 성장시켰다. 성장 조건은 SiH4 유량이 매분 50㎤, C3H8 유량이 매분 6.7㎤(C/Si비는 0.4)이며, 성장 압력은 6kPa로서, 막 두께 0.5㎛의 SiC 에피택셜 막을 얻었다.
버퍼층을 성장시킨 후, 성장로의 온도를 1650℃로 올리고, SiH4 유량을 매분 150㎤, C3H8 유량을 매분 65㎤로 하고(C/Si비는 1.3), 압력을 2kPa로 해서, 디바이스 동작을 위한 에피택셜층(디바이스 동작층)을 10㎛ 성장시켰다. 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 91％였다. 이것은, 버퍼층을 낮은 온도에서 성장시켰기 때문에, 스텝 플로우 성장이 균일하게 진행하지 않고 막의 평탄성이 악화되어, 변환 효율이 저하되었다고 생각된다.
(비교예 6)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 동일하다). 수소 가스에 의한 에칭이나, 에칭 후의 SiC 단결정 기판의 Ra값은 참고예 1과 동일하다. 에칭 후, 성장로의 온도를 1720℃로 올리고, 버퍼층을 성장시켰다. 성장 조건은 SiH4 유량이 매분 50㎤, C3H8 유량이 매분 6.7㎤(C/Si비는 0.4)이며, 성장 압력은 6kPa로서, 막 두께 0.5㎛의 SiC 에피택셜 막을 얻었다.
버퍼층을 성장시킨 후, 성장로의 온도를 1650℃로 내리고, SiH4 유량을 매분 150㎤, C3H8 유량을 매분 65㎤로 하고(C/Si비는 1.3), 압력을 2kPa로 해서, 디바이스 동작을 위한 에피택셜층(디바이스 동작층)을 10㎛ 성장시켰다. 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 90.5％였다. 이것은, 버퍼층을 높은 온도에서 성장시켰기 때문에, 표면으로부터의 원자의 재증발이 크고 막의 평탄성이 악화되어, 변환 효율이 저하되었다고 생각된다.
(비교예 7)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 동일하다). 수소 가스에 의한 에칭이나, 에칭 후의 SiC 단결정 기판의 Ra값은 참고예 1과 동일하다. 에칭 후, 성장로의 온도를 1650℃로 올리고, 버퍼층을 성장시켰다. 성장 조건은 SiH4 유량이 매분 50㎤, C3H8 유량이 매분 6.7㎤(C/Si비는 0.4)이며, 성장 압력은 1.5kPa로서, 막 두께 0.5㎛의 SiC 에피택셜 막을 얻었다.
버퍼층을 성장시킨 후, SiH4 유량을 매분 150㎤, C3H8 유량을 매분 65㎤로 하고(C/Si비는 1.3), 압력을 2kPa로 해서, 디바이스 동작을 위한 에피택셜층(디바이스 동작층)을 10㎛ 성장시켰다. 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 91％였다. 이것은, 버퍼층을 낮은 압력으로 성장시킨 것에 의한 표면 조도에 의해 막의 평탄성이 악화되어, 변환 효율이 저하되었다고 생각된다.
(비교예 8)
참고예 1과 마찬가지로 슬라이스, 거친 연삭, 연마를 행한, 4H형의 폴리 타입을 가진 4인치(100㎜)의 SiC 단결정 기판의 Si면에 에피택셜 성장을 실시했다. SiC 단결정 기판의 오프각은 4°이다(오프 방향은 참고예 1과 동일하다). 수소 가스에 의한 에칭이나, 에칭 후의 SiC 단결정 기판의 Ra값은 참고예 1과 동일하다. 에칭 후, 성장로의 온도를 1650℃로 올리고, 버퍼층을 성장시켰다. 성장 조건은 SiH4 유량이 매분 50㎤, C3H8 유량이 매분 6.7㎤(C/Si비는 0.4)이며, 성장 압력은 12kPa로서, 막 두께 0.5㎛의 SiC 에피택셜 막을 얻었다.
버퍼층을 성장시킨 후, SiH4 유량을 매분 150㎤, C3H8 유량을 매분 65㎤로 하고(C/Si비는 1.3), 압력을 2kPa로 해서, 디바이스 동작을 위한 에피택셜층(디바이스 동작층)을 10㎛ 성장했다. 성장 후의 에피택셜 막을 용융 KOH로 에칭하고, 에치 피트에 의한 전위 밀도의 평가를 실시한 바, SiC 단결정 기판 표면의 기저면 전위의 변환율은 91.2％였다. 이것은, 버퍼층을 높은 압력으로 성장시킨 것에 의한 Si 드롭렛의 발생에 의해 막의 평탄성이 악화되어, 변환 효율이 저하되었다고 생각된다.
상기 참고예 1 내지 4, 실시예 1 내지 4 및 비교예 1 내지 8의 조건과 평가 결과를 표 1 및 표 2에 나타낸다.
Figure 112018003437370-pct00001
Figure 112018003437370-pct00002
본 발명에 의하면, SiC 단결정 기판 상에의 에피택셜 성장에 있어서, 기저면 전위가 적은 고품질 에피택셜 막을 갖는 에피택셜 SiC 단결정 웨이퍼를 작성하는 것이 가능하다. 그로 인해, 이와 같은 에피택셜 SiC 단결정 웨이퍼 상에 전자 디바이스를 형성하면, 디바이스의 특성 및 수율이 향상되는 것을 기대할 수 있다.

Claims (8)

  1. 에피택셜 성장로 내에 규소계 재료 가스 및 탄소계 재료 가스를 흐르게 하고, 열 CVD법에 의해 탄화규소 단결정 기판 상에 탄화규소를 에피택셜 성장시켜 에피택셜 탄화규소 단결정 웨이퍼를 제조하는 방법이며,
    에피택셜 성장을 개시하기 전에, 에피택셜 성장로 내에 에칭 가스를 흐르게 하고, 상기 탄화규소 단결정 기판의 표면을 산술 평균 조도 Ra값이 0.5㎚ 이상 3.0㎚ 이하가 되도록 상기 탄화규소 단결정 기판의 표면을 500㎚ 내지 1000㎚ 에칭하고,
    상기 탄화규소 단결정 기판의 표면에 기저면 전위를 기점으로 길이 0.5 내지 1㎜로 볼록 형상인 스텝 번칭을 형성하는 것을 특징으로 하는 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
  2. 제1항에 있어서, 상기 에칭의 후, 규소계 재료 가스 및 탄소계 재료 가스를 상기 에피택셜 성장로 내에 공급하고, 상기 에칭된 상기 탄화규소 단결정 기판의 표면 상에 탄화규소를 에피택셜 성장시켜 버퍼층을 형성하고,
    계속하여 상기 버퍼층 상에 탄화규소를 에피택셜 성장시켜 디바이스 동작층을 형성할 때에, 상기 버퍼층을 형성했을 때의 상기 규소계 재료 가스 및 상기 탄소계 재료 가스의 Si 원자수에 대한 C 원자수의 비 C/Si보다도 높은 C/Si로 하는 것을 특징으로 하는 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
  3. 제2항에 있어서, 상기 C/Si를 0.3 이상 0.6 이하로 해서, 상기 규소계 재료 가스 및 상기 탄소계 재료 가스를 상기 에피택셜 성장로 내에 공급하고, 1600℃ 이상 1700℃ 이하의 성장 온도, 및, 2kPa 이상 10kPa 이하의 성장 압력으로, 탄화규소를 상기 탄화규소 단결정 기판 상에 에피택셜 성장시켜 두께 0.5㎛ 이상 1㎛ 이하인 버퍼층을 형성하는 것을 특징으로 하는 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
  4. 제2항에 있어서, 상기 C/Si를 1.0 이상 2.0 이하로 해서, 상기 규소계 재료 가스 및 상기 탄소계 재료 가스를 상기 에피택셜 성장로 내에 공급하고, 1600℃ 이상 1700℃ 이하의 성장 온도, 및, 2kPa 이상 10kPa 이하의 성장 압력으로, 상기 디바이스 동작층을 형성하는 것을 특징으로 하는 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 에칭 가스가 수소 가스를 포함하는 것을 특징으로 하는 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 탄화규소 단결정 기판은 (0001)면에 대해 <11-20> 방향으로 기울인 오프 각도가 2° 이상 4° 이하인 것을 특징으로 하는 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
  7. 제5항에 있어서, 상기 탄화규소 단결정 기판은 (0001)면에 대해 <11-20> 방향으로 기울인 오프 각도가 2° 이상 4° 이하인 것을 특징으로 하는 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
  8. 제2항 내지 제4항 중 어느 한 항에 있어서, 상기 탄화규소 단결정 기판의 표면에 있어서의 기저면 전위의 95％ 이상이 상기 버퍼층과 상기 탄화규소 단결정 기판의 계면에서 관통 칼날상 전위로 변환되는 것을 특징으로 하는 에피택셜 탄화규소 단결정 웨이퍼의 제조 방법.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109791879B (zh) * 2016-10-04 2023-07-25 住友电气工业株式会社 碳化硅外延衬底和制造碳化硅半导体器件的方法
WO2018123148A1 (ja) * 2016-12-27 2018-07-05 住友電気工業株式会社 炭化珪素エピタキシャル基板および炭化珪素半導体装置の製造方法
CN110431654B (zh) * 2017-03-22 2023-07-21 丰田通商株式会社 改性SiC晶片的制造方法、附有外延层的SiC晶片、其制造方法、及表面处理方法
WO2020095872A1 (ja) * 2018-11-05 2020-05-14 学校法人関西学院 ＳｉＣ半導体基板及びその製造方法及びその製造装置
JP2020170816A (ja) * 2019-04-05 2020-10-15 三菱電機株式会社 炭化珪素エピタキシャルウエハ、炭化珪素エピタキシャルウエハの製造方法、電力変換装置
EP3967793A4 (en) * 2019-05-10 2023-01-11 Adamant Namiki Precision Jewel Co., Ltd. DIAMOND CRYSTAL SUBSTRATE AND METHOD FOR PRODUCING DIAMOND CRYSTAL SUBSTRATE
JPWO2021025086A1 (ko) * 2019-08-06 2021-02-11
CN114430781B (zh) * 2019-08-06 2024-04-30 学校法人关西学院 SiC籽晶、SiC晶锭、SiC晶片及它们的制造方法
EP4012079A4 (en) * 2019-08-06 2023-06-21 Kwansei Gakuin Educational Foundation Sic substrate, sic epitaxial substrate, sic ingot and production methods thereof
CN112420803A (zh) * 2019-08-23 2021-02-26 比亚迪股份有限公司 碳化硅衬底及其制备方法和半导体器件
JP7678247B2 (ja) * 2019-09-27 2025-05-16 学校法人関西学院 ＳｉＣ基板、ＳｉＣ基板の製造方法、ＳｉＣ半導体装置およびＳｉＣ半導体装置の製造方法
CN111029278B (zh) * 2019-12-10 2021-06-29 长江存储科技有限责任公司 一种晶圆片的加工方法和系统
JP7319502B2 (ja) * 2020-01-09 2023-08-02 株式会社東芝 炭化珪素基体の製造方法、半導体装置の製造方法、炭化珪素基体、及び、半導体装置
JP7644779B2 (ja) * 2020-05-06 2025-03-12 眉山博雅新材料股▲ふん▼有限公司 結晶の製造装置及び成長方法
JP7610934B2 (ja) * 2020-07-21 2025-01-09 三菱電機株式会社 炭化珪素エピタキシャルウエハの製造方法
JP7494768B2 (ja) * 2021-03-16 2024-06-04 信越半導体株式会社 炭化珪素単結晶ウェーハの結晶欠陥評価方法
KR102434780B1 (ko) 2021-06-17 2022-08-22 주식회사 쎄닉 탄화규소 웨이퍼 및 반도체 소자

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130062628A1 (en) * 2011-09-10 2013-03-14 Semisouth Laboratories, Inc. Methods for the epitaxial growth of silicon carbide
US20130217213A1 (en) * 2010-11-17 2013-08-22 Nippon Steel & Sumitomo Metal Corporation Production process of epitaxial silicon carbide single crystal substrate
WO2014150400A1 (en) * 2013-03-15 2014-09-25 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Reduction of basal plane dislocations in epitaxial sic using an in-situ etch process

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4954654B2 (ja) 2006-09-21 2012-06-20 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板及びその製造方法
JP5273741B2 (ja) * 2007-09-12 2013-08-28 昭和電工株式会社 エピタキシャルＳｉＣ単結晶基板及びエピタキシャルＳｉＣ単結晶基板の製造方法
JP5504597B2 (ja) * 2007-12-11 2014-05-28 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP2009218575A (ja) 2008-02-12 2009-09-24 Toyota Motor Corp 半導体基板の製造方法
JP4987792B2 (ja) * 2008-04-17 2012-07-25 新日本製鐵株式会社 エピタキシャル炭化珪素単結晶基板の製造方法
JP5516424B2 (ja) * 2009-02-04 2014-06-11 日立金属株式会社 エピタキシャル成長用炭化珪素単結晶基板の製造方法
US9464366B2 (en) * 2009-08-20 2016-10-11 The United States Of America, As Represented By The Secretary Of The Navy Reduction of basal plane dislocations in epitaxial SiC
JP4959763B2 (ja) * 2009-08-28 2012-06-27 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
JP4887418B2 (ja) * 2009-12-14 2012-02-29 昭和電工株式会社 ＳｉＣエピタキシャルウェハの製造方法
WO2012093684A1 (ja) * 2011-01-06 2012-07-12 日立金属株式会社 炭化珪素単結晶基板への識別マークの形成方法、及び炭化珪素単結晶基板
JP5803265B2 (ja) 2011-05-20 2015-11-04 住友電気工業株式会社 炭化珪素基板および炭化珪素インゴットの製造方法
JP5961357B2 (ja) * 2011-09-09 2016-08-02 昭和電工株式会社 ＳｉＣエピタキシャルウェハ及びその製造方法
US8900979B2 (en) * 2011-11-23 2014-12-02 University Of South Carolina Pretreatment method for reduction and/or elimination of basal plane dislocations close to epilayer/substrate interface in growth of SiC epitaxial films
JP5865777B2 (ja) * 2012-05-16 2016-02-17 三菱電機株式会社 炭化珪素エピタキシャルウェハの製造方法
US9018639B2 (en) * 2012-10-26 2015-04-28 Dow Corning Corporation Flat SiC semiconductor substrate
TWI600081B (zh) 2012-11-16 2017-09-21 Toyo Tanso Co Ltd Surface treatment method of single crystal silicon carbide substrate and single crystal silicon carbide substrate
JP6151581B2 (ja) * 2013-06-13 2017-06-21 東洋炭素株式会社 単結晶ＳｉＣ基板の表面処理方法及び単結晶ＳｉＣ基板の製造方法
JP2014154666A (ja) * 2013-02-07 2014-08-25 Sumitomo Electric Ind Ltd 炭化珪素半導体基板の製造方法および炭化珪素半導体装置の製造方法
JP6012841B2 (ja) 2013-02-13 2016-10-25 三菱電機株式会社 ＳｉＣエピタキシャルウエハの製造方法
WO2015129867A1 (ja) * 2014-02-28 2015-09-03 新日鐵住金株式会社 エピタキシャル炭化珪素ウエハの製造方法
JP6311384B2 (ja) * 2014-03-24 2018-04-18 三菱電機株式会社 炭化珪素半導体装置の製造方法
US10450672B2 (en) * 2014-07-16 2019-10-22 Showa Denko K.K. Method for producing epitaxial silicon carbide wafers
KR102136000B1 (ko) * 2015-02-18 2020-07-20 쇼와 덴코 가부시키가이샤 에피택셜 탄화 규소 단결정 웨이퍼의 제조 방법 및 에피택셜 탄화 규소 단결정 웨이퍼

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130217213A1 (en) * 2010-11-17 2013-08-22 Nippon Steel & Sumitomo Metal Corporation Production process of epitaxial silicon carbide single crystal substrate
US20130062628A1 (en) * 2011-09-10 2013-03-14 Semisouth Laboratories, Inc. Methods for the epitaxial growth of silicon carbide
WO2014150400A1 (en) * 2013-03-15 2014-09-25 The Government Of The United States Of America, As Represented By The Secretary Of The Navy Reduction of basal plane dislocations in epitaxial sic using an in-situ etch process

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