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KR102103507B1 - 상온에서 전기적으로만 작동하는 그래핀 스핀 트랜지스터 - Google Patents

상온에서 전기적으로만 작동하는 그래핀 스핀 트랜지스터 Download PDF

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KR102103507B1
KR102103507B1 KR1020190092388A KR20190092388A KR102103507B1 KR 102103507 B1 KR102103507 B1 KR 102103507B1 KR 1020190092388 A KR1020190092388 A KR 1020190092388A KR 20190092388 A KR20190092388 A KR 20190092388A KR 102103507 B1 KR102103507 B1 KR 102103507B1
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tmdc
spin
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graphene
graphene layer
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조성재
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한국과학기술원
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Abstract

본 발명은 상온에서 전기적으로만 작동하는 그래핀 스핀 트랜지스터에 관한 것으로서, 본 발명의 그래핀 스핀 트랜지스터는, CMOS 트랜지스터를 대체하고, Moore 법칙을 연장할 수 있도록, 그래핀에서의 Rashba Edelstein 효과 혹은 TMDC(Transition Metal Dichalcogenide, 전이금속 디칼코게나이드) 물질의 스핀홀 효과를 활용한 all-electrical (자기장 혹은 강자성 전극이 필요없는) 상온 그래핀 spin FET (Field Effect Transistor)를 제공한다.

Description

상온에서 전기적으로만 작동하는 그래핀 스핀 트랜지스터{Graphene Spin Transistor for All-electrical Operation at Room Temperature}
본 발명은 그래핀 스핀 트랜지스터에 관한 것으로서, 특히, 자기장과 강자성 물질 없이 상온에서 전기적으로만 작동하는 그래핀 스핀 트랜지스터에 관한 것이다.
Moore 법칙에 따라 지난 50년간 진행된 CMOS (Complementary Metal-Oxide- Semiconductor) 트랜지스터의 집적화와 소형화에 따른 정보 처리, 통신 기술의 발전은 모든 분야에 걸쳐 오늘날의 생활과 사회의 모습을 드라마틱하게 변화시켰다. 최근 외국의 연구 보고 (Pop, E. 2010, Nano Res. 3, 147)에 의하면 트랜지스터 집적화에 따라, 이전에는 무시할 수준이었던 Off 상태의 대기(standby) 전력 소모가 On 상태의 스위칭(switching) 전력 소모의 수준과 비슷해졌다고 보고되었다. 현재의 CMOS 집적회로의 에너지 소비는 10kW/cm2 에 이르고 이는 현재 히트 싱크(heat sink) 기술로 처리할 수 있는 최대의 에너지 소모이다. 따라서, 이러한 전력 소모의 한계로 인해 더 이상 Moore 법칙에 따라 트랜지스터의 집적화와 소형화가 진행될 수 없는 상황이다.
이에 따라 CMOS 기술을 뛰어넘는 트랜지스터로서 spin FET가 제안되어왔다. 이제까지 제안되어온 spin FET의 대표적인 것으로서, Datta-Das spin FET의 경우 강자성체(ferromagnetic) 전극이 사용되어 채널에 자기장(B field)이 스핀-플립핑(spin-flipping)을 일으켜 누설 전류(leakage current)가 불가피하게 크고, standby 전력소모가 클 것으로 보여, 에너지 효율이 기존 CMOS 기술보다 좋지 못한 것으로 알려져 있다 (Physica E 25, 399 참조).
따라서, ferromagnetic 물질을 사용하지 않고 외부 자기장이 없이 전기적으로만 작동하는(all-electrical) spin FET의 개발이 전력소모가 낮은 beyond CMOS 기술개발에 중요하다. 현재까지 quantum point contact을 사용하는 방식(Nature Nanotech, 10, 35 참조)과 InAs에서의 스핀홀 효과와 게이트에 의한 Rashba spin precession을 결합하는 방식(Nano Letters 19, 7998 참조)으로, 두번의 all electrical spin FET 개발이 보고되었으나 모두 액체 헬륨 온도 미만의 극저온에서만 작동 가능하여 실용화가 불가능한 문제점이 있다.
따라서, 본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 본 발명의 목적은, CMOS 트랜지스터를 대체하고, Moore 법칙을 연장할 수 있도록, 그래핀에서의 Rashba Edelstein 효과 혹은 TMDC(Transition Metal Dichalcogenide, 전이금속 디칼코게나이드) 물질의 스핀홀 효과를 활용한 all-electrical (자기장 혹은 강자성 전극이 필요없는) 상온 그래핀 spin FET(Field Effect Transistor)를 제공하는 데 있다.
먼저, 본 발명의 특징을 요약하면, 상기의 목적을 달성하기 위한 본 발명의 일면에 따른 그래핀 스핀 트랜지스터는, 게이트전극; 게이트절연막; 상기 게이트절연막 상에 형성된 그래핀층; 및 상기 그래핀층 상에 소정의 거리 이격되어 형성된 제1 TMDC 패턴과 제2 TMDC 패턴을 포함하고, 상기 그래핀층과 상기 제1 및 제2 TMDC 패턴 사이의 각각의 계면에 형성되는 spin-momentum locking 되어있는 밴드 구조를 이용하여 상기 제1 및 제2 TMDC 패턴 간에 스핀 편향된 전자에 의한 스핀 전류를 생성, 제어, 검출하여 구동되는 것을 특징으로 한다.
상기 그래핀 스핀 트랜지스터는 상기 게이트전극에 인가되는 전압에 따라 페르미 레벨의 위치를 조절하여 온오프가 제어된다.
상기 그래핀 스핀 트랜지스터는 상온에서 자기장 없이도 전기적으로만 작동하는 것을 특징으로 한다.
상기 게이트 절연막은 hBN, SiO2, high-k 절연막 등을 포함한다. 상기 게이트 절연막은 CVD, 에피택시, ALD(atomic layer deposition) 등의 방식으로 증착되어 형성될 수 있으며, 상기 게이트 절연막의 두께는 1-10nm(바람직하게는 3nm)일 수 있다.
상기 그래핀 스핀 트랜지스터는, Rashba Edelstein 효과를 이용하는 동작 모드, 또는 스핀홀 효과를 이용하는 2가지 동작 모드로 동작이 가능하고, 상기 2가지 동작 모드 중 상기 제1 및 제2 TMDC 패턴의 물질의 종류에 의해 해당 모드가 특정된다.
상기 그래핀 스핀 트랜지스터의 구동 모드는, Rashba Edelstein 효과를 이용해, 상기 제1 TMDC 패턴에 전류를 인가하여 상기 그래핀층과 상기 제1 TMDC 패턴의 접합면에 excessive 스핀 전자를 생성하고, 상기 제1 및 제2 TMDC 패턴 사이의 상기 그래핀층에서 스핀전자의 확산으로 스핀 전류의 흐름을 유도하되, 상기 제1 TMDC 패턴에 인가된 전류 및 상기 게이트 전극에 인가된 전압에 의해 상기 그래핀층과 상기 제1 TMDC 패턴 사이에서 생성되는 전자들의 스핀의 방향을 제어한다. 상기 제2 TMDC 패턴으로의 스핀 전류의 흡수(또는 제1 TMDC 패턴으로의 흡수)에 의해 상기 제2 TMDC 패턴의 한점과 상기 제1 TMDC 패턴 반대 방향으로 상기 제2 TMDC 패턴에 인접한 상기 그래핀층의 한점 사이에 전압 차이를 발생시키고, 이를 검출하는 제1 구동 모드(Rashba 스핀 FET 모드)를 포함한다.
상기 그래핀 스핀 트랜지스터의 구동 모드는, 상기 제1 TMDC 패턴 또는 상기 제2 TMDC 패턴 중 하나 이상에 전류를 인가하여, 스핀홀 효과에 의해 스핀 전류를 생성하고, 상기 제1 및 제2 TMDC 패턴 사이의 상기 그래핀층에서 스핀 전류의 흐름을 유도하되, 상기 제1 TMDC 패턴에 인가된 전류 및 상기 게이트전극에 인가된 전압에 의해 상기 스핀 전류의 크기를 결정하며, 상기 제2 TMDC 패턴의 한점과, 상기 제1 TMDC 패턴 반대 방향으로 상기 제2 TMDC 패턴에 인접한 상기 그래핀층의 한점 사이에, 상기 그래핀층에서 상기 제 2 TMDC 패턴으로의 스핀 전류의 흡수량 조절로 전압 차이를 발생시키고, 이를 검출하는 제2 구동 모드(스핀 홀 FET 모드)를 포함한다.
상기 제2 TMDC 패턴의 한점(61)과, 상기 제1 TMDC 패턴 반대 방향으로 상기 제2 TMDC 패턴에 인접한 상기 그래핀층의 한점(62) 사이에, 제1 전압 차이를 발생시키되, 동시에, 상기 제2 TMDC 패턴의 다른 한점(71)과, 상기 그래핀층의 다른 한점(72) 사이에, 제2 전압 차이를 발생시킬 수 있다.
상기 제1 전압 차이와 상기 제2 전압 차이가 서로 반대 부호를 가지는 상보형 동작이 가능하다.
그리고, 본 발명의 다른 일면에 따른 그래핀 스핀 트랜지스터의 제조 방법은, 게이트전극을 형성하는 단계; 상기 게이트절연막 상에 그래핀층을 형성하는 단계; 및 상기 그래핀층 상에 제1 TMDC 패턴과 제2 TMDC 패턴을 소정의 거리 이격되도록 형성하는 단계를 포함하고, 상기 그래핀 스핀 트랜지스터는, 상기 그래핀층과 상기 제1 및 제2 TMDC 패턴 사이의 각각의 계면에 형성되는 spin-momentum locking 되어있는 밴드 구조를 이용하여, 상기 그래핀층과 상기 제1 및 제2 TMDC 패턴 사이의 각각의 계면에 형성되는 spin-momentum locking 되어있는 밴드 구조를 이용하여 상기 제1 및 제2 TMDC 패턴 간에 스핀 편향된 전자에 의한 스핀 전류를 유도하여 구동되는 것을 특징으로 한다.
본 발명에 따른 그래핀 스핀 트랜지스터에 따르면, 그래핀에서의 Rashba Edelstein 효과를 이용한 Rashba 스핀 FET, 및 TMDC(Transition Metal Dichalcogenide, 전이금속 디칼코게나이드) 물질의 스핀 홀효과를 이용한 스핀 홀(Spin hall) FET를 제공함으로써, 자기장과 강자성 물질 없이 상온에서 전기적으로만 작동하여, 전력 소모가 적고 종래의 CMOS 트랜지스터를 대체할 수 있으며 Moore 법칙을 연장할 수 있게 한다.
또한, 본 발명은 과학, 기술, 산업, 경제, 사회 전반에 걸쳐 매우 큰 파급 효과가 예상된다. 본 발명은 대한민국 반도체 산업의 약점인 비메모리 반도체 분야의 미래 핵심 기술을 개발하게 되는 것으로서, 미래 산업 및 경제에 매우 큰 파급력을 지닐 것으로 기대된다. 즉, 본 발명은 최초의 all electrical 상온 spin FET로서, 이전에 2차례 개발되었던 액체헬륨 온도에서만 작동할 수 있는 저온 spin FET들과는 달리 기술사업화가 가능하다. 또한, 전력소모가 CMOS 기술에 비해 최소 100배 이상 낮을 것으로 기대된다.
반도체 산업은 크게 정보 저장을 위한 메모리 반도체와 연산, 제어 기능을 하는 비메모리 반도체로 구분된다. 한국 반도체 업체들은 메모리 시장 점유율이 크지만, 비메모리 분야에서는 걸음마 단계이다. 세계 반도체 시장통계기구가 보고한 자료에 따르면 전 세계적으로 비메모리 분야의 시장규모가 메모리 반도체보다 3배 가까이 크다. 특히나, 최근에는 메모리 반도체 시장은 가격 하락 등으로 위축되고 있지만, 무인차, 사물인터넷 등의 등장으로 많은 양의 데이터를 저전력, 고속으로 처리할 수 있는 비메모리 반도체 시장은 꾸준히 확장하는 추세이다. 본 발명은 CMOS를 대체할 수 있는 차세대 초저전력 (ultra-low power) 상온 spin FET를 제공함으로써, 국내·외 비메모리 반도체 시장을 주도하는 기술 개발에 토대를 마련하게 될 것이다.
본 발명에 관한 이해를 돕기 위해 상세한 설명의 일부로 포함되는 첨부도면은, 본 발명에 대한 실시예를 제공하고 상세한 설명과 함께 본 발명의 기술적 사상을 설명한다.
도 1은 본 발명의 일 실시예에 따른 그래핀 스핀 트랜지스터의 구조를 설명하기 위한 도면이다.
도 2는 도 1의 그래핀 스핀 트랜지스터의 Rashba 스핀 FET 모드의 정방향 동작을 설명하기 위한 도면이다.
도 3은 도 1의 그래핀 스핀 트랜지스터의 Rashba 스핀 FET 모드의 역방향 동작을 설명하기 위한 도면이다.
도 4는 도 1의 그래핀 스핀 트랜지스터의 Rashba 스핀 FET 모드에서 게이트전극의 인가전압에 대한 출력전압(전달곡선)을 설명하기 위한 그래프이다.
도 5는 도 1의 그래핀 스핀 트랜지스터의 스핀 홀 FET 모드에서 스핀-차지 변환 효율성을 설명하기 위한 그래프이다.
도 6은 도 1의 그래핀 스핀 트랜지스터의 스핀 홀 FET 모드에서 정방향 및 역방향 동작을 설명하기 위한 도면이다.
도 7은 도 1의 그래핀 스핀 트랜지스터의 스핀 홀 FET 모드에서 게이트전극의 인가전압에 대한 출력전압(전달곡선)을 설명하기 위한 그래프이다.
이하에서는 첨부된 도면들을 참조하여 본 발명에 대해서 자세히 설명한다. 이때, 각각의 도면에서 동일한 구성 요소는 가능한 동일한 부호로 나타낸다. 또한, 이미 공지된 기능 및/또는 구성에 대한 상세한 설명은 생략한다. 이하에 개시된 내용은, 다양한 실시 예에 따른 동작을 이해하는데 필요한 부분을 중점적으로 설명하며, 그 설명의 요지를 흐릴 수 있는 요소들에 대한 설명은 생략한다. 또한 도면의 일부 구성요소는 과장되거나 생략되거나 또는 개략적으로 도시될 수 있다. 각 구성요소의 크기는 실제 크기를 전적으로 반영하는 것이 아니며, 따라서 각각의 도면에 그려진 구성요소들의 상대적인 크기나 간격에 의해 여기에 기재되는 내용들이 제한되는 것은 아니다.
본 발명의 실시예들을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다. 상세한 설명에서 사용되는 용어는 단지 본 발명의 실시 예들을 기술하기 위한 것이며, 결코 제한적이어서는 안 된다. 명확하게 달리 사용되지 않는 한, 단수 형태의 표현은 복수 형태의 의미를 포함한다. 본 설명에서, "포함" 또는 "구비"와 같은 표현은 어떤 특성들, 숫자들, 단계들, 동작들, 요소들, 이들의 일부 또는 조합을 가리키기 위한 것이며, 기술된 것 이외에 하나 또는 그 이상의 다른 특성, 숫자, 단계, 동작, 요소, 이들의 일부 또는 조합의 존재 또는 가능성을 배제하도록 해석되어서는 안 된다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니며, 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
도 1은 본 발명의 일 실시예에 따른 그래핀 스핀 트랜지스터(100)의 구조를 설명하기 위한 도면이다. 이하에서 그래핀 스핀 트랜지스터(100)의 구조를 설명하기 위하여 그 제조 방법을 같이 설명한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 그래핀 스핀 트랜지스터(100)는, 기판(10) 위에 형성된, 게이트전극(20), 게이트절연막(30), 그래핀층(40), 제1 TMDC 패턴(51), 제2 TMDC 패턴(52)을 포함한다. TMDC 패턴은 TaS2, NbTe2, TiSe2, WS2, WTe2, MoS2 등 2차원 물질인 TMDC(Transition Metal Dichalcogenide, 전이금속 디칼코게나이드) 물질로 이루어진 패턴이다.
이외에도, 제1 TMDC 패턴(51)과 제2 TMDC 패턴(52)은 위와 같은 TMDC 물질을 증착 형성한 후 동시에 식각되어 패턴될 수 있으며, 그 위에 소정의 절연막이나 보호층을 형성하고, 제1 TMDC 패턴(51)과 제2 TMDC 패턴(52)의 양단(도면에서 횡방향 양단) 모두 또는 그 중 일부 필요한 단부에 선택적으로 금속전극과 콘택을 위한 홀/홈의 식각이 이루어질 수 있으며, 이후 제1 TMDC 패턴(51)과 제2 TMDC 패턴(52)의 선택된 양단과 콘택을 위한 Al, Cu, Au, Ag 등으로 이루어진 금속층의 증착과 패턴 공정이 이루어질 수도 있다.
도 1에는 상온에서 자기장 없이도 전기적으로만 작동하는 본 발명의 그래핀 스핀 트랜지스터(100) 하나만을 도시하였으나, 본 발명의 그래핀 스핀 트랜지스터(100)는 하기하는 바와 같은 정방향(direct), 역방향(inverse) 동작을 통하여, 상보형(Complementary) 동작이 가능함으로써, 그래핀 스핀 트랜지스터(100) 다수개를 직렬 또는 병렬 등으로 구성한 회로의 집적화를 통하여 비메모리 반도체 분야 또는 차세대 초저전력 (ultra-low power) 전기 전자 분야에서 CMOS 회로를 대체해 나갈 것으로 기대된다.
도 1에서, 기판(10)은 Si 기판, SOI 기판 또는 사파이어 기판, 3-5족 반도체 화합물 기판 등 다양한 기판이 사용될 수 있으며, 버퍼층으로서 SiO2 등 절연막이 형성된 형태일 수 있다.
게이트전극(20)은 기판(10) 또는 그 위의 절연막(예, SiO2 등) 상에 Al, Cu, Au, Ag, 흑연 등 금속으로 이루어진 패턴으로 형성된다. 게이트전극(20)에는 게이트 (전극)전압(Vg)이 인가된다.
게이트절연막(30)은, 게이트전극(20) 위를 덮도록 hBN, SiO2, high-k 절연막 등으로 형성되며, 그래핀의 전기적 특성 향상을 위하여 high-k 절연막 등으로 형성 되는 것이 바람직하다. high-k 절연막은 HfO2, HfSiO, HfSiON, ZrO 등 SiO2 보다 유전상수가 큰 절연막이다. 게이트절연막(30)은 1-10nm 두께(바람직하게는 3nm)로 형성된다. 게이트절연막(30)은, CVD(Chemical Vapor Deposition), 에피택시(epitaxy), ALD(atomic layer deposition) 등의 방식으로 증착될 수 있다.
그래핀층(40)은 게이트절연막(30) 상에 형성되며, 예를 들어, 도면과 같이, 위에서 본 그래핀층(40)의 면적이, 위에서 본 게이트전극(20)의 면적 보다 작게 형성될 수 있다. 다만, 이에 한정되는 것은 아니며 설계 목적에 따라 게이트전극(20)의 면적이 더 작을 수도 있고, 기타 다양한 변형이 가능하다.
그래핀층(40)에는 그 종방향으로 소정의 거리 이격되어 나란히, 즉, 그래핀층(40)을 횡방향으로 가로지르는 제1 TMDC 패턴(51)과 제2 TMDC 패턴(52)이 형성된다.
2차원 물질인 TaS2, NbTe2, TiSe2, WS2, WTe2, MoS2 등의 TMDC 물질은, 그래핀층(40)과 접합하면, 제1 TMDC 패턴(51) 및 제2 TMDC 패턴(52)와 그래핀층(40) 사이의 각각의 계면에 spin-momentum locking(스핀 모멘텀 록킹)을 가지는 밴드 구조를 형성할 수 있게 된다. 이와 같은 성질은 이론적으로 잘 알려져 있으며, 본 발명에서는 도 2,3과 같이 전도대(CB)와 가전자대(VB)를 갖도록 형성되는 이와 같은 스핀 의존성을 가지는 밴드구조를 이용하여 제1 TMDC 패턴(51) 및 제2 TMDC 패턴(52) 간에 스핀 편향된 스핀 전류를 생성, 제어하여 온오프(on/off)가 구동되도록 한다.
이를 위하여, 게이트전극(20)에 인가되는 전압에 따라 페르미 레벨(Fermi Level)의 위치를 조절하여 온오프가 제어되도록 한다. 또한, 이와 같은 게이트전극(20)의 인가 전압에 의한 온오프는, 하기하는 바와 같은 2가지 동작(Rashba 스핀 FET 모드, 스핀 홀(Spin hall) FET 모드) 모드에서, 게이트전극(20)의 인가 전압에 대한 출력 전압 차이(61, 62 사이의 전압)의 전달 곡선의 완전한 차이가 있는 것으로 나타난다. 도 4는 본 발명의 그래핀 스핀 트랜지스터(100)의 Rashba 스핀 FET 모드에서의 전달 곡선을 나타내며, 도 7은 본 발명의 그래핀 스핀 트랜지스터(100)의 스핀 홀 FET 모드에서의 전달 곡선을 나타낸다.
먼저, 도 2 내지 도 4를 참조하여 본 발명의 그래핀 스핀 트랜지스터(100)의 Rashba 스핀 FET 모드에 대하여 좀 더 자세히 설명한다. 또한, 도 6 내지 도 7을 참조하여 본 발명의 그래핀 스핀 트랜지스터(100)의 스핀 홀 FET 모드에 대하여 좀 더 자세히 설명한다.
도 2는 도 1의 그래핀 스핀 트랜지스터(100)의 Rashba 스핀 FET 모드의 정방향 동작을 설명하기 위한 도면이다. 도 3은 도 1의 그래핀 스핀 트랜지스터(100)의 Rashba 스핀 FET 모드의 역방향 동작을 설명하기 위한 도면이다. 도 4는 도 1의 그래핀 스핀 트랜지스터(100)의 Rashba 스핀 FET 모드에서 게이트전극의 인가전압에 대한 출력전압(전달곡선)을 설명하기 위한 그래프이다.
본 발명의 그래핀 스핀 트랜지스터(100)를 Rashba 스핀 FET 모드로 동작시킬경우, 제1 TMDC 패턴(51) 전류를 인가한다. 예를 들어, 도 1과 같이, 제1 TMDC 패턴(51)의 그래핀층(40)을 가로지르는 횡방향으로 전류가 흐르도록 전류 I를 인가한다.
이때, 본 발명의 그래핀 스핀 트랜지스터(100)를 Rashba 스핀 FET 모드로 동작시킬 경우, 게이트 전압(Vg)이 0V일 때, 즉, 그래핀층(40)과 TMDC 패턴(51, 52)의 접합면에서 페르미 레벨(Fermi level)이 가전자대(VB)와 전도대(CB) 사이의 밴드갭 내에 위치하여 스핀전류가 생성되지 않기 때문에, 그래핀 스핀 트랜지스터(100)의 출력 전압, 즉, 도 1에서, 61과 62 사이의 전압차이(△V)는 0V이다(도 4 참조). 이는 오프 상태로 정의된다. 다시말하여, 그래핀층(40)의 스핀 궤도 갭 안에 Fermi level이 위치할 경우, 밴드에 spin polarization(스핀 편향)이 없어서 스핀 전류가 흐르지 않아 트랜지스터(100)의 OFF 상태가 구현된다. 한 점(61)(V+)은 게이트 전압(Vg)에 따라 스핀 전자가 축적/고갈되는(스핀 전자의 양의 변동이 있는) 제2 TMDC 패턴(52)의 어느 한점이고, 다른 점 (62)(V-)는 제1 TMDC 패턴(51) 반대 방향으로 제2 TMDC 패턴(52)에 인접한 그래핀층(40)의 어느 한점이다.
또한, 본 발명의 그래핀 스핀 트랜지스터(100)를 Rashba 스핀 FET 모드로 동작시킬 경우, 도 2와 같이, 전류 I(전기장 E)가 인가되고, 게이트 전압(Vg)이 0V 보다 클 때, 즉, 페르미 레벨이 전도대(CB) 위로 위치될 때, 그래핀 스핀 트랜지스터(100)의 출력 전압, 즉, 도 1에서, 61(V+)과 62(V-) 사이의 전압차이(△V)는 0보다 작다(도 4 참조). 이는 정방향 동작에 해당하는 제1 온 상태로 정의된다. 이는 그래핀층(40)과 TMDC 패턴(51, 52)의 접합면에서 물질자체의 밴드구조 기울임으로 전계가 생기고 Rashba 타입의 spin-momentum locking(스핀 모멘텀 록킹)으로 업스핀 전자와 다운스핀 전자가 생성되며, 전류 I(전기장 E)가 인가된 제1 TMDC 패턴(51)으로부터 제2 TMDC 패턴(52) 방향으로, 그래핀층(40)을 통한 스핀전자(그래핀층(40)과 제1 TMDC 패턴(51)의 접합면에 생성된 과잉(excessive) 스핀전자)의 주입/확산(spin injection)이 일어나는 Rashba Edelstein 효과에 의해 발생된다. 반대측에서는 스핀 검출(spin detection)을 수행한다. 즉, 도 2와 같이, Rashba Edelstein 효과를 이용해, 그래핀층(40)의 스핀전자의 확산으로 스핀 전자의 흐름을 유도하되, 게이트전극(20)에 인가된 0V 보다 큰 전압(Vg)에 의해 스핀 전류의 방향이 오른쪽을 향하도록 결정됨으로써, 스핀 전자가 축적되어 스핀 전자의 양이 증가되는 제2 TMDC 패턴(52)의 어느 한점(61)(V+)은 상대적으로 낮은 전위를 가지며, (61)(V+)과 제1 TMDC 패턴(51) 반대 방향으로 제2 TMDC 패턴(52)에 인접한 그래핀층(40)의 한점(62)(V-) 사이의 전압차이(△V)는 0보다 작다(도 4 참조).
반대로, 본 발명의 그래핀 스핀 트랜지스터(100)를 Rashba 스핀 FET 모드로 동작시킬 경우, 도 3과 같이, 전류 I(전기장 E)가 인가되고, 게이트 전압(Vg)이 0V 보다 작을 때, 즉, 페르미 레벨이 가전자대(VB) 아래로 위치될 때, 그래핀 스핀 트랜지스터(100)의 출력 전압, 즉, 도 1에서, 61(V+)과 62(V-) 사이의 전압차이(△V)는 0보다 크다(도 4 참조). 이는 역방향 동작에 해당하는 제2 온 상태로 정의된다. 이도 역시 그래핀층(40)과 TMDC 패턴(51, 52)의 접합면에서 물질자체의 밴드구조 기울임으로 전계가 생기고 Rashba 타입의 spin-momentum locking(스핀 모멘텀 록킹)으로 업스핀 전자와 다운스핀 전자가 생성되며, 제2 TMDC 패턴(52)으로부터 전류 I(전기장 E)가 인가된 제1 TMDC 패턴(51) 방향으로 그래핀층(40)을 통한 스핀전자(그래핀층(40)과 제1 TMDC 패턴(51)의 접합면에 생성된 과잉(excessive) 스핀전자)의 주입/확산(spin injection)이 일어나는 Rashba Edelstein 효과에 의해 발생된다. 반대측에서는 스핀 검출(spin detection)을 수행한다. 즉, 도 3과 같이, Rashba Edelstein 효과를 이용해, 그래핀층(40)의 스핀전자의 확산으로 스핀 전자의 흐름을 유도하되, 게이트전극(20)에 인가된 0V 보다 작은 전압(Vg)에 의해 스핀 전자의 방향이 왼쪽을 향하도록 결정됨으로써, 스핀 전자가 고갈되어 스핀 전자의 양의 감소가 있는(예, 홀의 주입과 유사함) 제2 TMDC 패턴(52)의 어느 한점(61)(V+)은 상대적으로 높은 전위를 가지며, (61)(V+)과 제1 TMDC 패턴(51) 반대 방향으로 제2 TMDC 패턴(52)에 인접한 그래핀층(40)의 한점(62)(V-) 사이의 전압차이(△V)는 0보다 크다(도 4 참조).
도 5는 도 1의 그래핀 스핀 트랜지스터(100)의 Rashba spin FET 모드에서 스핀-차지 변환 효율성을 설명하기 위한 그래프이다.
[수학식1]과 같이, 본 발명의 일 실시예에 따른 Rashba 스핀 FET 모드의 그래핀 스핀 트랜지스터(100)의 그래핀층(40)에서의 2D 스핀 전류에 대한 차지(charge) 전류의 비율로 계산되는 Rashba Edelstein 스핀-차지 변환 효율
Figure 112019078213218-pat00001
는, 도 5와 같이 양의 게이트 전압(Vg)의 증가 시에 음의 게이트 전압(Vg)의 증가 시보다 크게 나타났으며, 도 4의 전달 곡선과 함께 이와 같은 도 5의 스핀-차지 변환 효율을 고려하여, 그래핀 스핀 트랜지스터(100) 다수개를 직렬 또는 병렬 등으로 구성한 회로의 집적화를 통하여 상보형(Complementary) 동작이 가능하도록 할 수 있다. 이는 비메모리 반도체 분야 또는 차세대 초저전력 (ultra-low power) 전기 전자 분야에서 CMOS 회로를 대체하는 데 중요한 역할을 할 것이다.
[수학식1]
Figure 112019078213218-pat00002
한편, 이하에서는 도 6 내지 도 7을 참조하여 본 발명의 그래핀 스핀 트랜지스터(100)의 스핀 홀 FET 모드에 대하여 좀 더 자세히 설명한다. 스핀 홀 FET와 Rashba spin FET 중 어떤 모드로 작동할지는 특정되는 TMDC 패턴(51, 52)의 물질과 그래핀층(40)의 상호작용에 의해 결정된다. 다시 말해, 어떤 TMDC를 사용하는지에 따라 그래핀/TMDC 접합면의 Rashba Edelstein 효과 혹은 TMDC의 스핀 홀 효과 중 하나가 도미넌트(dominant)하게 되어 두 모드 중 하나의 spin FET으로 작동할 수 있다.
도 6은 도 1의 그래핀 스핀 트랜지스터(100)의 스핀 홀 FET 모드에서 정방향 및 역방향 동작을 설명하기 위한 도면이다. 도 7은 도 1의 그래핀 스핀 트랜지스터(100)의 스핀 홀 FET 모드에서 게이트전극의 인가전압에 대한 출력전압(전달곡선)을 설명하기 위한 그래프이다.
본 발명의 그래핀 스핀 트랜지스터(100)를 스핀 홀 FET 모드로 동작시킬 경우, 제1 TMDC 패턴(51)에 전류를 인가할 수 있다. 예를 들어, 도 1과 같이, 제1 TMDC 패턴(51)의 그래핀층(40)을 가로지르는 횡방향으로 전류를 인가할 수 있다 (전류 밀도 Jc).
이때, 전류 밀도 Jc가 흐르는 제1 TMDC 패턴(51) 물질에 스핀 홀 효과에 의해 도 6과 같이 들어가는 방향(ⓧ)으로 스핀 전자의 방향성(
Figure 112019078213218-pat00003
)이 결정되고, [수학식2]에 따라, 수직 방향으로 스핀 전류가 흐르게 된다. [수학식2]에서
Figure 112019078213218-pat00004
는 스핀 전자의 업/다운 방향이고, αSH는 그래핀층(40)과 제1 TMDC 패턴(51) 간의 계면의 성질에 의해 결정되는 스핀홀 각도 (전하전류-스핀전류 변환율)이다. 이에 따라 그래핀층(40)과 접합되는 TMDC 표면에 스핀의 축적이 생기고 과잉(excessive) 스핀은 도 6과 같이 그래핀층(40)을 따라 제 1 TMDC 패턴(51) 쪽으로 확산(diffuse)하게 된다.
[수학식2]
Figure 112019078213218-pat00005
이 때, 게이트전극(20)의 전압(Vg)으로 그래핀층(40)의 저항을 조절하면 그래핀층(40)과 제2 TMDC 패턴(52)의 저항비율에 따라, 제2 TMDC 패턴(52)에 흡수되는 스핀 전류를 제어할 수 있고, 이에 따라 제2 TMDC 패턴(52) 에서 역 스핀홀 효과에 의해 발생하는 전압을 조절할 수 있다. 그래핀층(40)을 따라 diffuse한 뒤 제2 TMDC 패턴(52)에 흡수되는 스핀 전류는 역스핀홀 효과에 의해, [수학식3]에 따라, 제2 TMDC 패턴(52)에 전류 Jc를 유도하게 되고 전류에 의해 축적된 전하는 61(V1+)과 62(V1-) 사이에 전압(△V1)을 발생시킨다. [수학식3]에서
Figure 112019078213218-pat00006
는 스핀 전자의 업/다운 방향이고, αSH는 제2 TMDC 패턴(52)의 성질에 의해 결정되는 역스핀홀 각도 (스핀전류-전하전류 변환율)이다. 이 때, Onsagar reciprocal relation에 의해 역스핀홀 각도는 스핀홀 각도와 같다.
[수학식3]
Figure 112019078213218-pat00007
게이트 전압(Vg)이 그래핀층(40)에서 페르미 레벨이 가전자대(VB)와 전도대(CB) 사이의 DP(Dirac Point)에 있도록 하는 전압 VDP일 때(예를 들어, 0V일 때), 그래핀 스핀 트랜지스터(100)의 출력 전압, 즉, 도 1에서, 61과 62 사이의 전압차이(△V1)는 최대이다(도 7 참조). 이는 그래핀층(40)의 저항이 DP에서 최대이기 때문에, 스핀전류가 고저항의 그래핀층(40)을 따라 62로 흐르기보다는 제2 TMDC 패턴(52)에 많이 흡수되기 때문이다. 이 경우는 스핀홀 FET의 ON 상태로 정의된다. 도 6과 같이, 제1 TMDC 패턴(51)에 전류 Jc를 인가하고, 게이트 전압(Vg)이 VDP 보다 크거나 작을 때(도 7 참조)(페르미 레벨이 DP에서 멀어짐) 그래핀 스핀 트랜지스터(100)의 출력 전압, 즉, 도 1에서, 61(V1+)과 62(V1-) 사이의 전압차이(△V1)는 점점 0에 가까워진다(도 7 참조). 이는 오프상태로 정의된다. 게이트전극(20)에 VDP 보다 크거나 작은 전압(Vg)을 인가하면, 그래핀층(40)의 저항이 점점 작아져서 그래핀층(40)을 따라 흐르던 스핀 전류가 제2 TMDC 패턴(52)에 흡수되는 비율이 점점 작아지고 저저항의 그래핀층(40)을 따라 62쪽으로 흘러가려는 경향이 커져서 61과 62 사이의 역스핀홀 효과에 의한 전압차가 작아진다(도 7 참조).
이와 같이 스핀 홀 FET 모드에서는, 게이트 전압(Vg)에 의해 그래핀층(40)의 Fermi level이 Dirac point에서 ON 상태가 되고, Dirac point에서 멀어지면 OFF 상태가 된다. Rashba 스핀 FET 모드와의 차이점은 On 상태의 전압 부호가 일정하다는 점이다. 도 7과 같이 게이트 전압(Vg)에 따라 On 상태 전압의 크기는 조절 가능하다.
한편, 본 발명의 그래핀 스핀 트랜지스터(100)는, 도 6과 같이, 상보형(complementary)으로 동작 가능하다. 즉, 제2 TMDC 패턴(52)의 한점(61)과, 제1 TMDC 패턴(51) 반대 방향으로 제2 TMDC 패턴(52)에 인접한 그래핀층(40)의 한점(62) 사이에, 위와 같은 제1 전압 차이(△V1=V1+ - V1-)를 발생시키되, 동시에, 제2 TMDC 패턴(52)의 다른 한점(71)(61과 71은 그래핀층(40)을 가로질러 서로 반대편의 점들임)과, 그래핀층(40)의 다른 한점(72) 사이에, 제2 전압 차이(△V2=V2+ - V2-)를 발생시킬 수 있다. 62와 72는 같은 점일 수도 있다.
이와 같은 제2 전압 차이(△V2=V2+ - V2-)는 위와 같은 스핀 홀 효과에 기인하여 제1 전압 차이(△V1=V1+ - V1-)가 발생할 때 동시에 발생한다. 다만, 위에서 기술한 바와 같이, [수학식3]에 의해 제2 TMDC 패턴(52)에 전류 Jc를 유도하게 될 때, 이 전류에 의해 축적된 전하는 61(V1+)과 62(V1-) 사이에 전압(△V1)을 음의 값으로 발생시키지만, 이에 따라 71(V2+)과 72(V2-) 사이에 전압(△V2)을 양의 값으로 발생시킨다(도 7 참조).
본 발명의 그래핀 스핀 트랜지스터(100)는, 스핀 홀 FET 모드에서는 제2 TMDC 패턴(52)의 위치에 따라 서로 반대 극성의 출력 전압을 동시에 발생시킬 수 있다. 이와 같은 제1 TMDC 패턴(51)에 인가된 전류에 의하여 제2 TMDC 패턴(52)의 위치에 따라 서로 반대 극성의 전압을 동시에 출력하는 특성은, 그래핀 스핀 트랜지스터(100) 다수개를 직렬 또는 병렬 등으로 구성한 회로의 집적화에 있어서, 서로 반대 동작(inverting)이 요구되는 회로에 효과적으로 적용할 수 있을 것으로 기대된다.
본 발명의 그래핀 스핀 트랜지스터(100)에서, 게이트절연막(30)이 1-10nm(바람직하게는 3nm) 두께인 경우와 같이, 특별히 언급한 경우를 제외하고, 나머지 구성요소들, 즉, 게이트전극(20), 그래핀층(40), 제1 TMDC 패턴(51), 제2 TMDC 패턴(52) 등의 두께는 1-100nm 두께일 수 있다. 다만, 본 발명의 그래핀 스핀 트랜지스터(100)가 이와 같이 나노미터 수준(예, 1-100nm)의 구성요소들에 의해 제작되는 경우를 주로 설명하지만, 이에 한정되는 것은 아니며, 설계 목적에 따라 본 발명의 그래핀 스핀 트랜지스터(100)의 구성요소들이 마이크로미터 또는 밀리미터 수준으로 확장되어 나노미터 수준 이상의 큰 사이즈로 구현되도록 확장될 수 있다.
상술한 바와 같이, 본 발명에 따른 그래핀 스핀 트랜지스터(100)에 따르면, 그래핀에서의 Rashba Edelstein 효과를 이용한 Rashba 스핀 FET, 및 TMDC(Transition Metal Dichalcogenide, 전이금속 디칼코게나이드) 물질의 스핀홀 효과를 이용한 스핀 홀(Spin hall) FET를 제공함으로써, 자기장과 강자성 물질 없이 상온에서 전기적으로만 작동하여, 전력 소모가 적고 종래의 CMOS 트랜지스터를 대체할 수 있으며 Moore 법칙을 연장할 수 있게 한다.
또한, 본 발명은 과학, 기술, 산업, 경제, 사회 전반에 걸쳐 매우 큰 파급 효과가 예상된다. 본 발명은 대한민국 반도체 산업의 약점인 비메모리 반도체 분야의 미래 핵심 기술을 개발하게 되는 것으로서, 미래 산업 및 경제에 매우 큰 파급력을 지닐 것으로 기대된다. 즉, 본 발명은 최초의 all electrical 상온 spin FET로서, 이전에 2차례 개발되었던 액체헬륨 온도에서만 작동할 수 있는 저온 spinFET들과는 달리 기술사업화가 가능하다. 또한, CMOS 기술의 전력소모(예, 10kW/cm2)에 비해 최소 100배 이상 전력소모가 낮을 것으로 기대된다(예, 0.1kW/cm2).
이상과 같이 본 발명에서는 구체적인 구성 요소 등과 같은 특정 사항들과 한정된 실시예 및 도면에 의해 설명되었으나 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 본 발명이 속하는 분야에서 통상적인 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명의 사상은 설명된 실시예에 국한되어 정해져서는 아니 되며, 후술하는 특허청구범위뿐 아니라 이 특허청구범위와 균등하거나 등가적 변형이 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 기판
20: 게이트전극
30: 게이트절연막
40: 그래핀층
51: 제1 TMDC 패턴
52: 제2 TMDC 패턴

Claims (15)

  1. 그래핀 스핀 트랜지스터에 있어서,
    게이트전극;
    상기 게이트전극 위에 형성된 게이트절연막;
    상기 게이트절연막 상에 형성된 그래핀층; 및
    상기 그래핀층을 횡방향으로 가로지르도록 형성되며, 상기 그래핀층 상에 종방향으로 소정의 거리 이격되어 형성된 제1 TMDC 패턴과 제2 TMDC 패턴을 포함하고,
    상기 그래핀층과 상기 제1 및 제2 TMDC 패턴 사이의 각각의 계면에 형성되는 spin-momentum locking 되어있는 밴드 구조를 이용하여 상기 제1 및 제2 TMDC 패턴 간에 스핀 편향된 전자에 의한 스핀 전류를 유도하되, 상기 그래핀 스핀 트랜지스터는 상온에서 자기장 없이도 전기적으로만 작동하기 위한 것으로서,
    상기 제1 TMDC 패턴에 인가된 전류 및 상기 게이트전극에 인가된 전압에 의해, 상기 그래핀층과 상기 제1 TMDC 패턴의 접합면에 Rashba Edelstein 효과에 의한 과잉 스핀 전자를 생성하고, 상기 그래핀층과 상기 제1 TMDC 패턴 사이에서 생성되는 전자들의 스핀의 방향을 제어함으로써,
    상기 제2 TMDC 패턴의 한점(61)과 상기 제1 TMDC 패턴 반대 방향으로 상기 제2 TMDC 패턴에 인접한 상기 그래핀층의 한점(62) 사이에 전압 차이의 발생 형태가, 상기 게이트전극의 인가 전압이 0에서 상기 전압 차이가 off 상태의 특성을 가지며, 상기 인가 전압이 상기 off 상태를 위한 전압 보다 소정의 값 크거나 작을 때 상기 전압 차이가 on 상태인 특성을 가지도록 동작하는 형태를 포함하는 것을 특징으로 하는 그래핀 스핀 트랜지스터.
  2. 제1항에 있어서,
    상기 그래핀 스핀 트랜지스터는 상기 게이트전극에 인가되는 전압에 따라 상기 밴드 구조의 페르미 레벨의 위치를 조절하여 온오프가 제어되는 것을 특징으로 하는 그래핀 스핀 트랜지스터.
  3. 삭제
  4. 제1항에 있어서,
    상기 게이트절연막은 high-k 절연막을 포함하는 것을 특징으로 하는 그래핀 스핀 트랜지스터.
  5. 제1항에 있어서,
    상기 게이트절연막을 형성하는 방식은, CVD, 에피택시, 또는 ALD(atomic layer deposition) 방식을 포함하는 것을 특징으로 하는 그래핀 스핀 트랜지스터.
  6. 제1항에 있어서,
    상기 게이트절연막의 두께는 1-10nm인 것을 특징으로 하는 그래핀 스핀 트랜지스터.
  7. 삭제
  8. 삭제
  9. 그래핀 스핀 트랜지스터에 있어서,
    게이트전극;
    상기 게이트전극 위에 형성된 게이트절연막;
    상기 게이트절연막 상에 형성된 그래핀층; 및
    상기 그래핀층을 횡방향으로 가로지르도록 형성되며, 상기 그래핀층 상에 종방향으로 소정의 거리 이격되어 형성된 제1 TMDC 패턴과 제2 TMDC 패턴을 포함하고,
    상기 그래핀층과 상기 제1 및 제2 TMDC 패턴 사이의 각각의 계면에 형성되는 spin-momentum locking 되어있는 밴드 구조를 이용하여 상기 제1 및 제2 TMDC 패턴 간에 스핀 편향된 전자에 의한 스핀 전류를 유도하되, 상기 그래핀 스핀 트랜지스터는 상온에서 자기장 없이도 전기적으로만 작동하기 위한 것으로서,
    상기 제1 TMDC 패턴에 인가된 전류 및 상기 게이트전극에 인가된 전압에 의해, 상기 제1 TMDC 패턴에 스핀홀 효과에 의해 생성된 스핀 전류의 크기를 결정하고, 상기 그래핀층에서 상기 제 2 TMDC 패턴으로의 스핀 전류의 흡수량을 조절함으로써,
    상기 제2 TMDC 패턴의 한점(61)과 상기 제1 TMDC 패턴 반대 방향으로 상기 제2 TMDC 패턴에 인접한 상기 그래핀층의 한점(62) 사이에 전압 차이의 발생 형태가, 상기 게이트전극의 인가 전압이 상기 밴드 구조의 페르미 레벨을 DP(Dirac Point)에 위치시키는 전압에서 상기 전압 차이가 on 상태의 특성을 가지며, 상기 인가 전압이 상기 on 상태를 위한 전압 보다 소정의 값 크거나 작을 때 상기 전압 차이가 off 상태인 특성을 가지도록 동작하는 형태를 포함하는 것을 특징으로 하는 그래핀 스핀 트랜지스터.
  10. 제9항에 있어서,
    상기 제2 TMDC 패턴의 한점(61)과, 상기 제1 TMDC 패턴 반대 방향으로 상기 제2 TMDC 패턴에 인접한 상기 그래핀층의 한점(62) 사이에, 제1 전압 차이를 발생시키되, 동시에,
    상기 제2 TMDC 패턴의 다른 한점(71)과, 상기 그래핀층의 다른 한점(72) 사이에, 제2 전압 차이를 발생시키는 것을 특징으로 하는 그래핀 스핀 트랜지스터.
  11. 제10항에 있어서,
    상기 제1 전압 차이와 상기 제2 전압 차이가 서로 반대 부호를 가지는 상보형 동작이 가능한 것을 특징으로 하는 그래핀 스핀 트랜지스터.
  12. 그래핀 스핀 트랜지스터의 제조 방법에 있어서,
    게이트전극을 형성하는 단계;
    상기 게이트전극 위에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 그래핀층을 형성하는 단계; 및
    상기 그래핀층 상에 제1 TMDC 패턴과 제2 TMDC 패턴을, 종방향으로 소정의 거리 이격되며 상기 그래핀층을 횡방향으로 가로지르도록 형성하는 단계를 포함하고,
    상기 그래핀 스핀 트랜지스터는,
    상기 그래핀층과 상기 제1 및 제2 TMDC 패턴 사이의 각각의 계면에 형성되는 spin-momentum locking 되어있는 밴드 구조를 이용하여 상기 제1 및 제2 TMDC 패턴 간에 스핀 편향된 전자에 의한 스핀 전류를 유도하되, 상온에서 자기장 없이도 전기적으로만 작동하기 위한 것으로서,
    상기 제1 TMDC 패턴에 인가된 전류 및 상기 게이트전극에 인가된 전압에 의해, 상기 그래핀층과 상기 제1 TMDC 패턴의 접합면에 Rashba Edelstein 효과에 의한 과잉 스핀 전자를 생성하고, 상기 그래핀층과 상기 제1 TMDC 패턴 사이에서 생성되는 전자들의 스핀의 방향을 제어함으로써,
    상기 제2 TMDC 패턴의 한점(61)과 상기 제1 TMDC 패턴 반대 방향으로 상기 제2 TMDC 패턴에 인접한 상기 그래핀층의 한점(62) 사이에 전압 차이의 발생 형태가, 상기 게이트전극의 인가 전압이 0에서 상기 전압 차이가 off 상태의 특성을 가지며, 상기 인가 전압이 상기 off 상태를 위한 전압 보다 소정의 값 크거나 작을 때 상기 전압 차이가 on 상태인 특성을 가지도록 동작하는 형태를 포함하는 것을 특징으로 하는 그래핀 스핀 트랜지스터의 제조 방법.
  13. 그래핀 스핀 트랜지스터의 제조 방법에 있어서,
    게이트전극을 형성하는 단계;
    상기 게이트전극 위에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 그래핀층을 형성하는 단계; 및
    상기 그래핀층 상에 제1 TMDC 패턴과 제2 TMDC 패턴을, 종방향으로 소정의 거리 이격되며 상기 그래핀층을 횡방향으로 가로지르도록 형성하는 단계를 포함하고,
    상기 그래핀 스핀 트랜지스터는,
    상기 그래핀층과 상기 제1 및 제2 TMDC 패턴 사이의 각각의 계면에 형성되는 spin-momentum locking 되어있는 밴드 구조를 이용하여 상기 제1 및 제2 TMDC 패턴 간에 스핀 편향된 전자에 의한 스핀 전류를 유도하되, 상온에서 자기장 없이도 전기적으로만 작동하기 위한 것으로서,
    상기 제1 TMDC 패턴에 인가된 전류 및 상기 게이트전극에 인가된 전압에 의해, 상기 제1 TMDC 패턴에 스핀홀 효과에 의해 생성된 스핀 전류의 크기를 결정하고, 상기 그래핀층에서 상기 제 2 TMDC 패턴으로의 스핀 전류의 흡수량을 조절함으로써,
    상기 제2 TMDC 패턴의 한점(61)과 상기 제1 TMDC 패턴 반대 방향으로 상기 제2 TMDC 패턴에 인접한 상기 그래핀층의 한점(62) 사이에 전압 차이의 발생 형태가, 상기 게이트전극의 인가 전압이 상기 밴드 구조의 페르미 레벨을 DP(Dirac Point)에 위치시키는 전압에서 상기 전압 차이가 on 상태의 특성을 가지며, 상기 인가 전압이 상기 on 상태를 위한 전압 보다 소정의 값 크거나 작을 때 상기 전압 차이가 off 상태인 특성을 가지도록 동작하는 형태를 포함하는 것을 특징으로 하는 그래핀 스핀 트랜지스터의 제조 방법.
  14. 제13항에 있어서,
    상기 그래핀 스핀 트랜지스터는, 상기 제2 TMDC 패턴의 한점(61)과, 상기 제1 TMDC 패턴 반대 방향으로 상기 제2 TMDC 패턴에 인접한 상기 그래핀층의 한점(62) 사이에, 제1 전압 차이를 발생시키되, 동시에,
    상기 제2 TMDC 패턴의 다른 한점(71)과, 상기 그래핀층의 다른 한점(72) 사이에, 제2 전압 차이를 발생시키는 것을 특징으로 하는 그래핀 스핀 트랜지스터의 제조 방법.
  15. 제14항에 있어서,
    상기 제1 전압 차이와 상기 제2 전압 차이가 서로 반대 부호를 가지는 상보형 동작이 가능한 것을 특징으로 하는 그래핀 스핀 트랜지스터의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190005080A (ko) * 2017-07-05 2019-01-15 성균관대학교산학협력단 터널링 전계효과 트랜지스터
KR20190012050A (ko) * 2017-07-26 2019-02-08 성균관대학교산학협력단 다기능성 단일 채널 흑린 기반 전자 소자 및 이의 제조 방법

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101084019B1 (ko) * 2010-05-12 2011-11-16 한국과학기술연구원 상보성 스핀 트랜지스터 논리회로
US8748957B2 (en) * 2012-01-05 2014-06-10 Quantum Devices, Llc Coherent spin field effect transistor
KR101568373B1 (ko) * 2014-05-14 2015-11-12 한국과학기술연구원 강자성체가 없는 스핀 트랜지스터 및 그 구현 방법
US10217798B2 (en) * 2015-01-13 2019-02-26 Inston, Inc. Systems and methods for implementing select devices constructed from 2D materials
US20170098760A1 (en) * 2015-10-02 2017-04-06 National University Of Singapore Transition metal dichalcogenide-based spintronics devices
US9812568B2 (en) * 2016-02-04 2017-11-07 Board Of Regents, The University Of Texas System Ionic barristor

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20190005080A (ko) * 2017-07-05 2019-01-15 성균관대학교산학협력단 터널링 전계효과 트랜지스터
KR20190012050A (ko) * 2017-07-26 2019-02-08 성균관대학교산학협력단 다기능성 단일 채널 흑린 기반 전자 소자 및 이의 제조 방법

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