KR102102823B1 - 표면 구조를 이용한 선택적 에미터의 형성 방법 및 표면 구조를 이용한 선택적 에미터를 포함한 태양전지 - Google Patents
표면 구조를 이용한 선택적 에미터의 형성 방법 및 표면 구조를 이용한 선택적 에미터를 포함한 태양전지 Download PDFInfo
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Abstract
본 발명은 도핑 공정에서의 외부 오염 및 표면 손상, 반사도 손실, 도핑 불균일 등과 같은 문제요인을 가지지 않으며 구조적으로 전면 인쇄 전극의 정렬을 위한 선폭 손실과 그림자 손실을 최소화하는 선택적 에미터 형성과 이를 이용하는 고효율 태양전지를 제공하고자 한다.
본 발명에서는 종래 기술에서 언급된 기존의 보편적 선택적 에미터 기술들의 단점들을 개선하는 나노구조를 이용한 새로운 선택적 에미터 기술을 개발하여 제안한다. 실리콘 나노구조는 표면 형상과 도핑공정의 조건에 따라 상이한 면저항과 도핑깊이의 변화들이 나타나며, 이러한 현상을 이용하여 텍스쳐 공정 이전의 공정에서 선택적 에미터를 위한 낮은 면저항의 나노구조를 형성하고 도핑공정을 통해 면저항의 변화를 제어하는 새로운 선택적 에미터 기술을 제시한다.
본 발명에서는 종래 기술에서 언급된 기존의 보편적 선택적 에미터 기술들의 단점들을 개선하는 나노구조를 이용한 새로운 선택적 에미터 기술을 개발하여 제안한다. 실리콘 나노구조는 표면 형상과 도핑공정의 조건에 따라 상이한 면저항과 도핑깊이의 변화들이 나타나며, 이러한 현상을 이용하여 텍스쳐 공정 이전의 공정에서 선택적 에미터를 위한 낮은 면저항의 나노구조를 형성하고 도핑공정을 통해 면저항의 변화를 제어하는 새로운 선택적 에미터 기술을 제시한다.
Description
본 발명은 표면 구조를 이용한 선택적 에미터의 형성 방법에 관한 것이고, 또한 이러한 표면 구조를 이용한 선택적 에미터의 형성 방법에 의해 형성된 선택적 에미터를 포함한 태양전지에 관한 것이다.
보편적인 SE(선택적 에미터, selective emitter) 기술들은 태양전지 제조공정 중 몇몇의 문제들을 발생시킨다. 도핑공정 이전에 적용되는 도핑용 페이스트(dopant paste)와 실리콘 잉크젯(silicon inkjet) SE 기술은 오염에 쉽게 노출되어 고온의 도핑공정에서 오염물질과 함께 실리콘 내로 확산되는 위험이 따른다.
도핑공정 이후에 적용되는 레이저 도핑(laser doping)은 실리콘 표면의 손상(damage)을 초래한다. 표면 식각(etch-back) 또는 식각용 페이스트(etch paste) 기술은 광 흡수 표면의 식각으로 반사도 손실이 발생된다.
또한 도핑공정 이전의 레이저 삭마(laser ablation)와 함께 도핑 억제층(masking layer)을 이용한 SE 기술은 표면 손상(damage)과 면저항 불균일을 야기한다. 또한 대부분의 SE 기술들은 전면의 전극 인쇄 공정에서 정렬(align)을 위한 선폭(over alignment) 손실들을 발생시킨다.
도핑 공정에서의 외부 오염 및 표면 손상, 반사도 손실, 도핑 불균일 등과 같은 문제요인을 가지지 않으며 구조적으로 전면 인쇄 전극의 정렬(align)을 위한 선폭(over alignment) 손실과 그림자 손실을 최소화하는 선택적 에미터 형성과 이를 이용하는 고효율 태양전지를 제공하고자 한다.
본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터의 형성 방법은, 웨이퍼를 준비하고 웨이퍼의 양면에 미세한 제 1 표면 요철을 형성하는 단계; 웨이퍼의 양면에 텍스쳐 방지막을 형성하는 단계; 전면 텍스쳐 방지막을 패터닝하여 웨이퍼의 일부분을 노출시키는 단계; 상기 텍스쳐 방지막이 형성되지 않은 웨이퍼의 노출된 부분에 상기 제 1 표면 요철보다 더 크고 깊은 제 2 표면 요철을 형성하는 단계; 상기 텍스쳐 방지막을 제거하는 단계; 및 상기 제 1 표면 요철 및 상기 제 2 표면 요철을 포함한 웨이퍼의 표면에 도핑 공정을 이용해 선택적 에미터를 형성하는 단계를 포함한다.
상기 선택적 에미터를 형성하는 단계는, 상기 웨이퍼의 도전형과 반대의 도전형 불순물을 주입함으로써 형성된다.
상기 제 1 표면 요철을 형성하는 단계는, 플라즈마 처리, 레이저 스크라이빙, 스크래칭, 산이나 염기 처리 중 어느 하나를 이용한다.
상기 제 2 표면 요철을 형성하는 단계는, 플라즈마 처리, 레이저 스크라이빙, 스크래칭, 산이나 염기 처리 중 어느 하나를 이용한다.
본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 제조 방법은, 웨이퍼를 화학 식각 증기에 노출시켜 웨이퍼의 양면에 미세한 제 1 표면 요철을 형성하는 단계; 웨이퍼의 양면에 텍스쳐 방지막을 형성하는 단계; 전면 텍스쳐 방지막을 패터닝하여 웨이퍼의 일부분을 노출시키는 단계; 식각 공정을 이용하여 텍스쳐 방지막이 형성되지 않은 웨이퍼의 노출된 부분에 상기 제 1 표면 요철보다 더 크고 깊은 제 2 표면 요철을 형성하는 단계; 상기 텍스쳐 방지막을 제거하는 단계; 상기 제 1 표면 요철 및 상기 제 2 표면 요철을 포함한 웨이퍼의 표면에 도핑 공정을 이용해 선택적 에미터를 형성하는 단계; 전면에 반사 방지막을 형성하는 단계; 전면 및 후면에 패시베이션막을 형성하는 단계; 및 전면 전극 및 후면 전극을 형성하는 단계를 포함한다.
상기 선택적 에미터를 형성하는 단계는, 상기 웨이퍼의 도전형과 반대의 도전형 불순물을 주입함으로써 형성된다.
상기 제 1 표면 요철을 형성하는 단계는, 플라즈마 처리, 레이저 스크라이빙, 스크래칭, 산이나 염기 처리 중 어느 하나를 이용한다.
상기 제 2 표면 요철을 형성하는 단계는, 플라즈마 처리, 레이저 스크라이빙, 스크래칭, 산이나 염기 처리 중 어느 하나를 이용한다.
후면에 후면 전계층을 형성하는 단계를 더 포함할 수 있다.
상기 전면 전극은 제 1 표면 요철이 형성된 부분에 배치된다.
선택적 에미터 기술은 낮은 면저항과 높은 면저항을 선택적으로 형성하여 낮은 면저항에서는 전극과의 낮은 접촉저항으로 FF의 개선을, 높은 면저항에서는 낮은 표면 재결합 특성으로 JSC 및 VOC 개선을 통해 태양전지 효율을 향상시킨다.
특히, 본 발명에서 개발된 기술은 외부 오염 및 표면 손상, 반사도 손실, 도핑 불균일 등과 같은 문제요인을 가지지 않으며 구조적으로 전면 인쇄전극의 정렬(align)을 위한 선폭(over alignment) 손실이 최소화하는 특징을 가진다.
도 1은 본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터의 형성 방법의 순서도를 도시한다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터의 형성 방법의 모식도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 제조 방법의 순서도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 모식도를 도시한다.
도 5는 실시예 1에 따른 표면 구조에 의한 선택적 에미터 형성 방법의 모식도이다.
도 6은 실제로 형성된 선택적 에미터의 SEM 사진을 도시한다.
도 7은 표면 형상에 따른 면저항의 변화를 도시한다.
다양한 실시예들이 이제 도면을 참조하여 설명되며, 전체 도면에서 걸쳐 유사한 도면번호는 유사한 엘리먼트를 나타내기 위해서 사용된다. 설명을 위해 본 명세서에서, 다양한 설명들이 본 발명의 이해를 제공하기 위해서 제시된다. 그러나 이러한 실시예들은 이러한 특정 설명 없이도 실행될 수 있음이 명백하다. 다른 예들에서, 공지된 구조 및 장치들은 실시예들의 설명을 용이하게 하기 위해서 블록 다이아그램 형태로 제시된다.
도 2a 내지 2e는 본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터의 형성 방법의 모식도를 도시한다.
도 3은 본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 제조 방법의 순서도를 도시한다.
도 4는 본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 모식도를 도시한다.
도 5는 실시예 1에 따른 표면 구조에 의한 선택적 에미터 형성 방법의 모식도이다.
도 6은 실제로 형성된 선택적 에미터의 SEM 사진을 도시한다.
도 7은 표면 형상에 따른 면저항의 변화를 도시한다.
다양한 실시예들이 이제 도면을 참조하여 설명되며, 전체 도면에서 걸쳐 유사한 도면번호는 유사한 엘리먼트를 나타내기 위해서 사용된다. 설명을 위해 본 명세서에서, 다양한 설명들이 본 발명의 이해를 제공하기 위해서 제시된다. 그러나 이러한 실시예들은 이러한 특정 설명 없이도 실행될 수 있음이 명백하다. 다른 예들에서, 공지된 구조 및 장치들은 실시예들의 설명을 용이하게 하기 위해서 블록 다이아그램 형태로 제시된다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로서 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
선택적 에미터(SE) 기술은 낮은 면저항과 높은 면저항을 선택적으로 형성하여 낮은 면저항에서는 전극과의 낮은 접촉저항으로 FF의 개선을, 높은 면저항에서는 낮은 표면 재결합 특성으로 JSC 및 VOC 개선을 통해 태양전지 효율을 향상시킨다.
본 발명은 도핑 공정에서의 외부 오염 및 표면 손상, 반사도 손실, 도핑 불균일 등과 같은 문제요인을 가지지 않으며 구조적으로 전면 인쇄 전극의 정렬(align)을 위한 선폭(over alignment) 손실과 그림자 손실을 최소화하는 선택적 에미터 형성과 이를 이용하는 고효율 태양전지를 제공하고자 한다.
본 발명에서는 종래 기술에서 언급된 기존의 보편적 선택적 에미터 기술들의 단점들을 개선하는 나노구조를 이용한 새로운 선택적 에미터 기술을 개발하여 제안한다. 실리콘 나노구조는 표면 형상과 도핑공정의 조건에 따라 상이한 면저항과 도핑깊이의 변화들이 나타나며, 이러한 현상을 이용하여 텍스쳐 공정(texturization) 이전의 공정에서 선택적 에미터의 낮은 면저항을 위한 나노구조를 형성하고 도핑공정을 통해 면저항의 변화를 제어하는 새로운 선택적 에미터 기술을 제시한다.
도 1은 본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터 형성 방법의 순서도를 도시하고, 도 2a 내지 2e는 본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터 형성 방법의 모식도를 도시한다.
본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터의 형성 방법은, 웨이퍼를 준비하고 웨이퍼의 양면에 미세한 제 1 표면 요철을 형성하는 단계(S 110); 웨이퍼의 양면에 텍스쳐 방지막을 형성하는 단계(S 120); 전면 텍스쳐 방지막을 패터닝하여 웨이퍼의 일부분을 노출시키는 단계(S 130); 상기 텍스쳐 방지막이 형성되지 않은 웨이퍼의 노출된 부분에 상기 제 1 표면 요철보다 더 크고 깊은 제 2 표면 요철을 형성하는 단계(S 140); 상기 텍스쳐 방지막을 제거하는 단계(S 150); 및 상기 제 1 표면 요철 및 상기 제 2 표면 요철을 포함한 웨이퍼의 표면에 도핑 공정을 이용해 선택적 에미터를 형성하는 단계(S 160)를 포함한다.
S 110 단계에서는 웨이퍼를 준비하고 웨이퍼의 양면에 미세한 제 1 표면 요철을 형성한다. 도 2a에서 보는 것처럼, 웨이퍼(10)의 전면 및 후면 모두에 미세 요철(12, 14)을 각각 형성한다.
웨이퍼(10)는 실리콘 재질의 웨이퍼가 이용되는 것이 바람직하고, 단결정이나 다결정 실리콘 웨이퍼 또는 비정질 실리콘 웨이퍼가 이용될 수 있다. 준비된 웨이퍼는 전처리 공정으로 실리콘 잉곳 슬라이싱 가공 중에 실리콘 웨이퍼의 표면에 발생된 소우 데미지(saw damage)를 습식 식각하여 제거한 기판일 수 있다. 실리콘 웨이퍼(10)는 PN 접합을 형성하기 위해, n-형 반도체 특성 및 p-형 반도체 특성 중 하나의 특성을 갖는 실리콘 재질로 형성될 수 있다. 예를 들면, 실리콘 웨이퍼(10)가 n-형 반도체 특성을 갖는 경우에는 인(P), 비소(As), 안티몬(Sb) 등과 같은 5가 원소가 도핑될 수 있고, p-형 반도체 특성을 갖는 경우에는 붕소(B), 갈륨(Ga), 인(In) 등과 같은 3가 원소가 도핑될 수 있다.
제 1 표면 요철은 기판의 전면 및 후면 모두에 형성되며, 이러한 요철을 형성하는 방법으로는 플라즈마를 조사하는 플라즈마 처리, 에너지 정도를 조절하여 결함을 발생시키는 레이저 스크라이빙, 미세한 팁(tip)으로 흠집을 내는 스크래칭, 산이나 염기 처리 중 어느 하나를 이용할 수 있다. 이러한 제 1 표면 요철은 미세한 요철을 균일하게 형성되며, 이후 설명되는 제 2 표면 요철에 비해 요철의 크기가 작고 비표면적이 크다.
S 120 단계에서는 웨이퍼의 양면에 텍스쳐 방지막을 형성한다. 도 2b에서 보는 것처럼 웨이퍼(10)의 양면에 텍스쳐 방지막(20)을 형성하는 공정을 거친다.
S 130 단계에서는 전면 텍스쳐 방지막을 패터닝하여 웨이퍼의 일부분을 노출시키게 된다. 도 2c에서 보는 것과 같이, 전면 텍스쳐 방지막을 패터닝함으로 웨이퍼의 전면의 일부분(25)의 텍스쳐 방지막을 제거하여 웨이퍼의 일부분을 노출시킨다. 텍스쳐 방지막의 패터닝은 산 용액으로 패터닝이 가능하며, 이러한 방식에 한정되는 것은 아니다. 이러한 패터닝 과정을 통해서 텍스쳐 방지막이 제거된 영역에서는 웨이퍼가 노출이 되게 되고, 해당 부분에서는 제 2 표면 요철이 형성될 것이다.
S 140 단계에서는 텍스쳐 방지막이 형성되지 않은 웨이퍼의 노출된 부분에 제 1 표면 요철보다 더 크고 깊은 제 2 표면 요철을 형성한다. 도 2d에서 보는 것처럼, 텍스쳐 방지막이 제거된 부분에서 제 2 표면 요철(17)이 형성됨을 확인할 수 있다. 이러한 요철을 형성하는 방법으로는 플라즈마를 조사하는 플라즈마 처리, 에너지 정도를 조절하여 결함을 발생시키레이저 스크라이빙, 미세한 팁(tip)으로 흠집을 내는 스크래칭, 산이나 염기 처리 중 어느 하나를 이용할 수 있다. 제 2 표면 요철은 텍스쳐 방지막이 제거된 부분에서만 형성되며, 도 2d와 같이 요철의 크기가 제 1 표면 요철에 비해 더 크고 깊은 형태를 갖는다. 따라서 제 2 표면 요철이 형성된 부분의 비표면적은 제 1 표면 요철이 형성된 영역의 비표면적에 비해 값이 클 것이며, 따라서 제 2 표면 요철 영역은 높은 면저항 값을 나타내고 제 1 표면 요철 영역은 낮은 면저항 값을 나타내게 된다.
S 150 단계에서는 텍스쳐 방지막을 제거한다. 제거된 모습은 도 2d에서 도시되어 있다. 텍스쳐 방지막은 산 용액을 이용해 제거 가능하다. 산 용액을 이용해 텍스쳐 방지막, 표면 금속 이온 또는 산화막 등을 제거하게 된다.
S 160 단계에서는 제 1 표면 요철 및 제 2 표면 요철을 포함한 웨이퍼의 전면에 도핑 공정을 이용해 선택적 에미터를 형성한다. 도 2e는 선택적 에미터층(30)이 형성된 모습을 도시한다. 이러한 선택적 에미터를 형성하는 단계는, 웨이퍼의 도전형과 반대의 도전형 불순물을 주입함으로써 형성된다.
실리콘 웨이퍼(10)가 n-형 반도체 특성을 갖는 경우, 에미터층(30)은 p-형 반도체 특성을 가질 수 있고, 실리콘 웨이퍼(10)가 p-형 반도체 특성을 갖는 경우, 에미터층(30)은 n-형 반도체 특성을 가질 수 있다. 에미터층(30)이 n-형 반도체 특성을 갖는 경우, 에미터층(30)에는 인(P), 비소(As), 안티몬(Sb) 등과 같은 5가 원소가 도핑될 수 있고, 에미터층(30)이 p-형 반도체 특성을 갖는 경우, 에미터층(30)에는 붕소(B), 갈륨(Ga), 인듐(In) 등과 같은 3가 원소가 도핑될 수 있다.
본 발명에서는 위에서 설명한 방법에 따라서 도핑 공정에서의 외부 오염 및 표면 손상, 반사도 손실, 도핑 불균일 등과 같은 문제요인을 가지지 않으며 구조적으로 전면 인쇄 전극의 정렬(align)을 위한 선폭(over alignment) 손실과 그림자 손실을 최소화하는 선택적 에미터 형성하였다.
도 3은 본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 제조 방법의 순서도를 도시하고, 도 4는 본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 모식도를 도시한다.
본 발명의 일 실시예에 따른 표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 제조 방법은, 웨이퍼를 화학 식각 증기에 노출시켜 웨이퍼의 양면에 미세한 제 1 표면 요철을 형성하는 단계(S 310); 웨이퍼의 양면에 텍스쳐 방지막을 형성하는 단계(S 320); 전면 텍스쳐 방지막을 패터닝하여 웨이퍼의 일부분을 노출시키는 단계(S 330); 식각 공정을 이용하여 텍스쳐 방지막이 형성되지 않은 웨이퍼의 노출된 부분에 상기 제 1 표면 요철보다 더 크고 깊은 제 2 표면 요철을 형성하는 단계(S 340); 상기 텍스쳐 방지막을 제거하는 단계(S 350); 상기 제 1 표면 요철 및 상기 제 2 표면 요철을 포함한 웨이퍼의 표면에 도핑 공정을 이용해 선택적 에미터를 형성하는 단계(S 360); 전면에 반사 방지막을 형성하는 단계(S 370); 전면 및 후면에 패시베이션막을 형성하는 단계(S 380); 및 전면 전극 및 후면 전극을 형성하는 단계(S 390)를 포함한다.
S 310 내지 S 360 단계는 도 1의 내용에서 이미 설명한 내용과 중복되는 내용이므로 이하에서는 S 370 단계부터 설명하도록 하겠다.
S 370 단계에서는 전면에 반사 방지막을 형성한다. 도 4에서 보는 것처럼 반사 방지막(40)이 배치될 수 있다. 반사 방지막으로는 실리콘 질화물(SiNx)이 이용될 수 있으나 이에 제한되는 것은 아니다.
S 380 단계에서는 전면 및 후면 패시베이션막을 형성한다. 도 4에서 보는 것처럼 전면 패시베이션막(52) 및 후면 패시베이션막(54)이 각각 배치될 수 있다. 전면 및/또는 후면 패시베이션막(52, 54)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 수소화된 실리콘 질화물(SiNx:H), 알루미늄 산화물(AlOx), 실리콘 산화질화물(SiON) 또는 수소화된 실리콘 산화질화물(SiON:H)과 같은 유전체 재질로 형성될 수 있으나, 이에 반드시 제한되는 것은 아니다.
S 380 단계에서는 전면 전극 및 후면 전극을 배치한다. 도 4에서 보는 것처럼, 전면 전극(60) 및 후면 전극(70)이 각각 배치될 수 있다. 이러한 전극은 은(Ag), 구리(Cu), 니켈(Ni), 주석(Sn), 아연(Zn), 인듐(In), 티타늄(Ti), 금(Au) 등과 같은 도전성 금속으로 형성될 수 있다.
전면 전극(60)의 경우 도 4에서 도시된 것처럼, 제 1 표면 요철이 형성된 부분에 배치된다. 왜냐하면 본 발명에서는 선택적 에미터(SE) 기술을 통해 낮은 면저항 영역(제 1 요철 영역)과 높은 면저항 영역(제 2 요철 영역)을 선택적으로 형성하여 낮은 면저항에서는 전극과의 낮은 접촉저항으로 FF의 개선을, 높은 면저항에서는 낮은 표면 재결합 특성으로 JSC 및 VOC 개선을 통해 태양전지 효율을 향상시키기 때문이다.
한편, 도시되지는 않았지만 후면에 후면 전계층을 형성하는 단계를 더 포함할 수 있다. 후면전계층은 실리콘 웨이퍼의 후면(back surface) 상에 위치하고, 결정질 반도체 재질로 형성될 수 있다. 예를 들면, 후면전계층은 단결정 또는 다결정 실리콘 재질로 형성될 수 있다. 한편, 후면전계층은 실리콘 기판과 동일한 반도체 특성을 가질 수 있다. 이 경우 실리콘 기판과 후면전계층 사이에 전위 장벽을 형성하기 위하여, 후면전계층에 도핑되는 도펀트의 농도는 실리콘 기판에 도핑되는 도펀트 농도보다 높을 수 있다.
지금까지 본 발명의 내용을 단계별로 방법에 따라 설명하였으며, 이하에서는 구체적인 실시예와 함께 본 발명의 내용을 추가적으로 설명하도록 하겠다. 실시예들에서는 두께가 180 ± 20 μm이고, 비저항이 1 ∼ 1.5 Ωcm를 가지는 6인치 보론(boron) 도핑된 p형 단결정 실리콘 웨이퍼를 가지고 실험을 진행하였다. 단결정 실리콘 웨이퍼의 절삭 손상층 제거를 위해 5 wt% 수산화나트륨(NaOH)과 0.75 wt% 차아염소산나트륨(NaOCl)의 농도를 가지는 혼합 식각용액에 75 ∼ 80℃의 공정온도로 약 10분간 침지하여 식각하였다. 이후 상온의 DIW를 통해 1분간 세정한 뒤 건조하였다.
실시예 1에서는 제 1 표면 요철 구조를 형성하였을 때, 즉 표면에 나노 구조를 형성함에 따른 에미터의 특성을 먼저 관찰하였다.
절삭손상층이 제거된 웨이퍼의 한 면에 균일한 나노구조의 형성을 위해 웨이퍼 후면접합형태(back to back)로 HF:HNO3 = 7:3의 부피비 조성 식각용액을 증기화 하여 발생된 화학 증기에 10분간 노출시켜 균일한 나노구조를 표면에 형성하였다. 나노표면구조의 형상 가변을 위해 상온의 HF:HNO3:CH3COOH = 1:100:50 등방성 식각용액에서 1분, 2분 및 3분간 식각 시간을 가변하여 나노구조를 추가적으로 식각시켜 표면구조의 형상을 가변시켰다.
가변된 나노구조의 표면형상은 주사 전자 현미경(SEM)을 사용하여 관찰하였다.
이후 웨이퍼의 다른 표면에는 피라미드 구조의 형성을 위해 텍스쳐 방지막을 나노구조 위에 형성하고, 수산화나트륨(NaOH)과 이소프로필알코올(IPA, isopropyl alcohol) 용액을 혼합한 알칼리 식각용액에서 81 ∼ 83℃의 공정온도를 유지하여 30분간 식각하였다. 나노구조 위에 형성된 택스쳐 방지막은 NH4F:HF = 6:1의 버퍼드 불산(BHF, Buffered HF)을 통해 제거하였고, 10 wt%의 염산(HCl)과 10 wt%의 불산(HF) 혼합 용액에 30초간 침지하여 표면 금속이온 및 산화막을 제거하고, DIW를 통해 1분간 세정한 뒤 건조하였다.
깨끗하게 세정 건조된 시료들의 표면에 에미터 층 형성을 위해 포클(POCl3)을 사용하는 쿼츠(quartz) 튜브(tube) 열처리로(furnace)에서 825℃의 온도로 10분간 확산공정을 진행하였다. 표면에 증착 성장된 PSG(Phosphorus Silicate Glass)층 제거를 위해 불산(HF)용액을 이용하여 30초간 침지한 다음 DIW로 세정하고 건조하였다. 표면구조에 따라 형성된 에미터의 면저항은 면저항측정기(four point probe)를 통해 균일한 이격거리의 9 곳(point)을 측정하여 분석하였다.
도 5는 실시예 1에 따른 표면 구조에 의한 선택적 에미터 형성 방법의 모식도이고, 도 6은 실제로 형성된 선택적 에미터의 SEM 사진을 도시한다.
도 7은 표면 형상에 따른 면저항의 변화를 도시한다. 도 7에서 보는 것처럼, 제 1 표면 요철과 같이 미세한 나노 요철이 형성된 경우 면저항 값이 낮고, 제 2 표면 요철과 같이 제 1 표면 요철보다 더 크고 깊은 형태의 요철(피라미드 형태의 요철이라고 명명)의 경우 면저항 값이 크게 나타남을 확인하였다.
실시예 2에서는 본 발명의 방법에 따라 태양전지를 실제로 제작한 실시예에 대한 설명이다.
선택적 에미터를 위한 나노구조의 형성을 위해 절삭손상층이 제거된 웨이퍼를 후면접합형태(back to back)로 화학 식각 증기에 10분간 노출시켜 균일한 나노구조를 표면에 형성하였다. 이후 텍스쳐 방지막을 양면에 형성하고 스크린 인쇄를 통해 나노구조가 형성된 전면의 텍스쳐 방지막을 패터닝하여 전면 광 흡수 영역만 노출시켜 알칼리 택스쳐 식각과 텍스쳐 방지막 제거를 통해 나노구조(제 1 요철)와 피라미드 구조(제 2 요철)를 동시에 가지는 전면 표면구조를 형성하였다. 패터닝된 나노 구조와 피라미드 구조의 표면 형상은 주사 전자 현미경(SEM)을 사용하여 관찰하였다.
선택적 에미터를 위해 패터닝된 나노/피라미드 구조의 시료와, 나노구조만 형성된 시료 및 피라미드 구조만 형성된 시료를 포클(POCl3)을 사용하는 쿼츠(quartz) 튜브(tube) 열처리로(furnace)에서 830℃의 온도로 10분간 확산공정을 진행하여 에미터를 형성하였다. 이후 RENA의 InOxide 설비를 통해 표면에 증착 성장된 PSG(Phosphorus Silicate Glass)층 및 후면의 에미터 층을 식각하여 전면 및 후면 접합층 구조를 분리(isolation) 하였다. 이때 피라미드 구조의 에미터 면저항과 나노구조의 에미터 면저항은 82 Ω/sq.과 62 Ω/sq.를 나타내었다. 표준화된 PERC 구조의 형성을 위해 전면 실리콘 질화물(SiNX)의 반사방지막과 후면의 산화알루미늄(Al2O3) 및 실리콘 질화물(SiNX)의 패시베이션 막을 플라즈마 강화 화학기상증착(PECVD) 시스템을 사용하여 전면 및 후면에 각각 증착되었다. 후면의 국부적인 Al-BSF 형성을 위해 레이저 삭마(laser ablation)로 0.7 mm 간격의 점선형태로 패터닝하였다. 이후 태양전지의 금속 접합 구조는 태양전지 전극용 은(Ag, silver) 페이스트와 알루미늄(Al, aluminum) 페이스트를 스크린 인쇄공정을 통하여 전면과 후면에 각각 형성하고 150℃의 공정에서 5분간 건조한 뒤 720, 550, 585, 855℃의 4존(zone) 컨베이어 벨트로(belt furnace)에서 소성하여 전면 및 후면 전극을 형성하였다. 각 표면구조별 형성된 전면 전극의 인쇄특성 확인을 위해 광학현미경(optical microscope)으로 전극의 인쇄 형상을 관찰하고 선폭을 측정하였다. 표면구조별로 제작된 태양전지의 Light I-V 측정은 태양전지 측정 표준인 25℃ AM1.5G (100 mW/cm2) 조건에서 분석되었다. 표면구조에 따른 태양전지의 내부양자효율(internal quantum efficiency) 분석을 위해 IPCE 시스템인 QEX7을 사용하여 300 ∼ 1100 nm의 파장 영역에서 반사도와 양자효율(quantum efficiency)을 측정하였다. 도 8은 제작된 태양전지의 반사도 및 양자효율 결과를 도시한다. 도 8에서 보는 것처럼 본 발명에 따른 태양전지는 낮은 파장에서도 높은 양자 효율을 나타냄을 확인할 수 있었다.
제시된 실시예들에 대한 설명은 임의의 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 이용하거나 또는 실시할 수 있도록 제공된다. 이러한 실시예들에 대한 다양한 변형들은 본 발명의 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이며, 여기에 정의된 일반적인 원리들은 본 발명의 범위를 벗어남이 없이 다른 실시예들에 적용될 수 있다. 그리하여, 본 발명은 여기에 제시된 실시예들로 한정되는 것이 아니라, 여기에 제시된 원리들 및 신규한 특징들과 일관되는 최광의의 범위에서 해석되어야 할 것이다.
Claims (11)
- 웨이퍼를 준비하고 웨이퍼의 양면에 미세한 제 1 표면 요철을 형성하는 단계;
웨이퍼의 양면에 텍스쳐 방지막을 형성하는 단계;
전면 텍스쳐 방지막을 패터닝하여 웨이퍼의 일부분을 노출시키는 단계;
상기 텍스쳐 방지막이 형성되지 않은 웨이퍼의 노출된 부분에 상기 제 1 표면 요철보다 더 크고 깊은 제 2 표면 요철을 형성하는 단계;
상기 텍스쳐 방지막을 제거하는 단계; 및
상기 제 1 표면 요철 및 상기 제 2 표면 요철을 포함한 웨이퍼의 표면에 도핑 공정을 이용해 선택적 에미터를 형성하는 단계를 포함하고,
상기 제 1 표면 요철 구조 및 상기 제 2 표면 요철 구조를 형성함으로써 전면 전극의 정렬을 위한 선폭 손실이 최소화되는,
표면 구조를 이용한 선택적 에미터의 형성 방법.
- 제 1 항에 있어서,
상기 선택적 에미터를 형성하는 단계는,
상기 웨이퍼의 도전형과 반대의 도전형 불순물을 주입함으로써 형성되는,
표면 구조를 이용한 선택적 에미터의 형성 방법.
- 제 1 항에 있어서,
상기 제 1 표면 요철을 형성하는 단계는,
플라즈마 처리, 레이저 스크라이빙, 스크래칭, 산이나 염기 처리 중 어느 하나를 이용하는,
표면 구조를 이용한 선택적 에미터의 형성 방법.
- 제 1 항에 있어서,
상기 제 2 표면 요철을 형성하는 단계는,
플라즈마 처리, 레이저 스크라이빙, 스크래칭, 산이나 염기 처리 중 어느 하나를 이용하는,
표면 구조를 이용한 선택적 에미터의 형성 방법.
- 제 1 항 내지 제 4 항 중 어느 한 항의 표면 구조를 이용한 선택적 에미터의 형성 방법에 따라서 선택적 에미터가 형성된,
태양전지.
- 웨이퍼를 화학 식각 증기에 노출시켜 웨이퍼의 양면에 미세한 제 1 표면 요철을 형성하는 단계;
웨이퍼의 양면에 텍스쳐 방지막을 형성하는 단계;
전면 텍스쳐 방지막을 패터닝하여 웨이퍼의 일부분을 노출시키는 단계;
식각 공정을 이용하여 텍스쳐 방지막이 형성되지 않은 웨이퍼의 노출된 부분에 상기 제 1 표면 요철보다 더 크고 깊은 제 2 표면 요철을 형성하는 단계;
상기 텍스쳐 방지막을 제거하는 단계;
상기 제 1 표면 요철 및 상기 제 2 표면 요철을 포함한 웨이퍼의 표면에 도핑 공정을 이용해 선택적 에미터를 형성하는 단계;
전면에 반사 방지막을 형성하는 단계;
전면 및 후면에 패시베이션막을 형성하는 단계; 및
전면 전극 및 후면 전극을 형성하는 단계를 포함하고,
상기 제 1 표면 요철 구조 및 상기 제 2 표면 요철 구조를 형성함으로써 전면 전극의 정렬을 위한 선폭 손실이 최소화되는,
표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 제조 방법.
- 제 6 항에 있어서,
상기 선택적 에미터를 형성하는 단계는,
상기 웨이퍼의 도전형과 반대의 도전형 불순물을 주입함으로써 형성되는,
표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 제조 방법.
- 제 6 항에 있어서,
상기 제 1 표면 요철을 형성하는 단계는,
플라즈마 처리, 레이저 스크라이빙, 스크래칭, 산이나 염기 처리 중 어느 하나를 이용하는,
표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 제조 방법.
- 제 6 항에 있어서,
상기 제 2 표면 요철을 형성하는 단계는,
플라즈마 처리, 레이저 스크라이빙, 스크래칭, 산이나 염기 처리 중 어느 하나를 이용하는,
표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 제조 방법.
- 제 6 항에 있어서,
후면에 후면 전계층을 형성하는 단계를 더 포함하는,
표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 제조 방법.
- 제 6 항에 있어서,
상기 전면 전극은 제 1 표면 요철이 형성된 부분에 배치되는,
표면 구조를 이용한 선택적 에미터를 포함한 태양전지의 제조 방법.
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