KR102099438B1

KR102099438B1 - 반도체 소자

Info

Publication number: KR102099438B1
Application number: KR1020130119390A
Authority: KR
Inventors: 심희재; 이성훈; 고대영; 이종섭; 정성달
Original assignee: 엘지이노텍 주식회사
Priority date: 2013-10-07
Filing date: 2013-10-07
Publication date: 2020-04-09
Also published as: KR20150040632A

Abstract

실시 예의 반도체 소자는, Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하는 제1 반도체층과, 제1 반도체층 위에 배치된 Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하는 제2 반도체층과, 제2 반도체층 위에 배치되며 일측에 경사면을 갖는 절연층 및 제2 반도체층 위에서 절연층의 양측에 각각 배치된 제1 및 제2 단자들을 포함하고, 제1 단자는 제2 반도체층과 쇼트키 콘택하는 제1 세그먼트; 제1 세그먼트로부터 연장되어 절연층의 경사면 위에 배치된 제2 세그먼트 및 제2 세그먼트로부터 연장되어 절연층 위에 배치된 제3 세그먼트를 포함하고, 제2 단자는 제2 반도체층과 오믹 콘택한다.

Description

반도체 소자{Semiconductor device}

실시 예는 반도체 소자에 관한 것이다.

일반적으로 높은 전압 스위칭에 적합한 회로 등에 사용되는 다이오드는 역방향 동작 즉, 양극의 전압보다 음극의 전압이 높은 상황에서 역방향 누설 전류는 가능하면 작아야 하고 높은 전압 예를 들어 적어도 600 볼트나 1200볼트에서도 견딜 수 있어야 한다.

다이오드의 일종인 쇼트키 배리어 다이오드(SBD:Schottky barrier diode) 등과 같은 반도체 소자는 트랜지스터와 함께 교환 방식 전원 공급 장치(SMPS:Switch-mode power supply)의 핵심부품으로 사용되고 있다. 왜냐하면, SBD는 우수한 스위칭 속도 및 온 상태 성능을 갖기 때문이다.

GaN은 넓은 밴드갭(bandgap), 2DEG(two-dimensional electron channel), 고 이동도, 고 항복 분야(high breakdown field) 등의 전력 소자에 응용될 수 있는 유리한 물리적 특성을 가지고 있다. GaN과 같은 반도체를 이용하여 구현된 SBD는 600 V이상의 높은 항복 전압과 1 볼트 이하의 낮은 문턱 전압을 가지며 고온에서도 안정된 스위칭 특성을 나타낼 뿐만 아니라, 상용화된 실리콘(Si) 고회복 다이오드(FRD:Fast Recovery Diode)와 SiC SBD의 대체 부품으로 주목받고 있다.

그러나, SBD의 역방향 누설 전류는 일반적으로 크기 때문에 고 전압 응용에 적합하지 않을 수 있다. 이러한 큰 역방향 누설 전류로 인해, SBD와 같은 반도체 소자는 신뢰성에 문제를 야기할 수 있어 개선이 요구된다.

실시 예는 역방향 누설 전류가 개선된 쇼트키 장벽 다이오드와 같은 반도체 소자를 제공한다.

실시 예의 반도체 소자는, Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하는 제1 반도체층; 상기 제1 반도체층 위에 배치된 Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하는 제2 반도체층; 상기 제2 반도체층 위에 배치되며, 일측에 경사면을 갖는 절연층; 및 상기 제2 반도체층 위에서 상기 절연층의 양측에 각각 배치된 제1 및 제2 단자들을 포함하고, 상기 제1 단자는 상기 제2 반도체층과 쇼트키 콘택하는 제1 세그먼트; 상기 제1 세그먼트로부터 연장되어 상기 절연층의 상기 경사면 위에 배치된 제2 세그먼트; 및 상기 제2 세그먼트로부터 연장되어 상기 절연층 위에 배치된 제3 세그먼트를 포함하고, 상기 제2 단자는 상기 제2 반도체층과 오믹 콘택한다.

상기 절연층의 상기 경사면은 직선이거나 곡선일 수 있다.

상기 절연층의 상기 경사면의 경사각은 31.7°내지 58°일 수 있다.

상기 절연층의 상기 경사면의 곡률 반경은 5 ㎚ 내지 40 ㎚일 수 있다.

상기 제2 세그먼트의 폭은 96 ㎚ 내지 175 ㎚일 수 있다.

상기 제1 및 제2 단자는 서로 다른 금속 물질을 포함할 수 있다.

실시 예에 따른 반도체 소자는 수평 SBD에서 양극의 역할을 하는 제1 단자의 제2 세그먼트와 절연층이 접하는 부분이 직선 또는 곡선으로 경사져 있기 때문에 감소된 역방향 누설 전류를 갖는다.

도 1은 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 2는 도 1에 도시된 'A' 부분을 확대 도시한 단면도이다.
도 3은 다른 실시 예에 의한 반도체 소자의 단면도를 나타낸다.
도 4는 도 3에 도시된 'B' 부분을 확대 도시한 단면도를 나타낸다.
도 5a 내지 도 5f는 도 1 및 도 2에 예시된 반도체 소자의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a 및 도 6b는 도 3 및 도 4에 예시된 반도체 소자의 제조 방법을 설명하기 위한 공정 단면도이다.
도 7a 내지 도 7d는 포스트 어닐링 온도에 따라 달라진 제1 경사각을 갖는 반도체 소자를 SEM으로 촬영한 사진을 나타낸다.
도 8a 및 도 8b는 포스트 어닐링 온도별 반도체 소자의 전류 및 전압 특성을 나타내는 그래프이다.
도 9a 및 도 9b는 도 3 및 도 4에 예시된 경사면의 곡률 반경별 반도체 소자의 전류 및 전압 특성을 나타내는 그래프이다.
도 10a 및 도 10b는 경사면의 곡률 반경이 '0'일 때와 40 ㎚일 때의 전계의 세기를 각각 나타내는 그래프이다.

이하, 본 발명을 구체적으로 설명하기 위해 실시 예를 들어 설명하고, 발명에 대한 이해를 돕기 위해 첨부도면을 참조하여 상세하게 설명하기로 한다. 그러나, 본 발명에 따른 실시 예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시 예들에 한정되는 것으로 해석되지 않아야 한다. 본 발명의 실시 예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.

본 발명에 따른 실시 예의 설명에 있어서, 각 element의 " 상(위)" 또는 "하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 “상(위)" 또는 "하(아래)(on or under)”로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.

또한, 이하에서 이용되는 "제1" 및 "제2," "상부" 및 "하부" 등과 같은 관계적 용어들은, 그런 실체 또는 요소들 간의 어떠한 물리적 또는 논리적 관계 또는 순서를 반드시 요구하거나 내포하지는 않으면서, 어느 한 실체 또는 요소를 다른 실체 또는 요소와 구별하기 위해서만 이용될 수도 있다.

도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.

도 1은 실시 예에 의한 반도체 소자(100A)의 단면도를 나타내고, 도 2는 도 1에 도시된 'A' 부분을 확대 도시한 단면도이다.

도 1 및 도 2를 참조하면, 실시 예에 의한 반도체 소자(100A)는 기판(110), 제1 반도체층(120), 제2 반도체층(또는, 배리어층)(130), 절연층(또는, 패시베이션(passivation)층)(140A), 제1 및 제2 단자(150A, 160)를 포함한다. 이하, 반도체 소자(100A)는 수평형 쇼트키 배리어 다이오드(SBD:Schottky Barrier Diode)의 기능을 수행하는 것으로 설명하지만, 실시 예는 이에 국한되지 않는다.

기판(110) 위에 제1 반도체층(120)이 배치된다.

기판(110)은 제1 및 제2 반도체층(120, 130)이 그(110)의 상부에 형성될 수 있다면, 어떠한 물질로도 구현될 수 있다. 경우에 따라서, 기판(110)은 생략될 수도 있다. 예를 들어, 기판(110)은 GaN, AlN, SiC, 사파이어 또는 Si 중 적어도 하나를 포함하는 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다.

제1 반도체층(120)은 언도프된(undoped) 반도체층일 수 있다. 제1 반도체층(120)은 반도체 화합물로 형성될 수 있으며, 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제1 반도체층(120)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있으나 이에 국한되지 않는다. 제1 반도체층(120)의 제1 두께(t1)는 예를 들어, 3 ㎛ 일 수 있으나, 실시 예는 이에 국한되지 않는다.

또한, 기판(110)과 제1 반도체층(120) 사이에 버퍼층(미도시)이 배치되어, 제1 및 제2 반도체층(120, 130)의 물질적 결함을 최소화시킬 수 있다. 버퍼층은 질화알루미늄(AlN), 질화알루미늄갈륨(AlGaN) 등을 포함할 수 있으나, 실시 예는 이에 국한되지 않으며 버퍼층은 생략될 수도 있다.

제2 반도체층(130)은 제1 반도체층(120) 위에 배치된다. 제2 반도체층(130)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 구현될 수 있다. 예를 들어, Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질을 포함할 수 있다. 제2 반도체층(130)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP, InP 중 어느 하나 이상으로 형성될 수 있다. 제2 반도체층(130)의 제2 두께(t2)는 예를 들어, 25 ㎚일 수 있으나, 실시 예는 이에 국한되지 않는다.

전술한 제1 반도체층(120)과 제2 반도체층(130)은 서로 다른 조성을 가질 수 있다. 이로 인해, 제1 반도체층(120)과 제2 반도체층(130)이 이종 접합(heterojunction) 구조를 이루므로, SBD는 낮은 온 저항(Ron) 및 낮은 스위칭 손실을 가지면서도 높은 역방향 전압을 견딜 수 있다. 즉, SBD는 높은 항복 전압을 가질 수 있다.

또한, 제2 반도체층(130)의 밴드갭이 제1 반도체층(120)의 밴드갭보다 크도록, 제1 및 제2 반도체층(120, 130)은 서로 다른 물질로 이루어질 수 있다. 예를 들어, GaN에 비하여 Al_aGa₁ _- _aN의 밴드갭이 크므로, 제1 반도체층(120)은 GaN으로 이루어지고, 제2 반도체층(130)은 AlGaN으로 이루어질 수 있다. 여기서, a는 0보다 크고 1보다 작을 수 있으며, 0보다 크고 0.3보다 작을 수 있으며 예를 들어 0.15 내지 0.2일 수 있다.

또는, 제1 반도체층(120)은 In_bGa_1-bN으로 이루어지고, 제2 반도체층(130)은 GaN으로 이루어질 수 있다. 여기서, b는 0보다 크고 1보다 작을 수 있으며 예를 들어 0보다 크고 0.2보다 작을 수 있다.

한편, 절연층(140A)은 제2 반도체층(130) 위에 배치되며, 일측에 경사면을 갖는다. 절연층(140A)은 일측부(142A), 타측면(144) 및 상부면(146)을 포함한다.

일측부(142A)는 제1 단자(150A)와 대향하는 부분으로서 경사면(142A-1)을 포함할 수 있다. 일 실시 예에 의하면, 절연층(140A)의 경사면(142A-1)은 도 1 및 도 2에 예시된 바와 같이 직선일 수 있다. 이 경우, 경사면(142A-1)은 제2 반도체층(130)의 상부면(132)을 기준으로 제1 경사각(θ1)만큼 경사져 있다.

후술되는 바와 같이 절연층(140A)에서 경사면(142A-1)의 제1 경사각(θ1)이 적을수록 반도체 소자(100A)의 역방향 누설 전류는 최대로 감소할 수 있으나, 공정상 한계(tolerance)를 고려할 때 제1 경사각(θ1)의 최소값은 31.7°일 수 있다. 또한, 제1 경사각(θ1)이 58°보다 크면 반도체 소자(100A)의 역방향 누설 전류의 감소는 미미할 수 있다. 따라서, 제1 경사각(θ1)은 31.7°내지 58°일 수 있지만, 실시 예는 이에 국한되지 않는다.

도 3은 다른 실시 예에 의한 반도체 소자(100B)의 단면도를 나타내고, 도 4는 도 3에 도시된 'B' 부분을 확대 도시한 단면도를 나타낸다.

도 3 및 도 4에 예시된 반도체 소자(100B)에서, 절연층(140B)은 일측부(142B), 타측면(144) 및 상부면(146)을 포함한다. 도 1 및 도 2에 예시된 반도체 소자(100A)의 경사면(142A-1)이 직선인 반면, 도 3 및 도 4에 예시된 반도체 소자(100B)에서 경사면(142B-1)은 곡선이다. 이를 제외하면, 도 3 및 도 4에 예시된 반도체 소자(100B)는 도 1 및 도 2에 예시된 반도체 소자(100A)와 동일하므로, 동일한 참조부호를 사용하였으므로 중복되는 설명을 생략한다.

도 3 및 도 4에 도시된 절연층(140B)의 일측부(142B)에서 경사면(142B-1)의 곡률 반경(R)이 5 ㎚보다 적다면 역방향 누설 전류의 감소는 미약할 수 있고, 경사면(142B-1)의 곡률 반경(R)이 40 ㎚보다 크다면 역방향 누설 전류는 더 이상 감소하지 않고 포화될 수 있다. 따라서, 경사면(140B-1)의 곡률 반경(R)은 5 ㎚ 내지 40 ㎚일 수 있지만, 실시 예는 이에 국한되지 않는다.

도 1 내지 도 4를 참조하면, 타측면(144)은 제2 단자(160)와 대향한다. 이때, 일측부(142A, 142B)는 제1 단자(150A, 150B)와 접하여 배치되고, 타측면(144)은 제2 단자(160)와 접하는 것으로 도시되어 있지만, 실시 예는 이에 국한되지 않는다. 즉, 다른 실시 예에 의하면, 일측부(142A, 142B)와 제1 단자(150A, 150B) 사이에 다른 물질이 개재될 수도 있고, 타측면(144)과 제2 단자(160) 사이에 다른 물질이 개재될 수도 있다.

전술한 절연층(140A, 140B)은 일종의 식각 방지층으로서, 후술되는 바와 같이 제2 단자(160)가 금속 에칭법에 의해 형성하는 과정에서 제2 반도체층(130)이 식각되는 것을 방지(또는, 보호)하는 역할을 한다.

만일, 절연층(140A, 140B)의 제3 두께(t3)가 100 Å보다 작다면, 금속층이 식각되는 동안 제2 반도체층(130)이 식각될 수도 있고, 제3 두께(t3)가 2000 Å보다 크면 제1 측부(142A, 142B)의 모서리에 유기되는 전계를 제3 세그먼트(156A, 156B)가 분산시키는 역할을 수행할 수 없을 수도 있다. 따라서, 절연층(140A, 140B)의 제3 두께(t3)는 100 Å 내지 2000 Å 일 수 있지만, 실시 예는 이에 국한되지 않는다.

전술한 절연층(140A, 140B)은 SiN_x, MgO, Sc₂O₃, SiO₂, SOG 또는 SOD 중 적어도 하나를 포함할 수 있다. 실시 예에 의하면 절연층(140A, 140B)은 후술되는 바와 같이 다양한 방법으로 형성될 수 있다. 예를 들어, 700 ℃ 보다 큰 고온에서 저압(LP:Low Pressure) 화학 기상 증착(CVD:Chemical Vapor Deposition)법에 의해 절연층(140A, 140B)을 형성할 경우에 상대적으로 스텝 커버리지(step coverage)가 우수하고 균일도가 향상되며 플라즈마 데미지(damage)가 없어질 수 있다.

한편, 제1 단자(150A, 150B)는 제2 반도체층(130) 위에서 절연층(140A, 140B)의 양측 중 일측에 배치되고, 제2 단자(160)는 제2 반도체층(130) 위에서 절연층(140A, 140B)의 양측 중 타측에 배치된다.

제1 단자(150A, 150B)는 제1 세그먼트(152A, 152B), 제2 세그먼트(154A, 154B) 및 제3 세그먼트(156A, 156B)를 포함한다.

제1 세그먼트(152A, 152B)는 제2 반도체층(130)과 쇼트키 콘택(schottky contact)한다. 따라서, 반도체 소자(100A, 100B)가 쇼트키 장벽 다이오드(SBD)일 경우, 제1 단자(150A, 150B)는 SBD의 양극(anode)에 해당한다.

제2 세그먼트(154A, 154B)는 제1 세그먼트(152A, 152B)로부터 연장되어 절연층(140A, 140B)의 제1 일측부(142A, 142B)에서 경사면(142A-1, 142B-1) 위에 배치된다.

만일, 도 1 및 도 2에 예시된 바와 같이 경사면(142A)이 직선일 경우, 제2 세그먼트(154A)의 하부면(154A-1)도 제2 반도체층(130)의 상부면(132)을 기준으로 제1 경사각(θ1)만큼 경사져 있다.

제1 경사각(θ1)이 58°일 때 제2 세그먼트(154A)의 제1 폭(W1)은 96 ㎚이고, 제1 경사각(θ1)이 31.7°일 때 제2 세그먼트(154A)의 제1 폭(W)은 175 ㎚일 수 있다.

또는, 도 3 및 도 4에 예시된 바와 같이 경사면(142B)이 곡선일 경우, 제2 세그먼트(154B)의 하부면(154B-1)도 곡선이다.

제3 세그먼트(156A, 156B)는 제2 세그먼트(154A, 154B)로부터 연장되어 절연층(140A, 140B)의 상부면(146) 위에 배치된다. 이와 같이 배치된 제3 세그먼트(156A, 156B)는 제1 단자(150A, 150B)의 에지에 전계가 집중되는 현상을 완화시켜 역방향 항복 전압을 증가시키는 필드 플레이트의 역할을 수행할 수 있다. 여기서, 필드 플레이트는 제1 단자(150A, 150B)와 제2 단자(160) 사이의 거리(Lac) 또는 절연층(140A, 140B)의 제3 두께(t) 중 적어도 하나에 의해 결정된다. 제3 세그먼트(156A, 156B)의 제2 폭(W2)은 1 ㎛ 내지 5 ㎛일 수 있으며, 예를 들어, 3 ㎛일 수 있으나, 실시 예는 이에 국한되지 않는다.

제1 단자(150A, 150B)는 금속 물질을 포함할 수 있다. 예를 들어, 제1 단자(150A, 150B)는 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 제1 단자(150A, 150B)는 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi₂(Tungstem silicide) 중 적어도 하나의 물질을 포함할 수 있다.

제2 단자(160)는 제2 반도체층(130)과 오믹 콘택한다. 따라서, 반도체 소자(100A, 100B)가 SBD인 경우, 제2 단자(160)는 SBD의 음극에 해당한다. 제2 단자(160)는 오믹 특성을 갖는 금속 물질로 형성될 수 있다. 예를 들어, 제2 단자(160)는 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu) 또는 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.

전술한 제1 단자(150A, 150B)와 제2 단자(160)는 서로 다른 금속 물질을 포함할 수 있다.

또한, 제1 단자(150A, 150B)와 달리 제2 단자(160)는 700℃ 내지 800℃에서 급속 열처리(RTA:Rapid Thermal Annealing)로 어닐링되어, 제2 반도체층(130)과 금속 합금(alloy)을 형성할 수 있다.

이하, 전술한 도 1 및 도 2에 예시된 반도체 소자(100A)의 제조 공정을 첨부된 도면을 참조하여 다음과 같이 설명한다. 그러나, 반도체 소자(100A)는 다른 방법에 의해서도 제조될 수 있음은 물론이다.

도 5a 내지 도 5f는 도 1 및 도 2에 예시된 반도체 소자(100A)의 실시 예에 의한 제조 방법을 설명하기 위한 공정 단면도이다.

도 5a를 참조하면, 기판(110) 위에 제1 및 제2 반도체층(120, 130)을 순차적으로 형성한다. 기판(110)은 제1 및 제2 반도체층(120, 130)이 그(110)의 상부에 형성될 수 있다면, 어떠한 물질로도 구현될 수 있다. 경우에 따라서, 기판(110)은 생략될 수도 있다. 기판(110)은 GaN, AlN, SiC, 사파이어 또는 Si 중 적어도 하나를 포함하는 기판일 수 있으나, 실시 예는 기판(110)의 종류에 국한되지 않는다.

제1 반도체층(120)은 언도프된(undoped) 반도체층일 수 있다. 제1 반도체층(120)은 반도체 화합물로 형성될 수 있으며, 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있으며, 예를 들어, Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다. 제1 반도체층(120)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 또는 InP 중 적어도 어느 하나로 형성될 수 있으나 이에 국한되지 않는다. 제1 반도체층(120)은 예를 들어, 3 ㎛의 제1 두께(t1)로 형성될 수 있으나, 실시 예는 이에 국한되지 않는다.

제2 반도체층(130)은 3족-5족 또는 2족-6족 등의 화합물 반도체로 형성될 수 있으며, 예를 들어, Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있다. 제2 반도체층(130)은 GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN, AlGaAs, InGaAs, AlInGaAs, GaP, AlGaP, InGaP, AlInGaP 또는 InP 중 적어도 어느 하나로 형성될 수 있다. 제2 반도체층(130)은 25 ㎚의 제2 두께(t2)로 형성될 수 있지만, 실시 예는 이러한 제2 반도체층(130)의 두께에 국한되지 않는다.

이후, 도 5b를 참조하면, 제2 반도체층(130) 위에 절연층(140A)을 형성한다. 절연층(140A)은 SiN_x, MgO, Sc₂O₃, SiO₂, SOG 또는 SOD 중 적어도 하나에 의해 형성될 수 있다. 실시 예에 의하면 절연층(140A)은 다양한 방법으로 형성될 수 있다. 예를 들어, 절연층(140A)은 유기금속 화학 증착법(MOCVD; Metal Organic CVD), 화학 증착법(CVD; Chemical Vapor Deposition), PECVD, LPCVD, 분자선 성장법(MBE; Molecular Beam Epitaxy), 유도 결합 플라즈마 화학 증착법(ICPCVD:Inductively Coupled Plasma Chemical Vapor Deposition), 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 등의 방법을 이용하여 형성될 수 있으며, 이에 대해 한정하지는 않는다.

이후, 도 5c를 참조하면, 포토리소그라피(photolithography) 법을 이용하여 제2 단자(160)가 형성될 부분의 제2 반도체층(130)이 노출되도록 절연층(140A)을 식각한다.

이후, 도 5d를 참조하면, 제2 반도체층(130) 위에 제2 단자(160)를 형성한다. 제2 단자(160)는 오믹 특성을 갖는 금속 물질로 형성될 수 있다. 예를 들어, 제2 단자(160)는 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 구리(Cu), 금(Au) 중 적어도 하나를 포함하여 단층 또는 다층 구조로 형성될 수 있다.

제2 단자(160)를 형성하는 구체적인 공정에 대해 다음과 같이 살펴본다.

제2 단자(160)를 형성하기 위한 금속층은 전자 빔 증착(e-beam evaporation) 또는 금속 스퍼터(metal sputter)를 이용하여 도 5c에 도시된 절연층(140A)과 제2 반도체층(130)의 노출된 상부에 형성된다. 금속 스퍼터에 의해 금속층을 형성할 경우, 전자 빔 증착법에 의할 경우보다 금속층이 제2 반도체층(130)의 노출된 상부에 더 잘 매립될 수 있다. 금속층이 매립된 다음, 후속 열처리가 진행될 수 있는데, 예를 들면 700℃ 내지 800 ℃에서 10분 동안 급속 열처리(RTA)가 실시될 수 있다. 계속해서, 제2 단자(160)가 형성될 부분만을 덮고 다른 부분은 노출시키는 포토 레지스트 패턴(미도시)을 금속층 위에 형성한다. 다음, 포토 레지스트 패턴을 식각 마스크로 이용하여 금속층을 에치 백(etch back)하여 식각한다. 이때, 포토 레지스트 패턴을 식각 마스크로 이용하여 금속층을 식각하는 동안 제2 반도체층(130) 대신에 절연층(140A)이 식각되므로, 제2 반도체층(130)이 금속층의 식각으로부터 보호될 수 있다. 이와 같이, 절연층(140A)은 금속층의 식각으로부터 제2 반도체층(130)을 보호하는 역할을 한다.

만일, 절연층(140A)의 제3 두께(t3)가 100 Å보다 작다면, 금속층이 식각되는 동안 제2 반도체층(130)이 식각될 수도 있고, 제3 두께(t3)가 2000 Å보다 크면 제1 단자(142A)의 모서리에 유기되는 전계를 제3 세그먼트(156A)가 분산시키는 역할을 수행할 수 없을 수도 있다. 따라서, 절연층(140A)의 제3 두께(t3)는 100 Å 내지 2000 Å 일 수 있지만 실시 예는 이에 국한되지 않는다.

이후, 도 5e를 참조하면, 절연층(140A)과 제2 단자(160)의 상부에 제1 단자(150A)가 형성될 영역을 오픈하는 포토 레지스트 패턴(200)을 형성한다. 이때, 포토 레지스트 패턴(200)의 측부(202)는 제2 경사각(θ2)만큼 직선으로 경사진 모습을 갖는다.

이후, 도 5f를 참조하면, 포토 레지스트 패턴(200)을 식각 마스크로 이용하여 절연층(140A)을 식각하여 제1 단자(150A)가 배치될 영역의 제2 반도체층(130)의 상부면(132)을 노출시킨 후, 포토 레지스트 패턴(200)을 애싱 및/또는 스트립에 의해 제거한다. 절연층(140A)을 식각하기 이전에, 제2 경사각(θ2)만큼 경사진 측부를 갖는 포토 레지스트 패턴(200)의 포스트 어닐링(post annealing) 온도에 따라, 식각되는 절연층(140A)의 경사면(142A-1)의 제1 경사각(θ1)의 크기가 조절될 수 있다.

이후, 도 1 및 도 2를 참조하면, 노출된 제2 반도체층(130)의 상부 및 절연층(140A)의 상부에 제1 단자(150A)를 형성한다. 제1 단자(150A)는 금속 물질을 포함할 수 있다. 예를 들어, 제1 단자(150A)는 내화 금속(refractory metal) 또는 이러한 내화 금속의 혼합물일 수 있다. 또는, 제1 단자(150A)은 Pt(Platinum), Ge(Germanium), Cu(Copper), Cr(Chromium), Ni(Nickel), Au(Gold), Ti(Titanium), Al(Aluminum), Ta(Tantalum), TaN(Tantalum Nitride), TiN(Titanium Nitride), Pd(Palladium), W(tungsten) 또는 WSi₂(Tungstem silicide) 중 적어도 하나의 물질로 형성될 수 있다.

이하, 전술한 도 3 및 도 4에 예시된 반도체 소자(100B)의 제조 공정을 첨부된 도면을 참조하여 다음과 같이 설명한다. 그러나, 반도체 소자(100B)는 다른 방법에 의해서도 제조될 수 있음은 물론이다.

도 6a 및 도 6b는 도 3 및 도 4에 예시된 반도체 소자(100B)의 제조 방법을 설명하기 위한 공정 단면도이다.

전술한 도 5a 내지 도 5d에 도시된 공정을 수행한 이후, 도 6a를 참조하면, 절연층(140B)과 제2 단자(160)의 상부에 제1 단자(150B)가 형성될 영역을 노출시키는 포토 레지스트 패턴(220)을 형성한다. 이때, 포토 레지스터 패턴(220)의 측부(222)는 곡선으로 경사진 모습을 갖는다.

이후, 도 6b를 참조하면, 포토 레지스트 패턴(220)을 식각 마스크로 이용하여 절연층(140B)을 식각하여 제1 단자(150B)가 배치될 영역의 제2 반도체층(130)을 노출한 후, 포토 레지스트 패턴(220)을 제거한다. 곡률 반경(R)을 갖도록 곡선으로 경사진 측부(222)를 갖는 포토 레지스트 패턴(220)이 절연층(140B)에 전사됨으로 인해, 절연층(140B)의 경사면(142B-1) 역시 곡률 반경(R)을 갖도록 경사지게 형성될 수 있다.

여기서, 절연층(140B)을 식각하기 이전에, 포토 레지스트 패턴(220)의 포스트 어닐링 온도에 따라, 식각되는 절연층(140B)의 경사면(142B-1)의 곡률 반경(R)의 크기가 조절될 수 있다.

이후, 도 3 및 도 4를 참조하면, 노출된 제2 반도체층(130)의 상부 및 절연층(140B)의 상부에 제1 단자(150B)를 형성한다.

전술한 실시 예에서 식각 공정을 위해 포토 리소그라피법을 예로 하여 설명하였으나, 실시 예는 이에 국한되지 않으며 e-bem 리소그라피법 또는 nano-imprinted 리소그라피법에 의해서도 식각 공정을 수행할 수 있음은 물론이다.

이하, 제1 반도체층(120)이 GaN으로 구현되고, 제2 반도체층(130)이 AlGaN으로 구현되고, 절연층(140A, 140B)이 SiN으로 구현한 조건에서, 도 1 내지 도 4에 예시된 반도체 소자(100A, 100B)의 특성을 첨부된 도면을 참조하여 다음과 같이 살펴본다.

도 7a 내지 도 7d는 포스트 어닐링 온도에 따라 달라진 제1 경사각(θ1)을 갖는 반도체 소자(100A)를 SEM으로 촬영한 사진을 나타낸다.

도 5e에 예시된 포토 레지스트 패턴(200)이 네가티브(negative)형일 경우 도 7a에 예시된 바와 같이 제1 경사각(θ1)은 58°로 형성된다. 또는, 포토 레지스트 패턴(200)이 포지티브(positive)형이고 포스트 어닐링 온도가 110℃일 때, 도 7b에 예시된 바와 같이 제1 경사각(θ1)은 51.8°로 형성된다. 또는, 포토 레지스트 패턴(200)이 포지티브형이고 포스트 어닐링 온도가 130℃일 때, 도 7c에 예시된 바와 같이 제1 경사각(θ1)은 44°로 형성된다. 또는, 도 5e에 예시된 포토 레지스트 패턴(200)이 포지티브형이고 포스트 어닐링 온도가 150℃일 때, 도 7d에 예시된 바와 같이 제1 경사각(θ1)은 31.7°로 형성된다.

만일, 도 1에 도시된 절연층(140A)의 길이(Lac)가 15 ㎛이고, 절연층(140A)의 제3 두께(t3)가 100 ㎚이고, 필드 플레이트의 역할을 하는 제3 세그먼트(156A)의 제2 폭(W2)이 3 ㎛일 때, 포스트 어닐링 온도별 반도체 소자(100A)의 순방향 및 역방향 전압 및 전류 특성은 다음과 같다.

도 8a 및 도 8b는 포스트 어닐링 온도별 반도체 소자(100A)의 전류 및 전압 특성을 나타내는 그래프이다. 도 8a에서, 종축은 순방향 전류(current)를 나타내고, 횡축은 순방향 바이어스(Forward bias) 전압을 나타낸다. 도 8b에서 종축은 역방향 바이어스 전류를 나타내고, 횡축은 역방향 바이어스(reverse bias) 전압을 나타낸다.

도 8a에 도시된 바와 같이 포스트 어닐링 온도에 따라 제1 경사각(θ1)이 어떤 값으로 결정되든지 무관하게 순방향 전류는 거의 변화가 없음을 알 수 있다.

그러나, 도 8b를 참조하면, 포스트 어닐링 온도에 따라 달라진 제1 경사각(θ1)에 따라 역방향 누설 전류는 달라짐을 알 수 있다. 포스트 어닐링 온도가 높아질수록 제1 경사각(θ1)의 크기는 작아지며, 제1 경사각(θ1)의 크기가 작아질수록 역방향 누설 전류는 감소함을 알 수 있다.

즉, 제1 경사각(θ1)의 크기가 58°일 때(300)의 역방향 누설 전류보다는 제1 경사각(θ1)의 크기가 51.8°일 때(302)의 역방향 누설 전류가 더 작음을 알 수 있다. 또한, 제1 경사각(θ1)의 크기가 51.8°일 때(302)의 역방향 누설 전류보다는 제1 경사각(θ1)의 크기가 44°일 때(304)의 역방향 누설 전류가 더 작음을 알 수 있다. 또한, 제1 경사각(θ1)의 크기가 44°일 때(304)의 역방향 누설 전류보다는 제1 경사각(θ1)의 크기가 31.7°일 때(306)의 역방향 누설 전류가 더 작음을 알 수 있다.

만일, 도 4에 도시된 절연층(140B)의 상부면(146)의 길이(L₁₄₀)가 10 ㎛이고, 필드 플레이트의 역할을 하는 제3 세그먼트(156B)의 제2 폭(W2)이 2 ㎛이고, 제1 단자(150B)에서 제1 세그먼트(152B)의 제3 폭(W3)이 1 ㎛이고, 제2 단자(160)의 길이(L_a)가 1 ㎛이고, 제1 반도체층(120)의 제1 두께(t1)가 3 ㎛이고, 제2 반도체층(130)의 제2 두께(t2)가 25 ㎚이고, 절연층(140B)의 제3 두께(t3)가 100 ㎚일 때, 포스트 어닐링 온도별 반도체 소자(100B)의 순방향 및 역방향 전압 및 전류 특성은 다음과 같다.

도 9a 및 도 9b는 도 3 및 도 4에 예시된 경사면(154B-1)의 곡률 반경(R)별 반도체 소자(100B)의 전류 및 전압 특성을 나타내는 그래프이다. 도 9a에서, 종축은 순방향 전류(current)를 나타내고, 횡축은 순방향 바이어스(Forward bias) 전압을 나타낸다. 도 9b에서 종축은 역방향 바이어스 전류를 나타내고, 횡축은 역방향 바이어스(reverse bias) 전압을 나타낸다.

도 9a에 도시된 바와 같이 곡률 반경(R)에 무관하게 순방향 전류는 거의 변화가 없음을 알 수 있다.

그러나, 도 9b를 참조하면, 곡률 반경(R)에 따라 역방향 누설 전류는 달라짐을 알 수 있다. 즉, 곡률 반경(R)의 5 ㎚로부터 40 ㎚로 커질수록 역방향 누설 전류는 더욱 감소함을 알 수 있다.

도 10a 및 도 10b는 경사면(154B-1)의 곡률 반경이 '0'일 때와 40 ㎚일 때의 전계의 세기를 각각 나타내는 그래프로서, 전계의 세기(400)의 절대값을 V㎝^-1의 단위로 나타낸다.

도 10a에 도시된 바와 같이, 곡률 반경(R)이 '0'인 경우 전계는 제1 단자(140B)의 아래 모서리 부분('C')에 집중된다. 그러나, 도 10b에 도시된 바와 같이, 곡률 반경(R)이 40 ㎚로 커지면 제1 측부(142B)의 아래 모서리 부분('C')에 집중되지 않고 분산됨을 알 수 있다. 이와 같이, 경사면(142B-1, 154B-1)이 40 ㎚의 큰 곡률 반경(R)을 가질 때, 전계가 분산되어 감소하기 때문에 역방향 누설 전류가 감소할 수 있다.

이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.

100A, 100B: 반도체 소자 110: 기판
120: 제1 반도체층 130: 제2 반도체층
140A, 140B: 절연층 142A, 142B: 제1 일측부
142A-1: 경사면 144: 제2 타측면
146: 상부면 150A, 150B: 제1 단자
152A, 152B: 제1 세그먼트 154A, 154B: 제2 세그먼트
156A, 156B: 제3 세그먼트 160: 제2 단자

Claims

Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하는 제1 반도체층;
상기 제1 반도체층 위에 배치된 Al_xIn_yGa_(1-x-y)N (0≤x≤1, 0≤y≤1, 0≤x+y≤1)을 포함하는 제2 반도체층;
상기 제2 반도체층 위에 배치되며, 일측에 경사면을 갖는 절연층; 및
상기 제2 반도체층 위에서 상기 절연층의 양측에 각각 배치된 제1 및 제2 단자들을 포함하고,
상기 제1 단자는
상기 제2 반도체층과 쇼트키 콘택하는 제1 세그먼트;
상기 제1 세그먼트로부터 연장되어 상기 절연층의 상기 경사면 위에 배치된 제2 세그먼트; 및
상기 제2 세그먼트로부터 연장되어 상기 절연층 위에 배치된 제3 세그먼트를 포함하고,
상기 제2 단자는 상기 제2 반도체층과 오믹 콘택하고,
상기 절연층의 상기 경사면은 곡선이고,
상기 절연층의 상기 경사면의 곡률 반경은 10 ㎚ 내지 40 ㎚인 반도체 소자.
삭제
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제1 항에 있어서, 상기 제2 세그먼트의 폭은 96 ㎚ 내지 175 ㎚인 반도체 소자.
제1 항에 있어서, 상기 제1 및 제2 단자는 서로 다른 금속 물질을 포함하는 반도체 소자.