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KR102098591B1 - 반도체 발광소자 - Google Patents

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KR102098591B1
KR102098591B1 KR1020140005568A KR20140005568A KR102098591B1 KR 102098591 B1 KR102098591 B1 KR 102098591B1 KR 1020140005568 A KR1020140005568 A KR 1020140005568A KR 20140005568 A KR20140005568 A KR 20140005568A KR 102098591 B1 KR102098591 B1 KR 102098591B1
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윤석호
한상헌
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삼성전자주식회사
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Abstract

본 발명의 실시 형태에 따른 반도체 발광소자는, n형 반도체층; p형 반도체층; 및 상기 n형 반도체층과 상기 p형 반도체층 사이에 배치되며, 서로 교대로 적층되는 복수의 양자장벽층 및 복수의 양자우물층을 포함하고, 상기 복수의 양자우물층 중 적어도 일부는 서로 다른 두께를 갖는 활성층; 을 포함하며, 상기 p형 반도체층에 가장 가까운 제1 양자우물층의 두께는, 인접한 제2 양자우물층의 두께보다 작고, 상기 제1 및 제2 양자우물층이 아닌 다른 제3 양자우물층의 두께보다 크다.

Description

반도체 발광소자{SEMICONDUCTOR LIGHT EMITTING DEVICE}
본 발명은 반도체 발광소자에 관한 것이다.
일반적으로, 질화물 반도체는 풀컬러 디스플레이, 이미지 스캐너, 각종 신호시스템 및 광 통신기기에 광원으로 제공되는 녹색 또는 청색 발광 다이오드(light emitting diode: LED) 또는 레이저 다이오드(laser diode: LD)에 널리 사용되어 왔다. 이러한 질화물 반도체 발광소자는 전자와 정공의 재결합원리를 이용하는 청색 및 녹색을 포함하는 다양한 광을 방출하는 활성층을 갖는 발광소자로서 제공된다.
이러한 질화물 발광소자는 그 활용 범위가 확대되어 일반 조명 및 전장용 광원으로 많은 연구가 되고 있으며, 최근에는 고 전류/고 출력 분야로 확대되고 있다. 이에 따라, 반도체 발광소자의 발광 효율과 품질을 개선하기 위한 연구가 활발하게 이루어지고 있으며, 특히, 발광소자의 양자 효율을 개선하기 위한 반도체층의 구조들이 제안되고 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 내부 양자 효율을 향상시켜 휘도를 개선할 수 있는 반도체 발광소자를 제공하는 것이다.
본 발명의 일 실시 형태에 따른 반도체 발광소자는, n형 반도체층; p형 반도체층; 및 상기 n형 반도체층과 상기 p형 반도체층 사이에 배치되며, 서로 교대로 적층되는 복수의 양자장벽층 및 복수의 양자우물층을 포함하고, 상기 복수의 양자우물층 중 적어도 일부는 서로 다른 두께를 갖는 활성층; 을 포함하며, 상기 p형 반도체층에 가장 가까운 제1 양자우물층의 두께는, 인접한 제2 양자우물층의 두께보다 작고, 상기 제1 및 제2 양자우물층이 아닌 다른 제3 양자우물층의 두께보다 크다.
본 발명의 일부 실시 형태에서, 상기 제3 양자우물층은 복수의 제3 양자우물층이며, 상기 복수의 제3 양자 우물층 각각의 두께는 상기 p형 반도체층에 가까워질수록 증가할 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 양자장벽층과 상기 복수의 양자우물층 각각은 m개 (m은 2이상의 정수)의 쌍(pair)을 형성할 수 있다.
본 발명의 일부 실시 형태에서, 상기 m이 홀수인 경우, 상기 n형 반도체층으로부터 (m-1)/2 번째의 쌍에서 상기 양자우물층과 상기 양자장벽층은 최소의 두께 차를 가지며, 상기 m이 짝수인 경우, 상기 n형 반도체층으로부터 m/2 번째의 쌍에서 상기 양자우물층과 상기 양자장벽층은 최소의 두께 차를 가질 수 있다.
본 발명의 일부 실시 형태에서, 상기 m개의 쌍 각각을 형성하는 상기 양자우물층과 상기 양자장벽층의 두께 비율은, 0.5 이상이고 1.8 이하일 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 양자우물층 각각의 두께 최대치와 최소치의 차이는 0.7nm 이상이고 3.0nm 이하일 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 양자우물층과 상기 복수의 양자장벽층은 AlxInyGa1 -x- yN (0 ≤ x < 1, 0 < y ≤ 1)으로 이루어지며, 상기 복수의 양자우물층의 인듐(In) 조성은 상기 n형 반도체층으로부터 상기 적층 방향을 따라 점점 증가할 수 있다.
본 발명의 일부 실시 형태에서, 상기 제1 양자우물층의 인듐 조성은 상기 제2 양자우물층의 인듐 조성보다 작거나 같고, 상기 제3 양자우물층의 인듐 조성보다 크거나 같을 수 있다.
본 발명의 일부 실시 형태에서, 상기 복수의 양자장벽층 각각의 두께는 서로 실질적으로 동일할 수 있다.
본 발명의 일 실시 형태에 따른 반도체 발광소자는, n형 반도체층; 상기 n형 반도체층 상에 배치되며, 교대로 적층되는 복수의 양자우물층 및 복수의 양자장벽층이 형성하는 m개 (m은 2 이상의 정수)의 쌍을 포함하는 활성층; 및 상기 활성층 상에 배치되는 p형 반도체층; 을 포함하며, 상기 m이 홀수인 경우, 상기 n형 반도체층으로부터 (m-1)/2 번째의 쌍에서 상기 양자우물층과 상기 양자장벽층은 최소의 두께 차를 가지며, 상기 m이 짝수인 경우, 상기 n형 반도체층으로부터 m/2 번째의 쌍에서 상기 양자우물층과 상기 양자장벽층은 최소의 두께 차를 갖는다.
본 발명의 기술적 사상에 따른 반도체 발광소자에 따르면,　내부 양자 효율이 향상되어 휘도가 개선되며, 활성층이 많은 수의 양자우물층/양자장벽층 쌍(pair)을 포함하는 경우에도 활성층의 박막 결정성 열화를 방지할 수 있고, 동작시 발열 등에 따른 드룹 특성을 개선할 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 2는 도 1의 반도체 발광소자에서 채용 가능한 활성층을 확대하여 나타낸 것이다.
도 3은 본 발명의 일 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 4는 도 3의 반도체 발광소자에서 채용 가능한 활성층을 확대하여 나타낸 것이다.
도 5는 본 발명의 일 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 6은 도 5의 반도체 발광소자에서 채용 가능한 활성층을 확대하여 나타낸 것이다.
도 7a 및 도 7b는 본 발명의 일 실시 형태에 따른 반도체 발광소자의 활성층의 에너지 밴드 다이어그램을 나타낸 것이다.
도 8 내지 도 10은 본 발명의 일 실시 형태에 따른 반도체 발광소자의 특성을 설명하기 위한 그래프이다.
도 11 및 도 12는 본 발명의 일 실시 형태에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 13 및 도 14는 본 발명의 일 실시 형태에 따른 반도체 발광소자를 백라이트 유닛에 적용한 예를 나타낸다.
도 15는 본 발명의 실시예에 의한 반도체 발광소자를 조명 장치에 적용한 예를 나타낸다.
도 16은 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
본 발명의 실시 형태는 여러 가지 다른 형태로 변형되거나 여러 가지 실시 형태가 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시 형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면 상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
도 1은 본 발명의 일 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 2는 도 1의 반도체 발광소자에서 채용 가능한 활성층을 확대하여 나타낸 것이다. 구체적으로, 도 2는 도 1의 A 영역을 확대하여 도시한다.
도 1을 참조하면, 본 실시 형태에 따른 반도체 발광소자(100)는 기판(101), n형 반도체층(102), 활성층(103), p형 반도체층(104) 및 오믹전극층(105)을 포함하며, n형 반도체층(102) 및 오믹전극층(105)의 상면에는 각각 제1 및 제2 전극(106a, 106b)이 형성될 수 있다. 다만, 본 명세서에서, '상부', '상면', '하부', '하면', '측면' 등의 용어는 도면을 기준으로 한 것이며, 실제로는 소자가 배치되는 방향에 따라 달라질 수 있을 것이다.
기판(101)은 반도체 성장용 기판으로 제공되며, 사파이어, Si, SiC, MgAl2O4, MgO, LiAlO2, LiGaO2, GaN 등과 같이 절연성, 도전성, 반도체 물질을 이용할 수 있다. 사파이어의 경우, 전기 절연성이며 육각-롬보형(Hexa-Rhombo R3c) 대칭성을 갖는 결정체로서 c축 및 a측 방향의 격자상수가 각각 13.001Å과 4.758Å이며, C(0001)면, A(1120)면, R(1102)면 등을 갖는다. 이 경우, 상기 c면은 비교적 질화물 박막의 성장이 용이하며, 고온에서 안정하기 때문에 질화물 성장용 기판으로 주로 사용된다. 다만, 상기 c면에 질화물 박막을 성장할 경우, 질화물 박막에는 압전 효과로 인하여 내부에 강한 전계가 형성될 수 있다. 한편, 기판(101)으로 Si을 사용하는 경우, 대구경화에 적합하고 상대적으로 가격이 낮아 양산성이 향상될 수 있다.
n형 및 p형 반도체층(102, 104)은 질화물 반도체, 예컨대, AlxInyGa1-x-yN (0≤x<1, 0<y≤1, 0≤x+y≤1)의 조성을 갖는 물질로 이루어질 수 있으며, 각각의 층은 단일층으로 이루어질 수도 있지만, 도핑 농도, 조성 등의 특성이 서로 다른 복수의 층을 구비할 수도 있다. 다만, n형 및 p형 반도체층(102, 104)은 질화물 반도체 외에도 AlInGaP나 AlInGaAs 계열의 반도체를 이용할 수도 있을 것이다. n형 및 p형 반도체층(102, 104) 사이에 배치된 활성층(103)은 전자와 정공의 재결합에 의해 소정의 에너지를 갖는 광을 방출하며, 양자우물층과 양자장벽층이 서로 교대로 적층된 다중 양자우물(MQW) 구조, 예컨대, 질화물 반도체일 경우, GaN/InGaN 구조가 사용될 수 있다. 다만, 단일 양자우물(SQW) 구조가 사용될 수도 있을 것이다.
한편, n형 및 p형 반도체층(102, 104)과 활성층(103)은 유기 금속 화학 증착(Metal Organic Chemical Vapor Deposition, MOCVD), 수소화 기상 에피택시(Hydride Vapor Phase Epitaxy, HVPE), 분자선 에피택시(Molecular Beam Epitaxy, MBE) 등과 같이 당 기술 분야에서 공지된 공정을 이용하여 성장될 수 있다. 또한, 따로 도시하지는 않았지만, n형 반도체층(102)에 작용하는 응력을 완화하여 결정성을 향상시킬 수 있는 버퍼층을 n형 반도체층(102) 형성 전에 기판(101) 상에 미리 형성할 수도 있을 것이다.
활성층(103)은 앞서 설명한 바와 같이 복수의 양자우물층과 양자장벽층이 서로 교대로 적층되는 다중 양자우물구조(MQW)를 가질 수 있다. 이때, 양자장벽층은 GaN의 조성을 갖는 물질로 이루어질 수 있으며, 양자우물층은 InGaN의 조성을 갖는 물질로 이루어질 수 있다. 한편, 복수의 양자우물층 각각에 포함되는 인듐(In)의 조성은 각 양자우물층마다 서로 다를 수 있으며, 이에 대해서는 후술하기로 한다.
도 2를 참조하면, 활성층(103)은 총 m개 (m은 2 이상의 정수)의 쌍(pair)을 형성하는 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)을 포함할 수 있다. 활성층(103)과 n형 반도체층(102) 사이의 계면 및 활성층(103)과 p형 반도체층(104) 사이의 계면에는 모두 양자장벽층(QB1, QBm+1)이 배치되며, 따라서 양자장벽층(QB1~QBm+1)의 개수는 양자우물층(QW1~QWm)의 개수보다 하나 더 많을 수 있다. n형 반도체층(102)과 활성층(103) 사이의 계면으로부터 m번째로 배치되는 양자우물층(QWm) 및 양자장벽층(QBm)까지 총 m개의 쌍(pair)이 형성될 수 있다.
이때, 양자우물층(QW1~QWm)은 서로 다른 두께를 가질 수 있으며, 특히 n형 반도체층(102)으로부터 두께 방향을 따라 m번째에 위치하는 제1 양자우물층(QWm)의 두께는, m-1번째에 위치하는 제2 양자우물층(QWm-1)의 두께보다 작고, 제1, 제2 양자우물층(QWm, QWm-1)이 아닌 다른 제3 양자우물층(QW1~QWm-2) 각각의 두께보다 클 수 있다. p형 반도체층(104) 측에 가장 인접하는 제1 양자우물층(QWm)의 두께를 상기와 같은 조건으로 한정함으로써, p형 반도체층(104)으로부터 활성층(103)으로 전달되는 열적 손상(thermal damage)을 최소화할 수 있다. 또한, p형 반도체층(104)에 p형 불순물로 포함되는 마그네슘(Mg), 아연(Zn)등의 원소가 활성층(103)으로 확산(diffusion)되어 발생할 수 있는 손상 역시 방지할 수 있다.
한편, n형 반도체층(102)으로부터 전자가 활성층(103)으로 유입되고, p형 반도체층(104)으로부터 홀이 활성층(103)으로 유입되어 빛이 발생하는 반도체 발광소자(100)의 동작에 있어서, 전자의 이동 속도가 홀의 이동 속도보다 상대적으로 빠르기 때문에 p형 반도체층(104)에 가까운 활성층(103)의 영역에서 전자와 홀의 결합이 발생할 수 있다. 본 발명의 실시예에서는 p형 반도체층(104) 측에 가장 인접하는 제1 양자우물층(QWm)의 두께가 제3 양자우물층(QW1~QWm-2) 각각의 두께보다 크기 때문에, 제1 양자우물층(QWm)에 의해 전자 누설(electron leakage)이 방지될 수 있으며, 결과적으로 전자-정공 결합 효율을 높아져 반도체 발광소자(100)의 휘도를 개선할 수 있다.
활성층(103) 내에 포함되며 서로 인접한 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)은, 도 2에 도시된 바와 같이 m개의 쌍(pair)을 형성할 수 있다. 양자우물층(QW1~QWm)의 두께는 p형 반도체층(104) 측에 가까워질수록 점점 증가하는 추세를 나타내고, 양자장벽층(QB1~QBm)의 두께는 서로 실질적으로 동일할 수 있으므로, 하나의 쌍을 구성하는 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)의 두께 차는 m개의 쌍(pair)마다 서로 다를 수 있다. 예를 들어, 활성층(103)의 최하부에 위치한 첫번째 쌍에서는 양자장벽층(QB1)의 두께가 양자우물층(QW1)의 두께보다 큰 반면, 활성층(103)의 상부에 위치한 쌍에서는 양자장벽층(QBm)의 두께보다 양자우물층(QWm)의 두께가 더 작을 수 있다.
본 발명의 실시예에서는, m이 홀수 또는 짝수인 경우를 구분하여, 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm) 사이의 두께 차이가 최소인 쌍을 의도적으로 결정할 수 있다. 예를 들어, 도 2에 도시한 바와 같이 m이 짝수인 경우에는, n형 반도체층(102)으로부터 m/2 번째에 위치한 쌍에서 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm) 사이의 두께 차이가 최소일 수 있다. m이 10인 경우를 가정하면, 5번째에 위치한 쌍에서 양자우물층(QW5)와 양자장벽층(QB5)의 두께 차이가 최소로 나타날 수 있다.
한편, m이 홀수인 경우에는, n형 반도체층(102)으로부터 (m-1)/2 번째에 위치한 쌍에서 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm) 사이의 두께 차이가 최소가 되도록 활성층(103)을 형성할 수 있다. 즉, m이 13인 경우를 가정하면, 6번째에 위치한 쌍을 형성하는 양자우물층(QW6)와 양자장벽층(QB6)의 두께 차이가 다른 쌍에서 나타나는 두께 차이보다 작을 수 있다.
상기와 같은 조건을 갖도록 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)을 형성함으로써, 활성층(103) 내에 많은 개수의 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)이 포함되는 경우에, 반도체 발광소자(100)의 광출력, 내부 양자 효율, 드룹 특성 등을 개선할 수 있다. 상기 효과에 대해서는 도 8 내지 도 10의 그래프를 참조하여 후술하기로 한다. 이때, 두께 차이가 최소인 쌍을 형성하는 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)의 두께는 서로 실질적으로 동일할 수 있다.
또한, m개의 쌍 각각을 형성하는 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)의 두께 비율은 0.5 이상, 1.8 이하일 수 있다. 상기 수치한정은 인듐(In)을 포함하는 양자우물층(QW1~QWm)을 형성하는 공정에서 양자장벽층(QB1~QBm)의 결정성이 저하되는 문제를 방지하고 및 활성층(103) 내부에서 발생할 수 있는 압전 분극의 영향을 최소화하기 위한 것이다. 상기 수치한정 조건은 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)의 두께 대소관계에 관계 없이 활성층(103)에 포함되는 m개의 쌍 전체에 걸쳐서 적용되는 조건일 수 있다.
한편, 복수의 양자우물층(QW1~QWm)에 있어서, 두께의 최대 값과 최소 값의 차이는 0.7nm 이상 3.0nm 이하일 수 있다. 일례로 가장 얇은 양자우물층(QW1)의 두께는 22Å이고, 가장 두꺼운 양자우물층(QWm-1)의 두께는 48Å일 수 있다. 양자우물층(QW1~QWm)의 두께의 최대 값과 최소 값 사이의 차이가 상기 수치한정 조건의 하한값보다 작은 경우, p형 반도체층(104)에 인접한 양자우물층(QWm, QWm-1...)의 두께가 얇아져 활성층(103)의 박막 결정성이 저하될 수 있다. 또한, 양자우물층(QW1~QWm)의 두께의 최대 값과 최소 값 사이의 차이가 상기 수치한정 조건의 상한값보다 큰 경우, 활성층(103)에 포함되는 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)의 쌍(pair) 각각에서 출력되는 빛의 파장이 서로 달라져서 원하는 파장의 빛을 얻기가 어려울 수 있다.
한편, 본 발명의 일 실시예에서, 활성층(103)과 n형 반도체층(102) 사이에 n형 초격자층이 추가로 배치될 수 있다. 이때, n형 초격자층에서도 의도하지 않은 파장의 빛 - 예를 들어 녹색 파장의 빛 - 이 방출될 수 있다. 양자우물층(QW1~QWm)의 두께 최대 값과 최소 값의 차이에 대한 상기 수치 한정은, 의도적으로 생성하고자 하는 파장의 빛을 내보내는 활성층(103)과, 의도치않게 생성되는 파장의 빛을 내보내는 n형 초격자층을 구분하기 위한 기준으로 적용될 수도 있다.
복수의 양자우물층(QW1~QWm)에 포함되는 인듐(In)의 조성은, n형 반도체층(102)으로부터 멀어질수록 점점 증가하는 추세를 가질 수 있다. 예를 들어, i번째 (i는 m보다 작은 양의 정수) 양자우물층(QWi)에 포함되는 인듐(In)의 조성은 i+1 번째 양자우물층(QWi+1)에 포함되는 인듐(In)의 조성보다 작거나 같고, i-1 번째 양자우물층(QWi-1)에 포함되는 인듐(In)의 조성보다 크거나 같을 수 있다. 즉, 양자우물층(QW1~QWm) 각각의 인듐(In) 조성은, n형 반도체층(102)으로부터 멀어지고 p형 반도체층(104)에 가까워질수록 점점 증가하는 추세를 갖는 양자우물층(QW1~QWm)의 두께와 비슷한 경향을 나타낼 수 있다.
p형 반도체층(104)에 인접한 영역에서 양자우물층(QW1~QWm) 각각의 인듐(In) 조성 역시 양자우물층(QW1~QWm)의 두께와 비슷한 경향을 가질 수 있다. 즉, p형 반도체층(104)에 가장 가까이 인접하는 제1 양자우물층(QWm)의 인듐(In) 조성은, 제2 양자우물층(QWm-1)의 인듐(In) 조성보다 작거나 같고, 제3 양자우물층(QW1~QWm-2) 각각의 인듐(In) 조성보다 크거나 같을 수 있다.
인듐(In) 조성이 증가할수록 밴드갭 에너지가 감소하기 때문에, 제1 양자우물층(QWm)의 밴드갭 에너지는 제2 양자우물층(QWm-1)보다 크거나 같고, 제3 양자우물층(QWm-2)보다는 작거나 같다. 특히, 제1 양자우물층(QWm)의 밴드갭 에너지가 제2 양자우물층(QWm-1)보다 클 수 있으므로, 제2 양자우물층(QWm-1)에서 홀과 결합하지 못한 전자가 활성층(103)을 벗어나 전자 누설이 발생하는 것을 제1 양자우물층(QWm)이 방지할 수 있다.
한편, 다시 도 1을 참조하여 나머지 구성 요소를 설명하면, 오믹전극층(105)은 p형 반도체층(104)과 전기적으로 오믹 특성을 보이는 물질로 이루어질 수 있다. 오믹전극층(105)은, 예컨대 p형 반도체층(104)보다 고농도로 p형 불순물을 포함하는 p-GaN을 포함할 수 있다. 또는, 오믹전극층(105)은 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 금속 물질, 또는 ITO, CIO, ZnO 등과 같은 투명 전도성 산화물로 형성될 수 있다. 다만, 오믹전극층(105)은 본 실시 형태에서 반드시 필요한 요소는 아니며, 경우에 따라서는 생략될 수도 있을 것이다.
제1 및 제2 전극(106a, 106b)은 당 기술 분야에서 공지된 전기전도성 물질, 예컨대, Ag, Al, Ni, Cr 등의 물질 중 하나 이상을 증착하는 등의 공정으로 형성될 수 있다. 다만, 도 1에 도시된 구조의 경우, n형 반도체층(102) 및 오믹전극층(105)의 상면에는 각각 제1 및 제2 전극(106a, 106b)이 형성되어 있으나 이러한 전극(106a, 106b) 형성 방식은 일 예일 뿐이며, 반드시 도 1의 형태와 같이 한정되는 것은 아니다.
도 3은 본 발명의 일 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 4는 도 3의 반도체 발광소자에서 채용 가능한 활성층을 확대하여 나타낸 것이다. 구체적으로, 도 4는 도 3의 B 영역을 확대하여 도시한다.
도 3을 참조하면, 본 실시 형태에 따른 반도체 발광소자(200)는 도전성 기판(209) 상에 발광구조물이 형성되며, 상기 발광구조물은 n형 반도체층(202), 활성층(203) 및 p형 반도체층(204)을 포함하는 구조이다. n형 반도체층(202)의 상부에는 n형 전극(207)이 형성되며, p형 반도체층(204)의 하부에는 반사금속층(205) 및 도전성 기판(209)이 형성될 수 있다.
이하, 도 4를 참조하여 도 3의 B 영역, 특히 도 3에 도시한 반도체 발광소자(200)의 활성층(203)의 구조를 더욱 자세히 설명하기로 한다.
본 실시 형태에서, 활성층(203)은 복수의 양자우물층(QW1~QWm) 및 복수의 양자장벽층(QB1~QBm+1)을 포함할 수 있다. 도 2에 도시한 실시 형태와 유사하게, 활성층(203)과 n형 반도체층(202) 사이의 계면 및 활성층(203)과 p형 반도체층(204) 사이의 계면에는 모두 양자장벽층(QB1, QBm+1)이 배치될 수 있다. 또한, 활성층(203)과 n형 반도체층(202) 사이의 계면으로부터 순차적으로 배치되는 m개의 양자우물층(QW1~QWm)과 m개의 양자장벽층(QB1~QBm)이 m개의 쌍(pair)을 형성할 수 있다.
도 4를 참조하면, 양자장벽층(QB1~QBm+1) 각각의 두께는 서로 실질적으로 동일할 수 있다. 즉, 활성층(203) 내에서 양자장벽층(QB1~QBm+1) 각각의 두께는 거의 변화없이 일정하게 유지될 수 있다. 한편, 양자우물층(QW1~QWm)의 두께는, n형 반도체층(202)과 활성층(203) 사이의 계면으로부터 멀어질수록 점점 증가하는 추세를 가질 수 있다.
양자우물층(QW1~QWm)의 두께는 n형 반도체층(202)으로부터 p형 반도체층(204)으로 가까워질수록 점점 두꺼워지는 추세를 가질 수 있으나, p형 반도체층(204)에 인접한 활성층(203) 영역에서는 다를 수 있다. 즉, p형 반도체층(204)에 가장 인접한 제1 양자우물층(QWm)의 두께는, 제2 양자우물층(QWm-1)의 두께보다 작고, 다른 제3 양자우물층(QW1~QWm-2)의 두께보다 클 수 있다. 상기와 같은 두께 조건으로 제1 양자우물층(QWm)을 형성함으로써, p형 반도체층(204)에 포함된 p형 불순물 - 마그네슘(Mg) 또는 아연(Zn) 등 - 이 확산되어 활성층(203)에 유입되는 것을 방지할 수 있다.
한편, 도 4의 실시예에서, m이 홀수인 경우 (m-1)/2 번째에 위치한 쌍을 형성하는 양자우물층(QW(m- 1)/2)과 양자장벽층(QB(m-1)/2)의 두께는 서로 동일할 수 있다. m이 짝수인 경우에는 m/2 번째에 위치한 쌍을 형성하는 양자우물층(QWm /2)과 양자장벽층(QBm/2)의 두께가 서로 동일할 수 있다. 상기와 같이 활성층(203)을 형성함으로써, 활성층 내에 포함되는 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm+1)이 형성하는 쌍(pair)의 개수 m이 증가하더라도 결정성 저하를 방지할 수 있다.
활성층(203)에 포함되는 양자우물층(QW1~QWm)은 위에서 설명한 바와 같은 두께 한정 이외에도, 서로 다른 인듐(In) 함량을 가질 수 있다. 일 실시예로, 양자우물층(QW1~QWm) 각각의 인듐(In) 조성은 n형 반도체층(202)과 활성층(203) 사이의 계면에서 멀어질수록, 즉 p형 반도체층(204)에 가까워질수록 증가하는 추세를 가질 수 있다. 이는 p형 반도체층(204)에 가까워질수록 증가하는 추세를 나타내는 양자우물층(QW1~QWm)의 두께 변화와 유사한 것이며, 상기와 같은 인듐(In) 조성 변화로부터 p형 반도체층(204)에 가까울수록 밴드갭 에너지를 낮춰서 홀 캐리어의 주입 효율 및 확산을 증가시킬 수 있다. 따라서, 활성층(203) 내에서 전자와 정공의 재결합 효율이 증가하고, 그로부터 구동 전압 감소와 휘도 증가의 효과를 얻을 수 있다.
또한, 인듐(In) 조성에 있어서, p형 반도체층(204)에 가장 인접한 제1 양자우물층(QWm)의 인듐(In) 조성은, 제2 양자우물층(QWm-1)의 인듐(In) 조성보다 작고, 제1 양자우물층(QWm) 및 제2 양자우물층(QWm-1)이 아닌 제3 양자우물층(QWm-2)의 인듐(In) 조성보다 클 수 있다. 결과적으로, 제1 양자우물층(QWm)의 밴드갭 에너지가 제2 양자우물층(QWm-1)의 밴드갭 에너지보다 크며, 활성층(203)에 주입된 전자가 정공과 결합하지 못하고 누설되는 전자 누설(electron leakage) 현상을 최소화할 수 있다.
도 2의 실시예와 비슷하게, 도 4에 도시한 활성층(204)에서 양자우물층(QW1~QWm)의 가장 두꺼운 두께와 가장 얇은 두께의 차이는 0.7nm 내지 3.0nm로 한정될 수 있다. 또한 임의의 쌍(pair)을 형성하는 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm) 사이의 두께 비율은 0.5 내지 1.8일 수 있다. 두께 비율에 관한 두번째 조건은, 양자우물층(QW1~QWm)을 형성하는 과정에서 인듐(In)으로 인해 발생할 수 있는 양자장벽층(QB1~QBm)의 박막 결정성 열화를 방지하기 위한 것일 수 있다. 한편 두께 차이에 관한 첫번째 조건은, 정공 주입 효율을 높임으로써 구동 전압을 낮추고 휘도를 높이고자 하는 본원발명의 효과가 좀 더 효율적으로 발현될 수 있게 하는 조건일 수 있다.
다시 도 3을 참조하면, 반사금속층(205)은 p형 반도체층(204)과 전기적으로 오믹 특성을 보이는 물질로서, 나아가, 활성층(203)에서 방출된 빛을 반사할 수 있도록 높은 반사율을 갖는 금속으로 이루어질 수 있다. 이러한 기능을 고려하여 반사금속층(205)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함하여 형성할 수 있다.
도전성 기판(209)은 외부 전원과 연결되어 p형 반도체층(204)에 전기 신호를 인가하는 기능을 수행할 수 있다. 또한, 도전성 기판(209)은 반도체 성장에 이용된 기판을 제거하기 위한 레이저 리프트 오프 등의 공정에서 상기 발광구조물을 지지하는 지지체의 역할을 수행하며, Au, Ni, Al, Cu, W, Si, Se, GaAs 중 어느 하나를 포함하는 물질, 예컨대, Si 기판에 Al이 도핑된 물질로 이루어질 수 있다. 이 경우, 도전성 기판(209)은 도금, 스퍼터링 등의 공정으로 반사금속층(205)에 형성할 수 있으며, 이와 달리, 미리 제조된 도전성 기판(209)을 도전성 접합층 등을 매개로 하여 반사금속층(205)에 접합시킬 수도 있다.
도 5는 본 발명의 일 실시 형태에 따른 반도체 발광소자를 개략적으로 나타낸 단면도이다.
도 6은 도 5의 반도체 발광소자에서 채용 가능한 활성층을 확대하여 나타낸 것이다. 구체적으로, 도 6은 도 5의 C 영역을 확대하여 도시한다.
도 5를 참조하면, 본 실시 형태에 따른 반도체 발광소자(300)는 패키지 기판(310) 상에 발광구조물이 형성되며, 상기 발광구조물은 n형 반도체층(302), 활성층(303) 및 p형 반도체층(304)을 포함하며, n형 반도체층(302) 및 오믹전극층(305)의 하면에는 각각 제1 및 제2 전극(306a, 306b)이 형성될 수 있다. 본 실시 형태의 반도체 발광소자(300)는 제1 및 제2 전극(306a, 306b)이 패키지 기판(310)을 향하여 실장되는 소위, 플립칩(Flip Chip) 구조를 갖는다.
본 실시 형태에서 활성층(303)은 복수의 양자우물층(QW1~QWm)과 복수의 양자장벽층(QB1~QBm+1)을 포함할 수 있다. 복수의 양자우물층(QW1~QWm)과 복수의 양자장벽층(QB1~QBm+1)은 n형 반도체층(302)과 활성층(303)의 계면으로부터 순차적으로 교차 적층되어 총 m개의 쌍(pair)을 형성할 수 있다. 활성층(303)과 n형 반도체층(302) 사이의 계면 및 활성층(303)과 p형 반도체층(304) 사이의 계면에는 각각 양자장벽층(QB1, QBm+1)이 배치될 수 있다.
복수의 양자우물층(QW1~QWm)의 두께는 n형 반도체층(302)으로부터 p형 반도체층(304)으로 갈수록 점점 증가하는 추세를 가질 수 있다. 또한, p형 반도체층(304)에 가장 인접한 제1 양자우물층(QWm)의 두께는, 제2 양자우물층(QWm-1)의 두께보다 얇고, 제1 양자우물층(QWm) 및 제2 양자우물층(QWm-1)이 아닌 다른 제3 양자우물층(QW1~QWm-2)의 두께보다는 두꺼울 수 있다. 제1 양자우물층(QWm)의 두께를 이와 같이 한정함으로써, p형 반도체층(304)에 포함된 p형 불순물이 활성층(303)으로 확산되어 발생할 수 있는 손상 및 활성층(303)에서 정공과 결합하지 못한 전자의 누설을 줄일 수 있다.
도 6을 참조하면, 본 실시 형태에서 활성층(303)에 포함되는 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm+1)은 도 2의 실시 형태와 유사한 구조를 가질 수 있다. 양자장벽층(QB1~QBm+1) 각각의 두께는 일정한 값 dB를 가질 수 있으며, 양자우물층(QW1~QWm)의 두께는 p형 반도체층(304)에 접근할수록 증가할 수 있다.
양자우물층(QW1~QWm)의 개수에 해당하는 m이 짝수인 경우, 양자장벽층(QB1~QBm+1)이 일정한 두께를 갖고 양자우물층(QW1~QWm)의 두께가 p형 반도체층(304)에 접근할수록 증가하며, 양자우물층(QW1~QWm)과 인접한 양자장벽층(QB1~QBm+1) 사이의 두께 차이가 m/2 번째 쌍(pair)에서 최소 값을 가질 수 있다. 공정상의 조건에 따라서 n형 반도체층(302)으로부터 m/2 번째 양자우물층(QWm /2)은 인접한 양자장벽층(QBm/2)과 실질적으로 동일한 두께를 가질 수 있다. 상기 조건에 의해 많은 수의 쌍(pair)을 갖도록 활성층(303)을 형성하는 경우에, 박막 결정성 저하를 방지할 수 있다.
m이 홀수인 경우를 가정하면, 양자우물층(QW1~QWm)과 인접한 양자장벽층(QB1~QBm+1) 사이의 두께 차이가 (m-1)/2 번째 쌍(pair)에서 최소 값을 가질 수 있다. m이 짝수인 경우와 마찬가지로, 상기 두께 조건으로부터 많은 수의 쌍(pair)을 갖는 활성층(303)을 용이하게 형성할 수 있다.
활성층(303)에 포함되는 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm+1)의 적층 개수를 늘리는 경우, 광출력, 내부 양자 효율 및 열에 따른 드룹(droop) 특성 등을 개선할 수 있으나, 적층 개수를 늘리는 경우이 박막 결정성이 열화되어 오히려 성능이 저하되는 문제점이 발생할 수 있다. 본 발명의 다양한 실시 형태에서는, p형 반도체층(304)에 가까워질수록 양자우물층(QW1~QWm)의 두께를 점차적으로 증가시키되, 적층 개수 m이 홀수 또는 짝수인지 여부에 따라 특정 적층 순서에서 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm+1)의 두께가 실질적으로 동일해지도록 활성층(303)을 형성한다.
양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm+1)의 두께가 실질적으로 동일해지는 적층 순서를 기준으로, n형 반도체층(302)에 가까운 활성층(303)의 일부 영역은 일종의 시드(seed) 영역으로 기능할 수 있으며, p형 반도체층(304)에 가까운 활성층(303)의 나머지 영역은 발광 영역으로 기능할 수 있다. 상대적으로 정공에 비해 전자의 이동속도가 빠르기 때문에, p형 반도체층(304)에 가까운 일부 영역에서 주로 발광이 일어나는 활성층(303)의 특성에 기초하여 n형 반도체층(302)에 가까운 활성층(303)의 일부 영역은 일종의 시드(seed) 영역으로 활용함으로써 활성층(303)의 막질을 안정화시키고 그로부터 반도체 발광소자(300)의 생산성을 높일 수 있다.
이하 도 5를 다시 참조하여 반도체 발광소자(300)의 나머지 구성 요소에 대해 설명한다. 오믹전극층(305)은 광 반사성 물질, 예를 들어, 고반사성 금속으로 이루어질 수 있다. 오믹전극층(305)은 예를 들어, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 등의 물질을 포함할 수 있다.
패키지 기판(310)은 그 일면에 발광구조물이 실장되며, PCB, MCPCB, MPCB, FPCB 등의 회로 기판이나 AlN, Al2O3 등의 세라믹 기판, Si 기판으로 제공될 수 있다. 또한, 패키지 기판(310)은 기판 형태가 아닌 패키지의 리드 프레임 형태로 제공될 수도 있다.
도 7a 및 도 7b는 본 발명의 일 실시 형태에 따른 반도체 발광소자의 활성층을 설명하기 위한 에너지 밴드 다이어그램이다. 도 7a 및 도 7b에서 가로축 방향은 적층 방향에 대응한다.
이하, 도 7a의 에너지 밴드 다이어그램에 대해 설명한다. 도 7a의 에너지 밴드 다이어그램 도 2 또는 도 6의 활성층(103, 303)에 대응할 수 있다. 이하, 설명의 편의를 위하여 도 2의 활성층(103)을 가정하여 설명하기로 한다. 또한, 도 7a와 도 7b의 에너지 밴드 다이어그램에 도시된 밴드갭 에너지는, 편의를 위하여 과장되어 표현된 것일 수 있다.
도 7a를 참조하면, n형 반도체층(102)과 p형 반도체층(104) 사이에 활성층(103)이 배치되고, 활성층(103) 내에는 복수의 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm+1)이 교대로 적층될 수 있다. n형 반도체층(102) 및 p형 반도체층(104) 각각의 계면에는 양자장벽층(QB1, QBm+1)이 배치될 수 있으며, 교대로 적층되는 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm+1)은 총 m개의 쌍(pair)을 형성할 수 있다. 즉, 도 7a에서 p형 반도체층(104)과의 계면에 배치되는 양자장벽층(QBm+1)을 제외한 m개의 양자장벽층(QB1~QBm)은, 적층 방향으로 인접한 양자우물층(QW1~QWm)과 쌍(pair)을 형성할 수 있다.
도 7a에 도시한 바와 같이, 복수의 양자장벽층(QB1~QBm+1) 각각의 두께는 적층 방향에 관계없이 모두 tB로 같은 값을 가질 수 있다. 여기서 복수의 양자장벽층(QB1~QBm+1) 각각의 두께가 같은 값을 갖는다는 말은, 공정상의 오차 등에 의해 발생할 수 있는 두께 편차를 감안하여 각 양자장벽층(QB1~QBm+1)이 실질적으로 거의 동일한 두께를 갖는다는 의미로 이해될 수 있을 것이다.
반면, 복수의 양자우물층(QW1~QWm) 각각의 두께는, 적층 방향을 따라 n형 반도체층(102)으로부터 멀어질수록, 즉 p형 반도체층(104)에 가까워질수록 점점 증가하는 추세를 가질 수 있다. n형 반도체층(102)에 가장 인접한 양자우물층(QW1)은 가장 얇은 두께를 가질 수 있다. 따라서 n형 반도체층(102)에 인접한 활성층(103)의 일부 영역에서는 양자우물층(QW1~QWm)이 양자장벽층(QB1~QBm)보다 두꺼울 수 있고, p형 반도체층(104)에 인접한 활성층(103)의 일부 영역에서는 양자우물층(QW1~QWm)이 양자장벽층(QB1~QBm)보다 얇을 수 있다.
따라서 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)의 두께 차이는 적층 방향으로 활성층(103)의 중심부에서 가장 작게 나타날 수 있다. 도 7a에서는 m개의 쌍(pair)을 형성하는 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)의 두께 차이가 n형 반도체층(102)으로부터 m/2 번째 쌍(pair)에서 가장 작게 나타날 수 있다. 이때, m은 짝수이며, 도 7a에서 양자우물층(QWm /2)의 두께 tm /2과 양자장벽층(QBm/2)의 tB의 두께는 거의 차이가 없이 실질적으로 동일한 값일 수 있다. m이 짝수일 때 m/2 번째 쌍(pair)에서 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)의 두께 차이가 최소가 되도록 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)을 형성함으로써, 막질 열화 없이 많은 개수의 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)을 형성할 수 있다.
한편, p형 반도체층(104)에 가장 인접한 제1 양자우물층(QWm)의 두께는, 제1 양자우물층(QWm)과 적층 방향에서 인접한 제2 양자우물층(QWm-1)의 두께보다 작을 수 있다. 또한, 제1 양자우물층(QWm)의 두께는, 제1 양자우물층(QWm) 및 제2 양자우물층(QWm-1)이 아닌 제3 양자우물층(QW1~QWm-2) 중 어느 하나의 두께보다 클 수 있다. 도 7a을 참조하면, 제3 양자우물층(QW1~QWm-2) 가운데 가장 큰 두께를 갖는 양자우물층(QWm-2)의 두께 tm -2보다 제1 양자우물층(QWm)의 두께 tm이 클 수 있다. 이를 수식으로 표현하면 아래의 수학식 1과 같이 나타낼 수 있다.
Figure 112014004626917-pat00001
상기 수학식 1과 같은 조건의 두께를 같도록 양자우물층(QW1~QWm)을 형성함으로써, p형 반도체층(104)에 포함된 p형 불순물이 활성층(103)으로 확산되어 발생할 수 있는 손상을 방지하고 n형 반도체층(102)으로부터 전달된 전자가 정공과 결합하지 못 하고 누설되는 전자 누설 현상을 막을 수 있다.
다음으로, 도 7a에서 양자우물층(QW1~QWm) 각각의 밴드갭 에너지를 살펴보면, 양자우물층(QW1~QWm) 각각의 두께와 유사하게 p형 반도체층(104)에 가까워질수록 점차 증가하는 추세를 나타낼 수 있다. 도 7a를 참조하면, p형 반도체층(104)에 가장 인접한 제1 양자우물층(QWm)의 밴드갭 에너지 Em은 제2 양자우물층(QWm-1)의 밴드갭 에너지 Em -1보다 클 수 있으며, 제3 양자우물층(QW1~QWm-2) 중 하나의 밴드갭 에너지보다는 작을 수 있다. 도 7a에서 제2 양자우물층(QWm-1)과 적층 방향에서 인접한 양자우물층(QWm-2)의 밴드갭 에너지 Em -2는 제3 양자우물층(QW1~QWm-2)의 밴드갭 에너지 가운데 가장 작은 값일 수 있으며, 제1 양자우물층(QWm)의 밴드갭 에너지 Em은 Em -2보다 작을 수 있다.
상기와 같은 밴드갭 에너지 차이는, 각 양자우물층(QW1~QWm)에 포함되는 인듐(In) 조성을 달리함으로써 나타날 수 있다. 인듐(In) 함량이 늘어날수록 밴드갭 에너지는 감소하므로, 제1 양자우물층(QWm)의 인듐(In) 함량이 제2 양자우물층(QWm-1)보다 작고, 제3 양자우물층(QW1~QWm-2) 중 어느 하나보다 크게 조절함으로써, 상기와 같은 특징을 얻을 수 있다. 상기와 같이 양자우물층(QW1~QWm)의 인듐(In) 조성 및 두께를 조절함으로써, 정공의 주입 효율 및 확산을 개선할 수 있고, 그로부터 활성층(103) 내의 전자-정공 재결합 효율을 높임으로써 구동 전압을 낮춤과 동시에 휘도(광출력)를 높일 수 있다.
다음으로, 도 7b의 에너지 밴드 다이어그램에 대해 설명한다. 도 7b의 에너지 밴드 다이어그램 도 4의 활성층(203)에 대응할 수 있다.
도 7b를 참조하면, 도 7a와 유사하게 양자장벽층(QB1~QBm+1)의 두께는 tB로 거의 변화없이 서로 실질적으로 동일할 수 있다. 양자우물층(QW1~QWm)의 두께는 n형 반도체층(202)으로부터 멀어지고 p형 반도체층(204)에 가까워질수록 점점 두꺼워지되, p형 반도체층(204)에 가장 가까운 제1 양자우물층(QWm)의 두께는, 적층방향으로 인접한 제2 양자우물층(QWm-1)의 두께보다 얇을 수 있다. 또한, 제1 양자우물층(QWm)의 두께는, 제3 양자우물층(QW1~QWm-2) 중 어느 하나의 두께보다는 클 수 있다.
밴드갭 에너지 역시 도 7a와 유사한 분포를 나타낼 수 있다. 양자우물층(QW1~QWm)의 밴드갭 에너지는 적층 방향을 따라 p형 반도체층(204)에 가까워질수록 점점 작아지되, 제1 양자우물층(QWm)의 밴드갭 에너지 Em은 적층 방향으로 인접한 제2 양자우물층(QWm-1)의 밴드갭 에너지 Em -1보다 클 수 있다. 또한, 제1 양자우물층(QWm)의 밴드갭 에너지 Em은 제3 양자우물층(QW1~QWm-2)의 밴드갭 에너지 중 가장 작은 값 Em -2보다는 작을 수 있다.
도 7b에서는 도 7a와 달리 양자우물층(QW1~QWm)과 양자장벽층(QB1~QBm)이 형성하는 쌍(pair)의 개수 m이 홀수인 것을 가정하며, 따라서 n형 반도체층(202)으로부터 (m-1)/2 번째에 위치한 쌍(pair)에서 양자우물층(QW(m-1)/2)의 두께와 양자장벽층(QB(m-1)/2)의 두께 차가 최소값을 가질 수 있다. 앞서 도 7a에서 설명한 바와 마찬가지로, 상기와 같은 두께 및 밴드갭 에너지 조건에 따라 활성층(203)을 형성함으로써, p형 반도체층(204)으로부터 확산될 수 있는 p형 불순물의 유입을 최소화하고, 전자 누설을 방지할 수 있으며, 정공의 주입 효율 및 확산을 개선하여 구동 전압은 낮추고 휘도는 높일 수 있다.
도 8 내지 도 10은 본 발명의 일 실시 형태에 따른 반도체 발광소자의 특성을 설명하기 위한 그래프이다.
도 8은 전류에 따른 광출력을 나타낸 그래프이다. 도 8을 참조하면, 총 4개의 그래프가 도시되어 있다. 도 8에 도시된 4개의 그래프 각각은, 기준으로 비교예(Ref.1)의 광출력을 나타낸 그래프와, 본 발명의 실시예(A1~A3)에 따른 광출력에 해당할 수 있다.
비교예(Ref.1)는 본 발명의 다양한 실시 형태에 따른 활성층을 포함하지 않는 반도체 발광소자에서 측정된 전류 대비 광출력이며, 실시예(A1~A3)는 본 발명의 다양한 실시 형태에 따른 활성층을 포함하는 반도체 발광소자에서 측정된 전류 대비 광출력일 수 있다. 도 8의 그래프에서 비교예(Ref.1)와 실시예(A1~A3)에 대응하는 각 발광소자는, 활성층을 제외한 기판, n형 반도체층, p형 반도체층, p형 컨택층 등의 구성 요소가 서로 동일할 수 있다.
특히, 제2 실시예(A2)의 반도체 발광소자는 제1 실시예(A1)의 반도체 발광소자와 비교하여 활성층 내에 한 쌍(pair)의 양자우물층과 양자장벽층을 더 포함할 수 있으며, 제3 실시예(A3)의 반도체 발광소자는 제1 실시예(A1)의 반도체 발광소자와 비교하여 활성층 내에 두 쌍(pair)의 양자우물층과 양자장벽층을 더 포함할 수 있다. 이때, 제1 실시예(A1)에 따른 반도체 발광소자에 포함되는 활성층은, 비교예(Ref.1)에 따른 반도체 발광소자와 동일한 개수의 양자우물층 및 양자장벽층을 포함하되, 양자우물층의 두께 및 인듐(In) 조성 등의 특성에 있어서 본 발명의 다양한 실시형태를 따를 수 있다.
도 8을 참조하면, 제1~제3 실시예(A1~A3)에 따른 반도체 발광소자는, 비교예(Ref.1)에 따른 반도체 발광소자와 비교하여 동일한 전류량에서 상대적으로 더 높은 광출력을 나타낼 수 있다. 특히, 본 발명의 실시 형태가 적용된 제1~제3 실시예(A1~A3)의 반도체 발광소자에서는 두 쌍(pair)의 양자우물층과 양자장벽층을 더 포함하는 제3 실시예(A3)의 반도체 발광소자가 제1, 제2 실시예(A1, A2)에 따른 반도체 발광소자에 비해 더 높은 광출력을 나타낼 수 있다.
다음으로, 도 9는 전류에 따른 내부 양자 효율(internal quantum efficiency)을 나타낸 그래프이다. 도 9를 참조하면, 본 발명의 다양한 실시 형태에 따른 활성층이 적용되지 않은 비교예(Ref.2)의 반도체 발광소자에 대하여, 본 발명의 실시예(B1)에 따른 발광소자가 대부분의 전류 값에서 상대적으로 더 높은 내부 양자 효율을 가짐을 알 수 있다.
도 9에서 비교예(Ref.2)에 따른 반도체 발광소자는, 도 8의 비교예(Ref.1)에 따른 반도체 발광소자와 동일한 반도체 발광소자일 수 있다. 또한, 도 9의 그래프에 도시한 실시예(B1)에 따른 반도체 발광소자는, 도 8에서 제3 실시예(A3)에 따른 반도체 발광소자와 동일한 반도체 발광소자일 수 있다. 즉, 도 9에서 실시예(B1)에 따른 반도체 발광소자는, 비교예(Ref.2)에 따른 반도체 발광소자와 동일한 기판, n형 반도체층, p형 반도체층, p형 컨택층을 포함할 수 있으며, 활성층은 도 8의 제3 실시예(A3)에 따른 반도체 발광소자의 활성층과 동일할 수 있다.
마지막으로, 도 10은 반도체 발광소자의 동작시에 발생하는 발열에 의한 드룹(droop) 특성을 나타낸 그래프이다. 도 10을 참조하면, 비교예(Ref.3)에 따른 반도체 발광소자는 약 300K의 온도에서부터 광출력이 저하되는 드룹 특성이 나타나는 반면, 본 발명의 실시예(C1, C2)에 따른 반도체 발광소자는 300K 보다 더 높은 온도에서 드룹 특성이 나타나거나, 또는 비교예(Ref.3)에 따른 반도체 발광소자보다 더 완만한 광출력 감소를 나타낼 수 있다. 한편, 도 10에서 서로 다른 실시예(C1, C2)에 따른 반도체 발광소자는, 도 8의 그래프에서 제1 실시예(A1) 및 제3 실시예(A3) 각각에 따른 반도체 발광소자와 동일한 반도체 발광소자일 수 있다.
도 10을 참조하면, 제1 실시예(C1)에 따른 반도체 발광소자는 비교예(Ref.3)에 따른 반도체 발광소자와 유사하게 약 300K 부근의 온도부터 광출력이 감소하는 드룹 현상이 나타날 수 있지만, 온도 증가에 따른 광출력 감소가 비교예(Ref.3)에 따른 반도체 발광소자보다 현저히 작게 나타날 수 있다. 또한, 제1 실시예(C1)의 반도체 발광소자보다 두 쌍(pair)의 양자우물층과 양자장벽층을 더 포함하는 제2 실시예(C2)의 반도체 발광소자는, 약 360K 부근의 온도까지 드룹 현상이 나타나지 않으며, 360K 이상의 온도에서 나타나는 광출력 저하 역시 비교예(Ref.3)에 따른 반도체 발광소자보다 작을 수 있다.
도 11 및 도 12는 본 발명의 일 실시 형태에 따른 반도체 발광소자를 패키지에 적용한 예를 나타낸다.
도 11을 참조하면, 반도체 발광소자 패키지(1100)는 반도체 발광소자(1101), 패키지 본체(1102) 및 한 쌍의 리드 프레임(1103)을 포함하며, 반도체 발광소자(1101)는 리드 프레임(1103)에 실장되어 와이어(W)를 통하여 리드 프레임(1103)과 전기적으로 연결될 수 있다. 실시 형태에 따라, 반도체 발광소자(1101)는 리드 프레임(1103) 아닌 다른 영역, 예컨대, 패키지 본체(1102)에 실장될 수도 있을 것이다. 또한, 패키지 본체(1002)는 빛의 반사 효율이 향상되도록 컵 형상을 가질 수 있으며, 이러한 반사컵에는 반도체 발광소자(1101)와 와이어(W) 등을 봉지하도록 투광성 물질로 이루어진 봉지체(1105)가 형성될 수 있다. 본 실시 형태에서, 반도체 발광소자 패키지(1100)는 도 1에 도시된 반도체 발광소자(100)를 포함하는 것으로 도시되었으나, 실시 형태에 따라, 도 3, 및 도 5에 도시한 반도체 발광소자(200, 300)는 물론 다른 다양한 실시 형태의 반도체 발광소자를 포함할 수 있다.
도 12를 참조하면, 반도체 발광소자 패키지(1200)는 반도체 발광소자(1201), 실장 기판(1210) 및 봉지체(1203)를 포함한다. 또한, 반도체 발광소자(1201)의 표면 및 측면에는 파장변환부(1202)가 형성될 수 있다. 반도체 발광소자(1201)는 실장 기판(1210)에 실장되어 와이어(W) 및 도전성 기판(209)(도 3 참조)를 통하여 실장 기판(1210)과 전기적으로 연결될 수 있다.
실장 기판(1210)은 기판 본체(1211), 상면 전극(1213) 및 하면 전극(1214)을 구비할 수 있다. 또한, 실장 기판(1210)은 상면 전극(1213)과 하면 전극(1214)을 연결하는 관통 전극(1212)을 포함할 수 있다. 실장 기판(1210)은 PCB, MCPCB, MPCB, FPCB 등의 기판으로 제공될 수 있으며, 실장 기판(1210)의 구조는 다양한 형태로 응용될 수 있다.
파장변환부(1202)는 형광체나 양자점 등을 포함할 수 있다. 봉지체(1203)는 상면이 볼록한 돔 형상의 렌즈 구조로 형성될 수 있지만, 실시 형태에 따라, 표면을 볼록 또는 오목한 형상의 렌즈 구조로 형성함으로써 봉지체(1203) 상면을 통해 방출되는 빛의 지향각을 조절하는 것이 가능하다.
본 실시 형태에서, 반도체 발광소자 패키지(1200)는 도 3에 도시된 반도체 발광소자(200)를 포함하는 것으로 도시되었으나, 실시 형태에 따라, 도 1, 및 도 5에 도시된 반도체 발광소자(100, 300)는 물론, 다른 다양한 형태의 반도체 발광소자를 포함할 수 있다.
도 13 및 도 14는 본 발명의 일 실시 형태에 따른 반도체 발광소자를 백라이트 유닛에 적용한 예를 나타낸다.
도 13을 참조하면, 백라이트 유닛(1300)은 기판(1302) 상에 광원(1301)이 실장되며, 그 상부에 배치된 하나 이상의 광학 시트(1303)를 구비한다. 광원(1301)은 도 10 및 도 11을 참조하여 상술한 구조 또는 이와 유사한 구조를 갖는 반도체 발광소자 패키지를 이용할 수 있으며, 또한, 반도체 발광소자를 직접 기판(1302)에 실장(소위 COB 타입)하여 이용할 수도 있다.
도 13의 백라이트 유닛(1300)에서 광원(1301)은 액정표시장치가 배치된 상부를 향하여 빛을 방사하는 것과 달리, 도 14에 도시된 다른 예의 백라이트 유닛(1400)은 기판(1402) 위에 실장된 광원(1401)이 측 방향으로 빛을 방사하며, 이렇게 방시된 빛은 도광판(1403)에 입사되어 면광원의 형태로 전환될 수 있다. 도광판(1403)을 거친 빛은 상부로 방출되며, 광 추출 효율을 향상시키기 위하여 도광판(1403)의 하면에는 반사층(1404)이 배치될 수 있다.
도 15는 본 발명의 실시예에 의한 반도체 발광소자를 조명 장치에 적용한 예를 나타낸다.
도 14의 분해사시도를 참조하면, 조명장치(1500)는 일 예로서 벌브형 램프로 도시되어 있으며, 발광모듈(1503)과 구동부(1508)와 외부접속부(1510)를 포함한다. 또한, 외부 및 내부 하우징(1506, 5009)과 커버부(1507)와 같은 외형구조물을 추가적으로 포함할 수 있다. 발광모듈(1503)은 도 1, 도 3, 및 도 5 중 어느 하나의 반도체 발광소자(1501)와 그 발광소자(1501)가 탑재된 회로기판(1502)을 포함할 수 있다. 본 실시형태에서는, 1개의 반도체 발광소자(1501)가 회로기판(1502) 상에 실장된 형태로 예시되어 있으나, 필요에 따라 복수 개로 장착될 수 있다. 또한, 반도체 발광소자(1501)가 직접 회로기판(1502)에 실장되지 않고, 패키지 형태로 제조된 후에 실장될 수도 있다.
또한, 조명장치(1500)에서, 발광모듈(1503)은 열방출부로 작용하는 외부 하우징(1506)을 포함할 수 있으며, 외부 하우징(1506)은 발광모듈(1503)과 직접 접촉되어 방열효과를 향상시키는 열방출판(1504)을 포함할 수 있다. 또한, 조명장치(1500)는 발광모듈(1503) 상에 장착되며 볼록한 렌즈형상을 갖는 커버부(1507)를 포함할 수 있다. 구동부(1508)는 내부 하우징(1509)에 장착되어 소켓구조와 같은 외부접속부(1510)에 연결되어 외부 전원으로부터 전원을 제공받을 수 있다. 또한, 구동부(1508)는 발광모듈(1503)의 반도체 발광소자(1501)를 구동시킬 수 있는 적정한 전류원으로 변환시켜 제공하는 역할을 한다. 예를 들어, 이러한 구동부(1508)는 AC-DC 컨버터 또는 정류회로부품 등으로 구성될 수 있다.
도 16은 본 발명의 실시예에 의한 반도체 발광소자를 헤드 램프에 적용한 예를 나타낸다.
도 16을 참조하면, 차량용 라이트 등으로 이용되는 헤드 램프(1600)는 광원(1601), 반사부(1605), 렌즈 커버부(1604)를 포함하며, 렌즈 커버부(1604)는 중공형의 가이드(1603) 및 렌즈(1602)를 포함할 수 있다. 또한, 헤드 램드(1600)는 광원(1601)에서 발생된 열을 외부로 방출하는 방열부(1612)를 더 포함할 수 있으며, 방열부(1612)는 효과적인 방열이 수행되도록 히트싱크(1610)와 냉각팬(1611)을 포함할 수 있다. 또한, 헤드 램프(1600)는 방열부(1612) 및 반사부(1605)를 고정시켜 지지하는 하우징(1609)을 더 포함할 수 있으며, 하우징(1609)은 일면에 방열부(1612)가 결합하여 장착되기 위한 중앙홀(1608)을 구비할 수 있다. 또한, 하우징(1609)은 상기 일면과 일체로 연결되어 직각방향으로 절곡되는 타면에 반사부(1605)가 광원(1601)의 상부측에 위치하도록 고정시키는 전방홀(1607)을 구비할 수 있다. 이에 따라, 반사부(1605)에 의하여 전방측은 개방되며, 개방된 전방이 전방홀(1607)과 대응되도록 반사부(1605)가 하우징(1609)에 고정되어 반사부(1605)를 통해 반사된 빛이 전방홀(1607)을 통과하여 외부로 출사될 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
100, 200, 300: 반도체 발광소자
102, 202, 302: n형 반도체층
103, 203, 303: 활성층
104, 204, 304: p형 반도체층
QW1~QWm: 양자우물층
QB1~QBm+1: 양자장벽층

Claims (10)

  1. n형 반도체층;
    p형 반도체층; 및
    상기 n형 반도체층과 상기 p형 반도체층 사이에 배치되며, 서로 교대로 적층되는 복수의 양자장벽층 및 복수의 양자우물층을 포함하고, 상기 복수의 양자우물층 중 적어도 일부는 서로 다른 두께를 갖는 활성층; 을 포함하며,
    상기 p형 반도체층에 가장 가까운 제1 양자우물층의 두께는, 인접한 제2 양자우물층의 두께보다 작고, 상기 제1 및 제2 양자우물층이 아닌 다른 제3 양자우물층의 두께보다 크고,
    상기 제3 양자우물층은 복수의 제3 양자우물층이며, 상기 복수의 제3 양자우물층 각각의 두께는 상기 p형 반도체층에 가까워질수록 증가하는 반도체 발광소자.
  2. 삭제
  3. 제1항에 있어서,
    상기 복수의 양자장벽층과 상기 복수의 양자우물층 각각은 m개 (m은 2이상의 정수)의 쌍(pair)을 형성하는 반도체 발광소자.
  4. 제3항에 있어서,
    상기 m이 홀수인 경우, 상기 n형 반도체층으로부터 (m-1)/2 번째의 쌍에서 상기 양자우물층과 상기 양자장벽층은 최소의 두께 차를 가지며,
    상기 m이 짝수인 경우, 상기 n형 반도체층으로부터 m/2 번째의 쌍에서 상기 양자우물층과 상기 양자장벽층은 최소의 두께 차를 갖는 반도체 발광소자.
  5. 제3항에 있어서,
    상기 m개의 쌍 각각을 형성하는 상기 양자우물층과 상기 양자장벽층의 두께 비율은, 0.5 이상이고 1.8 이하인 반도체 발광소자.
  6. 제1항에 있어서,
    상기 복수의 양자우물층 각각의 두께 최대치와 최소치의 차이는 0.7nm 이상이고 3.0nm 이하인 반도체 발광소자.
  7. 제1항에 있어서,
    상기 복수의 양자우물층과 상기 복수의 양자장벽층은 AlxInyGa1-x-yN (0 ≤ x < 1, 0 < y ≤ 1)으로 이루어지며,
    상기 복수의 양자우물층의 인듐(In) 조성은 상기 n형 반도체층으로부터 적층 방향을 따라 점점 증가하는 반도체 발광소자.
  8. 제1항에 있어서,
    상기 복수의 양자우물층과 상기 복수의 양자장벽층은 AlxInyGa1-x-yN (0≤x<1, 0<y≤1)으로 이루어지며,
    상기 제1 양자우물층의 인듐 조성은 상기 제2 양자우물층의 인듐 조성보다 작거나 같고, 상기 제3 양자우물층의 인듐 조성보다 크거나 같은 반도체 발광소자.
  9. 제1항에 있어서,
    상기 복수의 양자장벽층 각각의 두께는 서로 동일한 반도체 발광소자.
  10. n형 반도체층;
    상기 n형 반도체층 상에 배치되며, 교대로 적층되는 복수의 양자우물층 및 복수의 양자장벽층이 형성하는 m개 (m은 2 이상의 정수)의 쌍을 포함하는 활성층;
    상기 활성층 상에 배치되는 p형 반도체층; 을 포함하며,
    상기 m이 홀수인 경우, 상기 n형 반도체층으로부터 (m-1)/2 번째의 쌍에서 상기 양자우물층과 상기 양자장벽층은 최소의 두께 차를 가지며,
    상기 m이 짝수인 경우, 상기 n형 반도체층으로부터 m/2 번째의 쌍에서 상기 양자우물층과 상기 양자장벽층은 최소의 두께 차를 갖고,
    상기 복수의 양자우물층은 p형 반도체층에 가장 가까운 제1 양자우물층, 상기 제1 양자우물층에 인접한 제2 양자우물층, 및 상기 제1 및 제2 양자우물층이 아닌 다른 제3 양자우물층을 포함하며,
    상기 제3 양자우물층은 복수의 제3 양자우물층이며, 상기 복수의 제3 양자우물층 각각의 두께는 상기 p형 반도체층에 가까워질수록 증가하는 반도체 발광소자.
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