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KR102093927B1 - 반도체 패키지 - Google Patents

반도체 패키지 Download PDF

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KR102093927B1
KR102093927B1 KR1020130115332A KR20130115332A KR102093927B1 KR 102093927 B1 KR102093927 B1 KR 102093927B1 KR 1020130115332 A KR1020130115332 A KR 1020130115332A KR 20130115332 A KR20130115332 A KR 20130115332A KR 102093927 B1 KR102093927 B1 KR 102093927B1
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semiconductor
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류성욱
이지행
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엘지이노텍 주식회사
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Abstract

본 발명의 실시예는 반도체 패키지에 관한 것으로, 하부 패키지; 상기 하부 패키지의 기판 상의 금속 포스트; 솔더볼을 매개로 상기 상단 금속 포스트에 접속되는 상부 패키지;를 포함하고, 상기 금속 포스트는 상기 솔더볼에 접속되는 일단의 폭이 상기 일단에 대향하는 타단의 폭보다 작게 형성된다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 발명의 실시예는 반도체 패키지에 관한 것이다.
반도체 기술의 발전과 함께 사용자의 요구에 따라 전자기기는 더욱 소형화/경량화하고 있으며, 이에 따라 동일 또는 이종의 반도체 칩들을 하나의 단위 패키지로 구현하는 멀티칩 패키징(Multi-Chip Packaging) 기술이 대두 되었다. 멀티칩 패키징은 각각의 반도체 칩을 패키지로 구현하는 것에 비해 패키지 크기나 무게 및 실장에 유리하고, 특히 소형화와 경량화가 요구되는 휴대용 통신 단말기 등에 많이 적용된다.
이러한 멀티칩 패키징 중 패키지 기판 위에 패키지 기판을 적층하는 스택(stack) 타입을 패키지 온 패키지(Package on Package, 이하, PoP라 한다.) 근래에는 반도체 패키지 기술의 발달과 함께 반도체 패키지가 점차 고용량, 박형화, 소형화 함에 따라 적층되는 칩의 수가 많아지고 있다.
종래의 패키지 온 패키지는 솔더볼 인쇄 및 리플로우 공정을 통해 두 개의 패기지를 연결하거나 먼저 하부 패키지를 몰딩한 후 몰딩 부위를 레이저 드릴 공정(Laser Drilling)을 통해 하부 패키지의 PoP 패드까지 비아(Via)를 형성하여(Through Molded Via 방식) 솔더볼을 비아 내 인쇄하여 메모리 다이가 실장된 상부 패키지를 리플로우 공정을 통해 연결하는 방식을 적용하고 있다.
그러나, 최근에는 패키지 온 패키지 제품에서 고집적 및 고성능 구현을 위해 다이(Die)의 실장 개수를 늘리거나 수동소자를 탑재하기 위한 시도가 이루어 지고 있으며, 이를 위하여 보다 패키지 간의 간격을 보다 넓게 확보하는 것이 중요한 과제이다.
본 발명은 전술한 문제를 해결하기 위해 안출된 것으로서, 상부 패키지와 하부 패키지 간의 간격을 증가시켜 실장되는 칩의 개수를 증가시켜 고밀도를 실현하고, 상부 패키지와 하부 패키지 간의 접합 신뢰성이 우수한 반도체 패키지를 제공하는 데 있다.
전술한 문제를 해결하기 위한 본 실시예에 따른 반도체 패키지는, 하부 패키지; 상기 하부 패키지의 기판 상의 금속 포스트; 솔더볼을 매개로 상기 상단 금속 포스트에 접속되는 상부 패키지;를 포함하고, 상기 금속 포스트는 상기 솔더볼에 접속되는 일단의 폭이 상기 일단에 대향하는 타단의 폭보다 작게 구성된다.
또 다른 실시예에 따르면, 상기 금속 포스트는 상기 타단으로부터 상기 일단으로 점차로 폭이 감소할 수 있다.
또 다른 실시예에 따르면, 상기 금속 포스트는 상기 일단의 폭이 상기 타단의 폭의 50 % 내지 90 %일 수 있다.
또 다른 실시예에 따르면, 상기 금속 포스트는 높이 방향의 면이 상기 하부 패키지의 기판의 표면에서 수직 방향으로 5 내지 45도 기울어질 수 있다.
또 다른 실시예에 따르면, 상기 금속 포스트는 상기 일단이 상기 솔더볼 내로 인입될 수 있다.
또 다른 실시예에 따르면, 상기 금속 포스트는 높이가 상기 하부 패키지에 실장되는 반도체 칩의 높이보다 클 수 있다.
또 다른 실시예에 따르면, 상기 금속 포스트는 50 내지 400 ㎛의 높이일 수 있다.
또 다른 실시예에 따르면, 상기 금속 포스트는 구리(Cu), 주석(Sn), 납(Pb) 및 은(Ag) 중 적어도 어느 하나의 재료로 구성될 수 있다.
또 다른 실시예에 따르면, 상기 하부 패키지 및 상기 상부 패키지 중 적어도 어느 하나는, 반도체 칩이 실장된 인쇄회로기판을 포함하여 구성될 수 있다.
본 발명의 실시예에 따르면, 상부 패키지와 하부 패키지 간의 간격을 증가시켜 실장되는 칩의 개수를 증가시켜 고밀도를 실현하고, 상부 패키지와 하부 패키지 간의 접합 신뢰성이 우수한 반도체 패키지를 제공할 수 있다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이다.
도 2는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트를 도시한 도면이다.
도 3 내지 도 4는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
이하에서는 첨부한 도면을 참조하여 바람직한 본 발명의 일실시예에 대해서 상세히 설명한다. 다만, 실시형태를 설명함에 있어서, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그에 대한 상세한 설명은 생략한다. 또한, 도면에서의 각 구성요소들의 크기는 설명을 위하여 과장될 수 있으며, 실제로 적용되는 크기를 의미하는 것은 아니다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면도이고, 도 2는 본 발명의 일실시예에 따른 반도체 패키지의 금속 포스트를 도시한 도면이다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지는 상부 패키지(400)가 하부 패키지(300) 상에 적층되어 이들이 서로 전기적으로 연결된다.
본 발명의 일실시예에 따른 반도체 패키지는 하부 패키지(300), 상부 패키지(400) 및 금속 포스트(510)를 포함하여 구성된다.
하부 패키지(300)는 하부 패키지 기판(310) 상에는 적어도 하나의 하부 반도체(370)가 실장된다.
유사하게, 상부 패키지(400)는 상부 패키지 기판(410) 상에 적어도 하나의 상부 반도체(430)가 실장될 수 있다.
이때, 상기 하부 패키지 기판(310)과 상부 패키지 기판(410) 중에서 적어도 어느 하나는 인쇄회로기판(PCB)으로 구성될 수 있다.
일례로서, 하부 패키지(300)는 하부 패키지 기판(310)과, 하부 패키지 기판 상에 실장된 반도체 칩(370)을 포함할 수 있다. 상기 반도체 칩(370)은 예컨대 메모리 소자와 로직 소자 중 어느 하나로 구성될 수 있으며, 상기 상부 반도체(370)가 복수개로 구성되는 경우에는 절연성 물질막의 게재하에 적층될 수 있다.
하부 패키지 기판(310)의 하면에는 반도체 패키지(100)를 외부 장치와 전기적으로 연결시키는 솔더볼과 같은 복수개의 외부 단자(350)들이 더 포함될 수 있다.
유사하게, 상부 패키지(400)는 상부 패키지 기판(410), 그리고 상기 상부 패키지 기판(410)의 상면 상에 실장된 상부 반도체(430)를 포함할 수 있다. 상부 반도체 칩(430)은 예컨대 메모리 소자와 로직 소자 중 어느 하나로 구성될 수 있으며, 상기 상부 반도체(430)가 복수개로 구성되는 경우에는 절연성 물질막의 개재하에 적층될 수 있다.
상부 반도체(430)와 상부 패키지 기판(410)은 복수개의 본딩 와이어(442)를 통해 서로 전기적으로 연결될 수 있다.
하부 패키지(300)와 상부 패키지(400)는 금속 포스트(510)에 의해 서로 전기적으로 연결된다.
이때, 상기 금속 포스트(510)는 하부 패키지(300) 상에 형성되고, 상기 금속 포스트(510)는 상기 하부 패키지(300)에 측에 접속되는 끝단의 폭이 상기 상부 패키지(400) 측에 접속되는 끝단의 폭 보다 크게 형성된다.
보다 상세하게 설명하면, 도 1 및 도 2에 도시된 바와 같이, 금속 포스트(510)는 솔더볼(520)에 접속되는 일단의 폭(a)이 상기 일단에 대향하는 타단의 폭(b)보다 작게 형성될 수 있으며, 이때 상기 금속 포스트(510)는 상기 타단으로부터 상기 일단으로 점차로 폭이 감소하는 형태로 구성된다.
즉, 상기 금속 포스트(510)는 상기 하부 패키지 기판(310)에 접속되는 측의 폭(b)으로부터 상부의 폭(a)이 점차로 감소하는 형태로 구성될 수 있다.
이때, 금속 포스트(510)의 일단의 폭(a)을 타단의 폭(b)의 50% 이하의 크기로 구성하거나, 금속 포스트(510)가 하부 패키지 기판(310)의 표면으로부터 45도 이하의 각도로 기울어지도록 구성하면, 솔더볼(520)과의 접합 신뢰도에 문제가 발생한다.
따라서, 금속 포스트(510)는 일단의 폭(a)이 타단의 폭(b)의 50 % 내지 90 %로 구성되거나, 길이 방향의 면이 상기 하부 패키지의 기판의 표면에서 수직 방향으로 이루는 각도(θ)를 5 내지 45도 기울어지도록 구성하여, 금속 포스트(510)와 솔더볼(520)과의 접합 신뢰도를 확보할 수 있다.
이때, 상기 금속 포스트(510)는 구리(Cu)로 형성되며, 상기 상단 금속 포스트(511)는 구리(Cu), 주석(Sn), 납(Pb) 및 은(Ag) 중 적어도 어느 하나의 재료를 포함하도록 구성된다.
상기와 같이 형성된 금속 포스트(510)는 솔더볼(520)을 매개로 하여 상부 패키지(400)에 접속되며, 상기 금속 포스트(510)의 상단의 적어도 일부가 솔더볼(520) 내로 인입되는 형태로 접속된다.
또한, 금속 포스트(510)는 하부 패키지의 기판(310)의 표면에서 수직 방향에해당하는 면에 단차가 없도록 형성되므로, 전기적 특성을 균일하게 유지하면서도 보다 적은 솔더볼(520) 만으로도 상부 패키지(400)에 견고하게 접합되는 효과가 있다.
이와 같이 본 발명의 일실시예에 따르면, 금속 포스트(510)는 일단의 폭(a)이 타단의 폭(b)의 50 % 내지 90 %로 구성되거나, 길이 방향의 면이 상기 하부 패키지의 기판의 표면에서 수직 방향으로 이루는 각도(θ)가, 5 내지 45도 기울어지도록 구성되어, 상부 패키지(400)의 기판(410) 상에 형성된 솔더볼(520)의 양을 적은 양으로 사용할 수 있으며, 상기 상단 금속 포스트(511)를 솔더볼(520)이 감싸는 형태로 접합되므로 접합 신뢰도가 보다 향상된다.
한편, 상기 금속 포스트(510)의 높이는 상기 하부 패키지(300)에 실장되는 반도체 칩(370)의 높이 보다 높게 형성되는데, 이때 상기 반도체 칩(370)의 크기를 고려하여 상기 금속 포스트(510)의 높이를 50 내지 400 ㎛로 형성함으로써, 상기 금속 포스트(510)로 인하여 상부 패키지(400)와 하부 패키지(300) 간에 발생하는 이격 공간 내에 상기 반도체 칩(370)이 배치되도록 하여, 상기 반도체 칩(370)이 상기 상부 패키지(400)에 접촉되지 않도록 할 수 있다.
도 3 내지 도 4는 본 발명의 일실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 도면이다.
도 3의 a에 도시된 바와 같이, 먼저 하부 패키지 기판(310) 상에 제1 시드(seed) 패턴부(340)를 형성하고 그 상부에 솔더 레지스트층(330)을 형성한다. 이때, 하부 패키지 기판(310) 상에 솔더 레지스트 물질을 도포하여 솔더 레지스트층(330)을 형성하며, 솔더 레지스트층(330)의 미리 결정된 부분을 제거하여 개구부를 형성한다.
도 3의 b에 도시된 바와 같이, 상기 솔더 레지스트층(330) 상에 상기 제1 시드 패턴부(340)를 연결하는 형태로 제2 시드 패턴부(341)를 형성한다.
도 3의 c에 도시된 바와 같이, 제2 시드 패턴부(341) 상에는 포토 레지스트층(360)을 형성하며, 이때 포토 레지스트층(360)을 라미네이트 한 후에 노광 및 현상하여 형성한다.
한편, 상기 포토 레지스트층(360)은 DFR(Dry Film　PhotoResist)로 형성하며, 그 두께는 100 내지 170 ㎛의 길이로 형성할 수 있다.
상기와 같이 형성되는 포토 레지스트층(350)에는 금속 포스트가 형성되는 부분에 개구부가 형성되어 있다.
이후, 도 3의 d에 도시된 바와 같이 상기 포토 레지스트층(350)의 개구부에 금속을 채운다. 그에 따라 포토 레지스트층(350)의 개구부에는 금속 포스트(510)가 형성된다. 이때, 상기 금속으로는 구리(Cu), 주석(Sn), 납(Pb) 및 은(Ag) 중 적어도 어느 하나의 재료가 사용될 수 있다.
이후에는 도 3의 e에 도시된 바와 같이 상기 금속 포스트(510)를 에칭하여 금속 포스트(510)의 형태를 가공한다.
그에 따라, 금속 포스트(510)는 하단의 폭 보다 상단이 폭이 좁으며, 상기 하단으로부터 상기 상단으로 점차로 폭이 감소하는 형태로 구성될 수 있으며, 상기 금속 포스트(510)의 상단의 폭은 에칭의 정도에 따라 조절이 가능하다.
상기 포토 레지스트층(360)을 제거하여, 도 4의 a에 도시된 바와 같이 금속 포스트(510)가 남도록 한다.
이후에는, 도 4의 b에 도시된 바와 같이 제2 시드 패턴부(341)를 제거하여, 금속 포스트(510)가 하부 패키지 기판(310) 상에 형성되며, 솔더 레지스트층(330)에 의해 금속 포스트(510)가 고정 및 보호된다.
상기에서 살펴본 바와 같이, 본 발명에 따르면 하부 패키지의 기판 상에 하부 패키지와 상부 패키지 간에 형성되는 금속 포스트의 구성시에, 금속 포스트의 상단의 폭을 하단의 폭보다 좁고, 상기 금속 포스트의 상단으로 점차로 폭이 감소하도록 구성하고, 솔더볼을 매개로 하여 상기 상단 금속 포스트를 상부 패키지에 접속하는 구성을 통하여, 상부 패키지와 하부 패키지 간의 간격을 증가시킴으로써, 실장되는 칩의 개수를 증가시켜 고밀도를 실현하고, 상부 패키지와 하부 패키지 간의 접합 신뢰성이 우수한 반도체 패키지를 제공할 수 있다.
도 5 및 도 6은 본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트를 도시한 도면이다.
본 발명의 또 다른 일실시예에 따른 반도체 패키지의 금속 포스트는, 도 5 또는 도 6에 도시된 바와 같이 금속 포스트(510)의 하단의 폭 보다 상단이 폭이 좁으며, 상기 하단으로부터 상기 상단으로 점차로 폭이 감소하는 형태로 구성하는 것은 동일하나, 금속 포스트(510)의 측면이 직선이 아닌 완만한 곡률을 가지는 곡선으로 구성할 수 있다.
도 5 및 도 6의 실시예에서도 금속 포스트(510)는 하부 패키지 기판(310) 상에 형성되며, 솔더 레지스트층(330)에 의해 금속 포스트(510)가 고정 및 보호된다.
이와 같이 금속 포스트(510)의 측면을 완만한 곡선으로 구성하면, 반도체 패키지의 구조적 특징에 따라 보다 미세한 구조의 반도체 패키지의 구성이 가능하며, 보다 적은 양의 솔더볼을 사용하면서도 접합 신뢰성이 우수한 반도체 패키지를 구성할 수 있다.
전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 전술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.
300: 하부 패키지
310: 하부 패키지 기판
350: 외부 단자
360: 포토 레지스트층
370: 반도체
400: 상부 패키지
410: 상부 패키지 기판
430: 상부 반도체
442: 본딩 와이어
510: 금속 포스트
520: 솔더볼

Claims (9)

  1. 기판, 상기 기판 위에 배치된 제 1 패턴부, 및 상기 기판 위에 배치되고 상기 제 1 패턴부의 상면을 노출하는 개구부를 갖는 솔더 레지스트 패턴을 포함하며, 제 1 소자가 실장되는 하부 패키지;
    상기 제 1 패턴부 위에 배치되는 제 2 패턴부;
    상기 제 2 패턴부를 통해 상기 하부 패키지에 접속되는 금속 포스트; 및
    제 2 소자가 실장되며, 솔더볼을 매개로 상기 금속 포스트에 접속되는 상부 패키지;를 포함하고,
    상기 제 2 패턴부는,
    상기 제 1 패턴부의 상면의 적어도 일부를 노출하며, 상기 제 1 패턴부의 상면, 상기 개구부의 내벽 및 상기 솔더 레지스트 패턴의 상면 위에 배치되며,
    상기 금속 포스트는,
    상기 개구부 내에 배치되는 제 1 부분과,
    상기 제 1 부분 위에 배치되고, 상기 솔더 레지스트의 상면 위로 돌출되는 제 2 부분을 포함하고,
    상기 제 1 부분의 측면은, 상기 제 2 패턴부와 직접 접촉하고,
    상기 제 1 부분의 하면은, 상기 제 1 패턴부와 직접 접촉하는 반도체 패키지.
  2. 청구항 1에 있어서,
    상기 제 2 부분은,
    상부로 갈수록 폭이 감소하며,
    상기 제 2 부분의 상단의 폭이 하단의 폭의 50% 내지 90%로 형성되는 반도체 패키지.
  3. 청구항 1에 있어서,
    상기 제 2 부분은,
    측면이 상기 하부 패키지의 기판의 표면에서 수직 방향으로 5 내지 45도 기울어진 반도체 패키지.
  4. 청구항 1에 있어서,
    상기 금속 포스트의 상기 제 2 부분의 상면은,
    상기 솔더볼 내로 인입되는 반도체 패키지.
  5. 청구항 1에 있어서,
    상기 금속 포스트는,
    50 내지 400 ㎛의 높이를 가지며, 상기 제 1 소자보다 높게 위치하는 반도체 패키지.
  6. 청구항 1에 있어서,
    상기 금속 포스트는,
    구리(Cu), 주석(Sn), 납(Pb) 및 은(Ag) 중 적어도 어느 하나의 재료로 구성되는 반도체 패키지.
  7. 삭제
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