KR102084397B1

KR102084397B1 - 액정표시장치의 제조방법

Info

Publication number: KR102084397B1
Application number: KR1020130133089A
Authority: KR
Inventors: 정현교; 양창국; 안성훈
Original assignee: 엘지디스플레이 주식회사
Priority date: 2013-11-04
Filing date: 2013-11-04
Publication date: 2020-03-04
Anticipated expiration: 2033-11-04
Also published as: KR20150051531A

Abstract

액티브 테일(Active tail) 발생을 방지하여 개구율을 향상시킬 수 있는 액정표시장치의 제조방법이 제공된다. 액정표시장치의 제조방법은 데이터라인을 형성한 후 액티브층, 소스전극 및 드레인전극을 화소전극과 동시에 형성함으로써 데이터라인의 측부에서 돌출되는 액티브 테일의 발생을 방지할 수 있다.

Description

액정표시장치의 제조방법{Manufacturing method of liquid crystal display device}

본 발명은 액정표시장치의 제조방법에 관한 것으로, 특히 액티브 테일(Active tail) 발생을 방지하여 개구율을 향상시킬 수 있는 액정표시장치의 제조방법에 관한 것이다.

최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다.

특히, 이러한 평판표시장치 중 액정표시장치(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.

도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타낸 도면이다.

도면에 도시된 바와 같이, 액정표시장치는 컬러필터(color filter)기판(20)과 어레이(array)기판(10) 및 두 기판 사이의 액정층(liquid crystal layer)(30)으로 구성된다.

컬러필터기판(20)은 적, 녹, 청색의 색상을 구현하는 다수의 서브 컬러필터(25)로 구성된 컬러필터(C) 및 상기 서브 컬러필터(25) 각각을 구분하고, 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(21)로 이루어져 있다.

어레이기판(10)은 서로 교차하며 배열되어 다수의 화소영역(P)을 정의하는 다수의 게이트라인(2b)과 데이터라인(5c), 상기 다수의 게이트라인(2b)과 다수의 데이터라인(5c) 각각의 교차점에 형성된 스위칭소자인 박막트랜지스터(T) 및 다수의 화소영역(P)마다 형성된 화소전극(6)으로 이루어져 있다.

또한, 도면에 도시하지는 않았으나, 상기 화소전극(6) 상에 형성되어 상기 화소전극(6)과 함께 액정층(30)에 전압을 인가하는 공통전극(미도시)을 포함한다.

상술한 컬러필터기판(20)과 어레이기판(10)은 화상표시영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 서로 합착되어 액정패널을 구성한다. 이때, 컬러필터기판(20)과 어레이기판(10)의 합착은 두 기판 중 적어도 하나의 기판에 형성된 합착키(미도시)를 통해 이루어진다.

이러한 액정표시장치는 액정층(30)의 액정분자를 컬러필터기판(20)과 어레이기판(10)에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 횡전계(In Plane Switching; IPS)방식으로 동작된다.

도 2는 도 1에 도시된 어레이기판의 단면도이고, 도 3a 내지 도 3c는 도 2에 도시된 어레이기판의 제조 공정도들이다.

도면들을 참조하면, 종래의 어레이기판(10)은 박막트랜지스터영역, 화소영역 및 링크영역으로 구성된다.

박막트랜지스터영역에는 게이트전극(2a), 소스전극(5a) 및 드레인전극(5b)을 포함하는 박막트랜지스터가 형성된다. 화소영역에는 박막트랜지스터의 드레인전극(5b)과 연결되는 화소전극(6)이 형성된다. 링크영역에는 소스전극(5a)과 연결되는 데이터라인(5c)이 형성된다.

이러한 어레이기판(10)의 제조공정을 살펴보면, 먼저 유리 등과 같은 기판(1) 상에 제1금속막(미도시)을 증착하고, 제1마스크공정을 통해 제1금속막을 선택적으로 패터닝하여 게이트전극(2a)과 게이트라인(미도시)을 형성한다.

이어, 게이트전극(2a)과 게이트라인이 형성된 기판(1)의 전면에 순차적으로 게이트절연막(3), 비정질 실리콘막(미도시), n+ 비정질 실리콘막(미도시) 및 제2금속막(미도시)을 증착한다.

그리고, 제2마스크공정을 통해 게이트절연막(3)을 제외한 나머지 막들을 선택적으로 패터닝하여 게이트전극(2a) 상에 액티브층(4a)을 형성한다. 액티브층(4a)은 비정질 실리콘막으로 구성된 채널영역과 비정질 실리콘막과 n+ 비정질 실리콘막으로 구성된 소스/드레인영역을 포함한다. 여기서, n+ 비정질 실리콘막은 소스전극(5a)과 액티브층(4a)의 소스영역 사이 또는 드레인전극(5b)과 액티브층(4a)의 드레인영역 사이를 오믹 콘택(ohmic contact)시키는 오믹 콘택층(미도시)을 형성한다.

또한, 제2마스크공정을 통해 액티브층(4a) 상에 제2금속막으로 이루어진 소스전극(5a)과 드레인전극(5b)을 형성한다.

또한, 제2마스크공정을 통해 어레이기판(10)의 링크영역에 비정질 실리콘막과 n+ 비정질 실리콘막 및 제2금속막으로 이루어진 데이터라인(5c)을 형성한다.

이렇게, 한번의 제2마스크공정을 통해 박막트랜지스터의 액티브층(4a), 소스전극(5a) 및 드레인전극(5b)이 형성되고, 데이터라인(5c)이 형성된다.

이어, 소스전극(5a), 드레인전극(5b) 및 데이터라인(5c)이 형성된 기판(1)의 전면에 제3금속막(미도시)을 증착한다. 그리고, 제3마스크공정을 통해 드레인전극(5b)과 연결되도록 화소전극(6)을 형성한다.

계속해서, 화소전극(6)이 형성된 기판(1)의 전면에 보호막(7)을 증착하고, 제4마스크공정을 통해 보호막(7)의 일부를 패터닝하여 콘택홀(미도시)을 형성함으로써, 데이터라인(5c)을 외부로 노출시킨다.

그리고, 보호막(7) 상에 제4금속막(미도시)을 증착하고, 제5마스크공정을 통해 어레이기판(10)의 화소부에 공통전극(8)을 형성한다. 여기서, 공통전극(8)과 화소전극(6)은 빛이 통과할 수 있는 투명한 금속물질, 예컨대 ITO 또는 IZO로 형성된다. 또한, 공통전극(8)은 보호막(7)의 콘택홀을 채워 데이터라인(5c)과 연결되도록 형성된다.

상술한 바와 같이, 종래의 어레이기판(10)의 제조 공정은 5번의 마스크공정, 즉 5번의 포토리소그래피(photolithography) 공정을 필요로 한다.

특히, 종래의 제2마스크공정에서는 하프톤(half tone) 마스크가 사용되며, 하프톤 마스크를 이용하여 액티브층(4a), 소스전극(5a), 드레인전극(5b) 및 데이터라인(5c)이 함께 형성된다.

그러나, 도 2에 도시된 바와 같이, 하프톤 마스크를 이용한 제2마스크공정에 의해 액티브층(4a)과 데이터라인(5c)이 한번에 형성되므로, 데이터라인(5c)의 하부 주변으로 소정 길이로 돌출된 서브액티브층(4b), 즉 액티브 테일(active tail)이 형성된다.

이러한 액티브 테일은 액정표시장치의 개구율을 저하시켜 투과율을 감소시키게 된다.

다시 말하면, 화소전극(6)의 끝단은 데이터라인(5c)의 측부와 소정 거리로 이격되어 형성되어야 한다. 화소전극(6)의 끝단과 데이터라인(5c) 측부 사이의 이격거리(d1)는 액정표시장치의 설계 단계에서 미리 설정되어 있으며, 대략 3.5um 이하의 크기의 이격거리를 갖는다.

그러나, 상술한 바와 같이 데이터라인(5c)의 양 측부 주변으로 서브액티브층(4b)이 돌출되어 액티브 테일을 형성하기 때문에, 화소전극(6)과 데이터라인(5c) 사이의 이격거리(d1)는 조정이 필요하다.

즉, 화소전극(6)은 액티브 테일의 편측 길이(d2)만큼 더 짧게 형성되어야 미리 설정된 화소전극(6)과 데이터라인(5c) 사이의 이격거리(d1)를 충족시킬 수 있다.

이렇게, 종래의 액정표시장치의 어레이기판(10)에서는 화소전극(6)이 액티브 테일의 길이(d2)만큼 더 짧게 형성되므로, 어레이기판(10)의 화소영역의 면적이 감소되어 개구율이 저하된다. 이러한 개구율의 저하는 액정표시장치의 투과율 저하를 발생시킨다.

본 발명은 상기한 문제점을 개선하기 위한 것으로, 액티브 테일 발생을 억제하여 개구율을 향상시킴으로써 액정표시장치의 투과율을 높일 수 있는 액정표시장치의 제조방법을 제공하고자 하는데 있다.

상기 목적을 달성하기 위한 본 발명의 일 실시예에 따른 액정표시장치의 제조방법은, 기판 상에 제1금속층을 증착하고 선택적으로 패터닝하여 게이트전극을 형성하는 단계; 상기 게이트전극이 형성된 기판 상에 실리콘층 및 제2금속층을 차례로 증착하고 선택적으로 패터닝하여 액티브패턴, 데이터전극패턴 및 데이터라인을 형성하는 단계; 및 상기 액티브패턴, 데이터전극패턴 및 데이터라인이 형성된 기판 상에 제3금속층을 증착하고 선택적으로 패터닝하여 액티브층, 소스전극, 드레인전극 및 화소전극을 형성하는 단계를 포함한다.

본 발명의 액정표시장치의 제조방법에 따르면, 데이터라인을 형성한 후 액티브층, 소스전극 및 드레인전극을 화소전극과 함께 형성함으로써, 데이터라인에서 액티브 테일이 발생하는 것을 방지할 수 있다.

이로 인하여, 본 발명에 따른 액정표시장치는 화소면적이 증가되어 개구율이 향상되어 투과율이 높아지게 된다.

도 1은 일반적인 액정표시장치의 구조를 개략적으로 나타낸 도면이다.
도 2는 도 1에 도시된 어레이기판의 단면도이다.
도 3a 내지 도 3c는 도 2에 도시된 어레이기판의 제조 공정도들이다.
도 4는 본 발명의 일 실시예에 따른 액정표시장치의 어레이기판의 개략적인 평면도이다.
도 5는 도 4의 어레이기판을 A~A'의 선으로 절단한 단면도이다.
도 6a 내지 도 6e는 도 5에 도시된 어레이기판의 제조 공정도들이다.
도 7a 내지 도 7d는 도 6c에 도시된 어레이기판의 세부 공정도들이다.
도 8은 액정표시장치에서 액티브 테일과 투과율의 관계를 나타내는 그래프이다.

이하, 첨부한 도면을 참조하여 본 발명에 따른 액정표시장치의 제조방법에 대해 상세히 설명한다.

도 4는 본 발명의 일 실시예에 따른 액정표시장치의 어레이기판의 개략적인 평면도이고, 도 5는 도 4의 어레이기판을 A~A'의 선으로 절단한 단면도이다.

도 4 및 도 5를 참조하면, 본 발명의 일 실시예에 따른 액정표시장치의 어레이기판(100)은 박막트랜지스터영역, 화소영역 및 링크영역으로 구성될 수 있다.

어레이기판(100)의 박막트랜지스터영역에는 박막트랜지스터(T)가 형성될 수 있다. 또한, 화소영역에는 화소전극(151)이 형성될 수 있고, 링크영역에는 게이트라인(111)과 데이터라인(141)이 형성될 수 있다.

어레이기판(100)에는 서로 교차하도록 게이트라인(111)과 데이터라인(141)이 형성될 수 있다. 게이트라인(111)과 데이터라인(141)의 교차영역에는 화소영역이 형성될 수 있다. 화소영역의 상부 또는 하부에는 게이트라인(111)과 나란하게 공통라인(115)이 형성될 수 있다. 본 실시예에서는 화소영역의 하부에 공통라인(115)이 형성된 예를 들어 설명하나, 이에 제한되지는 않는다.

게이트라인(111)과 데이터라인(141)이 교차하는 교차점에는 박막트랜지스터(T)가 형성될 수 있다. 박막트랜지스터(T)는 게이트전극(110), 액티브층(131), 소스전극(143) 및 드레인전극(145)을 포함할 수 있다.

게이트전극(110)은 게이트라인(111)의 일부분이 돌출되어 형성될 수 있다. 게이트전극(110)의 상부에는 액티브층(131)이 게이트절연막(120)을 사이에 두고 형성될 수 있다.

액티브층(131)은 소스전극(143) 및 드레인전극(145)과 각각 중첩되는 소스/드레인영역과 두 전극 사이에서 전도채널(conductive channel)을 형성하는 채널영역으로 구성될 수 있다. 액티브층(131)의 소스/드레인영역은 각각 소스전극(143)과 드레인전극(145)에 중첩되도록 형성될 수 있다.

소스전극(143)은 데이터라인(141)으로부터 분지되어 액티브층(131)과 중첩되도록 형성될 수 있다. 또한, 드레인전극(145)은 액티브층(131)의 채널영역을 중심으로 소스전극(143)과 이격되어 형성될 수 있다.

화소영역에는 화소전극(151)과 공통전극(170)이 형성될 수 있다. 화소전극(151)은 드레인전극(145)과 중첩되도록 형성되며, 일부분이 어레이기판(100)의 화소영역까지 연장되어 형성될 수 있다. 또한, 화소전극(151)은 소스전극(143)과 중첩되어 형성될 수도 있다.

공통전극(170)은 층간절연막(160)을 사이에 두고 화소전극(151)과 중첩되도록 형성될 수 있다. 공통전극(170)은 공통라인(115) 또는 데이터라인(141)과 콘택홀(165)을 통해 연결되도록 형성된 공통전극라인(171)으로부터 핑거(finger) 형상으로 다수 개 분지되어 화소영역에 수직한 방향으로 형성될 수 있다. 공통전극라인(171)은 공통라인(170) 또는 게이트라인(111)과 나란하게 형성될 수 있다.

화소전극(151)과 공통전극(170)은 어레이기판(100)의 화소영역에서 횡전계를 발생시켜 액정층(미도시)의 액정분자를 구동시킬 수 있다.

어레이기판(100)의 링크영역에는 게이트라인(111), 데이터라인(141) 및 공통라인(115)이 형성될 수 있다.

게이트라인(111) 및 공통라인(115)은 게이트전극(110)과 동일층에 동일 공정으로 형성될 수 있다. 또한, 데이터라인(141)은 소스전극(143) 및 드레인전극(145)과 동일층에 동일 공정으로 형성될 수 있다.

한편, 본 실시예의 어레이기판(100)에서는 소스전극(143)과 드레인전극(145)이 액티브층(131)과 함께 형성될 수 있다. 이에 따라, 데이터라인(141)의 하부에는 서브액티브층(133)이 형성될 수 있다.

서브액티브층(133)은 비정질 실리콘막(미도시)과 n+ 비정질 실리콘막(미도시)의 이중 구조일 수 있다.

또한, 서브액티브층(133)은 그 상부의 데이터라인(141)과 동일한 폭으로 형성되거나 또는 데이터라인(141)보다 약간 큰 폭으로 형성될 수 있다.

예를 들어, 서브액티브층(133)은 데이터라인(141)과 동일한 폭이거나 또는 데이터라인(141)의 폭보다 대략 0.2um 이하의 길이로 증가된 폭을 가지도록 형성될 수 있다.

또한, 서브액티브층(133)은 데이터라인(141)과 함께 형성되기 때문에, 종래의 어레이기판에서 발생되었던 액티브 테일을 방지할 수 있다.

이에 따라, 본 실시예에 따른 어레이기판(100)은 데이터라인(141)의 하부에 형성되는 서브액티브층(133)에 의한 액티브 테일이 발생되지 않으므로, 화소전극(151)을 데이터라인(141)의 측부에 인접하도록 최대한 연장하여 형성할 수 있다.

다시 말하면, 종래의 어레이기판에서 화소전극과 데이터라인 사이의 이격거리를 판단할 때 데이터라인에 형성된 액티브 테일의 편측 길이를 더 고려했어야 한다면, 본 실시예의 어레이기판(100)에서는 화소전극(151)의 끝단과 데이터라인(141) 사이의 이격거리(d3)만을 고려하면 된다.

따라서, 본 실시예에 따른 어레이기판(100)은 종래의 어레이기판과 대비하여 화소영역의 면적을 증가시킬 수 있다. 이러한 화소영역의 면적 증가는 어레이기판(100)의 개구율을 향상시킬 수 있어 액정표시장치의 투과율을 높일 수 있다.

도 6a 내지 도 6e는 도 5에 도시된 어레이기판의 제조 공정도들이다.

이하, 도 6a 내지 도 6e를 참조하여, 상술한 본 발명에 따른 액정표시장치의 어레이기판(100)의 제조공정을 상세히 살펴보기로 한다.

도 6a를 참조하면, 유리 등과 같은 투명한 기판(101) 상에 저저항 특성을 갖는 금속물질을 전면 증착하여 제1금속층(미도시)을 형성할 수 있다.

제1금속층은 알루미늄(Al), 알루미늄 합금, 텅스텐(W), 구리(Cu), 크롬(Cr), 몰리브덴(Mo) 및 몰리브덴 합금 등과 같은 저저항 불투명 금속물질 중 선택된 하나 또는 그 이상의 금속물질로 형성될 수 있다. 다시 말해, 제1금속층은 상술한 저저항의 불투명 금속물질로 단층 또는 2이상의 다층구조로 형성될 수 있다.

이어, 제1마스크공정을 통해 제1금속층을 선택적으로 패터닝하여 게이트라인(미도시) 및 이와 연결된 게이트전극(110)과 상기 게이트라인과 평행하도록 형성된 공통라인(미도시)을 형성할 수 있다.

제1마스크공정은 포토레지스트패턴을 형성하고, 이를 이용하여 제1금속층을 패터닝하는 일련의 공정을 의미할 수 있다. 여기서, 패터닝이란 포토레지스트패턴을 이용하여 제1금속층을 에칭(etching)하는 것을 의미할 수 있다.

다시 말하면, 제1마스크공정은 제1금속층의 전면에 포토레지스트(미도시)를 도포하고, 마스크를 이용하여 도포된 포토레지스트를 선택적으로 노광 및 현상하여 제1포토레지스트패턴(미도시)을 형성할 수 있다. 제1포토레지스트패턴은 기판(101) 상에 게이트라인, 게이트전극(110) 및 공통라인이 형성될 영역에만 잔류하거나 또는 상기 영역을 제외한 나머지 영역에만 잔류될 수 있다.

그리고, 제1포토레지스트패턴을 이용하여 제1금속층을 패터닝하여 게이트라인, 게이트전극(110) 및 공통라인을 형성할 수 있다. 이어, 기판(101) 상에 잔류된 제1포토레지스트패턴을 제거(strip)할 수 있다.

제1마스크공정을 통해 게이트라인, 게이트전극(110) 및 공통라인이 형성된 기판(101)의 전면에 게이트절연막(120)을 형성할 수 있다.

게이트절연막(120)은 무기절연물질, 예컨대 산화실리콘(SiO2) 또는 질화실리콘(SiNx)을 기판(101) 전면에 증착하여 형성될 수 있다.

도 6b를 참조하면, 게이트절연막(120) 상에 실리콘층(미도시)과 제2금속층(미도시)을 순차적으로 형성할 수 있다.

실리콘층은 게이트절연막(120) 상에 비정질 실리콘막과 n+ 비정질 실리콘막이 순차적으로 증착되어 형성될 수 있다.

제2금속층은 실리콘층 상에 저저항 특성을 갖는 불투명한 금속물질, 예컨대 Cu 또는 구리합금 중 선택된 금속물질이 증착되어 형성될 수 있다.

이어, 제2마스크공정을 통해 제2금속층과 실리콘층을 선택적으로 패터닝하여 액티브패턴(130), 데이터전극패턴(140) 및 데이터라인(141)을 형성할 수 있다.

제2마스크공정은 앞서 설명한 제1마스크공정과 유사하다. 다시 말하면, 제2마스크공정은 제2금속층의 전면에 포토레지스트(미도시)를 도포하고, 마스크를 이용하여 도포된 포토레지스트를 선택적으로 노광 및 현상하여 제2포토레지스트패턴(미도시)을 형성할 수 있다. 그리고, 제2포토레지스트패턴을 이용하여 제2금속층과 실리콘층을 패터닝하여 액티브패턴(130), 데이터전극패턴(140) 및 데이터라인(141)을 형성할 수 있다. 이어, 기판(101)에 잔류된 제2포토레지스트패턴을 제거할 수 있다.

여기서, 액티브패턴(130)은 앞서 제1마스크공정을 통해 형성된 게이트전극(110)과 대응되어 형성되되, 게이트전극(110)의 양측면 및 상면을 충분히 커버할 수 있는 크기로 형성될 수 있다. 그리고, 데이터전극패턴(140)은 액티브패턴(130)과 중첩되어 형성될 수 있다. 이때, 액티브패턴(130)과 데이터전극패턴(140)의 폭은 동일하거나 또는 액티브패턴(130)이 약간 더 큰 폭을 가질 수 있다.

또한, 데이터라인(141)은 실리콘층과 제2금속층의 이중 구조로 형성될 수 있다. 다시 말하면, 데이터라인(141)은 제2마스크공정을 통해 제2금속층과 실리콘층이 함께 패터닝되어 형성되기 때문에, 데이터라인(141)의 하부에는 실리콘층으로 형성된 서브액티브층(133)이 위치할 수 있다.

서브액티브층(133)의 폭은 그 상부에 위치된 데이터라인(141)의 폭과 동일하거나 또는 약간 더 클 수 있다.

다시 말해, 서브액티브층(133)은 데이터라인(141)과 동일한 폭으로 형성되거나 또는 데이터라인(141)의 폭에 비해 0.2um이하의 크기로 증가된 폭으로 형성될 수 있다.

이렇게 서브액티브층(133)이 데이터라인(141)과 동일하거나 약간 더 큰 폭으로 형성되기 때문에, 종래와 대비하여 서브액티브층(133)이 데이터라인(141)의 양 측부로 돌출되어 형성되는 액티브 테일의 발생을 억제할 수 있다.

한편, 제2금속층과 실리콘층은 제2마스크공정을 통해 동시에 패터닝되거나 또는 순차적으로 패터닝될 수 있다. 제2금속층과 실리콘층이 순차적으로 패터닝되는 경우에는 제2금속층의 패터닝 이후 제2포토레지스트패턴을 애싱(ashing)하는 공정이 추가로 수행될 수도 있다.

도 6b 및 도 6c를 참조하면, 액티브패턴(130), 데이터전극패턴(140) 및 데이터라인(141)이 형성된 기판(101)의 전면에 제3금속층(미도시)을 형성할 수 있다.

제3금속층은 ITO(Indium Tin Oxide; ITO) 또는 IZO(Indium Zinc Oxide; IZO) 등과 같은 투명한 도전물질을 증착하여 형성될 수 있다.

이어, 제3마스크공정을 통해 제3금속층을 선택적으로 패터닝하여 화소전극(151)을 형성할 수 있다.

화소전극(151)은 드레인전극(145) 상에 중첩되어 어레이기판(100)의 화소영역까지 연장되도록 형성될 수 있다. 또한, 화소전극(151)은 소스전극(143) 상에도 중첩되어 형성될 수 있다.

또한, 제3마스크공정을 통해 데이터전극패턴(140)으로부터 소스전극(143)과 드레인전극(145)을 형성할 수 있고, 액티브패턴(130)으로부터 액티브층(131)을 형성할 수 있다.

제3마스크공정은 앞서 설명된 제1 및 제2마스크공정과 유사하긴 하지만, 제1 및 제2마스크공정이 일반적인 마스크를 이용하여 포토레지스트패턴을 형성하는데 반해 제3마스크공정에서는 하프톤(half tone) 마스크를 이용하여 포토레지스트패턴을 형성하는 것에 차이가 있다.

다시 말하면, 도 6c에 도시된 공정에서는 한번의 제3마스크공정을 통해 화소전극(151), 소스전극(143), 드레인전극(145) 및 액티브층(131)을 모두 형성하게 되므로, 하프톤 마스크를 이용하여 포토레지스트패턴을 형성할 수 있다.

도 7a 내지 도 7d는 도 6c에 대한 세부 공정도들이다.

이하, 도면들을 참조하여 상술한 제3마스크공정에 대해 상세히 설명하기로 한다.

먼저, 앞서 도 6b의 공정을 통해 기판(101) 상에는 게이트전극(110), 게이트절연막(120), 액티브패턴(130), 데이터전극패턴(140) 및 데이터라인(141)이 형성되어 있다. 여기서, 데이터라인(141)의 하부에는 서브액티브층(133)이 형성되어 있다.

도 7a를 참조하면, 기판(101)의 전면에 투명한 도전물질을 증착하여 제3금속층(150)을 형성할 수 있다.

이어, 제3금속층(150)의 전면에 포토레지스트(미도시)를 도포한 후, 하프톤 마스크(미도시)를 이용하여 포토레지스트를 선택적으로 노광 및 현상하여 제3포토레지스트패턴(210)을 형성할 수 있다.

제3포토레지스트패턴(210)은 하프톤 마스크에 의해 서로 다른 3개의 영역을 가질 수 있다. 예컨대, 제3포토레지스트패턴(210)은 하프톤 마스크의 투과영역에 대응되어 포토레지스트가 모두 제거된 투과영역(Ⅲ), 하프톤 마스크의 반투과영역에 대응되어 포토레지스트가 일부 제거된 반투과영역(Ⅱ) 및 하프톤 마스크의 차단영역에 대응되어 포토레지스트가 제거되지 않은 차단영역(Ⅰ)을 가질 수 있다. 제3포토레지스트패턴(210)의 투과영역(Ⅲ)에 의해 데이터전극패턴(140)의 일부가 노출될 수 있다.

도 7a 및 도 7b를 참조하면, 제3포토레지스트패턴(210)을 이용하여 적어도 2번의 패터닝 공정을 수행하여 화소전극패턴(150')과 소스전극(143) 및 드레인전극(145)을 형성할 수 있다.

다시 말하면, 제3포토레지스트패턴(210)을 이용하여 제3금속층(150)을 패터닝하여 화소전극패턴(150')을 형성할 수 있다.

그리고, 제3포토레지스트패턴(210)과 화소전극패턴(150')을 이용하여 데이터전극패턴(140)을 패터닝하여 소스전극(143)과 드레인전극(145)을 형성할 수 있다.

화소전극패턴(150'), 소스전극(143) 및 드레인전극(145)은 액티브패턴(130)의 채널영역에서 서로 이격되도록 형성될 수 있다.

화소전극패턴(150'), 소스전극(143) 및 드레인전극(145)을 형성하는 패터닝 공정으로는 습식 패터닝이 이용될 수 있으나, 제한되지는 않는다.

한편, 패터닝 공정의 특성에 의해 소스전극(143)과 드레인전극(145)은 화소전극패턴(150')보다 과식각(over etching)될 수 있다. 이에 따라, 도 7b에 도시된 바와 같이, 화소전극패턴(150')은 소스전극(143)과 드레인전극(145)의 끝단보다 돌출된 구조를 가질 수 있다.

화소전극패턴(150'), 소스전극(143) 및 드레인전극(145)이 형성된 후, 제3포토레지스트패턴(210)을 애싱하여 애싱된 제3포토레지스패턴(215)을 형성할 수 있다.

다시 말하면, 제3포토레지스패턴(210)을 애싱함으로써 애싱된 제3포토레지스트패턴(215)은 반투과영역(Ⅱ)이 제거되어 어레이기판(100)의 박막트랜지스터영역과 화소영역에만 잔류하게 된다.

도 7b 및 도 7c를 참조하면, 애싱된 제3포토레지스트패턴(215)을 이용하여 화소전극패턴(150')을 패터닝하여 화소전극(151)을 형성할 수 있다.

화소전극(151)은 드레인전극(145)과 중첩되어 일부분이 화소영역까지 연장되도록 형성될 수 있다. 또한, 화소전극(151)은 소스전극(143)과 중첩되어 형성될 수 있다.

여기서, 액티브패턴(130)의 채널영역에 대응되었던 화소전극패턴(150')의 돌출부분, 즉 소스전극(143) 및 드레인전극(145)의 끝단보다 돌출된 부분은 애싱된 제3포토레지스트패턴(215)을 이용하여 화소전극패턴(150')이 한번 더 패터닝됨으로써 제거될 수 있다. 이에 따라, 액티브패턴(130)의 채널영역이 노출되게 된다.

그리고, 어레이기판의 박막트랜지스터영역과 화소영역을 제외한 나머지 영역, 즉 데이터라인(141)이 형성된 링크영역의 화소전극패턴(150')은 제거될 수 있다.

도 7c 및 도 7d를 참조하면, 화소전극(151)이 형성된 후 기판(101) 상에 잔류된 애싱된 제3포토레지스트패턴(215)을 제거할 수 있다.

이어, 화소전극(151), 소스전극(143) 및 드레인전극(145)을 이용하여 액티브패턴(130)의 채널영역을 패터닝하여 n+ 비정질 반도체층(미도시)을 패터닝하여 제거함으로써 액티브층(131)을 형성할 수 있다.

다시 말해, 액티브패턴(130)은 채널영역과 소스/드레인영역으로 구성되고, 비정질 실리콘막과 n+ 비정질 실리콘막의 이중 구조일 수 있다. 상술한 공정을 통해 액티브패턴(130)의 채널영역에서는 n+ 비정질 실리콘막이 제거될 수 있다. 이에 따라, 액티브패턴(130)의 소스/드레인영역에 남아있는 n+ 비정질 실리콘막은 소스전극(143)과 액티브층(131) 사이 또는 드레인전극(145)과 액티브층(131) 사이에서 오믹 콘택층의 역할을 수행할 수 있다.

다시 도 6d를 참조하면, 화소전극(151)이 형성된 기판(101)의 전면에 소정의 두께로 층간절연막(160)을 형성할 수 있다.

층간절연막(160)은 무기절연물질, 예컨대 SiO2 또는 SiNx 중 선택되는 하나를 증착하여 형성될 수 있다. 또한, 층간절연막(160)은 유기절연물질, 예컨대 벤조사이클로부텐(BCB) 또는 포토아크릴(photo acryl)을 도포하여 형성할 수 있다.

이어, 제4마스크공정을 통해 층간절연막(160)에 콘택홀(165)을 형성할 수 있다. 콘택홀(165)은 데이터라인(141)의 일부를 노출시킬 수 있다.

제4마스크공정은 앞서 설명된 제1 및 제2마스크공정과 유사하며, 이에 대한 상세한 설명은 생략한다.

도 6e를 참조하면, 콘택홀(165)을 갖는 층간절연막(160)이 형성된 기판(101)의 전면에 제4금속층(미도시)을 형성할 수 있다. 제4금속층은 ITO 또는 IZO 등과 같은 투명한 도전물질을 증착하여 형성될 수 있다.

이어, 제5마스크공정을 통해 제4금속층을 선택적으로 패터닝하여 공통전극(170)을 형성할 수 있다. 공통전극(170)은 어레이기판의 화소영역에 대응하여 서로 소정 간격으로 이격되어 형성된 핑거(finger) 형상의 다수의 바(bar)로 형성될 수 있다. 공통전극(170)의 다수의 바 형태들은 화소전극(151)에 대응되도록 형성될 수 있다.

또한, 공통전극(170)은 콘택홀(165)을 통해 데이터라인(141)과 연결되도록 형성될 수 있다.

상술한 바와 같이, 본 실시예의 어레이기판(100)은 5번의 마스크공정을 통해 완성될 수 있다. 그리고, 제2마스크공정을 통해 서브액티브층(133)이 구비된 데이터라인(141)을 형성한 후, 제3마스크공정을 통해 액티브층(131), 소스전극(143), 드레인전극(145) 및 화소전극(151)을 형성할 수 있다.

이렇게 본 실시예의 어레이기판(100)에서는 한번의 마스크공정으로 데이터라인(141)을 먼저 형성하기 때문에 데이터라인(141)과 그 하부의 서브액티브층(133)이 거의 동일한 폭으로 형성될 수 있다. 이에 따라, 후속 마스크공정을 통해 형성되는 화소전극(151)은 데이터라인(141)과의 이격거리(d3)를 지키면서 데이터라인(141)의 일측에 최대한 근접되도록 형성될 수 있다.

즉, 본 발명에 따른 액정표시장치는 어레이기판(100)의 화소영역에서 화소전극(151)을 최대한 큰 면적으로 형성할 수 있어 화소영역의 개구율을 증가시킬 수 있다. 이러한 개구율의 증가는 액정표시장치의 투과율을 상승시키게 된다.

도 8은 액정표시장치에서 액티브 테일과 투과율의 관계를 나타내는 그래프이다.

도 8을 보면, 액티브 테일의 크기, 즉 데이터라인의 양측 주변으로 돌출되는 서브액티브층의 길이가 짧을수록 액정표시장치의 투과율이 향상되는 것을 볼 수 있다.

즉, 본 발명에 따른 액정표시장치의 제조방법에 따르면, 데이터라인과 그 하부의 서브액티브층이 실질적으로 동일한 폭 또는 서브액티브층이 약간 큰 폭으로 형성되기 때문에, 서브액티브층에 의한 액티브 테일이 0.2um 이하의 크기로 발생될 수 있다. 이에 따라, 종래의 액정표시장치에서 액티브 테일이 2.2um로 발생되었을 때와 대비하여 액정표시장치의 투과율이 대략 5% 증가하는 것을 알 수 있다.

상술한 본 발명에 따른 액정표시장치의 어레이기판이 액티브층으로 비정질 실리콘 박막을 이용한 비정질 실리콘 박막 트랜지스터를 예를 들어 설명하고 있으나, 본 발명이 이에 한정되는 것은 아니며 본 발명은 상기 액티브층으로 다결정 실리콘 박막을 이용한 다결정 실리콘 박막 트랜지스터에도 적용될 수 있다.

또한, 본 발명에 따른 액정표시장치는 횡전계방식의 액정표시장치를 예를 들어 설명하고 있으나 이에 한정되는 것은 아니며, 본 발명은 트위스티드 네마틱방식의 액정표시장치 또는 수직배향(Vertical Alignment: VA)방식의 액정표시장치에도 적용 가능할 것이다.

또한, 본 발명은 액정표시장치뿐만 아니라 박막 트랜지스터를 이용하여 제작하는 다른 표시장치, 예를 들면 구동 트랜지스터에 유기전계발광소자(Organic Light Emitting Diodes; OLED)가 연결된 유기전계발광 디스플레이장치에도 이용될 수 있다.

전술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.

100: 어레이기판 110: 게이트전극
131: 액티브층 133: 서브액티브층
141: 데이터라인 143: 소스전극
145: 드레인전극 151: 화소전극
170: 공통전극

Claims

기판 상에 제1금속층을 증착하고 선택적으로 패터닝하여 게이트전극을 형성하는 단계;
상기 게이트전극이 형성된 기판 상에 실리콘층 및 제2금속층을 차례로 증착하고 선택적으로 패터닝하여 액티브패턴, 데이터전극패턴 및 데이터라인을 형성하는 단계; 및
상기 액티브패턴, 데이터전극패턴 및 데이터라인이 형성된 기판 상에 제3금속층을 증착하고 선택적으로 패터닝하여 액티브층, 소스전극, 드레인전극 및 화소전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
제1항에 있어서,
상기 액티브패턴, 데이터전극패턴 및 데이터라인을 형성하는 단계는,
상기 제2금속층 상에 포토레지스트를 도포하고 마스크를 이용하여 선택적으로 노광 및 현상하여 포토레지스트패턴을 형성하는 단계; 및
상기 포토레지스트패턴을 이용하여 상기 제2금속층과 상기 실리콘층을 함께 패터닝하여 상기 액티브패턴, 데이터전극패턴 및 데이터라인을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
제1항에 있어서,
상기 데이터라인은 상기 제2금속층과 상기 실리콘층의 이중 구조로 형성되는 액정표시장치의 제조방법.
제3항에 있어서,
상기 실리콘층은 상기 제2금속층의 폭과 동일한 폭으로 형성되는 액정표시장치의 제조방법.
제3항에 있어서,
상기 실리콘층은 상기 제2금속층의 폭보다 0.2um 이하의 길이로 증가된 폭으로 형성되는 액정표시장치의 제조방법.
제1항에 있어서,
상기 화소전극은 상기 데이터라인의 일측부로부터 3.5um 이하의 거리로 이격되도록 형성되는 액정표시장치의 제조방법.
제1항에 있어서,
상기 액티브층, 소스전극, 드레인전극 및 화소전극은 상기 기판 상에 증착된 상기 제3금속층을 적어도 두번 이상 패터닝하여 형성하는 액정표시장치의 제조방법.
제1항에 있어서,
상기 액티브층, 소스전극, 드레인전극 및 화소전극을 형성하는 단계는,
상기 제3금속층 상에 포토레지스트를 도포하고 하프톤 마스크를 이용하여 선택적으로 노광 및 현상하여 포토레지스트패턴을 형성하는 단계;
상기 포토레지스트패턴을 이용하여 상기 제3금속층을 패터닝하여 화소전극패턴을 형성하는 단계;
상기 포토레지스트패턴과 상기 화소전극패턴을 이용하여 상기 데이터전극패턴을 패터닝하여 상기 소스전극 및 드레인전극을 형성하는 단계; 및
상기 화소전극패턴을 패터닝하여 상기 화소전극을 형성하는 단계를 포함하는 액정표시장치의 제조방법.
제8항에 있어서,
상기 소스전극 및 드레인전극을 형성한 후에 상기 포토레지스트패턴을 애싱하는 단계를 더 포함하고,
상기 화소전극은 애싱된 포토레지스트패턴을 이용하여 상기 화소전극패턴을 패터닝하여 형성되는 액정표시장치의 제조방법.
제8항에 있어서,
상기 화소전극패턴을 형성하는 단계는, 상기 액티브패턴의 채널영역에 대응되는 상기 제3금속층의 일부분이 상기 소스전극 및 상기 드레인전극 각각의 끝단보다 돌출되도록 패터닝되는 액정표시장치의 제조방법.
제8항에 있어서,
상기 실리콘층은 비정질 실리콘막과 n+ 비정질 실리콘막의 이중 구조이고,
상기 화소전극을 형성한 후에,
상기 기판 상에 잔류하는 포토레지스트패턴을 제거하는 단계; 및
상기 화소전극, 상기 소스전극 및 상기 드레인전극을 이용하여 상기 액티브패턴의 채널영역에서 상기 실리콘층의 상기 n+ 비정질 실리콘막을 패터닝하는 단계를 더 포함하는 액정표시장치의 제조방법.
제8항에 있어서,
상기 화소전극은 상기 소스전극과 상기 드레인전극 상부에 각각 중첩되도록 형성되는 액정표시장치의 제조방법.
제1항에 있어서,
상기 액티브층, 소스전극, 드레인전극 및 화소전극이 형성된 기판 상에 층간절연막을 형성하는 단계; 및
상기 층간절연막이 형성된 기판 상에 제4금속층을 증착하고 선택적으로 패터닝하여 공통전극을 형성하는 단계를 더 포함하는 액정표시장치의 제조방법.
제13항에 있어서,
상기 층간절연막을 선택적으로 패터닝하여 상기 데이터라인을 노출시키는 콘택홀을 형성하는 단계를 더 포함하고,
상기 공통전극은 상기 콘택홀을 채우도록 형성되어 상기 데이터라인에 접촉되는 액정표시장치의 제조방법.
제13항에 있어서,
상기 공통전극의 상기 화소전극에 대응되는 부분은 핑거 형상으로 패터닝되는 액정표시장치의 제조방법.