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KR102075951B1 - 전력 증폭 회로 - Google Patents

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KR102075951B1
KR102075951B1 KR1020180082878A KR20180082878A KR102075951B1 KR 102075951 B1 KR102075951 B1 KR 102075951B1 KR 1020180082878 A KR1020180082878 A KR 1020180082878A KR 20180082878 A KR20180082878 A KR 20180082878A KR 102075951 B1 KR102075951 B1 KR 102075951B1
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유리 혼다
후미오 하리마
요시키 코구시
쇼타 이시하라
후미노리 모리사와
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가부시키가이샤 무라타 세이사쿠쇼
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Abstract

(과제) 출력 전력의 레벨을 제어 가능하게 하면서 노이즈의 발생을 억제할 수 있는 전력 증폭 회로를 제공한다.
(해결 수단) 전력 증폭 회로는 베이스 또는 게이트에 입력된 제 1 신호를 증폭하는 제 1 트랜지스터와, 제어 신호에 따른 바이어스 전류 또는 전압을 제 1 트랜지스터의 베이스 또는 게이트에 공급하는 바이어스 회로와, 베이스 또는 게이트에 제어 신호에 따른 제어 전류가 공급되고, 에미터 또는 소스가 제 1 트랜지스터의 컬렉터 또는 드레인에 접속되고, 컬렉터 또는 드레인으로부터 제 1 신호를 증폭한 제 2 신호를 출력하는 제 2 트랜지스터와, 제 2 트랜지스터의 컬렉터 또는 드레인과 제 2 트랜지스터의 베이스 또는 게이트 사이에 설치된 제 1 피드백 회로를 구비한다.

Description

전력 증폭 회로{POWER AMPLIFIER CIRCUIT}
본 발명은 전력 증폭 회로에 관한 것이다.
휴대 전화 등의 이동체 통신기에 있어서는 송신 신호의 전력을 기지국으로의 송신에 필요한 레벨까지 증폭하는 전력 증폭 회로가 탑재되어 있다. 이러한 전력 증폭 회로의 일례로서, 예를 들면 바이어스 전류를 가변으로 함으로써 송신 신호의 출력 전력의 레벨을 제어하는 구성이 알려져 있다. 이러한 구성에 있어서는 입력 신호의 전력 레벨의 증대에 따라 출력 전력이 의도하지 않고 변동해버리는 경우가 있다. 이 변동을 억제하기 위해서, 예를 들면 송신 신호의 전력을 증폭하는 트랜지스터에 다른 트랜지스터를 캐스코드 접속하는 구성이 생각된다. 이 구성에 의하면, 송신 신호가 입력되는 하단의 트랜지스터의 컬렉터 전류의 변동이 상단의 트랜지스터에 의해 제한되기 때문에, 결과적으로 상단의 트랜지스터로부터 출력되는 출력 전력의 변동을 억제할 수 있다.
그러나, 이러한 캐스코드 구성에서는 상단의 트랜지스터의 베이스 전류에 포함되는 노이즈가 하단의 트랜지스터에 공급되는 송신 신호와 믹싱됨으로써, 송신 신호의 주파수 대역에 가까운 주파수의 노이즈가 되어 상단의 트랜지스터의 컬렉터에 나타날 수 있다. 그리고, 이 노이즈의 주파수가 수신 신호의 주파수 대역과 겹치면, 수신 감도를 열화시킬 수 있다.
본 발명은 이러한 사정을 고려하여 이루어진 것이고, 출력 전력의 레벨을 제어 가능하게 하면서 노이즈의 발생을 억제할 수 있는 전력 증폭 회로를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위하여, 본 발명의 일측면에 따른 전력 증폭 회로는 베이스 또는 게이트에 입력된 제 1 신호를 증폭하는 제 1 트랜지스터와, 제어 신호에 따른 바이어스 전류 또는 전압을 제 1 트랜지스터의 베이스 또는 게이트에 공급하는 바이어스 회로와, 베이스 또는 게이트에 제어 신호에 따른 제어 전류가 공급되고, 에미터 또는 소스가 제 1 트랜지스터의 컬렉터 또는 드레인에 접속되고, 컬렉터 또는 드레인으로부터 제 1 신호를 증폭한 제 2 신호를 출력하는 제 2 트랜지스터와, 제 2 트랜지스터의 컬렉터 또는 드레인과 제 2 트랜지스터의 베이스 또는 게이트의 사이에 설치된 제 1 피드백 회로를 구비한다.
본 발명에 의하면, 출력 전력의 레벨을 제어 가능하게 하면서 노이즈의 발생을 억제할 수 있는 전력 증폭 회로를 제공할 수 있다.
도 1은 본 발명의 제 1 실시형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다.
도 2는 바이어스 회로(120)의 구성예를 나타내는 도면이다.
도 3은 상단의 트랜지스터(Tr2)의 컬렉터에 나타나는 신호의 스펙트럼의 이미지를 나타내는 도면이다.
도 4는 출력 전력(Pout)과 바이어스 전류(Ibb) 및 제어 전류(Icas)의 관계를 나타내는 그래프이다.
도 5는 피드백 회로(130, 131)의 구성예를 나타내는 도면이다.
도 6은 전력 증폭 회로(100A) 및 비교예에 따른 전력 증폭 회로에 있어서의 수신 대역 노이즈의 시뮬레이션 결과를 나타내는 그래프이다.
도 7은 본 발명의 제 2 실시형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다.
도 8은 본 발명의 제 3 실시형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다.
도 9는 본 발명의 제 4 실시형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다.
이하, 본 발명의 실시형태에 대해서, 도면을 참조하면서 상세하게 설명한다. 또한, 동일한 요소에는 동일한 부호를 부여하고 중복하는 설명을 생략한다.
도 1은 본 발명의 제 1 실시형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다. 동 도면에 나타내어지는 전력 증폭 회로(100A)는 예를 들면, 휴대전화 등의 이동체 통신기에 있어서, 무선 주파수(RF:Radio Frequency) 신호의 전력을 기지국에 송신하기 위해서 필요한 레벨까지 증폭하고, 증폭 신호를 출력한다. 전력 증폭 회로(100A)에 의해 증폭되는 RF 신호의 주파수는 예를 들면, 수 GHz 정도이다. 또한, 전력 증폭 회로(100A)는 제어 신호에 기초하여 게인 특성을 제어함으로써, 송신 신호의 출력 전력의 레벨을 제어하는 동작 모드를 갖는다. 또한, 게인 특성의 제어는 전류 제어이어도 전압 제어이어도 되지만, 이하에서는 제어 전압(이하, 「레벨 제어 전압」이라고도 한다)에 의해 출력 전력의 레벨이 제어되는 구성을 예로서 설명한다.
구체적으로, 전력 증폭 회로(100A)는 예를 들면, 증폭기(110, 111), 바이어스 회로(120∼122), 피드백 회로(130, 131), 커패시터(C1∼C4) 및 저항 소자(R1∼R5)를 구비한다.
전력 증폭 회로(100A)는 2단의 증폭기를 포함한다. 초단(드라이브단)의 증폭기(110)는 트랜지스터(Tr1, Tr2)를 포함한다. 후단(파워단)의 증폭기(111)는 트랜지스터(Tr3, Tr4)를 포함한다. 초단의 증폭기(110)은 입력 단자(T1)로부터 공급되는 RF 신호(RFin)(제 1 신호)를 증폭하고, 증폭 신호(RFout1)(제 2 신호)를 출력한다. 후단의 증폭기(111)는 초단의 증폭기(110)로부터 공급되는 증폭 신호(RFout1)를 증폭하고, 출력 단자(T2)로부터 증폭 신호(RFout)를 출력한다.
트랜지스터(Tr1∼Tr4)는 각각 헤테로 접합 바이폴러 트랜지스터(HBT: Heterojunction Bipolar Transistor)에 의해 구성되는 것으로서 설명한다. 또한, 트랜지스터(Tr1∼Tr4) 중 어느 하나 또는 모두는 바이폴러 트랜지스터 대신에 MOSFET(MOSFET:Metal-oxide-semiconductor Field-Effect Transistor) 등의 전계 효과 트랜지스터에 의해 구성되어 있어도 된다. 이 경우, 컬렉터, 베이스, 에미터를 각각 드레인, 게이트, 소스로 보면 된다. 후술하는 트랜지스터(Tr5, Tr6)에 있어서도 동일하다.
트랜지스터(Tr1)와 트랜지스터(Tr2)는 캐스코드 접속된다. 구체적으로, 하단의 트랜지스터(Tr1)(제 1 트랜지스터)는 컬렉터가 트랜지스터(Tr2)(제 2 트랜지스터)의 에미터에 접속되고, 베이스에 RF 신호(RFin)가 공급되고, 에미터가 접지에 접속된다. 트랜지스터(Tr1)의 베이스에는 저항 소자(R1)를 경유하고, 바이어스 회로(120)로부터 바이어스 전류 또는 전압이 공급된다. 트랜지스터(Tr1)는 바이어스 회로(120)로부터 공급되는 바이어스 전류 또는 전압의 레벨에 따라 게인 특성이 제어된다.
상단의 트랜지스터(Tr2)(제 2 트랜지스터)는 컬렉터에 단자(T3)로부터 전원전압(Vcc)이 공급되고, 베이스에 단자(T4)로부터 제어 전류(Icas)가 공급되고, 에미터가 트랜지스터(Tr1)의 컬렉터에 접속된다. 제어 전류(Icas)는 예를 들면, 레벨제어 전압에 따라 변동하는 전류이다. 구체적으로, 제어 전류(Icas)는 예를 들면, 레벨 제어 전압에 대하여 대략 2승의 관계로 변화되는 전류이어도 된다. 또한, 트랜지스터(Tr2)의 베이스는 커패시터(C4)를 경유해서 접지에 접속되어 있다.
이러한 구성에 의해, 초단의 증폭기(110)에서는 하단의 트랜지스터(Tr1)에 입력된 RF 신호(RFin)가 트랜지스터(Tr1) 및 트랜지스터(Tr2)에 의해 증폭되어서 상단의 트랜지스터(Tr2)의 컬렉터로부터 출력된다. 또한, 베이스 전류가 제어 전류(Icas)에 의해 제어된 트랜지스터(Tr2)가 트랜지스터(Tr1)에 캐스코드 접속됨으로써 이하의 효과를 발휘한다.
즉, 레벨 제어 전압이 일정할 때는 출력 전력은 일정한 것이 바람직하다. 그러나, 가령 증폭기(110)가 상단의 트랜지스터(Tr2)를 구비하지 않는다고 하면, RF신호(RFin)의 전력의 증대에 따라 트랜지스터(Tr1)의 베이스 바이어스가 변동하고, 트랜지스터(Tr1)의 컬렉터로부터 출력되는 증폭 신호의 전력도 또한 변동할 수 있다. 이 점, 본 실시형태에서는 트랜지스터(Tr1)에 캐스코드 접속된 트랜지스터(Tr2)를 구비한다. 그리고, 트랜지스터(Tr2)는 베이스에 공급되는 제어 전류(Icas)에 의해 컬렉터 전류가 제어된다. 따라서, 하단의 트랜지스터(Tr1)의 컬렉터에 있어서의 전력의 변동을 억제하도록 제어 전류(Icas)를 제어함으로써, 증폭 신호(RFout1)의 전력의 변동을 억제할 수 있다.
한편, 트랜지스터(Tr3)와 트랜지스터(Tr4)는 서로 병렬 접속된다. 구체적으로, 트랜지스터(Tr3, Tr4)는 각각 컬렉터에 전원 전압(Vcc)이 공급되고, 베이스에 커패시터(C2, C3)를 경유해서 증폭 신호(RFout1)가 공급되고, 에미터가 접지에 접속된다. 또한, 트랜지스터(Tr3, Tr4)의 베이스에는 각각 저항 소자(R2, R3)를 경유해서 바이어스 회로(121, 122)로부터 바이어스 전류 또는 전압이 공급된다. 이것에 의해, 트랜지스터(Tr3, Tr4)는 각각, 컬렉터로부터 증폭 신호(RFout1)를 증폭한 증폭 신호(RFout)를 출력한다. 또한, 트랜지스터(Tr3, Tr4)는 예를 들면, 바이어스 회로(121, 122)로부터 공급되는 바이어스 전류 또는 전압의 레벨에 따라 게인 특성이 제어된다.
또한, 트랜지스터(Tr3)와 트랜지스터(Tr4)는 전력 증폭 회로(100A)의 동작 모드에 따라 온 및 오프가 제어되어도 좋다. 구체적으로는 예를 들면, 송신 신호로서 필요한 전력이 소정 레벨 이상이고, 전력 증폭 회로(100A)가 하이파워 모드에서 동작하는 경우, 트랜지스터(Tr3, Tr4)의 쌍방이 온이 되도록 바이어스 회로(121, 122)의 쌍방으로부터 바이어스 전류 또는 전압이 공급된다. 한편, 송신 신호로서 필요한 전력이 소정 레벨 미만이고, 전력 증폭 회로(100A)가 로우파워 모드에서 동작하는 경우, 트랜지스터(Tr3, Tr4) 중 어느 하나가 온이 되도록, 바이어스 회로(121, 122) 중 어느 한쪽으로부터 바이어스 전류 또는 전압이 공급된다.
바이어스 회로(120)는 단자(T5)로부터 공급되는 바이어스 제어 전압(Vb)에 따른 바이어스 전류 또는 전압을 생성하고, 트랜지스터(Tr1)의 베이스에 공급한다. 마찬가지로, 바이어스 회로(121, 122)는 각각 단자(T6, T7)로부터 공급되는 바이어스 제어 전압(Vb)에 따른 바이어스 전류 또는 전압을 생성하고, 트랜지스터(Tr3, Tr4)의 베이스에 공급한다. 여기서, 바이어스 제어 전압(Vb)은 예를 들면, 제어 전류(Icas)와 동일하게 레벨 제어 전압에 따라 변동하는 전압이다. 이것에 의해 바이어스 회로(120∼122)가 생성하는 바이어스 전류 또는 전압의 레벨이 제어되고, 결과적으로 증폭기(110, 111)의 게인 특성이 제어된다. 구체적으로, 바이어스 제어 전압(Vb)은 예를 들면, 레벨 제어 전압에 대하여 대략 2승의 관계로 변화되는 전압이어도 된다. 제어 전류(Icas)와 바이어스 제어 전압(Vb)의 쌍방이 레벨 제어 전압에 대하여 대략 2승의 관계로 변화되는 경우, 제어 전류(Icas)와 바이어스 제어 전압(Vb)은 비례의 관계가 된다.
도 2는 바이어스 회로(120)의 구성예를 나타내는 도면이다. 또한, 바이어스 회로(121, 122)의 구성은 바이어스 회로(120)와 동일하기 때문에 상세한 설명은 생략한다. 도 2에 나타내는 바와 같이, 바이어스 회로(120)는 다이오드(200, 201), 트랜지스터(210) 및 저항 소자(220)를 구비한다.
다이오드(200)와 다이오드(201)는 직렬 접속된다. 다이오드(200)의 애노드에 저항 소자(220)를 경유해서 전류(Ib)가 공급되고, 다이오드(201)의 캐소드가 접지에 접속된다. 이것에 의해, 다이오드(200)의 애노드에, 소정 레벨의 전압(예를 들면, 2.6V 정도)이 생성된다. 또한, 다이오드(200, 201) 대신에, 컬렉터와 베이스가 접속된 트랜지스터가 사용되어도 된다.
트랜지스터(210)는 컬렉터에 바이어스 제어 전압(Vb)이 공급되고, 베이스가 다이오드(200)의 애노드에 접속되고, 에미터가 저항 소자(R1)의 일단에 접속된다. 바이어스 제어 전압(Vb)은 상술한 바와 같이 레벨 제어 전압에 따라 변동하는 전압이므로 트랜지스터(210)는 레벨 제어 전압에 따른 바이어스 전류(Ibb)를 에미터로부터 출력한다.
도 1로 되돌아가서 피드백 회로(130)(제 1 피드백 회로)는 상단의 트랜지스터(Tr2)의 컬렉터와 베이스 사이에 설치되고, 트랜지스터(Tr2)의 게인을 조정한다. 피드백 회로(130)의 구성의 상세에 관해서는 후술한다.
피드백 회로(131)(제 2 피드백 회로)는 상단의 트랜지스터(Tr2)의 컬렉터와 하단의 트랜지스터(Tr1)의 베이스 사이에 설치되고, 증폭기(110)의 발진을 억제한다. 피드백 회로(131)의 구성의 상세에 관해서는 후술한다.
커패시터(C1∼C3)는 각각 트랜지스터(Tr1, Tr3, Tr4)의 베이스에 직렬 접속되고, RF 신호의 직류 성분을 제거한다. 커패시터(C4)는 트랜지스터(Tr2)의 베이스와 접지 사이에 설치되고, 트랜지스터(Tr2)의 베이스를 교류적으로 접지 접속한다. 즉, 트랜지스터(Tr2)는 베이스 접지되어 있다.
저항 소자(R1∼R3)는 각각 바이어스 회로(120∼122)와 트랜지스터(Tr1, Tr3, Tr4)의 베이스 사이에 설치된다. 저항 소자(R4)는 트랜지스터(Tr1)의 베이스에 직렬 접속된다. 저항 소자(R5)는 트랜지스터(Tr2)의 베이스에 직렬 접속된다. 저항 소자(R5)는 예를 들면, 전력 증폭 회로(100A)의 이상 동작 등에 의해 전원 전압(Vcc)이 0V 정도가 된 경우에, 트랜지스터(Tr2)의 베이스·컬렉터 사이에 대전류가 흐르는 것을 방지하기 위해서 설치되어 있다. 또한, 저항 소자(R5)와 커패시터(C4)는 제어 전류(Icas)에 있어서 로우 패스 필터 회로를 구성한다.
또한, 도 1에 있어서는 도시가 생략되어 있지만, 입력 단자(T1)와 초단의 증폭기(110) 사이, 초단의 증폭기(110)와 후단의 증폭기(111) 사이 및 후단의 증폭기(111)와 출력 단자(T2) 사이에 각각 회로 사이의 임피던스를 정합시키는 정합 회로가 설치되어 있어도 된다.
피드백 회로(130, 131)의 구성의 상세에 관하여 설명하기 전에, 피드백 회로(130)를 구비하지 않는 경우에 있어서의 문제점에 관하여 설명한다. 전력 증폭 회로(100A)에 있어서 초단의 증폭기(110)는 증폭 신호(RFout1)의 전력의 변동을 억제하기 위해서 캐스코드 구성을 포함하고 있다. 그러나, 증폭기로서 캐스코드 구성을 채용하면, 하단의 트랜지스터(Tr1)의 베이스에 입력되는 RF 신호(RFin)와 바이어스 회로(120) 및 저항 소자(R1)로부터 혼입되는 노이즈가 믹싱되어 트랜지스터(Tr1)의 컬렉터에 나타난다. 이 노이즈는 베이스 접지된 상단의 트랜지스터(Tr2)에 의해 더욱 증폭되어 트랜지스터(Tr2)의 컬렉터에 나타난다. 그 결과, 캐스코드 구성을 채용하지 않는 경우와 비교하여 노이즈가 보다 증폭되는 것이 된다.
도 3은 상단의 트랜지스터(Tr2)의 컬렉터에 나타나는 신호의 스펙트럼의 이미지를 나타내는 도면이다. 도 3에 나타내는 도면에 있어서, 가로축은 주파수를 나타내고, 세로축은 전력을 나타낸다.
우선, 하단의 트랜지스터(Tr1)의 베이스에 공급되는 RF 신호(RFin)의 주파수를 fRF라 하고, 상단의 트랜지스터(Tr2)의 베이스에 혼입되는 노이즈의 주파수를 fAC라 한다. 이들의 신호가 캐스코드 접속된 트랜지스터(Tr1) 및 트랜지스터(Tr2)에 있어서 믹싱되면, 트랜지스터(Tr2)의 컬렉터에는 주파수(fRF)의 신호(소망의 송신 신호)와, 주파수(fAC)의 신호(노이즈)와, 주파수(fRF+fAC)의 신호(노이즈)와, 주파수 (fRF-fAC)의 신호(노이즈)가 나타난다. 일반적으로, 수신 주파수 대역은 송신 주파수 대역보다 주파수가 높은 경우가 많다. 그 때문에 이들의 노이즈 중 특히 주파수(fRF+fAC)의 신호가 수신 대역과 중복되기 쉽고, 수신 대역 노이즈로서 수신 감도를 열화시킬 우려가 있다.
이와 같이, 트랜지스터(Tr2)의 베이스에 혼입되는 주파수(fAC)의 노이즈의 전력(PN1)에 대한 트랜지스터(Tr2)의 컬렉터에 나타나는 주파수(fRF+fAC)의 노이즈의 전력(PN2)의 게인(소위, 컨버전 게인)은 출력 전력이 있는 영역에 포함되는 경우에 특히 문제가 된다. 이것에 대해서 도 4를 참조해서 설명한다.
도 4는 출력 전력(Pout)과 바이어스 전류(Ibb) 및 제어 전류(Icas)의 관계를 나타내는 그래프이다. 도 4에 나타내는 그래프에 있어서, 가로축은 출력 전력(Pout)을 나타내고, 세로축은 바이어스 전류(Ibb) 및 제어 전류(Icas)를 나타낸다. 또한, 실선은 레벨 제어 전압에 의해 출력 전력을 가변 제어하는 동작 모드의 경우의 특성을 나타내고, 파선은 출력 전력을 가변 제어하지 않는(즉, 출력 전력이 일정하다) 동작 모드의 경우의 특성을 나타낸다.
도 4에 나타내는 바와 같이, 바이어스 전류(Ibb) 및 제어 전류(Icas)와 아울러, 출력 전력(Pout)의 증가에 따라 전류량이 증가하고 있다. 그리고, 출력 전력이 제 1 레벨 P1 미만의 영역에 포함되는 경우, 제어 전류(Icas)(즉, 트랜지스터(Tr2)의 베이스 전류)의 전류량은 비교적 적기 때문에, 트랜지스터(Tr2)의 게인이 비교적 낮다. 따라서, 컨버전 게인은 낮고, 수신 대역 노이즈도 억제된다.
한편, 출력 전력이 제 1 레벨(P1) 이상이고, 또한 제 1 레벨(P1)보다 큰 제 2 레벨(P2)(P1<P2) 미만의 영역에 포함되는 경우, 바이어스 전류(Ibb) 및 제어 전류(Icas)의 전류량이 비교적 많고, 트랜지스터(Tr1, Tr2)의 게인이 비교적 높게 된다. 이것에 의해 트랜지스터(Tr2)의 베이스에 혼입되는 노이즈는 게인이 비교적 높은 상태에 있어서 증폭되기 때문에 컨버전 게인도 더욱 높아진다. 따라서, 수신 대역 노이즈가 커진다.
또한, 출력 전력이 제 2 레벨(P2) 이상의 영역에 포함되는 경우, 바이어스 전류(Ibb) 및 제어 전류(Icas)의 전류량이 더욱 많고, 출력 전력을 가변 제어하지 않는 동작 모드의 경우의 레벨에 가깝다. 따라서, 컨버전 게인 및 그것에 따른 수신 대역 노이즈는 출력 전력을 가변 제어하지 않는 경우와 같은 정도가 된다.
이상으로부터, 증폭기(110)의 출력 전력이 제 1 레벨(P1)부터 제 2 레벨(P2)의 영역에 포함되는 경우에 컨버전 게인의 상승이 특히 문제가 된다. 이 점, 전력 증폭 회로(100A)는 피드백 회로(130)를 구비함으로써, 수신 대역 노이즈를 억제한다. 다음에 도 5를 참조해서 피드백 회로(130, 131)의 구성의 상세 및 기능에 관하여 설명한다.
도 5는 피드백 회로(130, 131)의 구성예를 나타내는 도면이다. 또한, 도 5에서는 피드백 회로(130, 131)에 따른 구성이 도시되고, 다른 구성의 도시가 생략되어 있다.
피드백 회로(130)는 커패시터(C5) 및 저항 소자(R6)를 구비한다. 커패시터(C5)(제 1 커패시터) 및 저항 소자(R6)(제 1 저항 소자)는 서로 직렬 접속되고, 트랜지스터(Tr2)의 컬렉터·베이스 사이를 전기적으로 접속한다. 커패시터(C5)는 트랜지스터(Tr2)의 컬렉터로부터 출력되는 신호를 입력인 베이스에 피드백한다. 저항 소자(R6)는 저항값에 따라 피드백량을 조정한다. 이러한 구성에 의해, 피드백 회로(130)는 트랜지스터(Tr2)의 게인을 의도적으로 저하시킬 수 있다.
피드백 회로(131)는 커패시터(C6) 및 저항 소자(R7)를 구비한다. 커패시터(C6)(제 2 커패시터) 및 저항 소자(R7)(제 2 저항 소자)는 서로 직렬 접속되고, 트랜지스터(Tr2)의 컬렉터와 트랜지스터(Tr1)의 베이스 사이를 전기적으로 접속한다. 커패시터(C6)는 트랜지스터(Tr2)의 컬렉터로부터 출력되는 신호를 입력인 트랜지스터(Tr1)의 베이스에 피드백한다. 저항 소자(R7)는 저항값에 따라 피드백량을 조정한다. 이러한 구성에 의해, 피드백 회로(131)는 증폭기(110)의 발진을 억제하고, 안정성을 향상시킬 수 있다.
저항 소자(R8)는 일단에 제어 전류(Icas)가 공급되고, 타단이 커패시터(C5)의 일단에 접속된다. 저항 소자(R8)는 커패시터(C4)에 의한 트랜지스터(Tr2)의 베이스 접지의 정도를 약화시킴으로써, 트랜지스터(Tr2)의 게인을 의도적으로 저하시킬 수 있다.
이와 같이, 전력 증폭 회로(100A)에서는 캐스코드 접속된 상단의 트랜지스터(Tr2)에 피드백 회로(130) 및 저항 소자(R8)가 접속되어 있다. 이것에 의해, 출력 전력이 도 4에 나타내는 제 1 레벨(P1)로부터 제 2 레벨(P2) 사이의 영역에 포함되는 경우이어도 트랜지스터(Tr2)의 게인이 저하되기 때문에, 증폭기(110)의 컨버전 게인도 저하된다. 따라서, 전력 증폭 회로(100A)에 의하면, 출력 전력의 레벨을 제어 가능하게 하면서 수신 대역 노이즈의 발생을 억제할 수 있다.
또한, 전력 증폭 회로(100A)에서는 상단의 트랜지스터(Tr2)의 게인의 억제 에 따라, 예를 들면 커패시터(C6)의 용량값을 작게 함으로써, 피드백 회로(131)의 피드백량을 억제해도 좋다. 이것에 의해 하단의 트랜지스터(Tr1)의 게인이 상승하고, 증폭기(110) 전체로서의 게인의 저하를 막을 수 있다. 구체적으로는, 예를 들면 피드백 회로(131)에 포함되는 커패시터(C6)의 용량값이 피드백 회로(130)에 포함되는 커패시터(C5)의 용량값보다 작아지도록 설정해도 좋다. 이것에 의해, 증폭기(110)의 게인의 저하를 막는 동시에, 저항 소자(R7)의 저항값을 작게 할 수 있고, 저항 소자(R7)에 있어서의 열 노이즈를 억제할 수 있다.
또한, 도 5에 나타내는 피드백 회로(130, 131)의 구성은 모두 일례이고, 이것에 한정되지 않는다. 예를 들면, 피드백 회로(130)는 저항 소자(R6)를 구비하지 않고 있어도 되고, 피드백 회로(131)는 저항 소자(R7)를 구비하지 않고 있어도 된다. 또한, 전력 증폭 회로(100A)는 저항 소자(R8)을 구비하지 않고 있어도 된다.
또한, 피드백 회로(130)는 상단의 트랜지스터(Tr2)와 마찬가지로 하단의 트랜지스터(Tr1)에 설치되어 있어도 된다.
또한, 전력 증폭 회로(100A)는 레벨 제어 전압에 의해 출력 전력을 가변 제어하는 동작 모드와, 전력 증폭률을 일정하게 하는 동작 모드가 스위칭 가능하도록 구성되어 있어도 된다.
도 6은 전력 증폭 회로(100A) 및 비교예에 따른 전력 증폭 회로에 있어서의 수신 대역 노이즈의 시뮬레이션 결과를 나타내는 그래프이다. 구체적으로는 어떤 송신 신호의 증폭 시에 생성되는 3종류의 수신 대역 노이즈(925MHz, 935MHz, 960MHz)의 전력을 나타낸 도면이다. 또한, 비교예에 따른 전력 증폭 회로란 전력 증폭 회로(100A)의 구성 중 피드백 회로(130)를 구비하지 않는 구성이다. 도 6에 나타내는 그래프에 있어서, 가로축은 출력 전력(Pout)(dBm)을 나타내고, 세로축은 수신 대역 노이즈(dBm/100kHz)를 나타낸다.
도 6에 나타내는 바와 같이, 본 실시형태에 따른 전력 증폭 회로(100A)에 의하면, 비교예에 따른 전력 증폭 회로에 비하여 3종류 모두의 주파수 대역에 있어서 수신 대역 노이즈가 감소하고 있다. 여기서, 피드백 회로(130)의 효과가 나타나고 있다고 말한다.
도 7은 본 발명의 제 2 실시 형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다. 또한, 도 1에 나타내는 전력 증폭 회로(100A)와 동일한 요소에는 동일한 부호를 부여하여 설명을 생략한다. 또한, 제 2 실시형태 이후에서는 제 1 실시형태와 공통인 사항에 관한 기술을 생략하고, 다른 점에 대해서만 설명한다. 특히, 동일한 구성에 의한 동일한 작용 효과에 관해서는 실시형태마다에는 순차 언급하지 않는다.
도 7에 나타내는 전력 증폭 회로(100B)는 도 1에 나타내는 전력 증폭 회로(100A)에 비하여 3단의 증폭기를 포함하는 점에 있어서 다르다. 구체적으로, 전력 증폭 회로(100B)는 전력 증폭 회로(100A)의 구성에 더해서, 3단째의 증폭기(112), 바이어스 회로(123, 124), 커패시터(C7, C8), 저항 소자(R9, R10) 및 피드백 회로(132)를 구비한다.
3단째의 증폭기(112)는 트랜지스터(Tr5, Tr6)를 포함한다. 증폭기(112)는 2단째의 증폭기(111)로부터 공급되는 증폭 신호(RFout2)를 증폭하고, 증폭 신호(RFout)를 출력 단자(T2)로부터 출력한다.
또한, 3단째의 증폭기(112)에 관련되는 트랜지스터(Tr5, Tr6), 바이어스 회로(123, 124), 커패시터(C7, C8), 저항 소자(R9, R10) 및 단자(T8, T9)의 구성은 각각, 2단째의 증폭기(111)에 관련되는 트랜지스터(Tr3, Tr4), 바이어스 회로(121, 122), 커패시터(C2, C3), 저항 소자(R2, R3) 및 단자(T6, T7)의 구성과 같기 때문에, 상세한 설명을 생략한다.
피드백 회로(132)는 2단째의 증폭기(111)에 있어서, 트랜지스터(Tr3)의 컬렉터와 베이스 사이에 설치된다. 피드백 회로(132)는 도 3에 나타내는 피드백 회로(131)와 동일한 요소에 의해 구성할 수 있고, 피드백 회로(131)와 마찬가지로 발진을 억제하는 기능을 갖는다. 또한, 트랜지스터(Tr3, Tr4)의 컬렉터에는 단자(T10)로부터 전원 전압(Vcc)이 공급된다.
이러한 구성에 의해서도, 전력 증폭 회로(100B)는 전력 증폭 회로(100A)와 동일한 효과를 얻을 수 있다. 또한, 전력 증폭 회로(100B)에서는 3단계로 RF 신호의 전력이 증폭되기 때문에, 전력 증폭 회로(100A)에 비해서 큰 전력의 증폭 신호(RFout)를 출력할 수 있다.
또한, 3단째의 증폭기에 있어서도, 1단째 및 2단째의 증폭기와 동일하게 피드백 회로(131, 132)와 동일한 피드백 회로가 설치되어 있어도 된다.
도 8은 본 발명의 제 3 실시 형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다. 도 8에 나타내는 전력 증폭 회로(100C)는 도 7에 나타내는 전력 증폭 회로(100B)에 비하여 저항 소자(R11) 및 필터 회로(140)를 더 구비한다.
저항 소자(R11)는 1단째의 증폭기(110)에 있어서, 트랜지스터(Tr1)의 에미터와 접지(기준 전위의 일구체예) 사이에 설치된다.
필터 회로(140)는 입력 단자(T1)와 트랜지스터(Tr1)의 베이스 사이에 설치된다. 구체적으로, 필터 회로(140)는 커패시터(C9) 및 인덕터(L1)를 구비한다. 커패시터(C9)는 RF 신호(RFin)의 신호 경로에 직렬 접속된다. 인덕터(L1)는 상기 신호 경로와 접지 사이에 접속된다. 이것에 의해, 필터 회로(140)는 RF 신호(RFin)의 주파수 대역을 통과시키고, 이 보다 낮은 주파수의 신호를 감쇠시키는 주파수 특성을 갖는 L형의 하이 패스 필터 회로를 구성한다. 전력 증폭 회로(100C)가 필터 회로(140)를 구비함으로써, RF 신호(RFin)의 신호 경로에 포함되는 주파수(fAC)의 노이즈를 감쇠시킬 수 있다.
이러한 구성에 의해서도, 전력 증폭 회로(100C)는 전력 증폭 회로(100B)와 동일한 효과를 얻을 수 있다. 또한, 전력 증폭 회로(100C)는 저항 소자(R11)나 필터 회로(140)를 구비함으로써, 전력 증폭 회로(100B)에 비해서 더욱 수신 대역 노이즈를 억제할 수 있다.
또한, 전력 증폭 회로(100C)에서는 2단째의 트랜지스터(Tr3, Tr4) 및 3단째의 트랜지스터(Tr5, Tr6)의 에미터와 접지 사이에는 저항 소자가 설치되지 않는다. 이것에 의해, 모든 트랜지스터의 에미터와 접지 사이에 저항 소자가 설치된 구성에 비하여 회로 규모의 증대를 억제할 수 있다.
또한, 전력 증폭 회로(100C)는 저항 소자(R11) 및 필터 회로(140)를 모두 구비하고 있을 필요는 없고, 어느 한쪽을 구비하고 있어도 된다. 또한, 필터 회로(140)의 구성은 이것에 한정되지 않고, 예를 들면 커패시터 및 저항 소자를 포함하는 L형의 하이 패스 필터 회로이어도 된다.
도 9는 본 발명의 제 4 실시형태에 따른 전력 증폭 회로의 구성예를 나타내는 도면이다. 도 9에 나타내는 전력 증폭 회로(100D)는 도 7에 나타내는 전력 증폭 회로(100B)의 구성을 2개 구비한다.
구체적으로, 전력 증폭 회로(100D)는 1개의 기판(150) 상에 2개의 신호 경로가 형성된다. 각 신호 경로는 서로 다른 RF 신호(RFinA, RFinB)를 증폭하고, 증폭 신호(RFoutA, RFoutB)를 출력한다. RF 신호(RFinA, RFinB)는 예를 들면, 같은 통신 규격에 있어서의 다른 주파수 대역의 조합이어도 되고, 또는 다른 통신 규격의 조합이어도 된다. 다른 통신 규격은 예를 들면, 2G(제 2 세대 이동 통신 시스템), 3G(제 3 세대 이동 통신 시스템), 4G(제 4 세대 이동 통신 시스템), 5G(제 5 세대 이동 통신 시스템), LTE(Long Term Evolution)-FDD(Frequency Division Duplex), LTE-TDD(Time Division Duplex), LTE-Advanced, LTE-Advanced Pro, Wi-Fi, Bluetooth(등록상표) 및 LAA(License-Assisted Access using LTE) 등 중 임의의 2개의 조합이어도 된다. 또한, 각 신호 경로에 포함되는 요소는 전력 증폭 회로(100B)와 동일하기 때문에, 동일한 부호를 부여하고 설명을 생략한다.
이와 같은 구성이어도, 전력 증폭 회로(100D)는 전력 증폭 회로(100B)와 동일한 효과를 얻을 수 있다. 또한, 2개의 신호 경로가 1개의 기판(150)에 형성되기 때문에, 다른 기판에 형성되는 구성에 비해서 회로 면적의 증대를 억제할 수 있다.
또한, 도 9에서는 기판(150)에 형성되는 각 신호 경로의 예로서 전력 증폭 회로(100B)의 구성이 나타나 있지만, 각 신호 경로는 다른 전력 증폭 회로(100A, 100C)에 의해 구성되어 있어도 된다.
또한, 도 9에 있어서는 기판(150)에 2개의 신호 경로가 형성되는 예가 나타나 있지만, 기판(150)에는 3개 이상의 신호 경로가 형성되어 있어도 된다.
이상, 본 발명의 예시적인 실시형태에 관하여 설명했다. 전력 증폭 회로(100A∼100D)는 베이스 또는 게이트에 입력된 제 1 신호를 증폭하는 제 1 트랜지스터(Tr1)와, 제어 신호에 따른 바이어스 전류 또는 전압을 제 1 트랜지스터의 베이스 또는 게이트에 공급하는 바이어스 회로(120)와, 베이스 또는 게이트에 제어 신호에 따른 제어 전류(Icas)가 공급되고, 에미터 또는 소스가 제 1 트랜지스터(Tr1)의 컬렉터 또는 드레인에 접속되고, 컬렉터 또는 드레인으로부터 제 1 신호를 증폭한 제 2 신호를 출력하는 제 2 트랜지스터(Tr2)와, 제 2 트랜지스터(Tr2)의 컬렉터 또는 드레인과 제 2 트랜지스터(Tr2)의 베이스 또는 게이트 사이에 설치된 제 1 피드백 회로(130)를 구비한다. 이것에 의해, 트랜지스터(Tr2)의 게인이 저하되기 때문에, 트랜지스터(Tr1, Tr2)를 포함하는 증폭기의 컨버전 게인도 더욱 저하된다. 따라서, 전력 증폭 회로(100A∼100D)에 의하면, 출력 전력의 레벨을 제어 가능하게 하면서 수신 대역 노이즈의 발생을 억제할 수 있다.
또한, 제 1 피드백 회로(130)는 예를 들면, 서로 직렬 접속된 제 1 커패시터(C5) 및 제 1 저항 소자(R6)를 포함한다. 이것에 의해 트랜지스터(Tr2)의 출력을 피드백하면서, 제 1 저항 소자(R6)의 저항값에 의해 피드백량을 조정할 수 있다.
또한, 전력 증폭 회로(100A∼100D)는 제 2 트랜지스터(Tr2)의 컬렉터 또는 드레인과 제 1 트랜지스터(Tr1)의 베이스 또는 게이트 사이에 설치된 제 2 피드백 회로(131)를 더 구비한다. 이것에 의해 트랜지스터(Tr1, Tr2)를 포함하는 증폭기의 발진이 억제되어 안정성이 향상한다.
또한, 제 2 피드백 회로(131)는 예를 들면, 서로 직렬 접속된 제 2 커패시터(C6) 및 제 2 저항 소자(R7)를 포함한다. 이것에 의해 증폭기의 안정성을 확보하면서, 제 2 저항 소자(R7)의 저항값에 의해 트랜지스터(Tr1)의 게인을 조정할 수 있다.
또한, 제 2 커패시터(C6)의 용량값은 제 1 커패시터(C5)의 용량값보다 작아도 좋다. 이것에 의해, 제 1 트랜지스터(Tr1)의 게인이 상승하고, 증폭기 전체로서의 게인의 저하를 막을 수 있다. 또한, 제 2 저항 소자(R7)의 저항값을 작게 할 수 있고, 상기 저항 소자에 있어서의 열 노이즈를 억제할 수 있다.
또한, 전력 증폭 회로(100C)는 제 1 트랜지스터(Tr1)의 베이스 또는 게이트와 입력 단자 사이에 설치되고, 제 1 신호를 통과시키고 상기 제 1 신호의 주파수 대역보다 낮은 주파수의 신호를 감쇠시키는 필터 회로(140)를 더 구비한다. 이것에 의해, 제 1 신호에 포함되는 비교적 낮은 주파수의 노이즈를 감쇠시킬 수 있고, 결과적으로 수신 대역 노이즈를 억제할 수 있다.
이상에서 설명한 각 실시형태는 본 발명의 이해를 쉽게 하기 위한 것이고, 본 발명을 한정하여 해석하기 위한 것은 아니다. 본 발명은 그 취지를 일탈하지 않고, 변경 또는 개량될 수 있음과 아울러 본 발명에는 그 등가물도 포함된다. 즉, 각 실시형태에 당업자가 적당하게 설계 변경을 가한 것도, 본 발명의 특징을 구비하고 있는 한, 본 발명의 범위에 포함된다. 예를 들면, 각 실시형태가 구비하는 각 요소 및 그 배치, 재료, 조건, 형상, 사이즈 등은 예시한 것에 한정되는 것은 아니고 적당하게 변경할 수 있다. 또한, 각 실시형태가 구비하는 각 요소는 기술적으로 가능한 한에 있어서 조합시킬 수 있고, 이들을 조합시킨 것도 본 발명의 특징을 포함하는 한 본 발명의 범위에 포함된다.
100A∼100D : 전력 증폭 회로 110∼112 : 증폭기
120∼122 : 바이어스 회로 130∼132 : 피드백 회로
140 : 필터 회로 150 : 기판
200, 201 : 다이오드 210 : 트랜지스터
220 : 저항 소자 Tr1∼Tr6 : 트랜지스터
C1∼C9 : 커패시터 R1∼R11 : 저항 소자
L1 : 인덕터 T1 : 입력 단자
T2 : 출력 단자 T3∼T10 : 단자

Claims (6)

  1. 베이스 또는 게이트에 입력된 제 1 신호를 증폭하는 제 1 트랜지스터와,
    제어 신호에 따른 바이어스 전류 또는 전압을 상기 제 1 트랜지스터의 베이스 또는 게이트에 공급하는 바이어스 회로와,
    베이스 또는 게이트에 상기 바이어스 전류 또는 전압의 증가 또는 상승에 따라서 증가하는 제어 전류가 공급되고, 에미터 또는 소스가 상기 제 1 트랜지스터의 컬렉터 또는 드레인에 접속되고, 컬렉터 또는 드레인으로부터 상기 제 1 신호를 증폭한 제 2 신호를 출력하는 제 2 트랜지스터와,
    상기 제 2 트랜지스터의 컬렉터 또는 드레인과 상기 제 2 트랜지스터의 베이스 또는 게이트 사이에 설치된 제 1 피드백 회로를 구비하는 전력 증폭 회로.
  2. 제 1 항에 있어서,
    상기 제 1 피드백 회로는 서로 직렬 접속된 제 1 커패시터 및 제 1 저항 소자를 포함하는 전력 증폭 회로.
  3. 제 2 항에 있어서,
    상기 제 2 트랜지스터의 컬렉터 또는 드레인과 상기 제 1 트랜지스터의 베이스 또는 게이트 사이에 설치된 제 2 피드백 회로를 더 구비하는 전력 증폭 회로.
  4. 제 3 항에 있어서,
    상기 제 2 피드백 회로는 서로 직렬 접속된 제 2 커패시터 및 제 2 저항 소자를 포함하는 전력 증폭 회로.
  5. 제 4 항에 있어서,
    상기 제 2 커패시터의 용량값은 상기 제 1 커패시터의 용량값보다 작은 전력 증폭 회로.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 베이스 또는 게이트와 입력 단자 사이에 설치되고, 상기 제 1 신호를 통과시키고, 상기 제 1 신호의 주파수 대역보다 낮은 주파수의 신호를 감쇠시키는 필터 회로를 더 구비하는 전력 증폭 회로.
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