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KR102041666B1 - 반도체 패키지 및 이의 제조방법, 전자소자 모듈 - Google Patents

반도체 패키지 및 이의 제조방법, 전자소자 모듈 Download PDF

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KR102041666B1
KR102041666B1 KR1020170025308A KR20170025308A KR102041666B1 KR 102041666 B1 KR102041666 B1 KR 102041666B1 KR 1020170025308 A KR1020170025308 A KR 1020170025308A KR 20170025308 A KR20170025308 A KR 20170025308A KR 102041666 B1 KR102041666 B1 KR 102041666B1
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electronic component
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conductive layer
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삼성전기주식회사
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Abstract

관통홀이 형성되는 프레임과, 상기 프레임의 관통홀 내에 배치되는 전자부품과, 상기 프레임과 상기 전자부품의 하부에 형성되는 재배선부과, 상기 프레임의 내면에 형성되는 금속층 및 상기 금속층과 상기 전자부품에 의해 형성되는 공간에 충진되며 상기 프레임과 상기 전자부품을 덮도록 형성되는 전도성층을 포함하는 반도체 패키지가 개시된다.

Description

반도체 패키지 및 이의 제조방법, 전자소자 모듈{Semi-conductor package and method for manufacturing the same and module of electronic device using the same}
본 발명은 반도체 패키지 및 이의 제조방법, 전자소자 모듈에 관한 것이다.
최근 반도체 패키지의 경박단소화로 인하여 전자부품의 작동 시 동반되는 파워 손실(Power loss)에 의한 방열이 큰 이슈가 되고 있다. 그리고, 전자부품으로부터 발생되는 열은 전자부품 및 반도체 패키지를 열화시켜 신뢰성 및 특성을 저하시키는 문제를 초래한다.
이에 추가하여 전자제품의 크기가 축소되는 소형화 경향에 따라 다양한 소자간의 거리가 가까워지고 기존에 사용하는 EMI 차폐 방법이 소형화로 인하여 적용이 어려운 문제가 있다.
이에 따라, 상기한 문제점들을 해결할 수 있는 새로운 구조의 방열 및 EMI 차폐 성능 향상을 위한 구조의 개발이 필요한 실정이다.
국내 공개특허공보 제10-2014-0043568호
방열 특성 및 EMI 차폐 성능을 향상시킬 수 있는 반도체 패키지가 제공된다.
본 발명의 일 실시예에 따른 반도체 패키지는 관통홀이 형성되는 프레임과, 상기 프레임의 관통홀 내에 배치되는 전자부품과, 상기 프레임과 상기 전자부품의 하부에 형성되는 재배선부과, 상기 프레임의 내면에 형성되는 금속층 및 상기 금속층과 상기 전자부품에 의해 형성되는 공간에 충진되며 상기 프레임과 상기 전자부품을 덮도록 형성되는 전도성층을 포함한다.
방열 특성 및 EMI 차폐 성능을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.
도 2 내지 도 9는 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.
도 10은 본 발명의 제2 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.
도 11 내지 도 15는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.
도 16은 본 발명의 제1 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.
도 17은 본 발명의 제2 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.
도 18은 본 발명의 제3 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 설명한다. 그러나, 본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시 형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당해 기술분야에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있다.
도 1을 참조하면, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 일예로서, 프레임(110), 재배선부(120), 전자부품(130), 금속층(140) 및 전도성층(150)을 포함하여 구성될 수 있다.
프레임(110)에는 전자부품(130)이 삽입 배치되는 관통홀(112)이 형성될 수 있다. 즉, 프레임(110)은 전자부품(130)을 감싸도록 배치되며, 일예로서 전자부품(130)이 관통홀(112)의 내부에 배치되는 플레이트 형상을 가질 수 있다.
한편, 프레임(110)에는 복수개의 비아(114)가 형성될 수 있으며, 일예로서 비아(114)는 후술할 전도성층(150)과 그라운드 전극을 연결하는 역할을 수행할 수 있다.
그리고, 프레임(110)은 코어(116)와, 코어(116)의 상면과 저면에 형성되는 도체층(118)으로 구성될 수 있다.
코어(116)는 절연재질로 이루어질 수 있으며, 예를 들어 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 유리 섬유 또는 무기 필러와 같은 보강재가 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Bulid-up Film), FR-4, BT(Bismaleimide Triazine) 수지 등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
코어(116)는 강성 및 열 전도도가 우수한 금속(metal)이 그 내부에 배치될 수도 있는데, 이때 금속으로는 Fe-Ni계 합금이 사용될 수 있으며, Fe-Ni계 합금 표면에 Cu 도금을 형성할 수도 있다. 그 외에도 기타 유리(glass), 세라믹(ceramic), 플라스틱(plastic) 등이 그 내부에 배치될 수도 있다.
도체층(118)은 전도성이 우수한 은(Ag), 팔라듐(Pd), 알루미늄(Al), 니켈(Ni), 티타늄(Ti), 금(Au), 구리(Cu), 백금(Pt) 등에서 선택되는 적어도 하나의 물질 또는 적어도 둘의 물질의 혼합물을 포함할 수 있다.
도체층(118)은 공지의 방법으로 형성될 수 있으며, 예를 들면, 전해 동도금 또는 무전해 동도금 등으로 형성할 수 있다. 보다 구체적으로는, CVD(chemical vapor deposition), PVD(Physical Vapor Deposition), 스퍼터링(sputtering), 서브트랙티브(Subtractive), 애디티브(Additive), SAP(Semi-Additive Process), MSAP(Modified Semi-Additive Process) 등의 방법을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다.
재배선부(120)는 프레임(110)의 저면에 형성되며, 전자부품(130)은 재배선부(120) 상에 실장될 수 있다. 일예로서, 재배선부(120)는 절연층(122)과 배선층(124)을 구비할 수 있다. 그리고, 재배선부(120)의 하부로 노출되는 배선층(124)에는 솔더볼(102)이 형성될 수 있다.
한편, 재배선부(120)의 배선층(124)은 비아(114)에 전기적으로 연결될 수 있다.
또한, 재배선부(120)의 배선층(124)은 프레임(110)의 도체층(118), 후술할 전자부품(130)과 전기적으로 연결된다.
전자부품(130)은 프레임(110)의 관통홀(112) 내에 삽입 배치되도록 재배선부(120) 상에 설치된다. 한편, 전자부품(130)의 저면에는 재배선부(120)의 배선층(124)에 연결되는 연결패드(미도시)가 노출될 수 있다.
일예로서, 전자부품(130)은 IC 칩일 수 있다. 다만, 이에 한정되지 않으며 전자부품(130)은 이미지센서, 메모리칩 등 다양한 칩으로 변경 가능할 것이다.
금속층(140)은 프레임(110)의 내면에 형성된다. 즉, 관통홀(112)을 형성하는 프레임(110)의 내부면에 금속층(140)이 형성된다. 금속층(140)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다.
일예로서, 금속층(140)은 그라운드 전극(미도시)과 전기적으로 연결될 수 있다.
이와 같이, 금속층(140)이 프레임(110)의 내면에 형성되므로, 전자부품(130)으로부터 발생되는 열이 금속층(140)을 통해 재배선부(120) 및 도체층(118)으로 전달되어 열방출 효율을 향상시킬 수 있는 것이다.
나아가, 금속층(140)이 그라운드 전극과 전기적으로 연결되므로 EMI 차폐 성능을 향상시킬 수 있는 것이다.
전도성층(150)은 프레임(110)의 상면과 전자부품(130) 상면을 덮도록 형성된다.
이와 같이, 형성되는 전도성층(150)은 EMI 차폐 및 방열기능을 수행한다. 다시 말해, 전도성층(150)은 전자부품(130)의 상면을 덮도록 형성되어 EMI 차폐 및 방열기능을 수행하는 것이다.
한편, 전도성층(150)은 은 에폭시(Ag Epoxy), 전도성 에폭시로 이루어질 수 있다.
이와 같이, 전도성층(150)이 프레임(110)의 상면과 전자부품(130) 상면을 덮도록 형성되므로, 전도성층(150)이 형성되지 않은 경우와 비교하여 EMI 차폐 특성이 향상될 수 있다. 다시 말해, EMC 몰드층이 형성된 경우와 비교하여 전도성층(150)이 형성되는 경우 EMI 차폐 특성이 향상될 수 있다. 나아가, 방열 성능도 향상시킬 수 있다.
또한, 전도성층(150)은 전자부품(130)의 측면과 금속층(140)의 내부면에 의해 형성되는 공간에도 형성된다. 이와 같이, 전도성층(150)은 전자부품(130)이 관통홀(112)의 내에서 고정되도록 하는 역할을 수행한다.
나아가, 전자부품(130)의 측면과 금속층(140)의 내부면에 의해 형성되는 공간에 전도성층(150)이 형성되므로 EMI 차폐 특성이 향상될 수 있다.
더하여, 전자부품(130)의 측면과 금속층(140)의 내부면에 의해 형성되는 공간에 전도성층(150)이 형성되므로 전도성층(150)에 의한 열전달이 보다 빠르게 이루어질 수 있으므로, 방열 성능도 향상시킬 수 있는 것이다.
상기한 바와 같이, 전도성층(150)을 통해 EMI 차폐 특성 및 방열 성능을 향상시킬 수 있다.
이하에서는 도면을 참조하여 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법에 대하여 설명하기로 한다.
도 2 내지 도 9은 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 공정 흐름도이다.
먼저, 도 2에 도시된 바와 같이 프레임(110)에 관통홀(112)과 비아홀(114a)을 형성한다. 한편, 비아홀(114a)은 관통홀(112)의 주위에 복수개가 형성될 수 있다.
한편, 프레임(110)은 절연 재질로 이루어지는 코어(116)과, 코어(116)의 상면과 저면에 형성되는 도체층(118)으로 구성될 수 있다.
이후, 도 3에 도시된 바와 같이, 프레임(210)의 내면에 금속층(140)을 형성한다. 한편, 금속층(140)은 일예로서, 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 이들 중 어느 하나를 함유한 합금재질로 이루어질 수 있다.
한편, 프레임(110)에 형성된 비아홀(114a)에 전도성 재질로 이루어지는 물질을 충진하여 비아(114)를 형성한다.
이후, 도 4에 도시된 바와 같이, 프레임(110)의 저면 측에 제1 캐리어(10)를 부착한다. 제1 캐리어(10)는 전자부품(130) 및 전도성층(150)의 형성을 위해 임시로 부착되는 구성으로서 이후 제거된다.
제1 캐리어(10)의 부착이 완료되면, 도 5에 도시된 바와 같이, 전자부품(130)이 제1 캐리어(10) 상에 부착된다. 이때, 전자부품(130)은 프레임(110)의 관통홀(112) 내에 삽입 배치된다. 그리고, 전자부품(130)은 프레임(110)의 내면에 형성된 금속층(130)과 소정 간격 이격 배치되도록 제1 캐리어(10)에 설치된다.
상기에서는 금속층(140)이 전자부품(130)의 설치 전 형성되는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않으며 금속층(140)은 전자부품(130)이 제1 캐리어(10) 상에 설치된 상태에서 형성될 수도 있을 것이다.
이후, 도 6에 도시된 바와 같이, 전자부품(130)의 측면과 금속층(140)의 내면에 의해 형성되는 공간에 전도성층(150)이 형성된다. 또한, 전자부품(130)의 상면과 프레임(110)의 상면을 덮도록 전도성층(150)이 형성된다.
이와 같이, 전도성층(150)은 전자부품(130)의 측면과 금속층(140)의 내부면에 의해 형성되는 공간에도 형성되므로, 전자부품(130)이 관통홀(112)의 내에서 고정될 수 있는 것이다.
한편, 전도성층(150)은 은 에폭시(Ag Epoxy), 전도성 에폭시 재질로 이루어질 수 있다.
이후, 도 7에 도시된 바와 같이, 제1 캐리어(10)가 제거된다.
이후, 도 8에 도시된 바와 같이, 프레임(110)의 하단부에 재배선부(120)가 형성된다. 재배선부(120)는 절연층(122)과 배선층(124)을 구비하며, 배선층(124)은 그라운드 전극과 전기적으로 연결될 수 있다.
한편, 전자부품(130)도 배선층(124)과 전기적으로 연결된다.
재배선부(120)의 형성이 완료되면, 도 9에 도시된 바와 같이 재배선부(120)의 저면에 솔더볼(102)이 형성된다.
상기한 바와 같이, 전도성층(150)을 형성함으로써 EMI 차폐 성능 및 방열 성능을 향상시킬 수 있는 것이다.
나아가, 재배선부(120)를 통해 전자부품(130)을 고정시킬 수 있다.
이하에서는 도면을 참조하여 본 발명의 제2 실시예에 따른 반도체 패키지에 대하여 설명하기로 한다. 다만, 상기에서 설명한 구성요소와 동일한 구성요소에 대해서는 자세한 설명을 생략하고 상기한 설명에 갈음하기로 한다.
도 10은 본 발명의 제2 실시예에 따른 반도체 패키지를 나타내는 개략 단면도이다.
도 10을 참조하면, 본 발명의 제2 실시예에 따른 반도체 패키지(200)는 일예로서, 프레임(110), 재배선부(120), 전자부품(130), 금속층(140), 전도성층(250) 및 접합보조층(260)을 포함하여 구성될 수 있다.
한편, 프레임(110), 재배선부(120), 전자부품(130) 및 금속층(140)은 상기한 본 발명의 제1 실시예에 따른 전자부품 내장 기판(100)에 구비되는 구성과 동일한 구성이므로 자세한 설명을 생략하고 상기한 설명에 갈음하기로 한다.
전도성층(250)은 프레임(110)의 상면과 전자부품(130) 상면을 덮도록 형성된다.
이와 같이, 형성되는 전도성층(250)은 EMI 차폐 및 방열기능을 수행한다. 다시 말해, 전도성층(250)은 전자부품(130)의 상면을 덮도록 형성되어 EMI 차폐 및 방열기능을 수행하는 것이다.
한편, 전도성층(250)은 솔더 재질로 이루어질 수 있다.
이와 같이, 전도성층(250)이 프레임(110)의 상면과 전자부품(130) 상면을 덮도록 형성되므로, 전도성층(250)이 형성되지 않은 경우와 비교하여 EMI 차폐 특성이 향상될 수 있다. 다시 말해, EMC 몰드층이 형성된 경우와 비교하여 전도성층(250)이 형성되는 경우 EMI 차폐 특성이 향상될 수 있다. 나아가, 방열 성능도 향상시킬 수 있다.
또한, 전도성층(250)은 전자부품(130)의 측면과 금속층(140)의 내부면에 의해 형성되는 공간에도 형성된다. 이와 같이, 전도성층(250)은 전자부품(130)이 관통홀(112)의 내에서 고정되도록 하는 역할을 수행한다.
나아가, 전자부품(130)의 측면과 금속층(140)의 내부면에 의해 형성되는 공간에 전도성층(250)이 형성되므로 EMI 차폐 특성이 향상될 수 있다.
더하여, 전자부품(130)의 측면과 금속층(140)의 내부면에 의해 형성되는 공간에 전도성층(250)이 형성되므로 전도성층(250)에 의한 금속층(140)으로의 열전달이 보다 빠르게 이루어질 수 있으므로, 방열 성능도 향상시킬 수 있는 것이다.
접합보조층(260)은 전도성층(250)의 하부에 배치되어 전도성층(250)이 보다 용이하게 접합하도록 하는 역할을 수행한다. 즉, 접합보조층(260)은 전도성층(250)이 형성되기 전, 프레임(110)과 전자부품(120)의 상면 및 금속층(140)과 전자부품(120)의 측면에 형성될 수 있다.
일예로서, 접합보조층(260)은 솔더 재질로 이루어지는 전도성층(250)과의 접합이 용이한 금속 재질로 이루어질 수 있다. 일예로서, 접합보조층(260)은 주석(Sn), 납(Pb), 은(Ag) 중 어느 하나 또는 이들 중 어느 하나를 함유하는 금속 재질로 이루어질 수 있다.
상기한 바와 같이, 접합보조층(260)을 통해 솔더 재질로 이루어지는 전도성층(250)의 형성이 보다 용이하게 수행될 수 있다.
나아가, 본 발명의 제1 실시예에 따른 반도체 패키지(100)와 같이 전도성층(250)을 통해 EMI 차폐 특성 및 방열 성능을 향상시킬 수 있다.
도 11 내지 도 15는 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법을 설명하기 위한 설명도이다.
한편, 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법 중 상기한 본 발명의 제1 실시예에 따른 반도체 패키지의 제조방법과 동일한 공정에 대한 설명은 상기한 설명에 갈음하고 여기서는 자세한 설명을 생략하기로 한다.
먼저, 본 발명의 제2 실시예에 따른 반도체 패키지의 제조방법에서도 도 2 내지 도 4에 도시된 공정과 동일한 공정을 수행한다.
이후, 도 11에 도시된 바와 같이, 접합보조층(260)이 형성된다. 접합보조층(260)은 프레임(110)의 상면과 전자부품(130)의 상면을 덮도록 형성되며, 이와 더불어 금속층(140)과 전자부품(130)의 측면에도 접합보조층(260)이 형성된다.
접합보조층(260)은 이후 형성된 전도성층(250)의 형성 시 전도성층(250)이 보다 용이하게 접합되도록 하는 역할을 수행한다.
일예로서, 접합보조층(260)은 주석(Sn), 납(Pb), 은(Ag) 중 어느 하나 또는 이들 중 어느 하나를 함유하는 금속 재질로 이루어질 수 있다.
이후, 도 12에 도시된 바와 같이, 접합보조층(260) 상에 전도성층(250)이 형성된다. 전도성층(250)은 솔더 재질로 이루어질 수 있다.
이와 같이 전도성층(250)이 접합보조층(260) 상에 형성되므로, 솔더 재질로 전도성층(250)이 이루어지더라도 전도성층(250)의 적층이 용이하게 수행될 수 있는 것이다.
이후, 도 13에 도시된 바와 같이, 전도성층(250)의 형성 후 캐리어(10)를 제거한다.
이후, 이후, 도 14에 도시된 바와 같이, 프레임(110)의 하단부에 재배선부(120)가 형성된다. 재배선부(120)는 절연층(122)과 배선층(124)을 구비하며, 배선층(124)은 그라운드 전극과 전기적으로 연결될 수 있다.
한편, 전자부품(130)도 배선층(124)과 전기적으로 연결된다.
재배선부(120)의 형성이 완료되면, 도 15에 도시된 바와 같이 재배선부(120)의 저면에 솔더볼(102)이 형성된다.
상기한 바와 같이, 접합보조층(260)이 형성되므로 솔더 재질로 이루어지는 전도성층(250)의 형성이 용이하게 수행될 수 있다.
또한, 전도성층(250)을 형성함으로써 EMI 차폐 성능 및 방열 성능을 향상시킬 수 있는 것이다.
나아가, 재배선부(120)를 통해 전자부품(130)을 고정시킬 수 있다.
도 16은 본 발명의 제1 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.
도 16을 참조하면, 본 발명의 제1 실시예에 따른 전자소자 모듈(300)은 전술한 도 1에 도시된 반도체 패키지(100) 상에 적어도 하나의 전자소자(310)가 실장된다. 또한, 밀봉부(320)에 의해 전자소자(310)가 밀봉되도록 구성된다.
한편, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 양면에 모두 접속패드(302)가 구비될 수 있다. 이에 따라, 양면 중 제1면에 메인 기판(미도시)이 실장되고, 제2 면에 별도로 제조된 전자소자(310)가 실장될 수 있다.
또한, 전자소자(310)로는 능동 소자나 수동 소자 중 적어도 하나일 수 있으며, 밀봉부(320)는 EMC(Epoxy Molding Compound)로 이루어질 수 있다.
그리고, 일예로서, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 제1면 전체에 복수개의 접속패드(102)가 형성될 수 있다. 이러한 경우, 보다 많은 전자소자(310)를 전자부품 내장 기판(100)에 실장할 수 있으므로 집적도를 높일 수 있다.
한편, 본 실시예에서는 본 발명의 제1 실시예에 따른 반도체 패키지(100)가 사용되는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않는다.
즉, 본 발명의 제2 실시예에 따른 반도체 패키지(200)가 사용될 수도 있을 것이다.
도 17은 본 발명의 제2 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.
도 17을 참조하면, 본 발명의 제2 실시예에 따른 전자소자 모듈(400)은 전술한 도 1에 도시한 반도체 패키지(100) 상에 패키지 온 패키지(410, Package on Package, PoP)가 실장된다.
또한, 본 실시예에 따른 반도체 패키지(100)는 양면에 모두 접속패드(402)가 구비될 수 있다. 이에 따라, 양면 중 제1면에 메인 기판(미도시)이 실장되고, 제2 면에 별도로 제조된 패키지 온 패키지(410, Package on Package, PoP)가 실장될 수 있다.
일예로서, 패키지 온 패키지(410)는 패키지용 기판(412) 상에 전자소자(414)가 실장되고, 밀봉부(416)에 의해 전자소자(414)가 밀봉되도록 구성될 수 있다. 그러나, 이에 한정되지 않으며, 방열 부재(미도시)등 전자 부품 내장 기판(100)의 제1 면에 실장 가능한 모든 부품이 실장 가능할 것이다.
그리고, 본 발명의 제1 실시예에 따른 반도체 패키지(100)는 제1면 전체에 복수개의 접속 패드(102)가 구비될 수 있다. 이에 따라, I/O 단자가 많은 패키지도 제1면에 실장할 수 있다. 따라서, 제1면에 실장되는 패키지 온 패키지(410, Package on Package)와의 접합 신뢰성도 높일 수 있다.
한편, 본 실시예에서는 본 발명의 제1 실시예에 따른 반도체 패키지(100)가 사용되는 경우를 예로 들어 설명하고 있으나, 이에 한정되지 않는다.
즉, 본 발명의 제2 실시예에 따른 반도체 패키지(200)가 사용될 수도 있을 것이다.
도 18은 본 발명의 제3 실시예에 따른 전자소자 모듈을 나타내는 개략 단면도이다.
도 18을 참조하면, 본 발명의 제3 실시예에 따른 전자소자 모듈(500)은 반도체 패키지(600) 상에 패키지 온 패키지(510, Package on Package, PoP)가 실장된다.
반도체 패키지(600)는 내부에 복수의 전자 부품(630)을 포함한다. 여기서, 전자 부품(630)은 전력 증폭기나 필터, 집적회로(IC)를 포함할 수 있으며, 베어 디이(bare die)의 형태로 매립될 수 있다. 한편, 반도체 패키지(600)는 전자 부품(630)이 복수개가 실장되는 구성을 제외하고는 본 발명의 제1 실시예에 따른 반도체 패키지(600)과 동일한 구성을 구비한다.
패키지 온 패키지(510)는 패키지용 기판(512) 상에 복수개의 전자소자(514)가 실장되고, 밀봉부(516)에 의해 전자소자(514)가 밀봉되도록 구성될 수 있으나, 이에 한정되지 않는다.
또한, 본 발명의 제3 실시예에 따른 전자소자 모듈(500)의 표면에는 캡부재(520)가 배치된다.
캡부재(520)는 전자기파를 차폐하기 위해 구비된다. 따라서, 캡부재(520)는 반도체 패키지(600)와 패키지 온 패키지(510)이 형성하는 표면을 따라 형성될 수 있다.
이 경우, 반도체 패키지(600)와 패키지 온 패키지(510) 사이에는 절연 물질(530)이 충진될 수 있다.
한편, 캡부재(520)는 상기 구성으로 한정되지 않으며, 필요에 따라 반돛에 패키지(600)와 패키지 온 패키지(510) 중 어느 하나의 표면에만 형성될 수 있다. 또한, 캡부재(520)는 패키지 온 패키지(510)에 구비되는 전자소자(514) 사이에 개재되어 전자소자(514) 상호 간의 간섭을 차단할 수 있다.
이와 같이, 구성되는 본 실시예에 따른 전자소자 모듈은 베어 다이(bare die)의 상태의 전자 부품(630)을 내부에 매립하며, 양면에 접속단자(602)가 배치될 수 있다. 따라서, 전자소자 모듈의 크기를 최소화하면서 패키지 온 패키지(PoP) 구조에 활용될 수 있다.
더하여, 블록 도체를 통해 전자 소자에서 발생되는 열을 효과적으로 배출할 수 있으므로, 동작 중에 전자소자 모듈의 온도가 증가하는 것을 억제할 수 있다.
이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 다양한 수정 및 변형이 가능하다는 것은 당 기술분야의 통상의 지식을 가진 자에게는 자명할 것이다.
100, 200 : 반도체 패키지
110 : 프레임
120 : 재배선부
130 : 전자부품
140 : 금속층
150, 250 : 전도성층
160 : 접합보조층
300, 400, 500 : 전자소자 모듈

Claims (18)

  1. 관통홀, 절연 재질로 이루어지는 코어 및 상기 코어의 상면에 형성되는 도체층을 구비하는 프레임;
    상기 프레임의 관통홀 내에 배치되는 전자부품;
    상기 프레임과 상기 전자부품의 하부에 형성되는 재배선부;
    상기 프레임의 내면에 형성되는 금속층; 및
    상기 금속층과 상기 전자부품에 의해 형성되는 공간에 배치되며, 상기 도체층의 상면과 상기 전자부품의 상면을 덮는 전도성층;
    을 포함하는 반도체 패키지.
  2. 제1항에 있어서,
    상기 도체층은 상기 코어의 저면에도 배치되는 반도체 패키지.
  3. 제2항에 있어서,
    상기 프레임에는 상기 도체층과 상기 재배선부를 전기적으로 연결하기 위한 비아가 형성되며,
    상기 금속층과 상기 전도성층은 상기 비아를 통해 그라운드 전극과 연결되는 반도체 패키지.
  4. 제1항에 있어서,
    상기 금속층은 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 일들 중 적어도 하나를 함유한 합금재질로 이루어지는 반도체 패키지.
  5. 제1항에 있어서,
    상기 전도성층은 은 에폭시(Ag Epoxy), 전도성 에폭시, 솔더 재료로 이루어지는 반도체 패키지.
  6. 제1항에 있어서,
    상기 전도성층의 하부에 배치되어 상기 전도성층의 접합 보조를 위한 접합보조층을 더 포함하는 반도체 패키지.
  7. 제6항에 있어서,
    상기 전도성층은 솔더 재료로 이루어지며,
    상기 접합보조층은 주석(Sn), 납(Pb), 은(Ag) 중 어느 하나 또는 이들 중 어느 하나를 함유하는 금속 재질로 이루어지는 반도체 패키지.
  8. 제1항에 있어서,
    상기 재배선부의 저면에는 복수개의 솔더볼이 설치되는 반도체 패키지.
  9. 프레임의 상면과 내면 및 비아홀에 도금층 및 비아를 형성하는 단계;
    상기 프레임에 형성된 관통홀 내에 전자부품을 배치하는 단계;
    상기 전자부품과 금속층에 의해 형성되는 공간에 전도성층을 형성하며, 상기 전자부품의 상면과 상기 도금층의 상면을 덮도록 전도성층을 형성하는 단계;
    상기 프레임과 상기 전자부품의 저면에 재배선부를 형성하는 단계; 및
    상기 재배선부의 저면에 복수개의 솔더볼을 형성하는 단계를 포함하는 반도체 패키지의 제조방법.
  10. 제9항에 있어서, 프레임의 내면 및 비아홀에 도금층 및 비아를 형성하는 단계 후에
    상기 프레임의 저면에 캐리어부재를 접착하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  11. 제9항에 있어서,
    상기 금속층은 구리(Cu) 또는 니켈(Ni) 중 어느 하나 또는 일들 중 적어도 하나를 함유한 합금재질로 이루어지는 반도체 패키지의 제조방법.
  12. 제9항에 있어서,
    상기 금속층과 상기 전도성층은 상기 비아를 통해 그라운드 전극과 연결되는 반도체 패키지의 제조방법.
  13. 제9항에 있어서,
    상기 전도성층은 은 에폭시(Ag Epoxy), 전도성 에폭시 재료로 이루어지는 반도체 패키지의 제조방법.
  14. 제9항에 있어서, 상기 전도성층을 형성하는 단계 전에
    상기 프레임과 상기 전자부품의 상면 및 상기 금속층의 내면과 상기 전자부품의 측면에 접합보조층을 형성하는 단계를 더 포함하는 반도체 패키지의 제조방법.
  15. 제14항에 있어서,
    상기 전도성층은 솔더 재질로 이루어지는 반도체 패키지의 제조방법.
  16. 제15항에 있어서,
    상기 접합보조층은 주석(Sn), 납(Pb), 은(Ag) 중 어느 하나 또는 이들 중 어느 하나를 함유하는 금속 재질로 이루어지는 반도체 패키지의 제조방법.
  17. 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 패키지; 및
    상기 반도체 패키지의 일면에 실장되는 적어도 하나의 전자 소자;
    를 포함하는 전자소자 모듈.
  18. 제1항 내지 제8항 중 어느 한 항에 기재된 반도체 패키지; 및
    상기 반도체 패키지의 일면에 실장되는 패키지 온 패키지;
    를 포함하는 전자소자 모듈
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