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KR102037830B1 - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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KR102037830B1
KR102037830B1 KR1020130056640A KR20130056640A KR102037830B1 KR 102037830 B1 KR102037830 B1 KR 102037830B1 KR 1020130056640 A KR1020130056640 A KR 1020130056640A KR 20130056640 A KR20130056640 A KR 20130056640A KR 102037830 B1 KR102037830 B1 KR 102037830B1
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sacrificial
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layer
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남상돈
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삼성전자주식회사
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Abstract

반도체 장치의 제조 방법이 제공된다. 이 방법은 기판 상에 순차적으로 제 1 희생막, 제 1 절연막 및 제 2 희생막을 형성하는 것, 제 2 희생막, 제 1 절연막 및 제 1 희생막을 패터닝하여 기판의 일부를 노출하는 개구부를 정의하되, 기판 상에 순차적으로 적층된 제 1 희생 패턴들, 캡핑 패턴들 및 제 2 희생 패턴들을 형성하는 것, 개구부를 갖는 기판의 프로파일에 따라 제 2 절연막을 형성하는 것, 제 2 절연막 및 제 2 희생 패턴들을 식각하여, 제 1 희생 패턴들의 측벽들 상에 스페이서들을 형성하는 동시에, 제 2 희생 패턴들을 제거하는 것, 스페이서들이 형성된 개구부를 채우는 배선 패턴을 형성하는 것, 및 제 1 희생 패턴들을 기화시키는 것을 포함한다.

Description

반도체 장치 및 그 제조 방법{Semiconductor Devices and Methods of Fabricating the Same}
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 더 구체적으로 배선 구조를 포함하는 반도체 장치 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광받고 있다. 반도체 장치들은 논리 데이터(logic data)를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저소비 전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여, 반도체 장치는 보다 고집적화되고 있다. 반도체 장치의 고집적화가 심화할수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가하고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 고집적화에 최적화될 수 있으면서 높은 신뢰성을 갖는 반도체 장치를 제공하는 데 있다.
본 발명이 해결하고자 하는 다른 과제는 고집적화에 최적화될 수 있으면서 높은 신뢰성을 갖는 반도체 장치의 제조 방법을 제공하는 데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 과제를 달성하기 위하여, 본 발명은 반도체 장치를 제공한다. 이 반도체 장치는 기판 상의 배선들 및 배선들 사이의 층간 절연 구조를 포함할 수 있다. 층간 절연 구조는 배선들의 측벽들에 배치된 스페이서들, 및 스페이서들의 상부들 사이에 개재된 캡핑 패턴을 포함하되, 스페이서들 및 캡핑 패턴은 서로 다른 물질을 포함할 수 있다. 기판, 스페이서들 및 캡핑 패턴은 그들 내부에 에어 갭을 정의할 수 있다.
캡핑 패턴은 세공들을 포함하는 물질을 포함할 수 있다.
에어 갭 하부의 기판 상에 배치된 식각 정지막을 포함할 수 있다.
또한, 상기한 다른 과제를 달성하기 위하여, 본 발명은 반도체 장치의 제조 방법을 제공한다. 이 방법은 기판 상에 순차적으로 제 1 희생막, 제 1 절연막 및 제 2 희생막을 형성하는 것, 제 2 희생막, 제 1 절연막 및 제 1 희생막을 패터닝하여 기판의 일부를 노출하는 개구부를 정의하되, 기판 상에 순차적으로 적층된 제 1 희생 패턴들, 캡핑 패턴들 및 제 2 희생 패턴들을 형성하는 것, 개구부를 갖는 기판의 프로파일에 따라 제 2 절연막을 형성하는 것, 제 2 절연막 및 제 2 희생 패턴들을 식각하여, 제 1 희생 패턴들의 측벽들 상에 스페이서들을 형성하는 동시에, 제 2 희생 패턴들을 제거하는 것, 스페이서들이 형성된 개구부를 채우는 배선 패턴을 형성하는 것, 및 제 1 희생 패턴들을 기화시키는 것을 포함할 수 있다.
제 1 희생막은 탄화수소 계열의 물질로 형성될 수 있다.
제 1 절연막은 세공들을 포함하는 물질로 형성될 수 있다.
제 2 희생막 및 제 2 절연막은 동일한 물질로 형성될 수 있다. 제 2 희생막 및 제 2 절연막은 실리콘 탄질화물로 형성될 수 있다.
제 1 희생 패턴들을 기화시키는 것은 열 에너지 또는 광 에너지를 이용하는 공정일 수 있다.
배선 패턴을 형성하는 것은 스페이서들이 형성된 개구부를 갖는 기판을 덮는 배선막을 형성하는 것 및 캡핑 패턴들이 노출될 때까지 배선막을 평탄화하는 것을 포함할 수 있다.
배선막은 텅스텐 또는 구리로 형성될 수 있다.
배선막을 형성하기 전에 스페이서들이 형성된 개구부를 갖는 기판의 프로파일을 따라 배리어막을 형성하는 것을 포함할 수 있다.
배선막은 텅스텐으로 형성되며, 배리어막은 금속 배리어막일 수 있다. 금속 배리어막은 탄탈럼, 탄탈럼 질화물, 루테늄, 코발트, 망가니즈, 티타늄, 티타늄 질화물, 텅스텐 질화물, 니켈, 니켈 붕화물 또는 이들의 조합으로 형성될 수 있다.
배선막은 구리로 형성되며, 배리어막은 금속 배리어막 및 금속 배리어막 상의 씨드막으로 구성된 2중막일 수 있다.
상술한 바와 같이, 본 발명의 과제의 해결 수단에 따르면 반도체 장치는 기판, 배선들 각각의 양 측벽들 각각에 배치된 스페이서들, 및 스페이서들의 상부들 사이에 개재된 캡핑 패턴에 의해 정의된 에어 갭을 포함하는 층간 절연 구조를 가짐으로써, 배선이 무너지는 것이 방지될 수 있다. 이에 따라, 높은 신뢰성을 갖는 반도체 장치 및 그 제조 방법이 제공될 수 있다.
또한, 본 발명의 과제의 해결 수단에 따르면 반도체 장치는 기판, 배선들 각각의 양 측벽들 각각에 배치된 스페이서들, 및 스페이서들의 상부들 사이에 개재된 캡핑 패턴에 의해 정의된 에어 갭을 포함하는 층간 절연 구조를 가짐으로써, RC 지연(RC delay)이 감소할 수 있다. 이에 따라, 고집적화에 최적화된 반도체 장치 및 그 제조 방법이 제공될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 9는 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 10은 본 발명의 실시예들에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 11은 본 발명에 따른 실시예들에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면들과 함께 상세하게 후술 되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 여기서 설명되는 실시예에 한정되는 것이 아니라 서로 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 바람직한 실시예에 따른 것이기 때문에, 설명의 순서에 따라 제시되는 참조 부호는 그 순서에 반드시 한정되지는 않는다. 이에 더하여, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
도 1은 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체 장치는 기판(110), 식각 정지막(etch stop layer, 120), 에어 갭(130a), 캡핑 패턴(capping pattern, 140), 스페이서들(spacer, 170) 및 배선 패턴들(wiring pattern, 190a)을 포함할 수 있다.
기판(110)은 반도체 기판, 가령 실리콘(Si) 기판, 게르마늄(Ge) 기판 또는 실리콘-게르마늄(SiGe) 기판일 수 있다. 기판(100)의 내부에는 트랜지스터(transistor)들 및/또는 메모리 셀(memory cell)들을 포함하는 집적 회로가 제공될 수 있다.
층간 절연 구조(200)는 식각 정지막(120), 캡핑 패턴(140), 스페이서들(170) 및 이들에 의해 정의된 에어 갭(130a)을 포함할 수 있다. 에어 갭(130a)은 액상 또는/및 고상 물질이 제공되지 않는 영역으로, 실질적으로 비어있는 공간을 지칭할 수 있다.
식각 정지막(120)은 기판(110)과 에어 갭(130a) 사이 및 기판(110)과 스페이서들(170) 사이에 개재될 수 있다. 식각 정지막(120)은 캡핑 패턴(140)과 식각 선택성을 갖는 물질을 포함할 수 있다. 식각 정지막(120)은 저유전(low k) 물질을 포함할 수 있다. 본 발명의 실시예에 따른 식각 정지막(120)은 실리콘 탄질화물(SiCN)을 포함할 수 있다. 식각 정지막(120)은 배선 패턴들(190a)을 형성하기 위한 공정에서 기판(110)에 대한 식각 정도에 대한 산포를 감소시키기 위한 역할을 한다.
캡핑 패턴(140)은 스페이서들(170)의 상부들 사이에 개재될 수 있다. 캡핑 패턴(140)은 실리콘 산탄화물(SiOC) 계열의 물질을 포함할 수 있다. 바람직하게는, 본 발명의 실시예에 따른 캡핑 패턴(140)은 p-SiOCH를 포함할 수 있다. 캡핑 패턴(140)은 층간 절연 구조(200)를 형성하기 위한 공정에서 희생 물질이 기화되어 발생하는 물질들이 빠져나갈 수 있도록 하기 위한 세공들을 포함할 수 있다.
스페이서들(170)은 배선 패턴(190a)의 측벽들에 배치될 수 있다. 식각 정지막(120)은 저유전 물질을 포함할 수 있다. 본 발명의 실시예에 따른 스페이서들(170)은 실리콘 탄질화물을 포함할 수 있다. 이에 따라, 식각 정지막(120), 캡핑 패턴(140) 및 스페이서들(170)은 층간 절연 구조(200)의 에어 갭(130a)을 정의할 수 있다.
배선 패턴(190a)은 텅스텐(W) 또는 구리(Cu)를 포함할 수 있다. 배선 패턴(190a)은 기판(110) 내부의 트랜지스터들 및/또는 메모리 셀들과 전기적으로 연결될 수 있다. 배리어막(180)은 기판(110)과 배선 패턴(190a) 사이 및 층간 절연 구조(200)와 배선 패턴(190a) 사이에 개재될 수 있다. 즉, 배리어막(180)은 기판(110)과 배선 패턴(190a) 사이, 식각 정지막(120)과 배선 패턴(190a) 사이 및 스페이서들(170)과 배선 패턴(190a) 사이에 개재될 수 있다. 배리어막(180)은 배선 패턴(190a)의 금속 성분이 기판(110) 또는/및 층간 절연 구조(200)로 확산하는 것을 방지하기 위한 역할을 한다.
배선 패턴(190a)이 텅스텐을 포함할 경우, 배리어막(180)은 금속 배리어막일 수 있다. 금속 배리어막은 탄탈럼(Ta), 탄탈럼 질화물(TaN), 루테늄(Ru), 코발트(Co), 망가니즈(Mn), 티타늄(Ti), 티타늄 질화물(TiN), 텅스텐 질화물(WN), 니켈(Ni), 니켈 불화물(NiB) 또는 이들의 조합들 중에서 선택된 적어도 하나를 포함할 수 있다.
배선 패턴(190a)이 구리를 포함할 경우, 배리어막(180)은 금속 배리어막 및 금속 배리어막 쌍의 씨드막(seed layer)으로 구성된 2중막일 수 있다. 씨드막은 구리를 포함할 수 있다.
도시되지 않았지만, 배선 패턴(190a)을 포함하는 기판(110) 상에 층간 절연 구조(200) 및 배선 패턴(190a)과 유사한 배선 구조가 추가로 배치될 수 있다.
상기한 본 발명의 실시예에 따른 반도체 장치는 기판, 배선들 각각의 양 측벽들 각각에 배치된 스페이서들, 및 스페이서들의 상부들 사이에 개재된 캡핑 패턴에 의해 정의된 에어 갭을 포함하는 층간 절연 구조를 가짐으로써, 배선이 무너지는 것이 방지될 수 있다. 이에 따라, 높은 신뢰성을 갖는 반도체 장치가 제공될 수 있다.
또한, 본 발명의 실시예에 따른 반도체 장치는 기판, 배선들 각각의 양 측벽들 각각에 배치된 스페이서들, 및 스페이서들의 상부들 사이에 개재된 캡핑 패턴에 의해 정의된 에어 갭을 포함하는 층간 절연 구조를 가짐으로써, RC 지연이 감소할 수 있다. 이에 따라, 고집적화에 최적화된 반도체 장치가 제공될 수 있다.
도 2 내지 도 8은 본 발명의 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도들이다.
도 2를 참조하면, 기판(110) 상에 식각 정지막(120), 제 1 희생막(130), 제 1 절연막(140) 및 제 2 희생막(150)이 순차적으로 형성된다. 식각 정지막(120), 제 1 희생막(130), 제 1 절연막(140) 및 제 2 희생막(150)을 형성하는 것은 화학적 기상 증착(Chemical Vapor Depostion : CVD) 방식을 이용할 수 있다. 제 2 희생막(150)의 소정 영역 상에 마스크 패턴(mask pattern, 160)이 형성된다. 마스크 패턴(160)은 포토레지스트(pjotoresist)를 포함할 수 있다.
기판(110)은 반도체 기판, 가령 실리콘 기판, 게르마늄 기판 또는 실리콘-게르마늄 기판일 수 있다. 기판(100)의 내부에는 트랜지스터들 및/또는 메모리 셀들을 포함하는 집적 회로가 제공될 수 있다.
식각 정지막(120)은 제 1 절연막(140)과 식각 선택성을 갖는 물질로 형성될 수 있다. 또한, 식각 정지막(120)은 저유전 물질을 포함할 수 있다. 본 발명의 실시예에 따른 식각 정지막(120)은 실리콘 탄질화물을 포함할 수 있다. 식각 정지막(120)은 배선 패턴들(도 1의 190a 참조)을 형성하기 위한 추후 공정에서 기판(110)에 대한 식각 정도에 대한 산포를 감소시키기 위한 역할을 한다.
제 1 희생막(130)은 열 에너지 또는 광 에너지를 이용하는 공정에 의해 기화될 수 있는 물질로 형성될 수 있다. 제 1 희생막(130)은 탄화수소(CxHy; x + y = 1) 계열의 물질을 포함할 수 있다. 제 1 희생막(130)은 에어 갭(도 1의 130a)을 형성하기 위한 추후 공정에서 기화될 수 있다.
제 1 절연막(140)은 실리콘 산탄화물 계열의 물질로 형성될 수 있다. 바람직하게는, 본 발명의 실시예에 따른 제 1 절연막(140)은 p-SiOCH를 포함할 수 있다. 제 1 절연막(140)은 에어 갭(130a)을 형성하기 위한 공정에서 희생 물질이 기화되어 발생하는 물질들이 빠져나갈 수 있도록 하기 위한 세공들을 포함할 수 있다.
제 2 희생막(150)은 저유전 물질로 형성될 수 있다. 즉, 제 2 희생막(150)은 식각 정지막(120)과 동일한 물질로 형성될 수 있다. 본 발명의 실시예에 따른 제 2 희생막(150)은 실리콘 탄질화물을 포함할 수 있다.
도 3을 참조하면, 제 2 희생막(150), 제 1 절연막(140) 및 제 1 희생막(130)을 관통하여 식각 정지막(120)의 일부를 노출하는 개구부(165)가 형성된다. 개구부(165)를 형성하는 것은 마스크 패턴(160)을 마스크로 하는 식각 공정으로 제 2 희생막(150), 제 1 절연막(140) 및 제 1 희생막(130)을 순차적으로 식각하는 것에 의해 식각 정지막(120)의 일부가 노출될 수 있다. 즉, 식각 정지막(120) 상에 순차적으로 적층된 제 1 희생 패턴(130), 캡핑 패턴(140) 및 제 2 희생 패턴(150)에 의해 식각 정지막(120)의 일부가 노출될 수 있다. 식각 공정은 이방성 식각 방식을 이용할 수 있다. 식각 공정 후, 마스크 패턴(160)이 제거된다.
도 4를 참조하면, 개구부(165)를 갖는 기판(110)의 프로파일(profile)을 따라 제 2 절연막(170)이 형성된다. 제 2 절연막(170)은 제 2 희생 패턴(150)과 동일한 물질로 형성될 수 있다. 즉, 제 2 절연막(170)은 실리콘 탄질화물을 포함할 수 있다.
도 5를 참조하면, 제 2 절연막(170) 및 제 2 희생 패턴(150)을 식각하는 것에 의해 제 1 희생 패턴(130)의 양 측벽들 각각 상에 스페이서들(170)이 형성되는 동시에, 제 2 희생 패턴(150)이 제거된다. 또한, 개구부(165)에 의해 노출된 식각 정지막(120)의 일부도 제거된다.
제 2 절연막(170) 및 제 2 희생 패턴(150)을 식각하는 것은 이방성 건식 식각 방식을 이용할 수 있다. 여기서, 제 2 절연막(170), 제 2 희생 패턴(150) 및 식각 정지막(120)은 동일한 물질로 형성되었기 때문에, 캡핑 패턴(140) 상의 제 2 희생 패턴(150) 및 제 2 절연막(170) 부위, 및 개구부(165) 하부의 식각 정지막(120) 및 제 2 절연막(120)이 식각 공정에 의해 동시에 제거될 수 있다. 이에 따라, 제 1 희생 패턴(130) 및 캡핑 패턴(140) 각각의 측벽들 상에 스페이서들(170)이 형성될 수 있다.
도 6을 참조하면, 스페이서들(170)이 형성된 개구부(165)를 갖는 기판(110)의 프로파일을 따라 배리어막(180)이 형성된다. 배리어막(180)은 금속 배리어막일 수 있다. 금속 배리어막은 탄탈럼, 탄탈럼 질화물, 루테늄, 코발트, 망가니즈, 티타늄, 티타늄 질화물, 텅스텐 질화물, 니켈, 니켈 불화물 또는 이들의 조합들 중에서 선택된 적어도 하나를 포함할 수 있다. 또한, 배리어막(140)은 금속 배리어막 및 금속 배리어막 상의 씨드막으로 구성된 2중막일 수 있다. 씨드막은 구리를 포함할 수 있다.
배리어막(180)이 형성된 기판(110)을 덮는 배선막(190)이 형성된다. 배선막(190)은 텅스텐 또는 구리로 형성될 수 있다. 배리어막(180)은 배선막(190)의 금속 성분이 기판(110), 식각 정지막(120) 또는/및 캡핑 패턴(140)으로 확산하는 것을 방지하기 위한 역할을 한다.
배선막(190)이 텅스텐으로 형성될 경우, 배리어막(180)은 금속 배리어막일 수 있다. 금속 배리어막은 탄탈럼, 탄탈럼 질화물, 루테늄, 코발트, 망가니즈, 티타늄, 티타늄 질화물, 텅스텐 질화물, 니켈, 니켈 불화물 또는 이들의 조합들 중에서 선택된 적어도 하나를 포함할 수 있다. 배선막(190)이 텅스텐으로 형성될 경우, 배선막(190)은 물리적 기상 증착(Physical Vapor Deposition : PVD) 방식 또는 화학적 기상 증착 방식에 의해 형성될 수 있다.
배선막(190)이 구리로 형성될 경우, 배리어막(180)은 금속 배리어막 및 금속 배리어막 상의 씨드막으로 구성된 2중막일 수 있다. 배선막(190)이 구리로 형성될 경우, 배선막(190)은 전기도금 방식에 의해 형성될 수 있다.
도 7을 참조하면, 캡핑 패턴(140)이 노출될 때까지 배선막(190)이 평탄화된다. 배선막(190)을 평탄화하는 것은 화학적 물리적 연마(Chemical Mechanical Polishing : CMP) 방식을 이용할 수 있다. 이에 따라, 상부면이 노출된 배선 패턴(190a)이 형성될 수 있다. 배선 패턴(190a)은 기판(110) 내부의 트랜지스터들 및/또는 메모리 셀들과 전기적으로 연결될 수 있다.
도 8을 참조하면, 제 1 희생 패턴(130)을 기화시키는 것에 의해 배선 패턴들(190a) 각각의 양 측벽들 각각에 배치된 스페이서들(170), 스페이서들(170)의 상부들 사이에 개재된 캡핑 패턴(140) 및 기판(110) 상에 배치된 식각 정지막(120)에 의해 정의되는 에어 갭(130a)이 형성된다.
제 1 희생 패턴(130)을 기화시키는 것은, 예를 들어, 400℃ 이상으로 온도를 인가하거나, 또는 자외선(UltraViolet ray : UV ray)을 인가하는 공정일 수 있다. 본 발명의 실시예에 따른 제 1 희생 패턴(130)을 기화시키는 공정은 400℃ 이상의 온도에서 자외선을 제 1 희생 패턴(130)에 쪼여주는 것에 의해, 탄화수소 계열의 물질은 에너지를 받아 기화되고, 기화된 탄화수소 계열의 물질은 캡핑 패턴(140)의 세공들을 통해 빠져나갈 수 있다.
결과적으로, 반도체 장치는 배선 패턴들(190a) 사이에 식각 정지막(120), 캡핑 패턴(140), 스페이서들(170) 및 이들에 의해 정의된 에어 갭(130a)을 포함하는 층간 절연 구조(200)를 가질 수 있다.
도시되지 않았지만, 배선 패턴(190a)을 포함하는 기판(110) 상에 층간 절연 구조(200) 및 배선 패턴(190a)과 유사한 배선 구조가 추가로 형성될 수 있다.
상기한 본 발명의 실시예에 따른 방법으로 제조된 반도체 장치는 기판, 배선들 각각의 양 측벽들 각각에 배치된 스페이서들, 및 스페이서들의 상부들 사이에 개재된 캡핑 패턴에 의해 정의된 에어 갭을 포함하는 층간 절연 구조를 가짐으로써, 배선이 무너지는 것이 방지될 수 있다. 이에 따라, 높은 신뢰성을 갖는 반도체 장치의 제조 방법이 제공될 수 있다.
또한, 본 발명의 실시예에 따른 방법으로 제조된 반도체 장치는 기판, 배선들 각각의 양 측벽들 각각에 배치된 스페이서들, 및 스페이서들의 상부들 사이에 개재된 캡핑 패턴에 의해 정의된 에어 갭을 포함하는 층간 절연 구조를 가짐으로써, RC 지연이 감소할 수 있다. 이에 따라, 고집적화에 최적화된 반도체 장치의 제조 방법이 제공될 수 있다.
도 9는 본 발명의 실시예에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 9를 참조하면, 메모리 시스템(1100, memory system)은 개인 휴대용 정보 단말기(Personal Digital Assistant : PDA), 휴대용 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 이동 전화(mobile phone), 디지털 음악 재생기(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110, controller), 키패드(key pad), 키보드(key board) 및 표시 장치(display)와 같은 입/출력(Input/Output : I/O) 장치(1120), 메모리(1130), 인터페이스(1140, interface), 및 버스(1150, bus)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서(microprocessor), 디지털 시그널 프로세서(digital signal processor), 마이크로 컨트롤러(microcontroller), 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러(1110)에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입/출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입/출력 장치(1120)는 키보드, 키패드 또는 표시 장치를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 반도체 장치를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크(network)로 송출하거나, 통신 네트워크로부터 데이터를 받는 역할을 한다.
도 10은 본 발명의 실시예에 따른 반도체 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략적인 블록도이다.
도 10을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200, memory card)는 본 발명에 따른 반도체 장치를 포함하는 메모리 소자(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(host)와 메모리 소자(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
에스램(1221, Static Random Access Memory : SRAM)은 프로세싱 유닛(processing unit)인 중앙 처리 장치(1222, Central Processing Unit : CPU)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223, host I/F)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜(protocol)을 구비한다. 오류 정정 부호 블록(1224, Error Correction Coding block : ECC block)은 멀티 비트(multi-bit) 특성을 갖는 메모리 소자(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정한다. 메모리 인터페이스(1225, memory I/F)는 본 발명의 반도체 장치를 포함하는 메모리 소자(1210)와 인터페이싱 한다. 중앙 처리 장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트와의 인터페이싱을 위한 부호 데이터를 저장하는 롬(미도시, Read Only Memory : ROM) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 반도체 장치, 메모리 카드 또는 메모리 시스템에 따르면, 고집적화된 메모리 시스템이 제공될 수 있다. 특히, 최근 활발히 진행되고 있는 솔리드 스테이트 드라이브(Solid State Drive : SSD) 장치와 같은 메모리 시스템에 본 발명의 반도체 장치가 제공될 수 있다. 이 경우, 고집적화된 메모리 시스템이 구현될 수 있다.
도 11은 본 발명에 따른 실시예에 따른 반도체 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략적인 블록도이다.
도 11을 참조하면, 이동 기기(mobile device)나 데스크톱 컴퓨터(desktop computer)와 같은 정보 처리 시스템에 본 발명의 반도체 장치(1311) 및 시스템 버스(1360)와 반도체 장치(1311) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1312)를 포함하는 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320, MOdulator and DEModulator : MODEM), 중앙 처리 장치(1330), 램(1340), 유저 인터페이스(1350, user interface)를 포함한다. 메모리 시스템(1310)은 앞서 도 9에서 언급된 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 메모리 시스템(1310)에는 중앙 처리 장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 메모리 시스템(1310)이 솔리드 스테이트 드라이브로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 메모리 시스템(1310)은 오류 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(application chipset), 카메라 이미지 신호 프로세서(Image Signal Processor : ISP), 입/출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 반도체 장치를 포함하는 메모리 소자 또는 메모리 시스템은 다양한 형태들의 패키지(package)에 실장될 수 있다. 예를 들면, 본 발명에 따른 메모리 소자 또는 메모리 시스템은 패키지 온 패키지(Package on Package : PoP), 볼 그리드 어레이(Ball Grid Arrays : BGAs), 칩 스케일 패키지(Chip Scale Packages : CSPs), 플라스틱 리디드 칩 캐리어(Plastic Leaded Chip Carrier : PLCC), 플라스틱 듀얼 인라인 패키지(Plastic Dual In-line Package : PDIP), 다이 인 와플 팩(die in waffle pack), 다이 인 웨이퍼 폼(die in wafer form), 칩 온 보드(Chip On Board : COB), 세라믹 듀얼 인라인 패키지(CERamic Dual In-line Package : CERDIP), 플라스틱 메트릭 쿼드 플랫 팩(plastic Metric Quad Flat Pack : MQFP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 스몰 아웃라인 집적 회로(Small-Outline Integrated Circuit : SOIC), 쓰링크 스몰 아웃라인 패키지(Shrink Small-Outline Package : SSOP), 씬 스몰 아웃라인 패키지(Thin Small-Outline Package : TSOP), 씬 쿼드 플랫 팩(Thin Quad Flat Pack : TQFP), 시스템 인 패키지(System In Package : SIP), 멀티 칩 패키지(Multi Chip Package : MCP), 웨이퍼 레벨 패키지(Wafer-level Fabricated Package : WFP) 또는 웨이퍼 레벨 적층 패키지(Wafer-level processed Stack Package : WSP) 등과 같은 방식으로 패키지화되어 패키지에 실장될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110 : 기판
120 : 식각 정지막
130 : 제 1 희생막( 또는 제 1 희생 패턴)
130a : 에어 갭
140 : 캡핑 패턴( 또는 제 1 절연막)
150 : 제 2 희생막( 또는 제 2 희생 패턴)
160 : 마스크 패턴
165 : 개구부
170 : 스페이서( 또는 제 2 절연막)
180 : 배리어막
190 : 배선막
190a : 배선 패턴
200 : 층간 절연 구조
1100 : 메모리 시스템
1110 : 컨트롤러
1120 : 입/출력 장치
1130 : 메모리
1140 : 인터페이스
1150 : 버스
1200 : 메모리 카드
1210 : 메모리 소자
1220 : 메모리 컨트롤러
1221 : 에스램
1222 : 중앙 처리 장치
1223 : 호스트 인터페이스
1224 : 오류 정정 부호 블록
1225 : 메모리 인터페이스
1300 : 정보 처리 시스템
1310 : 메모리 시스템
1311 : 반도체 장치
1312 : 메모리 컨트롤러
1320 : 모뎀
1330 : 중앙 처리 장치
1340 : 램
1350 : 유저 인터페이스
1360 : 시스템 버스

Claims (10)

  1. 기판 상에 제 1 희생막, 제 1 절연막 및 제 2 희생막을 형성하는 단계;
    상기 제 2 희생막의 상면 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 사용하여 상기 제 2 희생막, 상기 제 1 절연막 및 상기 제 1 희생막을 식각하여 제 2 희생 패턴들, 캡핑 패턴들 및 제 1 희생 패턴들을 형성하는 단계;
    상기 제 2 희생 패턴들, 캡핑 패턴들 및 제 1 희생 패턴들은 상기 기판의 일부를 노출하는 개구부를 정의하고,
    상기 개구부의 측면들, 상기 개구부의 바닥면들 및 상기 제 2 희생 패턴들의 상면들 상에 제 2 절연막을 콘포말하게 형성하는 단계;
    상기 제 2 절연막 및 상기 제 2 희생 패턴들을 식각하여, 상기 제 1 희생 패턴들의 측벽들 상에 스페이서들을 형성하는 동시에, 상기 제 2 희생 패턴들을 제거하는 단계;
    상기 개구부의 측면들 및 상기 개구부의 바닥면들 상에 배리어막을 형성하는 단계;
    상기 스페이서들이 형성된 상기 개구부를 채우는 배선 패턴을 형성하는 단계; 및
    상기 제 1 희생 패턴들을 기화시켜 에어갭들을 형성하는 단계를 포함하되,
    상기 스페이서는 상기 에어갭 및 상기 배선 패턴 사이에 개재되고,
    상기 배리어막은 상기 배선 패턴과 상기 스페이서 사이 및 상기 배선 패턴과 상기 기판의 사이에 개재되는 반도체 장치의 제조 방법.

  2. 제 1항에 있어서,
    상기 제 1 희생막은 탄화수소 계열의 물질로 형성되는 반도체 장치의 제조 방법.
  3. 제 1항에 있어서,
    상기 제 1 절연막은 세공들을 포함하는 물질로 형성되는 반도체 장치의 제조 방법.
  4. 제 1항에 있어서,
    상기 제 2 희생막 및 상기 제 2 절연막은 동일한 물질로 형성되는 반도체 장치의 제조 방법.
  5. 제 1항에 있어서,
    상기 제 1 희생 패턴들을 기화시키는 단계는 열 에너지 또는 광 에너지를 이용하는 공정인 반도체 장치의 제조 방법.
  6. 제 1항에 있어서,
    상기 배선 패턴을 형성하는 단계는:
    상기 스페이서들이 형성된 상기 개구부를 갖는 상기 기판을 덮는 배선막을 형성하는 단계; 및
    상기 캡핑 패턴들이 노출될 때까지 상기 배선막을 평탄화하는 단계를 포함하는 반도체 장치의 제조 방법.
  7. 제 6항에 있어서,
    상기 배선막은 텅스텐 또는 구리로 형성되는 반도체 장치의 제조 방법.
  8. 삭제
  9. 제 7항에 있어서,
    상기 배선막은 텅스텐으로 형성되며, 상기 배리어막은 금속 배리어막인 반도체 장치의 제조 방법.
  10. 제 7항에 있어서,
    상기 배선막은 구리로 형성되며, 상기 배리어막은 금속 배리어막 및 상기 금속 배리어막 상의 씨드막으로 구성된 2중막인 반도체 장치의 제조 방법.
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