[go: up one dir, main page]

KR102032171B1 - 전자 부품 내장 기판 및 그 제조 방법 - Google Patents

전자 부품 내장 기판 및 그 제조 방법 Download PDF

Info

Publication number
KR102032171B1
KR102032171B1 KR1020130060110A KR20130060110A KR102032171B1 KR 102032171 B1 KR102032171 B1 KR 102032171B1 KR 1020130060110 A KR1020130060110 A KR 1020130060110A KR 20130060110 A KR20130060110 A KR 20130060110A KR 102032171 B1 KR102032171 B1 KR 102032171B1
Authority
KR
South Korea
Prior art keywords
insulating layer
core member
electronic component
layer
auxiliary insulating
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
KR1020130060110A
Other languages
English (en)
Other versions
KR20130135097A (ko
Inventor
준지 사토
도모히로 노무라
가즈히로 오시마
Original Assignee
신꼬오덴기 고교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 신꼬오덴기 고교 가부시키가이샤 filed Critical 신꼬오덴기 고교 가부시키가이샤
Publication of KR20130135097A publication Critical patent/KR20130135097A/ko
Application granted granted Critical
Publication of KR102032171B1 publication Critical patent/KR102032171B1/ko
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/01—Dielectrics
    • H05K2201/0183—Dielectric layers
    • H05K2201/0195—Dielectric or adhesive layers comprising a plurality of layers, e.g. in a multilayer structure
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10613—Details of electrical connections of non-printed components, e.g. special leads
    • H05K2201/10621—Components characterised by their electrical contacts
    • H05K2201/10636—Leadless chip, e.g. chip capacitor or resistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2203/00—Indexing scheme relating to apparatus or processes for manufacturing printed circuits covered by H05K3/00
    • H05K2203/01—Tools for processing; Objects used during processing
    • H05K2203/0191—Using tape or non-metallic foil in a process, e.g. during filling of a hole with conductive paste
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4644—Manufacturing multilayer circuits by building the multilayer layer by layer, i.e. build-up multilayer circuits
    • H05K3/4652—Adding a circuit layer by laminating a metal foil or a preformed metal foil pattern
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02P—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN THE PRODUCTION OR PROCESSING OF GOODS
    • Y02P70/00—Climate change mitigation technologies in the production process for final industrial or consumer products
    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

전자 부품 내장 기판은, 전자 부품이 배치되는 개구를 갖는 코어 부재, 코어 부재의 제 1 면에 형성된 제 1 보조 절연층, 및 코어 부재의 제 2 면에 형성되며 제 1 비아 홀을 갖는 제 2 보조 절연층을 갖는 기판, 전자 부품과 코어 부재의 개구의 측면 사이의 간격을 충전하는 충전 수지부, 및 제 2 보조 절연층 상에 형성되며 제 1 비아 홀을 통해 전자 부품의 접속 단자에 접속된 제 1 배선층을 포함한다. 코어 부재의 제 1 면 전체 및 제 2 면 전체가 제 1 보조 절연층 및 제 2 보조 절연층과 각각 직접 접촉한다.

Description

전자 부품 내장 기판 및 그 제조 방법{ELECTRONIC COMPONENT BUILT-IN SUBSTRATE AND METHOD OF MANUFACTURING THE SAME}
본 발명은 전자 부품 내장 기판 및 그 제조 방법에 관한 것이다.
최근의 전자 디바이스의 발달로 인해, 전자 디바이스에서 사용되는 전자 부품용 배선 기판은 소형화, 성능 향상 및 다른 요건의 충족에 대한 요구가 있다. 이들 요건을 만족시키기 위해서, 배선 기판 내에 전자 부품을 포함한 전자 부품 내장 기판이 실용화되어 왔다.
예컨대, 이러한 전자 부품 내장 기판에서는, 코어 기판의 개구에 전자 부품이 배치되고, 코어 기판의 양면에는 빌드업 배선이 형성된다.
일본국 특개2011-216740호
예비적 기술 설명에서 후술하는 바와 같이, 종래 기술의 전자 부품 내장 기판의 제조 공정은, 코어 기판의 개구 내에 배치되고 수지막을 열 처리하여 임시 부착 테이프에 임시적으로 부착된 전자 부품 둘레의 공간에 수지를 충전하는 단계를 갖는다. 코어 기판의 두께가 전자 부품의 두께보다 크게 설정되므로, 큰 공간이 수지로 충전될 필요가 있고, 이에 따라 두꺼운 수지막을 강한 가압력으로 열 프레스(heat press)할 필요가 있다.
이에 의해, 전자 부품이 임시 부착 테이프로부터 박리되어 코어 기판의 개구에서 치우쳐서 수지에 밀봉되는 경우가 야기될 수 있다. 또한, 큰 공간이 충전될 필요가 있으므로, 높은 신뢰성으로 전자 부품 둘레의 공간을 수지로 충전하는 것이 곤란하다.
본 발명의 실시예는 높은 신뢰성으로 전자 부품을 실장할 수 있게 하는 전자 부품 내장 기판 및 그 제조 방법을 제공한다.
실시예에 따른 전자 부품 내장 기판은,
접속 단자를 갖는 전자 부품,
전자 부품이 배치되는 개구를 갖는 코어 부재, 코어 부재의 제 1 면에 형성된 제 1 보조 절연층, 및 코어 부재의 제 2 면에 형성되며 전자 부품의 접속 단자에 도달하는 제 1 비아 홀을 갖는 제 2 보조 절연층을 갖는 기판,
전자 부품과 코어 부재의 개구의 측면 사이의 간격을 충전하는 충전 수지부, 및
제 2 보조 절연층 상에 형성되며 제 1 비아 홀을 통해 전자 부품의 접속 단자에 접속된 제 1 배선층을 포함하고,
코어 부재의 제 1 면 전체 및 제 2 면 전체가 제 1 보조 절연층 및 제 2 보조 절연층과 각각 직접 접촉한다.
실시예에 따른 전자 부품 내장 기판의 제조 방법은,
코어 부재를 관통해서 개구를 형성하는 단계,
코어 부재의 개구 내에 접속 단자를 갖는 전자 부품을 실장하는 단계,
코어 부재의 제 1 면에 제 1 보조 절연층을 형성하고, 전자 부품과 코어 부재의 개구의 측면 사이의 간격을 충전 수지부로 충전하는 단계,
코어 부재의 제 2 면에 제 2 보조 절연층을 형성하는 단계,
제 2 보조 절연층을 관통해서 전자 부품의 접속 단자에 도달하도록 제 1 비아 홀을 형성하는 단계, 및
제 1 비아 홀을 통해 전자 부품의 접속 단자에 접속되도록 제 2 보조 절연층 상에 제 1 배선층을 형성하는 단계를 포함하고,
코어 부재의 제 1 면 전체 및 제 2 면 전체가 제 1 보조 절연층 및 제 2 보조 절연층과 각각 직접 접촉하고, 코어 부재, 제 1 보조 절연층, 및 제 2 보조 절연층은 기판을 구성한다.
실시예에 따른 전자 부품 내장 기판은 코어 부재의 두께가 전자 부품의 두께와 거의 동일하다. 따라서, 코어 부재의 개구 내에 배치되는 전자 부품 둘레의 공간을 수지막을 열 프레스함으로써 충전할 경우, 작은 공간만이 충전될 필요가 있다.
결과적으로, 전자 부품 둘레의 공간은, 얇은 수지막을 약한 가압력으로 열 프레스함으로써 간극을 전혀 형성하지 않고 신뢰성 있게 수지로 충전될 수 있다. 수지막을 열 프레스하는 동안 생기는 가압력은 낮게 설정될 수 있으므로, 전자 부품이 치우치는 것이 방지될 수 있다.
제 1 보조 절연층 및 제 2 보조 절연층을 형성하여 코어 부재의 두께의 부족을 보상함으로써, 코어 기판에 원하는 두께를 부여할 수 있다. 이로 인해, 원하는 두께를 갖는 코어 기판을 제조할 수 있다.
두꺼운 제 1 배선층은 전자 부품의 접속 단자 위에 비아 홀(제 2 보조 절연층을 관통 형성)을 개재하여 형성된다
이러한 구조로 인해, 고출력 레이저를 이용하는 레이저 가공에 의해 제 1 배선층 상에 형성된 금속박 및 프리프레그로 이루어진 절연층을 관통하여 비아 홀을 형성할 때, 두꺼운 제 1 배선층은 레이저 가공에 대한 스톱층으로서 기능한다. 따라서, 전자 부품의 접속 단자는 손상되지 않는다.
도 1a 내지 도 1d는 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 2a 내지 도 2c는 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 3a 내지 도 3c는 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 4a 및 도 4b는 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법의 문제를 나타내는 단면도.
도 5a 내지 도 5e는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 6a 내지 도 6d는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 7a 내지 도 7c는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 8a 내지 도 8c는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 9a 내지 도 9c는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도.
도 10은 실시예에 따른 전자 부품 내장 기판의 단면도.
도 11은 실시예에 따른 다른 전자 부품 내장 기판의 단면도.
도 12는 도 11에 나타낸 전자 부품 내장 기판에 실장된 반도체 칩의 단면도.
이하, 첨부 도면을 참조하여 실시예를 설명한다.
실시예의 설명에 앞서, 본 발명의 베이스로서 예비적 기술을 설명한다. 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법에서는, 우선, 도 1a에 나타낸 바와 같이, 양면에 제 1 배선층(200)이 각각 형성된 코어 기판(100)이 준비된다. 코어 기판(100)은 글래스 에폭시 등의 절연성 재료로 이루어지고 두께가 0.6㎜이다.
이어서, 도 1b에 나타낸 바와 같이, 예를 들면 라우터(router)에 의해 코어 기판(100)을 두께 방향으로 관통하도록 개구(120)가 형성된다.
이어서, 도 1c에 나타낸 바와 같이, 코어 기판(100)의 상면에 접착성 임시 부착 테이프(300)가 본딩된다. 이어서, 도 1d에 나타낸 바와 같이, 임시 부착 테이프(300)에서 코어 기판(100)의 개구(120)를 덮는 부분에 칩 커패시터(400)가 임시적으로 본딩된다.
칩 커패시터(400)는 수평 방향 양측 각각에 한 쌍의 접속 단자(420)를 갖는다. 칩 커패시터(400)는 두께가 0.5㎜이고, 이에 따라 코어 기판(100)(0.6㎜)보다 얇다.
이어서, 도 2a에 나타낸 바와 같이, 프리프레그(500a)의 일면에 구리박(500b)이 본딩된 구리박 부착 프리프레그(CP)가 준비된다. 프리프레그(500a)는, 글래스 섬유 등으로 이루어진 섬유 보강 부재를 에폭시 수지 등으로 함침시킨 중간 부재이다.
이어서, 도 2a 및 도 2b에 나타낸 바와 같이, 구리박 부착 프리프레그(CP)의 프리프레그(500a)가 코어 기판(100)의 하면에 위치되고, 이 결과의 구조체는 열 처리되면서 다이 프레스된다.
결과적으로 프리프레그(500a)의 수지는 용융되며, 그 일부가 코어 기판(100)의 개구(120) 내에 충전되고, 이어서 수지가 경화된다. 따라서, 칩 커패시터(400)가 존재하는 개구(120)는 프리프레그(500a)로 이루어진 제 1 절연층(500)에 의해 밀봉된다. 동시에, 1 절연층(500)은 구리박(500b)이 본딩되어 코어 기판(100)의 하면에 형성된다.
이어서, 도 2c에 나타낸 바와 같이, 도 2b의 구조체로부터 임시 부착 테이프(300)가 제거된다.
이어서, 도 3a에 나타낸 바와 같이, 또 다른 구리박 부착 프리프레그(CP)가 코어 기판(100)의 상면에 위치되고, 이 결과의 구조체가 도 2a 및 도 2b에 나타낸 단계에서와 마찬가지로, 열 처리되면서 다이 프레스된다. 결과적으로, 제 2 절연층(520) 및 구리박(520b)이 코어 기판(100)의 상면에 형성되고, 칩 커패시터(400)의 상면은 제 2 절연층(520)으로 덮인다.
이어서, 도 3b에 나타낸 바와 같이, 코어 기판(100)의 상면 측에서 구리박(520b) 및 제 2 절연층(520)에 레이저 가공을 행함으로써, 비아 홀(VH)이 칩 커패시터(400)의 접속 단자(420) 및 제 1 배선층(200)에 도달하도록 형성된다.
마찬가지로, 코어 기판(100)의 하면 측에서 구리박(500b) 및 제 1 절연층(500)에 레이저 가공을 행함으로써, 비아 홀(VH)이 코어 기판(100)의 하면에 형성된 제 1 배선층(200)에 도달하도록 형성된다.
이어서, 도 3c에 나타낸 바와 같이, 코어 기판(100)의 상면 측에서, 제 2 절연층(520) 상에 제 2 배선층(220)이 비아 홀(VH)을 통해 칩 커패시터(400)의 접속 단자(420) 및 제 1 배선층(200)에 접속되도록 형성된다. 제 2 배선층(220)은 구리박(520b)을 포함하도록 형성된다.
마찬가지로, 코어 기판(100)의 하면 측에서, 제 1 절연층(500) 상에 또 다른 제 2 배선층(220)이 비아 홀(VH)을 통해 코어 기판(100)의 하면에 형성된 제 1 배선층(200)에 접속되도록 형성된다.
상술한 바와 같이, 다수(2개)의 배선층이 코어 기판(100)의 양면 각각에 형성된다. 필요한 수의 다수의 배선층을 갖는 전자 부품 내장 기판은 유사한 단계를 반복함으로써 제조될 수 있다.
다음으로, 상술한 예비적 기술에 따른 전자 부품 내장 기판의 제조 방법의 문제점을 기술한다. 첫째로, 도 2a 및 도 2b에 나타낸 단계에서, 코어 기판(100)의 두께가 전송 경로의 임피던스 정합과 관련된 것 등의 요건을 만족하도록 조정되므로, 코어 기판(100)은 칩 커패시터(400)보다 두껍다. 따라서, 코어 기판(100)의 개구(120)가 구리박 부착 프리프레그(CP)의 부분으로 충전될 때, 큰 공간이 수지로 충전될 필요가 있으며, 즉 대량의 수지가 필요하다.
따라서, 도 4a에 나타낸 바와 같이, 두꺼운 프리프레그(500a)를 갖는 구리박 부착 프리프레그(CP)를 준비하고 이를 강한 가압력으로 열 프레스할 필요가 있다. 이로 인해, 칩 커패시터(400)가 임시 부착 테이프(300)로부터 박리되어 코어 기판(100)의 개구(120)에서 치우쳐서 제 1 절연층(500)에 밀봉되는 경우가 야기될 수 있다.
또한, 두꺼운 프리프레그(500a)를 갖는 구리박 부착 프리프레그(CP)가 사용된다 하더라도 큰 공간이 충전될 필요가 있으므로, 칩 커패시터(400) 둘레의 공간을 한 번의 열 프레스 시도에 의해 간극을 전혀 형성하지 않고 수지로 충전하기는 곤란하며, 이에 따라 신뢰성이 낮아진다.
둘째로, 상술한 비아 홀(VH)을 형성하는 단계에서(도 3b 참조), 구리박(520b), 및 섬유 보강재를 함유하는 프리프레그로 이루어진 제 2 절연층(520)에 레이저 가공을 행할 필요가 있다. 따라서, 구리박(520b) 및 섬유 보강재를 함유하는 제 2 절연층(520)을 처리하기 위해, 레이저 가공 전력이 매우 높게 설정된다.
그러나, 칩 커패시터(400)의 각각의 접속 단자(420)는, 두께가 약 5㎛ 내지 15㎛인 구리 페이스트 소결체 상에 두께가 약 5㎛ 내지 10㎛인 구리 도금막이 형성된 구조를 갖는다. 따라서, 도 4b에 나타낸 바와 같이, 비아 홀을 레이저 가공에 의해 형성할 경우, 칩 커패시터(400)의 접속 단자(420)의 구리 도금막의 해당 부분이 너무 얇아지거나 사라질 수 있다.
또한, 제 2 배선층(220)을, 칩 커패시터(400)의 접속 단자(420)에 접속되도록 도금에 의해 형성할 경우, 접속 단자(420)에서 각각의 비아 홀(VH) 내에 위치된 부분은 도금의 전처리인 광 에칭에 의해 더 얇아진다.
상술한 바와 같이, 칩 커패시터(400)의 접속 단자(420)에서 각각의 비아 홀(VH) 내에 위치되는 부분을, 충분히 큰 두께 값을 갖도록 남기는 것이 어렵다. 이로 인해, 칩 커패시터(400)와 제 2 배선층(220) 사이의 전기적 접속의 신뢰성 낮아진다는 문제가 생긴다.
상술한 문제는 후술하는 실시예에 의해 해결될 수 있다.
(실시예)
도 5a ~ 도 5e 내지 도 9a ~ 도 9c는 실시예에 따른 전자 부품 내장 기판의 제조 방법을 나타내는 단면도이다. 도 10은 실시예에 따른 전자 부품 내장 기판의 단면도이다.
우선, 도 5a에 나타낸 바와 같이, 실시예에 따른 전자 부품 내장 기판에서는, 코어 부재(12)의 양면 각각에 구리박(14)이 위치되는 구리 피복 적층체(16)를 준비한다.
이어서, 도 5a에 나타낸 바와 같이, 구리 피복 적층체(16)로부터 상하 구리박(14)을 제거함으로써 단일 층 코어 부재(12)를 제조한다. 이 예에서, 코어 부재(12)의 두께는 0.5㎜이고 칩 커패시터(후술함)의 총 두께와 거의 동일하다.
코어 부재(12)는 글래스 에폭시 수지 등의 절연성 재료로 이루어진다. 또는, 코어 부재(12)는 세라믹 플레이트 또는 구리 등의 금속 플레이트일 수 있다.
도 5a 및 도 5b의 단계에서, 코어 부재(12)는 시작 부재인 구리 피복 적층체(16)로부터 구리박(14)을 제거함으로써 제조된다. 또는, 구리박이 없는 글래스 에폭시 수지 기판이 코어 부재(12)로서 이용될 수 있다. 실시예에서, 코어 부재(12)의 하면 및 상면을 각각 제 1 면 및 제 2 면이라고 칭할 수 있다.
이어서, 도 5c에 나타낸 바와 같이, 코어 부재(12)를 두께 방향으로 관통하도록, 개구(캐비티라 함)(12a)가 라우터 또는 다이 프레스 머신에 의해 형성된다. 코어 부재(12)가 금속 플레이트일 경우, 필요하다면, 개구(12a)를 포함하는 금속 플레이트 양면에, 예를 들면 수지 전착(electrodeposition)에 의해 절연층을 형성한다.
개구(12a)는, 예를 들면 평면도에서 사각형이고 실장될 전자 부품보다 큰 사이즈가 되도록 코어 부재(12)를 관통해서 형성된다. 다수의 제품의 제조를 위한 큰 코어 부재(12)가 사용될 경우, 개구(12a)가 각각의 규정된 제품 영역에 형성된다.
이어서, 도 5d에 나타낸 바와 같이, 접착성 임시 부착 테이프(18)는 코어 부재(12)의 상면(제 2 면)에 본딩된다. 예를 들면, 접착성 임시 부착 테이프(18)는, PET(폴리에틸렌 테레프탈레이트)막의 일면에 절연층이 형성되는 수지막이다. 이어서, 도 5e에 나타낸 바와 같이, 칩 커패시터(20)는 임시 부착 테이프(18)에서 코어 부재(12)의 개구(12a)를 덮는 부분에 임시적으로 본딩된다.
칩 커패시터(20)는, 코어 부재(12)의 표면과 평행한 방향으로 배치되게 수평 방향 양측 각각에 한 쌍의 접속 단자(22)를 갖는다. 각각의 접속 단자(22)는 측부, 상단부, 및 하단부를 갖도록 연장된다. 칩 커패시터(20)의 총 두께는 코어 부재(12)의 두께와 거의 동일하게 0.5㎜로 설정된다.
상술한 바와 같이, 코어 부재(12)의 두께는 칩 커패시터(20)의 총 두께와 거의 동일하게 설정된다. 코어 부재(12)의 두께는 칩 커패시터(20)(전자 부품)의 총 두께의 ±20% 내에서 설정되는 것이 바람직하고, 칩 커패시터(20)의 총 두께의 ±10% 내에서 설정되는 것이 더 바람직하다. 칩 커패시터(20)의 총 두께가 0.5㎜일 경우, 코어 부재(12)의 두께는 0.5㎜±50㎛의 범위로 설정된다.
칩 커패시터(20)의 예는, 직육면체 형상을 갖는 커패시터 본체에서 길이 방향의 양단에 전극이 설치된 세라믹 칩 커패시터이다.
반도체 칩, 저항 소자, 및 인덕터 소자 등의 접속 단자를 갖는 다른 다양한 종류의 전자 부품이 칩 커패시터(20)를 대체하여 사용될 수 있다.
이어서, 도 6a에 나타낸 바와 같이, 반경화 상태(b 스테이지)의 수지막(30x)을 준비하고 열 프레스 기능을 갖는 진공 적층 장치에 의해 코어 부재(12)의 하면(제 1 면)에 위치시킨다. 수지막(30x)의 재료의 예는, 에폭시 수지, 폴리이미드 수지 등이다.
수지막(30x)을 PET막 등의 보호막(도시 생략)을 거쳐 150℃ 내지 190℃에서 열 프레스함으로써 경화하고, 보호막을 제거한다. 보호막은 열 프레스 동안 수지막(30x)이 진공 적층 장치에 부착되는 것을 방지하는데 사용된다.
결과적으로, 도 6b에 나타낸 바와 같이, 제 1 내측 보조 절연층(30a)이 코어 부재(12)의 하면에 형성된다. 이 예에서, 제 1 내측 보조 절연층(30a)의 두께는 25㎛로 설정된다. 칩 커패시터(20)와 코어 부재(12)의 개구(12a)의 내측면 사이의 간격이 제 1 내측 보조 절연층(30a)의 충전 수지부(30c)로 충전되어, 칩 커패시터(20)가 제 1 내측 보조 절연층(30a) 내에 매립되는 상태를 확립한다.
실시예에서, 코어 부재(12)의 두께는 칩 커패시터(20)의 총 두께와 거의 동일하게 설정된다. 따라서, 코어 부재(12)의 개구(12a) 내에 배치된 칩 커패시터(20)가 수지에 의해 밀봉될 경우, 작은 공간만이 수지로 충전될 필요가 있으며, 즉 적은 양의 수지만이 필요하다.
따라서, 칩 커패시터(20) 둘레의 공간은, 얇은 수지막(30x)을 약한 가압력으로 열 프레스함으로써 간극을 전혀 형성하지 않고 수지로 충전될 수 있다.
칩 커패시터(20)에 작용하는 압력이 낮으므로, 칩 커패시터(20)가 임시 부착 테이프(18)로부터 박리되어 치우치게 되는 것이 방지될 수 있다. 또한, 수지막(30x)을 적층하는 단계의 처리 시간이 단축될 수 있다.
실시예에서 임시 부착 테이프(18)가 코어 부재(12)의 상면에 본딩되고 제 1 내측 보조 절연층(30a)이 코어 부재(12)의 하면에 형성되지만, 이와 반대인 배치가 가능하다. 즉, 임시 부착 테이프(18)가 코어 부재(12)의 상면 및 하면 중 하나에 본딩되고 제 1 내측 보조 절연층(30a)이 코어 부재(12)의 다른(반대) 면에 형성되는 한, 만족스러운 결과가 얻어진다.
이어서, 도 6c에 나타낸 바와 같이, 도 6b의 구조에서 임시 부착 테이프(18)를 제거해 코어 부재(12) 및 칩 커패시터(20)의 상면을 노출한다.
이어서, 도 6d에 나타낸 바와 같이, 도 6a 및 도 6b를 참조하여 설명한 것과 동일한 방법에 의해 코어 부재(12)의 상면에 제 2 보조 절연층(32)을 형성한다. 동시에, 코어 부재(12)의 하면에 형성된 제 1 내측 보조 절연층(30a) 상에 제 1 외측 보조 절연층(30b)을 형성한다.
제 1 내측 보조 절연층(30a) 및 제 1 외측 보조 절연층(30b)은 제 1 보조 절연층(30)을 구성한다. 이 예에서, 제 2 보조 절연층(32)의 두께는 50㎛로 설정되고 제 1 외측 보조 절연층(30b)의 두께는 25㎛로 설정된다.
이하, 제 1 내측 보조 절연층(30a) 상에 제 1 외측 보조 절연층(30b)을 추가적으로 형성하는 이유에 대해서 설명한다. 제 1 외측 보조 절연층(30b)을 형성하지 않았을 경우, 제 2 보조 절연층(32)의 형성 시에 제 1 내측 보조 절연층(30a)의 하면은 추가적으로 열 처리를 받게 되며, 이 결과 제 1 내측 보조 절연층(30a)의 하면의 표면 거칠기는 제 2 보조 절연층(32)의 상면보다 거칠어지게 된다.
후술하는 바와 같이, 제 1 보조 절연층(30) 및 제 2 보조 절연층(32) 상에 도금에 의해 배선층이 형성되게 된다. 이 단계에서, 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)의 표면 거칠기의 정도는 형성되는 배선층의 접착성 및 패턴 정밀도에 영향을 준다. 따라서, 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)의 표면 거칠기는 동일한 원하는 값을 갖는 것이 바람직하다.
이에 따라, 제 1 내측 보조 절연층(30a) 및 제 1 외측 보조 절연층(30b)으로 구성되는 제 1 보조 절연층(30)은 코어 부재(12)의 하면에 형성되고, 제 2 보조 절연층(32)은 코어 부재(12)의 상면에 형성된다.
코어 부재(12)의 하면 전체는 제 1 보조 절연층(30)과 직접 접촉한다. 마찬가지로, 코어 부재(12)의 상면 전체는 제 2 보조 절연층(32)과 직접 접촉한다. 이렇게 해서, 코어 부재(12), 제 1 보조 절연층(30), 및 제 2 보조 절연층(32)으로 구성되는 코어 기판(10)이 제조된다.
배선 기판에서, 코어 기판의 유전율 및 두께는, 전송로의 임피던스 정합에 관한 것 등의 요건을 만족하도록 최적의 값으로 조정된다. 실시예에서, 신뢰성 높고 쉽게 칩 커패시터(20)(코어 부재(12)의 개구(12a) 내에 배치)를 수지에 매립하기 위해, 코어 부재(12)의 두께는 칩 커패시터(20)의 총 두께와 거의 동일하게 설정된다.
코어 부재(12)의 두께는, 임피던스 정합에 관한 것 등의 요건을 만족하기 위해 설계 두께 값보다는 작으므로, 코어 부재(12)의 양면 각각에 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)을 형성함으로써 상기 설계 두께 값을 갖도록 코어 기판(10)을 제조한다. 이 예에서, 코어 기판(10)의 총 두께는 0.6㎜이므로, 칩 커패시터(20)(0.5㎜)보다 두껍다.
상술한 바와 같이, 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)은 원하는 두께를 갖는 코어 기판(10)을 제조하기 위해 코어 부재(12) 상에 위치된다. 따라서, 코어 부재(12), 제 1 보조 절연층(30), 및 제 2 보조 절연층(32) 사이의 계면 각각에 배선층이 존재하지 않고, 코어 부재(12)의 하면 전체 및 상면 전체가 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)과 각각 집적 접촉한다.
코어 부재(12), 제 1 보조 절연층(30), 및 제 2 보조 절연층(32)은 코어 기판(10)을 구성하므로, 동일한 유전율을 갖는 절연성 재료로 이루어지는 것이 바람직하다.
실시예에서, 코어 부재(12)의 양면 각각에 형성되는 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)은 표면 거칠기가 동일하게 설정되도록, 제 1 내측 보조 절연층(30a) 및 제 1 외측 보조 절연층(30b)이 코어 부재(12)의 하면에 형성된다.
그러나, 코어 부재(12)의 양면 각각에 형성되는 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)은 표면 거칠기가 서로 상이할 경우에도 문제가 일어나지 않는다면, 제 1 외측 보조 절연층(30b)을 형성할 필요는 없다. 제 1 외측 보조 절연층(30b)의 형성 여부에 상관없이, 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)의 두께는 원하는 두께를 갖는 코어 기판(10)을 제조하도록 임의로 설정될 수 있다.
이어서, 도 7a에 나타낸 바와 같이, 코어 부재(12)의 상면 측으로부터 제 2 보조 절연층(32) 상에 레이저 가공을 행함으로써, 제 1 비아 홀(VH1)이 칩 커패시터(20)의 접속 단자(22)에 도달하도록 형성된다.
이 단계에서, 수지로 이루어지는 제 2 보조 절연층(32)만이 레이저 가공되므로, 레이저 가공 전력이 낮게 설정되어, 칩 커패시터(20)의 접속 단자(22)에는 거의 처리가 행해지지 않을 수 있다.
칩 커패시터(20)의 각각의 접속 단자(22)는 두께가 약 5㎛ 내지 10㎛인 구리 도금 박막을 갖는 경우에도, 접속 단자(22)의 구리 도금 박막의 제 1 비아 홀(VH1)에 대응하는 부분은 레이저 가공으로 인해 매우 얇게 되거나 사라지지 않는다. 제 2 보조 절연층(32)의 두께가 매우 작게 설정될 수 있다는 사실은 칩 커패시터(20)의 접속 단자(22)가 레이저 가공에 의해 손상되는 것을 방지하는 데도 기여한다.
이어서, 제 1 비아 홀(VH1) 내에 잔류하는 수지 스미어(smear)가, 예를 들면 과망간산법(permanganic acid method)(클리닝)의 디스미어에 의해 제거된다.
이어서, 도 7b에 나타낸 바와 같이, 코어 부재(12)의 상면 측에서, 제 2 보조 절연층(32) 상에 제 1 배선층(40)이 제 1 비아 홀(VH1)을 통해 칩 커패시터(20)의 접속 단자(22)에 접속되도록 형성된다. 코어 부재(12)의 하면 측에서, 제 1 보조 절연층(30) 상에 제 1 배선층(40)이 형성된다. 제 1 배선층(40)의 두께는 15㎛ 내지 50㎛로 설정되며, 이에 따라 칩 커패시터(20)의 접속 단자(22)의 구리 도금막의 두께(5㎛ 내지 10㎛)보다 훨씬 크다.
제 1 배선층(40)은, 예를 들면 서브트랙티브법(subtractive method)에 의해 형성된다. 더 구체적으로, 우선, 코어 부재(12)의 상면 측에서, 예를 들면 무전해 도금에 의해 구리로 이루어진 시드층(도시 생략)이 제 1 비아 홀(VH1) 내 및 제 2 보조 절연층(32) 상에 형성된다. 이어서, 예를 들면 시드층을 도금 급전로로서 이용하는 전해 도금에 의해 시드층 상에 구리로 이루어진 금속층(도시 생략)이 형성된다.
제 1 배선층(40)은 포토리소그래피 및 에칭에 의해 금속 도금층 및 시드층을 패터닝함으로써 형성된다. 서브트랙티브법을 대신하여, 세미애디티브법(semi-additive method) 등의 임의의 다른 배선 형성 방법이 채용될 수 있다. 또한, 마찬가지인 방법에 의해, 코어 부재(12)의 하면 측에 또 다른 제 1 배선층(40)이 형성된다.
이어서, 도 7c에 나타낸 바와 같이, 프리프레그(50a)의 일 면에 구리박(50b)이 본딩되는 구리박 부착 프리프레그(CP)를 각각 준비한다. 각각의 프리프레그(50a)는 글래스 섬유, 아라미드 섬유, 탄소 섬유 등으로 이루어진 직포 또는 부직포인 섬유 보강재에 함침되는 에폭시 수지 등의 열경화성 수지를 열건조함으로써 반경화 상태(B 스테이지)에 있는 부재이다. 또는, 구리박(50b) 이외에 임의의 다양한 종류의 금속박이 본딩되는 수지 함유 섬유 보강 부재가 사용될 수 있다.
구리박 부착 프리프레그(CP)는 도 7b의 구조체의 양면 각각에 위치되어 190℃ 내지 220℃의 열 처리를 받으면서 다이 프레스된다.
각각의 구리박 부착 프리프레그(CP)의 구리박(50b)은 프리프레그(50a)가 열용융될 때 수지가 다이에 부착되는 것을 방지할뿐만 아니라 추후 배선층의 부분으로서 사용된다.
결과적으로, 도 8a에 나타낸 바와 같이, 코어 부재(12)의 하면 측에서, 제 1 보조 절연층(30) 및 제 1 배선층(40) 상에 프리프레그(50a)로 이루어진 제 1 절연층(50)이 형성된다. 마찬가지로, 코어 부재(12)의 상면 측에서, 제 2 보조 절연층(32) 및 제 1 배선층(40) 상에 프리프레그(50a)로 이루어진 또 다른 제 1 절연층(50)이 형성된다.
제 1 절연층(50)은 그 외측면에 구리박(50b)이 본딩되게 코어 부재(12)의 양면 측에 형성된다.
예를 들면, 제 1 절연층(50)의 두께는 50㎛ 내지 100㎛이고 구리박(50b)의 두께는 10㎛ 내지 35㎛이다.
도 7c 및 도 8a에 나타낸 예에서, 각각의 제 1 절연층(50)은 구리박 부착 프리프레그(CP)를 위치시킴으로써 형성된다. 또는, 각각의 제 1 절연층(50)은, 코어 부재(12)의 양면 측에 서로 분리된 프리프레그 및 구리박을 순서대로 위치시키고 열과 압력을 가해 형성된다.
이어서, 도 8b에 나타낸 바와 같이, 코어 부재(12)의 상면 측에서, 구리박(50b) 및 제 1 절연층(50)을 레이저 가공함으로써, 제 2 비아 홀(VH2)이 제 1 배선층(40)에 도달하도록 형성된다.
이는 구리에의 직접적인 레이저 가공이므로, 구리박(50b) 및 프리프레그(50a)로 이루어진 제 1 절연층(50)이 처리될 수 있게 레이저 가공 전력은 매우 높게 설정된다. 따라서, 레이저 가공에 의해 제 2 비아 홀(VH2)을 형성할 경우, 제 1 배선층(40)의 대응하는 부분이 레이저 광의 인가에 의해 다소 얇아질 수 있다. 그러나, 제 1 배선층(40)이 충분히 두꺼우므로, 제 1 배선층(40)의 피처리부는 너무 얇아지거나 사라지지 않는다.
상술한 바와 같이, 제 1 배선층(40)은 칩 커패시터(20)의 접속 단자(22) 위에 제 1 비아 홀(VH1)이 개재되어 형성된다. 이러한 구조로 인해, 제 1 배선층(40)은, 제 2 비아 홀(VH2)을 형성할 때, 고출력 레이저 가공에 대한 스톱층으로서 기능하고, 이에 의해 칩 커패시터(20)의 접속 단자(22)는 보호될 수 있다.
실시예에서 제 1 절연층(50)은 구리박 부착 프리프레그(CP)를 이용하여 형성되지만, 에폭시 수지 등의 수지막을 이용하여 형성될 수 있다. 이 경우에, 두꺼운 수지막이 적층된다고 해도, 제 1 배선층(40)이 레이저 가공에 대한 스톱층으로서 기능하므로, 두꺼운 절연층을 갖는 비아 접속 구조가 신뢰성 높게 형성될 수 있다.
이어서, 도 8c에 나타낸 바와 같이, 드릴링 또는 레이저 가공에 의해 스루홀(TH)이 도 8b의 구조체를 관통하도록 형성된다(상부 구리박(50b)으로부터 하부 구리박(50b)까지). 결과적으로, 스루홀(TH)의 측면에서 제 1 배선층(40)의 단면이 노출된다.
이어서, 제 2 비아 홀(VH2) 및 스루홀(TH) 내에 잔류하는 수지 스미어가, 예를 들면 과망간산법(클리닝)의 디스미어에 의해 제거된다.
이어서, 예를 들면 도 8c의 구조체의 양면 및 스루홀(TH)의 내측면에 무전해 도금에 의해 구리로 이루어진 시드층이 형성된다. 이어서, 예를 들면 시드층을 도금 급전로로서 이용하는 전해 도금에 의해 구리로 이루어진 금속층이 형성된다.
결과적으로, 도 9a에 나타낸 바와 같이, 도 8c의 구조체의 양면 및 스루홀(TH)의 내측면과 더불어 제 2 비아 홀(VH2) 내에 제 1 금속 도금층(42a)이 형성된다. 각각의 스루홀(TH) 내에서, 제 1 금속 도금층(42a)은 제 1 배선층(40)의 노출된 단면에 전기적으로 접속된다.
이어서, 도 9b에 나타낸 바와 같이, 스루홀(TH)의 나머지 공간은 각각의 수지체(resin body)(R)로 충전되고 스루홀(TH) 밖으로 돌출된 초과 수지는 코어 부재(12)의 양면 측에서 연마 제거된다.
결과적으로, 코어 부재(12)의 양면 측 각각에서, 각각의 스루홀(TH) 내에 형성된 수지체(R)의 외측면은 제 1 금속 도금층(42a)의 표면과 동일 평면으로 되고 도 9b의 구조체의 표면은 평탄화된다. 이어서, 코어 부재(12)의 양면 측에 위치된 제 1 금속 도금층(42a)의 표면은 디스미어에 의해 클리닝된다.
이어서, 도 9c에 나타낸 바와 같이, 도 9a의 단계와 마찬가지인 단계에 의해, 도 9b의 구조체의 양면에 형성된 제 1 금속 도금층(42a) 상에 제 2 금속 도금층(42b)이 형성된다. 이어서, 코어 부재(12)의 양면 측 각각에서, 제 2 금속 도금층(42b), 제 1 금속 도금층(42a), 및 구리박(50b)이 포토리소그래피 및 에칭에 의해 패터닝된다.
결과적으로, 도 10에 나타낸 바와 같이, 코어 부재(12)의 양면 측 각각의 제 1 절연층(50) 상에 제 2 배선층(42)이 형성된다. 구리박(50b), 제 1 금속 도금층(42a), 및 제 2 금속 도금층(42b)이 하부로부터 이 순서로 위치되게, 제 2 배선층(42)이 형성된다.
코어 부재(12)의 상면 측에서, 제 2 배선층(42)은 제 2 비아 홀(VH2)을 통해 제 1 배선층(40)에 접속된다. 코어 부재(12)의 양면 측에 위치되는 제 2 배선층(42)은 스루홀(TH)의 측면에 형성된 제 1 금속 도금층(42a)에 의해 서로 접속된다. 이와 같이, 실시예에 따른 전자 부품 내장 기판(1)이 완성된다.
다수의 제품의 제조를 위해 큰 코어 부재(12)가 사용될 경우, 분할되어 각각의 제품 영역으로부터 개별 전자 부품 내장 기판(1)이 얻어진다.
실시예에서, 코어 부재(12)의 양면 측에 2개의 배선층이 형성되지만, 배선층의 수는 임의로 결정될 수 있다. 코어 부재(12)의 양면 측에, 최외각 배선층의 접속부 위 또는 아래에 개구를 갖도록 코어 부재(12)의 양면 측에 솔더 레지스트층이 최상층 및 최하층으로서 형성될 수 있다.
도 10에 나타낸 바와 같이, 실시예에 따른 전자 부품 내장 기판(1)에서, 코어 부재(12)는 두께 방향 중심에 배치되고, 칩 커패시터(20)는 코어 부재(12)의 개구(12a) 내에 배치된다. 칩 커패시터(20)에는 수평 방향 양단에 접속 단자(22)가 설치된다. 코어 부재(12)의 두께는 칩 커패시터(20)의 총 두께와 거의 동일하다.
코어 부재(12)의 하면(제 1 면)은 제 1 내측 보조 절연층(30a)으로 형성되고, 칩 커패시터(20)와 코어 부재(12)의 개구(12a)의 측면 사이의 간격은 충전 수지부(30c)로 충전된다. 제 1 외측 보조 절연층(30b)은 제 1 내측 보조 절연층(30a) 상에 위치되고, 제 1 내측 보조 절연층(30a) 및 제 1 외측 보조 절연층(30b)은 제 1 보조 절연층(30)을 구성한다.
이러한 방식으로, 코어 부재(12)의 양면에 형성되는 제 1 보조 절연층(30)은 복수의 수지층을 위치시킴으로써 형성되고, 충전 수지부(30c)는 코어 부재(12)와 접촉하는 제 1 내측 보조 절연층(30a)의 부분으로 코어 부재(12)의 개구(12a)를 충전함으로써 형성된다. 코어 부재(12)의 상면(제 2 면)은 제 2 보조 절연층(32)으로 형성된다.
코어 부재(12)의 제 1 면 전체 및 제 2 면 전체는 제 1 보조 절연층(30) 및 제 2 보조 절연층(32)과 각각 직접 접촉하고, 그들의 계면 각각에는 배선층이 없다. 이와 같이 코어 부재(12), 제 1 보조 절연층(30), 및 제 2 보조 절연층(32)이 코어 기판(10)을 구성한다.
코어 부재(12)의 상면 측에서, 제 1 비아 홀(VH1)은 칩 커패시터(20)의 접속 단자(22)에 도달하도록 제 2 보조 절연층(32)을 관통 형성된다. 각각의 제 1 비아 홀(VH1)을 통해 칩 커패시터(20)의 접속 단자(22)에 접속되는 하나의 제 1 배선층(40)은 제 2 보조 절연층(32) 상에 형성된다. 다른 제 1 배선층(40)은, 코어 부재(12)의 하면에 형성된 제 1 보조 절연층(30) 상에 형성된다.
코어 부재(12)의 상면 측에서, 제 1 절연층(50)은 제 2 보조 절연층(32) 및 제 1 배선층(40) 상에 형성된다. 제 2 비아 홀(VH2)은 제 1 배선층(40)에 도달하도록 제 1 절연층(50)을 그 중심 영역을 관통 형성된다. 제 2 비아 홀(VH2)을 거쳐 제 1 배선층(40)에 접속되는 제 2 배선층(42)은 코어 부재(12)의 상면 측에 위치된 제 1 절연층(50) 상에 형성된다.
코어 부재(12)의 상면 측에 위치된 제 1 배선층(40)은 비아 홀(VH2)을 형성하는 단계에서 고출력 레이저 가공에 대한 스톱층으로 기능하고, 이에 의해 칩 커패시터(20)의 접속 단자(22)는 레이저 가공으로부터 보호될 수 있다. 이를 위해, 제 1 배선층(40)의 두께는 칩 커패시터(20)의 접속 단자(22)보다 두껍게 설정된다.
코어 부재(12)의 양면 측 각각에 위치된 제 1 절연층(50)은 구리박 부착 프리프레그(CP)를 열 프레스함으로써 형성된다. 따라서, 각각의 제 2 배선층(42)은 구리박(50b)(금속박)을 포함하고 구리박(50b) 상에 제 1 금속 도금층(42a) 및 제 2 금속 도금층(42b)을 위치시킴으로써 형성된다.
코어 부재(12)의 하면 측에서, 제 1 절연층(50)은 제 1 보조 절연층(30) 및 제 1 배선층(40) 상에 형성된다.
또한, 스루홀(TH)은 전자 부품 내장 기판(1)의 양단 각각에 근접한 위치에서 전자 부품 내장 기판(1)을 관통 형성된다(상면 측 제 1 절연층(50)으로부터 하면 측 제 1 절연층(50)까지). 제 2 배선층(42)에서 각각의 스루홀(TH) 위 또는 아래의 상면 측 및 하면 측 제 1 절연층(50) 상에 형성된 부분은 스루홀(TH)의 측면에 형성된 제 1 금속 도금층(42a)에 의해 서로 접속됨과 함께 스루홀(TH)의 측면에 형성된 제 1 금속 도금층(42a)에 의해 제 1 배선층(40)의 대응 부분에도 접속된다.
상술한 바와 같이, 실시예에 따른 전자 부품 내장 기판의 제조 방법에서, 코어 부재(12)의 두께는 칩 커패시터(20)의 총 두께와 거의 동일하게 설정된다. 따라서, 코어 부재(12)의 개구(12a) 내에 배치되는 칩 커패시터(20) 둘레의 공간은 수지막(30x)을 열 프레스함으로써 충전될 때, 작은 공간만이 충전될 필요가 있다.
결과적으로, 칩 커패시터(20) 둘레의 공간은 얇은 수지막(30x)을 약한 가압력으로 열 프레스함으로써 간극을 전혀 형성하지 않고 신뢰성 있게 수지로 충전될 수 있다. 칩 커패시터(20)에 작용하는 압력이 낮으므로, 칩 커패시터(20)가 임시 부착 테이프(18)로부터 박리되어 치우치게 되는 것을 방지할 수 있다.
제 1 보조 절연층(30) 및 제 2 보조 절연층(32)을 형성하여 코어 부재(12)의 두께의 부족을 보상함으로써, 코어 기판(10)에 원하는 두께를 부여할 수 있다. 이에 의해, 전송로의 임피던스 정합에 관한 아이템을 포함하는 설계 사양을 만족시킬 수 있다.
두꺼운 제 1 배선층(40)은 칩 커패시터(20)의 접속 단자(22) 위에 제 1 비아 홀(VH1)(제 2 보조 절연층(32)을 관통 형성)을 개재하여 형성된다. 구리박(50b)이 본딩되는 제 1 절연층(50)은 제 1 배선층(40) 상에 구리박 부착 프리프레그(CP)를 위치시킴으로써 형성된다.
이러한 구조로 인해, 고출력 레이저를 이용하는 레이저 가공에 의해 비아 홀(VH2)이 구리박(50b) 및 프리프레그(50a)로 이루어진 제 1 절연층(50)을 관통 형성될 경우에, 두꺼운 제 1 배선층(40)은 레이저 가공에 대한 스톱층으로서 기능한다. 칩 커패시터(20)의 접속 단자(22)는 제 1 배선층(40)에 의해 보호되므로 레이저 가공에 의해 손상되지 않는다.
결과적으로, 칩 커패시터(20)의 접속 단자(22)는 높은 신뢰성으로 제 1 배선층(40) 및 제 2 배선층(42)에 전기적으로 접속된다.
상술한 바와 같이, 실시예는 설계 사양의 원하는 특성을 보이는 전자 부품 내장 기판을 높은 수율로 제조하고 신뢰성을 높이는 것을 가능하게 할 수 있다.
도 11은 반도체 칩이 상부 배선층에 접속되는 경우에 적절하게 이용되는 전자 부품 내장 기판(2)을 나타낸다. 도 11에 나타낸 전자 부품 내장 기판(2)에서, 도 10에 나타낸 전자 부품 내장 기판(1)의 양면 각각에 제 2 절연층(52)이 형성된다.
각각의 제 2 절연층(52)은 에폭시 수지, 폴리이미드 수지 등으로 이루어진 수지막을 위치시킴으로써 형성된다. 제 3 비아 홀(VH3)은 제 2 배선층(42)에 도달하도록 제 2 절연층(52)을 각각 관통 형성된다. 제 3 비아 홀(VH3)은 각각의 제 2 절연층(52)을 레이저 가공함으로써 형성된다.
코어 부재(12)의 양면 측 각각에 형성된 제 2 절연층(52) 상에, 제 3 배선층(44)이 제 3 비아 홀(VH3)을 통해 제 2 배선층(42)에 접속되도록 형성된다. 각각의 제 3 배선층(44)은, 예를 들면 세미애디티브법에 의해 형성된다.
코어 부재(12)의 양면 측 각각에 형성된 제 2 절연층(52) 상에, 솔더 레지스트(54)가 제 3 배선층(44)의 패드에 대응하는 위치에 개구(54a)를 갖도록 형성된다. 필요하다면, 니켈/금(gold) 도금층 등의 접촉층(도시 생략)이 코어 부재(12)의 양면 측 각각에 형성된 제 3 배선층(44)의 각각의 패드 상에 형성된다. 배선층의 수는 임의로 결정될 수 있다.
도 12에 나타낸 바와 같이, 반도체 칩(60)의 범프 전극(62)은 도 11의 전자 부품 내장 기판(2)의 상면 측 제 3 배선층(44)의 각각의 패드에 플립칩 접속된다. 반도체 칩(60) 아래의 공간은 언더필 수지(64)로 충전된다.
1 : 전자 부품 내장 기판 10 : 코어 기판
12 : 코어 부재 20 : 칩 커패시터
22 : 접속 단자 30 : 제 1 보조 절연층
30a : 제 1 내측 보조 절연층 30b : 제 1 외측 보조 절연층
30c : 충전 수지부 32 : 제 2 보조 절연층
40 : 제 1 배선층 42 : 제 2 배선층
42a : 제 1 금속 도금층 42b : 제 2 금속 도금층
44 : 제 3 배선층 50 : 제 1 절연층
50b : 구리박 54 : 솔더 레지스트
54a : 개구 TH : 스루홀
VH1 : 제 1 비아 홀 VH2 : 제 2 비아 홀
VH3 : 제 3 비아홀 R : 수지체

Claims (16)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 코어 부재에 개구를 형성하는 공정과,
    상기 개구 내에 전자 부품을 실장하는 공정과,
    상기 코어 부재의 한쪽의 면에 제 1 수지층을 형성함과 함께, 상기 코어 부재의 개구의 측면과 상기 전자 부품 사이의 간격에 상기 제 1 수지층을 충전해서 충전 수지부를 형성하는 공정과,
    상기 코어 부재의 다른 쪽의 면에 제 2 보조 절연층을 형성함과 함께, 상기 코어 부재의 한쪽의 면의 상기 제 1 수지층 상에 제 2 수지층을 적층해서, 상기 제 1 수지층과 상기 제 2 수지층으로 이루어지는 제 1 보조 절연층을 형성하는 공정과,
    상기 제 2 보조 절연층에, 상기 전자 부품의 접속 단자에 도달하는 제 1 비아 홀을 형성하는 공정과,
    상기 제 2 보조 절연층 상에, 상기 제 1 비아 홀을 통해 상기 전자 부품의 접속 단자에 접속되는 제 1 배선층을 형성하는 공정을 갖고,
    상기 코어 부재는 상기 한쪽의 면 및 다른 쪽의 면의 전체에 걸쳐 상기 제 1 보조 절연층 및 상기 제 2 보조 절연층과 직접 접촉해 있고, 상기 코어 부재, 상기 제 1 보조 절연층 및 상기 제 2 보조 절연층에 의해 기판이 형성되는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  10. 제 9 항에 있어서,
    상기 코어 부재의 두께는, 상기 전자 부품의 두께에 대응해 있는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  11. 제 9 항 또는 제 10 항에 있어서,
    상기 전자 부품을 실장하는 공정은,
    상기 코어 부재의 다른 쪽의 면에 임시 부착 테이프를 본딩하는 공정과,
    상기 코어 부재의 개구 내의 상기 임시 부착 테이프에 상기 전자 부품을 실장하는 공정을 포함하고,
    상기 충전 수지부를 충전하는 공정 후에, 상기 임시 부착 테이프를 제거하는 공정을 갖는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  12. 제 9 항 또는 제 10 항에 있어서,
    상기 제 1 배선층을 형성하는 공정 후에,
    상기 제 2 보조 절연층 상에 층간 절연층을 형성하는 공정과,
    상기 층간 절연층에, 상기 제 1 배선층에 도달하는 제 2 비아 홀을 형성하는 공정과,
    상기 층간 절연층 상에, 상기 제 2 비아 홀을 통해 상기 제 1 배선층에 접속되는 제 2 배선층을 형성하는 공정을 갖는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  13. 제 12 항에 있어서,
    상기 층간 절연층을 형성하는 공정에 있어서, 상기 층간 절연층은 구리박 부착 프리프레그를 열 프레스함에 의해 형성되어, 상기 층간 절연층 상에 구리박이 접착되어 있고,
    상기 제 2 비아 홀을 형성하는 공정에 있어서, 상기 구리박 및 상기 층간 절연층을 레이저로 가공하고,
    상기 제 2 배선층을 형성하는 공정에 있어서, 상기 제 2 배선층은 상기 구리박을 포함하여 형성되는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  14. 제 9 항 또는 제 10 항에 있어서,
    상기 제 1 배선층의 두께는, 상기 전자 부품의 접속 단자의 두께보다 두꺼운 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  15. 제 9 항 또는 제 10 항에 있어서,
    상기 제 1 보조 절연층을 형성하는 상기 제 1 수지층과 상기 제 2 수지층 사이에 배선층은 존재하지 않는 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
  16. 제 9 항 또는 제 10 항에 있어서,
    상기 전자 부품은 칩 커패시터인 것을 특징으로 하는 전자 부품 내장 기판의 제조 방법.
KR1020130060110A 2012-05-30 2013-05-28 전자 부품 내장 기판 및 그 제조 방법 Active KR102032171B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JPJP-P-2012-122588 2012-05-30
JP2012122588A JP6009228B2 (ja) 2012-05-30 2012-05-30 電子部品内蔵基板の製造方法

Publications (2)

Publication Number Publication Date
KR20130135097A KR20130135097A (ko) 2013-12-10
KR102032171B1 true KR102032171B1 (ko) 2019-10-16

Family

ID=49668866

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020130060110A Active KR102032171B1 (ko) 2012-05-30 2013-05-28 전자 부품 내장 기판 및 그 제조 방법

Country Status (3)

Country Link
US (1) US9247646B2 (ko)
JP (1) JP6009228B2 (ko)
KR (1) KR102032171B1 (ko)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9711392B2 (en) * 2012-07-25 2017-07-18 Infineon Technologies Ag Field emission devices and methods of making thereof
TWI610606B (zh) * 2013-02-21 2018-01-01 味之素股份有限公司 零件內建配線基板之製造方法及半導體裝置
JP2015035497A (ja) * 2013-08-09 2015-02-19 イビデン株式会社 電子部品内蔵配線板
JP6350093B2 (ja) * 2013-12-16 2018-07-04 味の素株式会社 部品内蔵基板の製造方法および半導体装置
KR102281468B1 (ko) 2014-07-16 2021-07-27 삼성전기주식회사 칩 내장형 기판 및 이의 제조 방법
US9420693B2 (en) * 2014-09-18 2016-08-16 Intel Corporation Integration of embedded thin film capacitors in package substrates
JP6428164B2 (ja) * 2014-10-31 2018-11-28 日立化成株式会社 半導体装置及びその製造方法
KR102356810B1 (ko) * 2015-01-22 2022-01-28 삼성전기주식회사 전자부품내장형 인쇄회로기판 및 그 제조방법
JP6712764B2 (ja) 2015-05-25 2020-06-24 パナソニックＩｐマネジメント株式会社 伸縮性フレキシブル基板およびその製造方法
JP6639934B2 (ja) * 2016-02-08 2020-02-05 新光電気工業株式会社 配線基板、半導体装置及び配線基板の製造方法
US11270920B2 (en) * 2018-08-14 2022-03-08 Medtronic, Inc. Integrated circuit package and method of forming same
US10903169B2 (en) 2019-04-30 2021-01-26 Advanced Semiconductor Engineering, Inc. Conductive structure and wiring structure including the same
US11018083B2 (en) * 2019-07-17 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
CN112026329B (zh) * 2020-09-15 2021-05-11 福建鑫宏华机械有限公司 一种铝基覆铜板制作方法
JP6899027B1 (ja) * 2020-10-13 2021-07-07 株式会社 ゼンショーホールディングス 可溶化物の製造方法
KR20220130916A (ko) * 2021-03-19 2022-09-27 삼성전기주식회사 전자부품 내장기판
WO2022240798A1 (en) * 2021-05-14 2022-11-17 KYOCERA AVX Components Corporation Embeddable semiconductor-based capacitor

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302563A (ja) * 2007-09-05 2009-12-24 Taiyo Yuden Co Ltd 電子部品内蔵型多層基板の製造方法及び電子部品内蔵型多層基板
JP2011187919A (ja) * 2010-03-05 2011-09-22 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8130507B2 (en) * 2008-03-24 2012-03-06 Ngk Spark Plug Co., Ltd. Component built-in wiring board
US8120158B2 (en) * 2009-11-10 2012-02-21 Infineon Technologies Ag Laminate electronic device
JP5001395B2 (ja) 2010-03-31 2012-08-15 イビデン株式会社 配線板及び配線板の製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009302563A (ja) * 2007-09-05 2009-12-24 Taiyo Yuden Co Ltd 電子部品内蔵型多層基板の製造方法及び電子部品内蔵型多層基板
JP2011187919A (ja) * 2010-03-05 2011-09-22 Samsung Electro-Mechanics Co Ltd 電子素子内蔵型印刷回路基板及びその製造方法

Also Published As

Publication number Publication date
US9247646B2 (en) 2016-01-26
US20130319740A1 (en) 2013-12-05
KR20130135097A (ko) 2013-12-10
JP2013247353A (ja) 2013-12-09
JP6009228B2 (ja) 2016-10-19

Similar Documents

Publication Publication Date Title
KR102032171B1 (ko) 전자 부품 내장 기판 및 그 제조 방법
JP5064210B2 (ja) 電子モジュール及びその製造方法
US12075561B2 (en) Embedding component in component carrier by component fixation structure
JP5129645B2 (ja) 部品内蔵配線基板の製造方法
JP6200178B2 (ja) 電子部品内蔵基板及びその製造方法
US9773747B2 (en) Wiring substrate and method for manufacturing wiring subtrate
US10745819B2 (en) Printed wiring board, semiconductor package and method for manufacturing printed wiring board
WO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
JP2013074178A (ja) 部品内蔵配線基板の製造方法
JP2008522397A (ja) 電子モジュール及びその製造方法
KR20060069231A (ko) 다단구성의 반도체모듈 및 그 제조방법
KR20140086824A (ko) 배선 기판의 제조 방법
JP5179856B2 (ja) 配線基板内蔵用部品及びその製造方法、配線基板
KR101701380B1 (ko) 소자 내장형 연성회로기판 및 이의 제조방법
JP2015076599A (ja) 電子部品内蔵印刷回路基板及びその製造方法
JP4694007B2 (ja) 三次元実装パッケージの製造方法
JP5192865B2 (ja) 部品内蔵配線基板の製造方法
KR102199413B1 (ko) 임베디드 인쇄회로기판 및 그 제조 방법
KR20160090626A (ko) 전자부품내장형 인쇄회로기판 및 그 제조방법
CN116709645A (zh) 制造部件承载件的方法及部件承载件
JP5432354B2 (ja) 配線基板製造用の仮基板及びその製造方法
JP5385699B2 (ja) 積層配線基板の製造方法
JP4714510B2 (ja) 配線基板の製造方法
JP5565953B2 (ja) 配線基板およびその製造方法
JP2010021369A (ja) 部品内蔵配線基板及びその製造方法

Legal Events

Date Code Title Description
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 20130528

PG1501 Laying open of application
PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 20180209

Comment text: Request for Examination of Application

Patent event code: PA02011R01I

Patent event date: 20130528

Comment text: Patent Application

E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 20190318

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 20190904

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 20191008

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 20191010

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20220915

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20230918

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20240919

Start annual number: 6

End annual number: 6