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KR102004759B1 - 외부 전극용 도전성 페이스트 조성물 및 이를 이용한 적층 세라믹 전자부품. - Google Patents

외부 전극용 도전성 페이스트 조성물 및 이를 이용한 적층 세라믹 전자부품. Download PDF

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KR102004759B1
KR102004759B1 KR1020120062253A KR20120062253A KR102004759B1 KR 102004759 B1 KR102004759 B1 KR 102004759B1 KR 1020120062253 A KR1020120062253 A KR 1020120062253A KR 20120062253 A KR20120062253 A KR 20120062253A KR 102004759 B1 KR102004759 B1 KR 102004759B1
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Abstract

본 발명은 외부전극용 도전성 페이스트 조성물 및 이를 이용한 적층 세라믹 전자부품에 관한 것으로 도전성 금속 분말 및 에폭시계 수지, 페녹시계 수지로 이루어진 군으로부터 선택된 하나 이상의 수지와 상기 수지에 폴리비닐포말(Polyvinyl formal)수지를 추가로 포함하는 수지 혼합물을 포함하는 외부전극용 도전성 페이스트 조성물 및 이를 이용한 고신뢰성의 적층 세라믹 전자부품을 제공한다.

Description

외부 전극용 도전성 페이스트 조성물 및 이를 이용한 적층 세라믹 전자부품. {Conductive paste composition for external electrode and multi-layered ceramic electronic parts fabricated by using the same}
본 발명은 전장 및 고압품등 고신뢰성을 요하는 특수사양의 제품군에 적용하기 위하여 보다 작은 굽힘계수를 가짐으로써 충격 흡수가 가능한 외부전극용 도전성 페이스트 조성물 및 이를 적용한 적층 세라믹 전자부품에 관한 것이다.
세라믹 전자부품 중 적층 세라믹 커패시터는 적층된 복수의 유전체층, 유전체층을 사이에 두고 대향 배치되는 내부전극, 상기 내부전극에 전기적으로 접속된 외부전극을 포함한다.
적층 세라믹 커패시터는 소형이면서도 고용량이 보장되고 실장이 용이하다는 장점으로 인하여 컴퓨터, PDA, 휴대폰 등의 이동 통신장치의 부품으로서 널리 사용되고 있다.
최근에는 전자제품이 소형화 및 다기능화됨에 따라 칩 부품 또한 소형화 및 고기능화되는 추세이므로, 적층 세라믹 커패시터도 그 크기가 작으면서 용량이 큰 고용량 제품이 요구되고 있다.
이를 위해 유전체층 및 내부전극층의 두께를 얇게 하여 많은 수의 유전체층을 적층한 적층 세라믹 커패시터가 제조되고 있으며, 외부전극 역시 박층화되고 있다.
이러한 초소형 및 초고용량의 적층 세라믹 커패시터는 자동차나 의료기기 등과 같이 고신뢰성을 요구하는 분야들의 많은 기능들이 전자화되고 수요가 증가함에 따라 이에 부합되게 고신뢰성이 요구된다.
이러한 고신뢰성에서 문제가 되는 요소로는 외부 충격에 의한 크랙발생 등의 문제점을 들 수 있다.
이에 상기 문제점을 해결하기 위한 수단으로 외부전극층과 도금층 사이에 충격흡수가 가능한 페이스트를 적용하여 외부 충격을 흡수하게 함으로써 신뢰성을 향상시키고 있다.
하지만 전장 및 고압품 등 고 신뢰성을 요하는 특수사양의 제품군에 적용하기 위해서는 더 큰 신뢰성을 가지는 적층 세라믹 전자부품이 필요한 실정이며, 이에 따라 외부전극 역시 현재 보다 높은 수준의 신뢰성이 요구되고 있다.
본 발명은 적층 세라믹 커패시터의 외부전극과 도금층 사이에 적용되어 적층 세라믹 커패시터에 높은 신뢰성을 부여할 수 있는 전도성 페이스트 조성물 및 고신뢰성을 가지는 적층 세라믹 커패시터를 제공하는 것이다.
본 발명의 일 실시형태는 도전성 금속 분말; 및
에폭시계 수지 및 페녹시계 수지로 이루어진 군으로부터 선택된 하나 이상의 수지와 상기 수지에 폴리비닐포말(Polyvinyl formal)수지를 추가로 포함하는 수지 혼합물; 을 포함하는 외부전극용 도전성 페이스트 조성물을 제공한다.
상기 수지 혼합물은 상기 도전성 금속 분말 100중량부에 대하여 6 내지 18 중량부의 함량을 가질 수 있다.
상기 폴리비닐포말(Polyvinyl formal)수지는 상기 수지 혼합물에 대하여 5wt% 내지 20wt%의 함량을 가질 수 있다.
상기 에폭시계 수지는 상기 수지 혼합물에 대하여 24.0wt% 내지 28.5wt%의 함량을 가질 수 있다.
상기 페녹시계 수지는 상기 수지 혼합물에 대하여 56.0wt% 내지 66.5wt%의 함량을 가질 수 있다.
상기 도전성 금속 분말은 은(Ag), 구리(Cu), 니켈(Ni), 및 은-팔라듐(Ag-Pd) 으로 이루어진 군으로부터 선택된 하나 이상의 금속으로 형성될 수 있다.
본 발명의 다른 실시형태는 유전체 층을 포함하는 세라믹 본체; 상기 세라믹 본체 내에서 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및 상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극; 상기 제1 외부전극 및 상기 제2 외부전극 상에 형성된 전도성 수지층; 을 포함하며 상기 전도성 수지층은, 도전성 금속 분말 및 에폭시계 수지, 페녹시계 수지로 이루어진 군으로부터 선택된 하나 이상의 수지와 상기 수지에 폴리비닐포말(Polyvinyl formal)수지를 추가로 포함하는 수지 혼합물을 포함하는 적층 세라믹 전자부품을 제공한다.
상기 수지 혼합물은 상기 도전성 금속 분말 100 중량부에 대하여 6 내지 18 중량부의 함량을 가질 수 있다.
상기 폴리비닐포말(Polyvinyl formal)수지는 상기 수지 혼합물에 대하여 5wt% 내지 20wt%의 함량을 가질 수 있다.
상기 에폭시계 수지는 상기 수지 혼합물에 대하여 24.0wt% 내지 28.5wt%의 함량을 가질 수 있다.
상기 페녹시계 수지는 상기 수지 혼합물에 대하여 56.0wt% 내지 66.5wt%의 함량을 가질 수 있다.
상기 도전성 금속 분말은 은(Ag), 구리(Cu), 니켈(Ni), 및 은-팔라듐(Ag-Pd) 으로 이루어진 군으로부터 선택된 하나 이상의 금속으로 형성될 수 있다.
본 발명에 따르면 외부전극용 도전성 페이스트 조성물의 제조 시 폴리비닐포말(Polyvinyl formal)수지를 일정량 첨가함으로써, 작은 굽힘계수를 가지는 도전성 수지층의 제조가 가능하다.
또한 본 발명의 페이스트 조성물을 외부전극에 적용 시 고신뢰성의 적층 세라믹 전자부품의 구현이 가능하다.
도 1은 본 발명의 외부전극용 페이스트 조성물에 포함되는 폴리비닐포말(Polyvinyl formal)수지의 구조식을 나타낸다.
도 2는 발명의 일 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도 이다.
도 3은 도 2의 A-A' 단면도 이다.
본 발명의 실시형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 발명의 실시형태는 당업계에서 평균적인 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시형태를 설명한다.
도 1은 본 발명에 포함되는 폴리비닐포말(Polyvinyl formal)수지의 구조식을 나타낸다.
본 발명의 일 실시형태는 도전성 금속 분말; 및
에폭시계 수지 및 페녹시계 수지로 이루어진 군으로부터 선택된 하나 이상의 수지와 상기 수지에 폴리비닐포말(Polyvinyl formal)수지를 추가로 포함하는 수지 혼합물; 을 포함하는 외부전극용 도전성 페이스트 조성물을 제공한다.
상기 도전성 금속분말을 형성하는 금속은 제1 및 제2 외부전극과 전기적으로 연결될 수 있는 재질이면 특별히 제한되지 않으며, 예를 들어, 은(Ag), 구리(Cu), 니켈(Ni) 및 은-팔라듐(Ag-Pd)으로 이루어진 군으로부터 선택된 하나 이상일 수 있다.
상기 수지 혼합물은 상기 도전성 금속 분말 100중량부에 대하여 6 내지 18 중량부의 함량을 가질 수 있다.
수지 혼합물의 함량이 금속 분말 100중량부에 대하여 6 중량부 미만인 경우 굽힘계수가 증가하고 접착강도가 떨어지게 되며, 18중량부를 초과하는 경우 비저항 값이 증가하여 외부전극용 페이스트로 적용이 불가능하게 된다.
본 발명의 일 실시형태에 따르면, 상기 폴리비닐포말(Polyvinyl formal)수지는 상기 수지 혼합물에 대하여 5wt% 내지 20wt%의 함량을 가질 수 있다.
폴리비닐포말(Polyvinyl formal)수지가 전체 수지 혼합물에 대해 5wt% 미만의 함량으로 포함되는 경우, 굽힘계수가 작아지는 효과가 있으나 충분치 않으며 20wt%를 초과하여 포함되는 경우 굽힘계수가 작아지는 효과는 계속 개선되지만 접착강도가 떨어지게 되어 층간 박리현상이 일어나게 되어 바람직하지않다.
본 발명의 일 실시형태에 따르면, 상기 폴리비닐포말(Polyvinyl formal)수지의 분자량은 특별히 제한되는 것은 아니나, 40,000 내지 54,000 범위일 수 있다.
본 발명의 일 실시형태에 따르면, 상기 에폭시계 수지 및 페녹시계 수지의 함량은 특별히 제한되는 것은 아니나, 에폭시계 수지는 수지 혼합물에 대하여 24.0wt% 내지 28.5wt%의 함량을 가질 수 있으며 페녹시계 수지는 수지 혼합물에 대하여 56.0wt% 내지 66.5wt%의 함량을 가질 수 있다.
도 2는 본 발명의 다른 실시형태에 따른 적층 세라믹 커패시터를 개략적으로 나타내는 사시도이다.
도 3은 도 2의 A-A' 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 다른 실시형태는 유전체 층을 포함하는 세라믹 본체(10); 상기 세라믹 본체 내에서 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극(21,22); 및 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부 전극(22)과 전기적으로 연결된 제2 외부전극(32); 상기 제1 외부전극 및 상기 제2 외부전극 상에 형성된 전도성 수지층(41,42); 을 포함하며 상기 전도성 수지층(41,42)은, 도전성 금속 분말 및 에폭시계 수지, 페녹시계 수지로 이루어진 군으로부터 선택된 하나 이상의 수지와 상기 수지에 폴리비닐포말(Polyvinyl formal)수지를 추가로 포함하는 수지 혼합물을 포함할 수 있다.
이하에서는 본 발명의 일 실시형태에 따른 적층 세라믹 전자부품을 설명하되, 특히 적층 세라믹 커패시터로 설명하지만 이에 제한되는 것은 아니다.
본 발명의 일 실시형태에 따르면, 상기 유전체층을 형성하는 원료는 충분한 정전 용량을 얻을 수 있는 한 특별히 제한되지 않으며, 예를 들어, 티탄산바륨(BaTiO3) 분말일 수 있다.
상기 유전체층을 형성하는 재료는 티탄산바륨(BaTiO3) 등의 파우더에 본 발명의 목적에 따라 다양한 세라믹 첨가제, 유기용제, 가소제, 결합제, 분산제 등이 첨가될 수 있다.
상기 제1 및 제2 내부 전극(21, 22)을 형성하는 재료는 특별히 제한되지 않으며, 예를 들어, 은(Ag), 납(Pb), 백금(Pt), 니켈(Ni) 및 구리(Cu) 중 하나 이상의 물질로 이루어진 도전성 페이스트를 사용하여 형성될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 내부전극(21)과 전기적으로 연결된 제1 외부전극(31) 및 상기 제2 내부 전극(22)과 전기적으로 연결된 제2 외부전극(32)을 포함할 수 있다.
상기 제1 및 제2 외부전극(31, 32)은 정전 용량 형성을 위해 상기 제1 및 제2 내부전극(21, 22)과 전기적으로 연결될 수 있으며, 상기 제2 외부전극(32)은 상기 제1 외부전극(31)과 다른 전위에 연결될 수 있다.
본 발명의 일 실시형태에 따른 적층 세라믹 커패시터는 상기 제1 및 제2 외부전극(31,32)상에 도전성 금속 분말 및 에폭시계 수지, 페녹시계 수지로 이루어진 군으로부터 선택된 하나 이상의 수지와 상기 수지에 폴리비닐포말(Polyvinyl formal)수지를 추가로 포함하는 수지 혼합물을 포함하는 도전성 수지층을 포함할 수 있다.
상기 외부전극용 도전성 수지층에 관한 특징은 상술한 본 발명의 일 실시형태에 따른 도전성 페이스트 조성물에 관한 설명과 중복되므로 여기서는 생략하도록 한다.
본 발명의 일 실시형태에 따르면, 상기 제1 및 제2 외부전극(31,32)상에 상기 폴리비닐포말(Polyvinyl formal)수지를 포함하는 도전성 수지층을 형성함으로써, 외부 충격 흡수가 가능한 외부전극을 형성할 수 있으며, 크랙 발생이 감소하여 신뢰성이 우수한 적층 세라믹 전자부품을 구현할 수 있다.
아래의 표 1은 외부전극용 도전성 페이스트의 조성물의 수지함량에 따른 굽힘계수 측정 결과표이다. 도전성 금속 분말은 전체 페이스트 조성물에 대해 70wt% 함량으로 포함하였으며, 은(Ag)분말을 사용하였다.
구체적으로 은(Ag) 분말은 지름이 1.5 마이크로 미터인 구형 분말과 장축의 길이가 8.5 마이크로미터인 플레이크형 분말을 1 : 1의 비율로 사용하였다.
용제로는 BCA(Butyl cabitol acetate) 및 PGM ME(propylene Glycol Monomethyl ether)를 사용하였다.
비교예와 실시예는 수지의 함량만 다르게 하였으며 기타 조건은 동일하게 하였다. 측정은 25℃의 조건에서 수행되었다.
비교예 실시예1 실시예2 실시예3 실시예4
페녹시 수지 70.0wt% 66.5 wt% 63.0 wt% 59.5 wt% 56.0 wt%
에폭시 수지 30.0wt% 28.5 wt% 27.0 wt% 25.5 wt% 24.0 wt%
폴리비닐포말수지 - 5 wt% 10 wt% 15 wt% 20 wt%
굽힘계수 6.37 Gpa 5.28 Gpa 4.63 Gpa 3.95 Gpa 3.08 Gpa
상기 표1을 참조하면, 폴리비닐포말(Polyvinyl formal)수지를 첨가한 경우, 비교예(에폭시 수지 및 페녹시 수지만 첨가) 보다 굽힘계수가 1 Gpa 이상 감소하였으며 2wt%첨가시 굽힘계수가 3Gpa이상 감소하였다. 접착 강도까지 고려할 때 폴리비닐포말(Polyvinyl formal)수지는 전체 수지 혼합물에 대하여 5wt% 내지 20wt% 첨가되는 것이 바람직함을 알 수 있다.
본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며, 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
10 : 세라믹 본체
21, 22 : 제1 및 제2 내부전극
31, 32 : 제1 및 제2 외부전극
41, 42 : 전도성 수지층
51, 52 : 도금층

Claims (12)

  1. 도전성 금속 분말; 및
    에폭시계 수지 및 페녹시계 수지로 이루어진 군으로부터 선택된 하나 이상의 수지와 상기 수지에 폴리비닐포말(Polyvinyl formal)수지를 추가로 포함하는 수지 혼합물; 을 포함하고,
    상기 수지 혼합물은 상기 도전성 금속 분말의 100중량부에 대하여 6 내지 18 중량부의 함량을 가지는, 외부전극용 도전성 페이스트 조성물.
  2. 삭제
  3. 제1항에 있어서.
    상기 폴리비닐포말(Polyvinyl formal)수지는 상기 수지 혼합물에 대하여 5wt% 내지 20wt%의 함량을 가지는 외부전극용 도전성 페이스트 조성물.
  4. 제1항에 있어서,
    상기 에폭시계 수지는 상기 수지 혼합물에 대하여 24.0wt% 내지 28.5wt%의 함량을 가지는 외부전극용 도전성 페이스트 조성물.
  5. 제 1항에 있어서,
    상기 페녹시계 수지는 상기 수지 혼합물에 대하여 56.0wt% 내지 66.5wt%의 함량을 가지는 외부전극용 도전성 페이스트 조성물.
  6. 제1항에 있어서,
    상기 도전성 금속 분말은 은(Ag), 구리(Cu), 니켈(Ni), 및 은-팔라듐(Ag-Pd) 으로 이루어진 군으로부터 선택된 하나 이상의 금속으로 형성되는 외부전극용 도전성 페이스트 조성물.
  7. 유전체 층을 포함하는 세라믹 본체;
    상기 세라믹 본체 내에서 상기 유전체 층을 사이에 두고 서로 대향하도록 배치되는 제1 및 제2 내부 전극; 및
    상기 제1 내부전극과 전기적으로 연결된 제1 외부전극 및 상기 제2 내부 전극과 전기적으로 연결된 제2 외부전극;
    상기 제1 외부전극 및 상기 제2 외부전극 상에 형성된 전도성 수지층; 을 포함하며, 상기 전도성 수지층은 도전성 금속 분말 및 에폭시계 수지, 페녹시계 수지로 이루어진 군으로부터 선택된 하나 이상의 수지와 상기 수지에 폴리비닐포말(Polyvinyl formal)수지를 추가로 포함하고,
    상기 수지 혼합물은 상기 도전성 금속 분말의 100 중량부에 대하여 6 내지 18 중량부의 함량을 가지는, 수지 혼합물을 포함하는 적층 세라믹 전자부품.
  8. 삭제
  9. 제7항에 있어서,
    상기 폴리비닐포말(Polyvinyl formal)수지는 상기 수지 혼합물에 대하여 5wt% 내지 20wt%의 함량을 가지는 적층 세라믹 전자부품.
  10. 제7항에 있어서,
    상기 에폭시계 수지는 상기 수지 혼합물에 대하여 24.0wt% 내지 28.5wt%의 함량을 가지는 적층 세라믹 전자부품.
  11. 제7항에 있어서,
    상기 페녹시계 수지는 상기 수지 혼합물에 대하여 56.0wt% 내지 66.5wt%의 함량을 가지는 적층 세라믹 전자부품.
  12. 제7항에 있어서,
    상기 도전성 금속 분말은 은(Ag), 구리(Cu), 니켈(Ni), 및 은-팔라듐(Ag-Pd) 으로 이루어진 군으로부터 선택된 하나 이상의 금속으로 형성되는 적층 세라믹 전자부품.
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