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KR102001693B1 - 데이터 송신 장치 - Google Patents

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KR102001693B1
KR102001693B1 KR1020140162946A KR20140162946A KR102001693B1 KR 102001693 B1 KR102001693 B1 KR 102001693B1 KR 1020140162946 A KR1020140162946 A KR 1020140162946A KR 20140162946 A KR20140162946 A KR 20140162946A KR 102001693 B1 KR102001693 B1 KR 102001693B1
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bias
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라종현
권오경
최해랑
김용주
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에스케이하이닉스 주식회사
한양대학교 산학협력단
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Abstract

본 기술에 의한 데이터 송신 장치는 채널을 통해 종단 저항이 구비된 수신기와 연결되어 입력 신호에 대응하는 출력 신호를 상기 채널에 제공하되 바이어스 신호에 따라 출력 임피던스가 제어되는 송신기; 및 캘리브레이션 동작시 상기 입력 신호에 대응하는 상기 출력 신호를 기준 신호와 비교하여 상기 바이어스 신호를 설정하는 캘리브레이션 제어부를 포함한다.

Description

데이터 송신 장치{DATA TRANSMITTER}
본 발명은 데이터 송신 장치에 관한 것으로서 보다 구체적으로는 출력 임피던스를 용이하게 조절할 수 있는 데이터 송신 장치에 관한 것이다.
도 1은 종래의 N 채널 송신 장치를 나타내는 블록도이다.
송신 장치(1)는 N개의 송신기(10)와 임피던스 제어부(30)를 포함하고, N 개의 송신기(10) 각각은 대응하는 채널(3)을 통해 수신 장치(2)의 대응하는 수신기(20)에 신호를 전송한다.
데이터 전송 속도가 높은 경우 반사 잡음을 제거하기 위하여 임피던스 매칭 작업을 수행하는 것이 필요하다. 예를 들어 채널(3) 하나의 특성 임피던스를 Z라고 하면 차동 모드로 동작하는 송수신 시스템에서는 수신기(20)의 입력단에 2Z의 크기를 갖는 저항(R)을 연결하게 된다.
송신기(10)의 경우에는 출력 임피던스의 값이 2Z가 되도록 설계한다. 그러나 공정, 온도, 전압 등의 요인에 따라 송신기(10)의 출력 임피던스는 설계된 출력 임피던스와 달라질 수 있다. 이러한 문제를 해결하기 위하여 종래의 송신 장치(1)는 임피던스 제어부(30)를 더 포함한다.
도 2는 도 1의 송신기(10)를 나타내는 회로도이다.
도 2의 송신기(10)는 전압 모드 송신기로서 차동 방식으로 신호를 전송한다.
송신기(10)는 구동 전류를 제공하는 구동 트랜지스터(M1, M6)와 차동 신호 형태의 입력 신호(VIP, VIN)에 따라 채널에 출력 신호(VOP, VON)를 생성하는 스위칭 트랜지스터(M2, M3, M4, M5)를 포함한다.
도 2에서 구동 트랜지스터와 스위칭 트랜지스터는 모두 NMOS 트랜지스터이다. 송신기(10)는 제 1 데이터 신호(VIP)에 의해 트랜지스터(M2, M5)가 제어되고, 제 1 데이터 신호와 반대 논리 레벨을 갖는 제 2 데이터 신호(VIN)에 의해 트랜지스터(M3, M4)가 제어된다.
송신기(10)의 출력 임피던스는 풀업 임피던스와 풀다운 임피던스로 나눌 수 있다. 풀업 임피던스는 트랜지스터(M1, M2) 또는 트랜지스터(M1, M3)의 임피던스 합으로 결정되고, 풀다운 임피던스는 트랜지스터(M4, M6) 또는 트랜지스터(M5, M6)의 임피던스 합으로 결정된다.
각 트랜지스터 소자의 임피던스 크기는 소자의 물리적인 크기와 게이트 바이어스 전압에 의해 결정되므로 소자의 물리적인 크기가 결정된 이후에도 구동 트랜지스터(M1, M6)에 제공되는 바이어스 신호(VUP, VDN)을 통해 풀업 임피던스와 풀다운 임피던스의 크기를 조절할 수 있다.
종래에는 송신기(10)의 출력 임피던스를 제어하는 바이어스 신호(VUP, VDN)를 생성하기 위하여 임피던스 제어부(30)를 더 포함한다.
도 3은 종래의 임피던스 제어부(30)의 회로도이다.
임피던스 제어부(30)는 복제 송신부(31), 비교부(32), 기준 전압 생성부(33)를 포함하며, 복제 송신부(31)의 출력단에는 복제 저항(34)이 연결된다.
복제 송신부(31)는 송신부(10)를 복제한 회로로서 송신부(10)의 구동 트랜지스터(M1, M6)에 대응하는 복제 구동 트랜지스터(M7, M12)와 스위칭 트랜지스터(M3, M4, M5, M6)에 대응하는 복제 스위칭 트랜지스터(M8, M9, M10, M11)를 포함한다.
복제 송신부(31)의 데이터 신호(VIP, VIN)로는 일정하게 고정된 전압이 제공된다. 도 3과 같이 데이터 신호로서 전원 전압(VDD)가 접지 전압(VSS)이 제공되는 경우 제 1 출력 신호(VOP)는 논리 1에 대응하는 전압을 가지고 제 2 출력 신호(VON)는 논리 0에 대응하는 전압을 가진다.
이때 생성되는 전압은 복제 송신기(31)의 풀업 임피던스, 외부에 연결된 복제 저항(R), 복제 송신기(31)의 풀다운 임피던스의 전압 분배에 의해 결정된다.
따라서 출력단(VOP)의 전압을 3 VDD / 4, 출력단(VON)의 전압을 VDD /4 가 되도록 구동 전압(VUP, VDN)을 조절하면 복제 송신기(31)의 풀업 임피던스와 풀다운 임피던스는 각각 R/2( = Z)의 크기를 갖게 된다.
기준 전압 생성부(33)는 네 개의 저항(R1)을 이용하여 3 VDD / 4의 크기를 갖는 제 1 기준 전압(REFP)과 VDD/4의 크기를 갖는 제 2 기준 전압(REFN)을 생성한다.
비교기(32)는 기준 전압(REFP, REFN)과 출력 신호(VOP, VON)의 전압을 비교하여 바이어스 신호(VUP, VDN)를 출력한다. 비교기(32)는 부궤환 루프를 이루어 기준 전압과 출력 신호의 전압이 동일하게 되도록 바이어스 신호(VUP, VDN)를 조절한다.
임피던스 제어부(30)는 이렇게 생성된 바이어스 신호(VUP, VDN)를 송신기(10)에 제공한다. 송신기(10)와 복제 송신기(31)는 동일한 구조를 가지므로 결과적으로 송신기(10)의 출력 임피던스는 채널의 임피던스(R = 2Z)와 동일하게 된다.
종래의 기술에서는 하나의 임피던스 제어부(30)에서 생성한 바이어스 신호(VUP, VDN)를 각 채널의 송신기(10)에 제공하므로 각 채널의 송신기(10) 사이에 제조 공정상의 편차가 있는 경우 채널에 따라서는 임피던스 매칭이 이루어지지 않을 수 있으며 이에 따라 고속 데이터 전송이 불가능해질 수 있다.
또한 종래의 기술에서는 송신 장치(1) 외부에 정밀하게 제작된 복제 저항(34)을 사용한다. 복제 저항(34)은 소자 자체의 크기가 상대적으로 매우 크고, 복제 저항(34)의 연결을 위하여 2개의 패드를 추가해야 하는 등 회로의 전체 면적과 비용을 증가시키는 문제가 있다.
본 발명은 복제 저항을 사용하지 않고 실제 채널을 통해 수신기와 연결된 상태에서 출력 임피던스를 제어할 수 있는 송신기를 제공한다. 본 발명은 채널별로 독립적으로 출력 임피던스를 제어할 수 있도록 하여 공정 변이 등과 같이 채널에 따라 다른 환경의 영향을 받지 않는 송신기를 제공할 수 있다.
본 발명의 일 실시예에 의한 데이터 송신 장치는 채널을 통해 종단 저항이 구비된 수신기와 연결되어 입력 신호에 대응하는 출력 신호를 상기 채널에 제공하되 바이어스 신호에 따라 출력 임피던스가 제어되는 송신기; 및 캘리브레이션 동작시 상기 입력 신호에 대응하는 상기 출력 신호를 기준 신호와 비교하여 상기 바이어스 신호를 설정하는 캘리브레이션 제어부를 포함한다.
본 발명의 일 실시예에 의한 데이터 송신 장치는 각각 대응하는 채널을 통해 종단 저항이 구비된 수신기와 연결되어 입력 신호에 대응하는 출력 신호를 상기 채널에 제공하되 바이어스 신호에 따라 출력 임피던스가 제어되는 N개의 송신기(N은 2 이상의 자연수) ; 및 상기 N개의 송신기 중 채널 선택 신호에 따라 선택되는 송신기에 대하여 캘리브레이션 동작을 수행하되 상기 선택된 송신기에 입력되는 입력 신호에 대응하여 상기 선택된 송신기에서 출력되는 출력 신호를 기준 신호와 비교하여 상기 선택된 송신기의 바이어스 신호를 설정하는 캘리브레이션 제어부를 포함한다.
본 기술을 통해 실제 채널을 통해 수신기와 연결된 상태에서 출력 임피던스를 제어할 수 있는 송신기를 제공함으로써 임피던스 매칭을 위하여 별도의 복제 저항을 사용할 필요가 없다. 이로 인하여 복제 저항의 추가 및 복제 저항의 연결을 위한 패드의 낭비를 방지하여 회로의 면적 및 비용을 줄일 수 있다.
또한 본 기술을 통해 채널별로 독립적으로 출력 임피던스를 제어할 수 있는 송신기를 제공함으로써 공정 변이 등과 같이 각 채널별로 동작 환경이 상이한 경우에도 임피던스 매칭을 정확하게 수행할 수 있다.
도 1은 종래의 송신 장치를 나타내는 블록도.
도 2는 도 1의 송신기의 회로도.
도 3은 도 1의 임피던스 제어부의 회로도.
도 4는 본 발명의 일 실시예에 의한 송신 장치를 나타낸 블록도.
도 5는 도 4의 송신기의 회로도.
도 6은 도 4의 송신 장치의 동작을 나타낸 타이밍도.
도 7은 본 발명의 다른 실시예에 의한 송신 장치를 나타낸 블록도.
도 8은 도 7의 송신기의 회로도.
도 9는 본 발명의 다른 실시예에 의한 송신 장치를 나타낸 블록도.
도 10은 본 발명의 다른 실시예에 의한 송신 장치를 나타낸 블록도.
도 11은 본 발명의 다른 실시예에 의한 송신 장치를 나타낸 블록도.
도 12는 본 발명의 다른 실시예에 의한 송신 장치를 나타낸 블록도.
이하에서는 첨부한 도면을 참조하여 본 발명의 실시예에 대해서 상세히 설명한다. 이하의 설명에서 동일한 참조 부호는 실질적으로 동일한 대상을 지시한다.
도 4는 본 발명의 일 실시예에 의한 송신 장치(100)를 나타낸 블록도이다.
송신 장치(100)는 채널(3)을 통해 수신 장치(20)와 연결된다.
본 발명의 일 실시예에 의한 송신 장치(100)는 송신기(110), 캘리브레이션 제어부(120), 기준 전압 생성부(130)를 포함한다.
송신기(110)는 제 1 임피던스 조절부(111), 스위칭부(112), 제 2 임피던스 조절부(113)를 포함한다. 송신기(110)는 캘리브레이션 동작을 수행하도록 제어하는 동작 모드 제어부(140)를 더 포함할 수 있다.
도 5는 송신기(110)를 나타낸 회로도이다.
도 5의 송신기(110)의 구조는 기본적으로 도 2에 도시된 종래의 송신기의 구조와 유사하다.
다만 본 발명에서 제 1 임피던스 조절부(111)는 병렬 연결된 다수의 NMOS 트랜지스터(M11, ..., M1K)를 포함한다. 다수의 NMOS 트랜지스터의 게이트에는 멀티 비트의 제 1 바이어스 신호(VUPD) 중 일부 비트 신호가 인가되어 각 스위치를 턴온 또는 턴오프한다. 이에 따라 제 1 바이어스 신호(VUPD)의 값에 따라 스위칭부(112)를 통해 채널로 인가되는 전류의 크기가 달라진다.
제 2 임피던스 조절부(113)는 병렬 연결된 다수의 NMOS 트랜지스터(M61, ..., M6K)를 포함한다. 다수의 NMOS 트랜지스터의 게이트에는 멀티 비트의 제 2 바이어스 신호(VDND) 중 일부 비트 신호가 인가되어 각 스위치를 턴온 또는 턴오프한다. 이에 따라 제 2 바이어스 신호(VDND)의 값에 따라 스위칭부(112)를 통해 채널로 인가되는 전류의 크기가 달라진다.
제 1 바이어스 신호(VUPD)와 제 2 바이어스 신호(VDND)는 송신 장치(100)가 캘리브레이션 모드로 동작하는 경우에 바람직한 값으로 설정되고, 캘리브레이션 모드가 종료되면 설정된 값으로 유지된다.
캘리브레이션 제어부(120)는 캘리브레이션 모드에서 제 1 바이어스 신호(VUPD)와 제 2 바이어스 신호(VDND)의 값을 결정한다.
캘리브레이션 제어부(120)는 제 1 선택부(121), 제 2 선택부(122), 제 1 비교부(123), 제 2 비교부(125), 제 1 누적기(124), 제 2 누적기(126)를 포함한다.
제 1 선택부(121)는 캘리브레이션 모드 신호(MODE)가 활성화된 경우 즉 캘리브레이션 모드에서 하이 레벨 신호(VDD)를 스위칭부(112)의 스위칭 트랜지스터(M2, M5)에 제공하고 캘리브레이션 모드 신호(MODE)가 비활성화된 경우 즉 데이터 전송 모드에서 제 1 입력 신호(VIP)를 스위칭부(112)의 스위칭 트랜지스터(M2, M5)에 제공한다.
제 2 선택부(121)는 캘리브레이션 모드에서 로우 레벨 신호(VSS)를 스위칭부(112)의 스위칭 트랜지스터(M3, M4)에 제공하고 정상 모드에서 제 2 입력 신호(VIN)를 스위칭부(112)의 스위칭 트랜지스터(M3, M4)에 제공한다.
제 1 비교부(123)는 캘리브레이션 클록(CALCLK)에 동기되어 제 1 기준 전압(REFP)과 제 1 출력 신호(VOP)의 전압을 비교한다. 제 1 비교부(123)는 제 1 출력 신호(VOP)의 전압이 제 1 기준 전압(REFP)보다 크면 로우 레벨, 그렇지 않으면 하이 레벨의 신호를 출력한다.
제 1 누적기(124)는 캘리브레이션 클록(CALCLK)에 동기되어 제 1 비교부(123)의 출력 결과를 누적하여 제 1 바이어스 신호(VUPD)의 각 비트 값을 하이 레벨 또는 로우 레벨로 설정한다.
제 2 비교부(125)는 캘리브레이션 클록(CALCLK)에 동기되어 제 2 기준 전압(REFN)과 제 2 출력 신호(VON)의 전압을 비교한다. 제 2 비교부(125)는 제 2 출력 신호(VON)의 전압이 제 2 기준 전압(REFN)보다 크면 로우 레벨, 그렇지 않으면 하이 레벨의 신호를 출력한다.
제 2 누적기(126)는 캘리브레이션 클록(CALCLK)에 동기되어 제 2 비교부(125)의 출력 결과를 누적하여 제 2 바이어스 신호(VDND)의 각 비트 값을 하이 레벨 또는 로우 레벨로 설정한다.
기준 전압 생성부(130)는 제 1 기준 전압(REFP)과 제 2 기준 전압(REFN)을 출력한다. 기준 전압 생성부(130)는 도 3에 도시된 바와 같이 직렬로 연결된 저항을 이용하여 구현할 수 있다.
예를 들어 제 1 기준 전압(REFP)는 3 VDD/4, 제 2 기준 전압(REFN)은 VDD/4로 설정될 수 있다. 이 경우 풀업 임피던스와 풀다운 임피던스는 각각 R/2로 설정된다.
동작 모드 제어부(140)는 캘리브레이션을 수행할지 여부를 결정하여 캘리브레이션 모드 신호(MODE)와 캘리브레이션 클록(CALCLK)을 출력할 수 있다.
동작 모드 제어부(140)는 송신 장치(100)가 초기화되는 경우에 캘리브레이션을 수행할 수 있다. 또한 송신 장치(100)가 동작을 함에 따라 온도나 전압이 변경될 수 있는데 이 경우 초기에 설정된 출력 임피던스가 달라질 수 있다. 이에 따라 채널을 통해 데이터 전송이 없는 경우에 캘리브레이션 동작을 추가로 수행하도록 제어할 수 있다.
도 6은 송신 장치(100)의 동작을 나타내는 타이밍도이다.
캘리브레이션 모드 신호(MODE)가 활성화되면 캘리브레이션 동작이 진행되고, 캘리브레이션 모드 신호(MODE)가 비활성화되면 일반적인 데이터 전송 동작이 수행된다.
캘리브레이션 모드에서는 스위칭부(122)에 입력되는 제 1 입력 신호(VIP)와 제 2 입력 신호(VIN)가 각각 하이 레벨 및 로우 레벨로 고정된다.
이에 따라 제 1 출력 신호(VOP)는 상대적으로 더 높은 전압(VHI)을 가지고, 제 2 출력 신호(VON)는 상대적으로 더 낮은 전압(VLO)을 가진다.
캘리브레이션 클록(CALCLK)은 데이터 전송 모드에서는 비활성화되고, 캘리브레이션 모드에서는 일정한 주기의 펄스 신호 형태로 출력된다.
캘리브레이션 모드가 종료되면 전술한 바와 같이 제 1 바이어스 신호(VUPD)와 제 2 바이어스 신호(VDND)의 값은 캘리브레이션 수행 결과 설정된 값으로 고정한다.
도 7은 본 발명의 다른 실시예에 의한 송신 장치(100)를 도시한다.
도 7의 실시예는 제 1 임피던스 조절부(111)와 제 2 임피던스 조절부(113)가 각각 아날로그의 제 1 바이어스 신호(VUP) 및 제 2 바이어스 신호(VDN)에 따라 제어되는 점을 제외하고 도 4의 실시예와 상이하다.
도 8에 도시된 바와 같이 제 1 임피던스 조절부(111)는 제 1 바이어스 전압(VUP)에 따라 게이트 전압이 조절되는 트랜지스터(M1)를 포함하고, 제 2 임피던스 조절부(113)는 제 2 바이어스 전압(VDN)에 따라 게이트 전압이 조절되는 트랜지스터(M6)를 포함한다.
캘리브레이션 제어부(120)는 제 1 누적기(124)에서 출력되는 제 1 바이어스 신호(VUPD)를 제 1 바이어스 전압(VUP)으로 변환하는 제 1 DAC(Digital to Analog Converter, 127)를 더 포함하고, 제 2 누적기(126)에서 출력되는 제 2 바이어스 신호(VDND)를 제 2 바이어스 전압(VDN)으로 변환하는 제 2 DAC(128)를 더 포함한다.
도 4 및 도 7의 실시예는 단일 채널의 송신 장치를 개시하고 있으나 동일한 구조의 송신기들을 병렬로 배치하여 멀티 채널의 송신 장치를 도출하는 것은 통상의 기술자가 용이하게 알 수 있으므로 구체적인 설명은 생략한다.
도 9는 본 발명의 다른 실시예에 의한 송신 장치(100)를 개시한다.
본 실시예에 의한 송신 장치(100)는 N 채널 송신 장치로서 N 개의 송신기(110), 캘리브레이션 제어부(120), 기준 전압 생성부(130), 동작 모드 제어부(140)를 포함한다.
본 실시예에서 N 개의 송신기(110) 각각은 동일하게 구성되며 예를 들어 도 5에 도시된 송신기와 실질적으로 동일한 구성을 가지므로 구체적인 설명은 생략한다.
캘리브레이션 제어부(120)는 N 개의 송신기에 대응하는 N 개의 제 1 선택부(121), N 개의 제 2 선택부(122), N 개의 제 1 레지스터(1291), N 개의 제 2 레지스터(1292)를 포함한다.
제 1 레지스터(1291)와 제 2 레지스터(1292) 각각은 대응하는 송신기(110)에 입력되는 제 1 바이어스 신호(VUPD)와 제 2 바이어스 신호(VDND)를 저장한다. 제 1 레지스터(1291)와 제 2 레지스터(1292)의 값은 캘리브레이션 동작을 수행하여 갱신될 수 있으며 데이터 전송 모드에서는 일정하게 유지된다.
제 1 레지스터(1291)와 제 2 레지스터(1292)에 입력되는 캘리브레이션 클록 신호(CALCLK<I>, 1≤I≤N)는 대응하는 채널의 캘리브레이션 모드 신호(MODE<I>)가 활성화되는 경우에 캘리브레이션 클록 신호(CALCLK)와 동일하고 그렇지 않은 경우에는 비활성화된다.
제 1 선택부(121)와 제 2 선택부(122)는 캘리브레이션 모드 신호(MODE)가 활성화된 경우 각각 하이 레벨 신호(VDD)와 로우 레벨 신호(VSS)를 송신기(110)의 스위칭부(112)에 제공하고, 캘리브레이션 모드 신호(MODE)가 비활성화된 경우 각각 제 1 입력 신호(VIP)와 제 2 입력 신호(VIN)를 송신기(110)의 스위칭부(112)에 제공한다.
또한 캘리브레이션 제어부(120)는 제 1 비교부(123), 제 1 누적기(124), 제 2 비교부(125), 제 2 누적기(126), 제 3 선택부(1231), 제 4 선택부(1241), 제 5 선택부(1251), 제 6 선택부(1261)를 포함한다.
제 1 비교부(123), 제 1 누적기(124), 제 2 비교부(125), 제 2 누적기(126)의 동작은 도 4를 참조하여 설명한바 있으므로 반복 설명은 생략한다.
제 3 선택부(1231)는 채널 선택 신호(CHSEL)에 의해 N 개의 제 1 출력 신호(VOP) 중 하나를 선택하여 제 1 비교부(123)에 제공하고, 제 1 비교부(123)는 선택되어 제공된 신호의 전압을 제 1 기준 전압(REFP)과 비교한다.
제 4 선택부(1241)는 채널 선택 신호(CHSEL)에 의해 N 개의 제 1 레지스터(1291) 중 하나를 선택하여 제 1 누적기(124)의 값을 제공한다.
제 5 선택부(1251)는 채널 선택 신호(CHSEL)에 의해 N 개의 제 2 출력 신호(VON) 중 하나를 선택하여 제 2 비교부(125)에 제공하고, 제 2 비교부(125)는 선택되어 제공된 신호의 전압을 제 2 기준 전압(REFN)과 비교한다.
제 6 선택부(1261)는 채널 선택 신호(CHSEL)에 의해 N 개의 제 2 레지스터(1292) 중 하나를 선택하여 제 2 누적기(126)의 값을 제공한다.
기준 전압 생성부(130)는 제 1 기준 전압(REFP)과 제 2 기준 전압(REFN)을 출력한다. 기준 전압 생성부(130)는 도 3에 도시된 바와 같이 직렬로 연결된 저항을 이용하여 구현할 수 있다.
예를 들어 제 1 기준 전압(REFP)은 3 VDD/4, 제 2 기준 전압(REFN)은 VDD/4로 설정될 수 있다. 이 경우 풀업 임피던스와 풀다운 임피던스는 각각 R/2로 설정된다.
동작 모드 제어부(140)는 채널 선택 신호(CHSEL), 캘리브레이션 모드 신호(MODE)와 캘리브레이션 클록(CALCLK)을 출력할 수 있다.
동작 모드 제어부(140)는 전술한 바와 같이 송신 장치(100)가 초기화되는 경우 또는 데이터 전송이 없는 경우에 캘리브레이션 동작을 수행하도록 제어할 수 있다.
본 실시예에서 동작 모드 제어부(140)는 N 개의 채널 전체에 대해서 캘리브레이션 동작을 제어하며 채널 선택 신호(CHSEL)를 통해 캘리브레이션을 수행할 채널을 선택한다.
본 실시예에서는 제 1 비교부(123) 및 제 2 비교부(125)가 여러 채널의 캘리브레이션을 위하여 공유되므로 동시에 두 채널 이상에 대해서 캘리브레이션을 수행하는 것이 불가능하다.
따라서 캘리브레이션 클록(CALCLK)을 시분할하여 다수의 채널에 대해서 순차적으로 캘리브레이션을 수행하는 것이 바람직하다.
예를 들어 어느 한 채널에 대해서 캘리브레이션을 완료한 이후에 다른 채널에 대해서 캘리브레이션을 수행하도록 채널 선택 신호(CHSEL), 캘리브레이션 모드 신호(MODE), 캘리브레이션 클록 신호(CALCLK)를 출력할 수 있다.
도 10은 본 발명의 다른 실시예에 의한 송신 장치(100)를 나타낸 블록도이다.
도 10의 송신 장치(100)에서 송신기(110)는 도 8에 도시된 송신기(110)와 실질적으로 동일한 구조를 가진다.
이에 따라 캘리브레이션 제어부(120)는 제 1 레지스터(1291)에서 제공되는 멀티비트의 제 1 바이어스 신호(VUPD)를 아날로그의 제 1 바이어스 전압(VUP)으로 변환하는 제 1 DAC(127)과 제 2 레지스터(1292)에서 제공되는 멀티비트의 제 2 바이어스 신호(VDND)를 아날로그의 제 2 바이어스 전압(VDN)으로 변환하는 제 2 DAC(128)을 더 포함한다.
기타의 구성은 도 9에 도시된 것과 실질적으로 동일하므로 반복적인 설명은 생략한다.
도 11은 본 발명의 다른 실시예에 의한 송신 장치(100)를 나타낸 블록도이다.
본 실시예에 의한 송신 장치(100)는 도 9에 도시된 송신 장치(100)와 캘리브레이션 제어부(120)의 구성이 다소 상이하다.
본 실시예에서는 도 9에서 제 1 누적기(124)와 제 2 누적기(126)가 제 1 레지스터(1291)와 제 2 레지스터(1292)의 위치로 이동하는 대신 제 1 레지스터(1291)와 제 2 레지스터(1292)가 생략되었다.
이에 따라 제 4 선택부(1241)는 제 1 비교부(123)의 비교 결과를 채널 선택 신호(CHSEL)에 따라 선택되는 N 개의 제 1 누적기(124) 중 어느 하나에 제공하고, 제 6 선택부(1261)는 제 2 비교부(125)의 비교 결과를 채널 선택 신호(CHSEL)에 따라 선택되는 N 개의 제 2 누적기(126) 중 어느 하나에 제공한다.
제 1 누적기(124)와 제 2 누적기(126)는 각각 제 1 바이어스 신호(VUPD)와 제 2 바이어스 신호(VDND)를 출력하며 캘리브레이션 모드가 종료된 경우 그 값을 유지한다.
기타의 구성은 도 9에 도시된 것과 실질적으로 동일하므로 반복적인 설명은 생략한다.
도 12는 본 발명의 다른 실시예에 의한 송신 장치(100)를 나타낸 블록도이다.
도 12의 송신 장치(100)에서 송신기(110)는 도 8에 도시된 송신기(110)와 실질적으로 동일한 구조를 가진다.
이에 따라 캘리브레이션 제어부(120)는 제 1 누적기(124)에서 제공되는 멀티비트의 제 1 바이어스 신호(VUPD)를 아날로그의 제 1 바이어스 전압(VUP)으로 변환하는 제 1 DAC(127)과 제 2 누적기(126)에서 제공되는 멀티비트의 제 2 바이어스 신호(VDND)를 아날로그의 제 2 바이어스 전압(VDN)으로 변환하는 제 2 DAC(128)을 더 포함한다.
기타의 구성은 도 11에 도시된 것과 실질적으로 동일하므로 반복적인 설명은 생략한다.
이상에서 도면을 참조하여 본 발명의 실시예를 개시하였다. 이상의 개시는 설명을 위한 것으로서 본 발명의 권리범위를 한정하는 것은 아니며, 본 발명의 권리범위는 이하의 특허청구범위에 문언적으로 기재된 범위와 그 균등범위에 의해 정해진다.
1, 100: 송신장치
10, 110: 송신기
111: 제 1 임피던스 조절부
112: 스위칭부
113; 제 2 임피던스 조절부
120; 캘리브레이션 제어부
121: 제 1 선택부
122: 제 2 선택부
123: 제 1 비교부
1231: 제 3 선택부
124: 제 1 누적기
1241: 제 4 선택부
125: 제 2 비교부
1251: 제 5 선택부
126: 제 2 누적기
1261: 제 6 선택부
127: 제 1 DAC
128; 제 2 DAC
1291: 제 1 레지스터
1292; 제 2 레지스터
130: 기준 전압 생성부
140: 동작 모드 제어부
2: 수신 장치
20: 수신기
3: 채널
30: 임피던스 제어부

Claims (17)

  1. 채널을 통해 종단 저항이 구비된 수신기와 연결되어 입력 신호에 대응하는 출력 신호를 상기 채널에 제공하되 바이어스 신호에 따라 출력 임피던스가 제어되는 송신기; 및
    캘리브레이션 동작 시 상기 입력 신호에 대응하는 상기 출력 신호를 기준 신호와 비교하여 상기 바이어스 신호를 설정하는 캘리브레이션 제어부
    를 포함하되,
    상기 송신기는 임피던스 조절부와 스위칭 회로를 포함하고,
    상기 임피던스 조절부는 상기 바이어스 신호에 따라 상기 출력 신호의 크기를 결정하고,
    상기 스위칭 회로는 상기 입력 신호의 논리 레벨에 따라 상기 출력 신호의 논리 레벨을 결정하며,
    상기 캘리브레이션 동작 시 상기 입력 신호로서 일정한 레벨을 가지는 미리 정해진 신호가 인가되는 데이터 송신 장치.
  2. 청구항 1에 있어서, 상기 캘리브레이션 제어부는
    상기 출력 신호를 상기 기준 신호와 비교하는 비교부; 및
    상기 비교부의 비교 결과를 일정 시간 동안 누적하여 상기 바이어스 신호를 생성하는 누적기
    를 포함하는 데이터 송신 장치.
  3. 청구항 2에 있어서, 상기 캘리브레이션 제어부는
    상기 캘리브레이션 동작 시 상기 미리 정해진 신호를 상기 입력 신호로 제공하는 선택부
    를 더 포함하는 데이터 송신 장치.
  4. 삭제
  5. 청구항 2에 있어서, 상기 바이어스 신호는 아날로그 신호이고 상기 캘리브레이션 제어부는 상기 누적기의 값을 아날로그 신호로 변환하여 상기 바이어스 신호를 생성하는 디지털 아날로그 변환기를 더 포함하는 데이터 송신 장치.
  6. 청구항 2에 있어서, 상기 비교부와 상기 누적기는 상기 캘리브레이션 동작 시 활성화되는 캘리브레이션 클록 신호에 동기되어 동작하는 데이터 송신 장치.
  7. 청구항 1에 있어서, 상기 기준 신호를 생성하는 기준 신호 생성부 및
    상기 캘리브레이션 동작의 활성화 여부를 제어하는 동작 모드 제어부
    를 더 포함하는 데이터 송신 장치.
  8. 각각 대응하는 채널을 통해 종단 저항이 구비된 수신기와 연결되어 입력 신호에 대응하는 출력 신호를 상기 채널에 제공하되 바이어스 신호에 따라 출력 임피던스가 제어되는 N개의 송신기(N은 2 이상의 자연수); 및
    상기 N개의 송신기 중 채널 선택 신호에 따라 선택되는 송신기에 대하여 캘리브레이션 동작을 수행하되 상기 선택된 송신기에 입력되는 입력 신호에 대응하여 상기 선택된 송신기에서 출력되는 출력 신호를 기준 신호와 비교하여 상기 선택된 송신기의 바이어스 신호를 설정하는 캘리브레이션 제어부
    를 포함하되,
    상기 N개의 송신기 각각은 임피던스 조절부와 스위칭 회로를 포함하고,
    상기 임피던스 조절부는 상기 바이어스 신호에 따라 상기 임피던스 조절부를 포함하는 송신기에서 출력되는 신호의 크기를 결정하고,
    상기 스위칭 회로는 상기 입력 신호의 논리 레벨에 따라 상기 스위칭 회로를 포함하는 송신기에서 출력되는 신호의 논리 레벨을 결정하며,
    상기 캘리브레이션 동작 시 상기 채널 선택 신호에 따라 선택되는 송신기에는 상기 입력 신호로서 일정한 레벨을 가지는 미리 정해진 신호가 인가되는 데이터 송신 장치.
  9. 청구항 8에 있어서, 상기 캘리브레이션 제어부는
    상기 채널 선택 신호에 따라 상기 N 개의 송신기에서 출력되는 N 개의 출력 신호 중 어느 하나를 선택하는 출력 신호 선택부;
    상기 출력 신호 선택부에서 선택된 신호와 상기 기준 신호를 비교하는 비교부;
    상기 비교부의 비교 결과를 일정 시간 동안 누적하는 누적기;
    상기 채널 선택 신호에 따라 상기 N 개의 송신기 중 어느 하나를 선택하여 상기 누적기의 출력을 제공하는 송신기 선택부
    를 포함하는 데이터 송신 장치.
  10. 청구항 9에 있어서, 상기 캘리브레이션 제어부는
    상기 송신기 선택부의 출력을 저장하여 상기 N 개의 송신기 중 선택된 송신기에 바이어스 신호를 제공하는 레지스터
    를 더 포함하는 데이터 송신 장치.
  11. 청구항 10에 있어서, 상기 바이어스 신호는 아날로그 신호이고 상기 캘리브레이션 제어부는 상기 레지스터의 값을 아날로그 신호로 변환하여 상기 선택된 송신기에 바이어스 신호를 제공하는 디지털 아날로그 변환기를 더 포함하는 데이터 송신 장치.
  12. 청구항 9에 있어서, 상기 비교부와 상기 누적기는 상기 캘리브레이션 동작 시 활성화되는 캘리브레이션 클록 신호에 동기되어 동작하는 데이터 송신 장치.
  13. 청구항 8에 있어서, 상기 캘리브레이션 제어부는
    상기 채널 선택 신호에 따라 상기 N 개의 송신기에서 출력되는 N 개의 출력 신호 중 어느 하나를 선택하는 출력 신호 선택부;
    상기 출력 신호 선택부에서 선택된 신호와 상기 기준 신호를 비교하는 비교부;
    상기 채널 선택 신호에 따라 상기 N 개의 송신기 중 어느 하나를 선택하여 상기 비교부의 출력을 제공하는 송신기 선택부; 및
    상기 송신기 선택부에서 출력되는 비교 결과를 일정시간 누적하여 선택된 송신기에 대한 바이어스 신호를 생성하는 누적기
    를 포함하는 데이터 송신 장치.
  14. 청구항 13에 있어서, 상기 바이어스 신호는 아날로그 신호이고 상기 캘리브레이션 제어부는 상기 누적기의 값을 아날로그 신호로 변환하여 상기 선택된 송신기에 바이어스 신호를 제공하는 디지털 아날로그 변환기를 더 포함하는 데이터 송신 장치.
  15. 청구항 13에 있어서, 상기 비교부와 상기 누적기는 상기 캘리브레이션 동작 시 활성화되는 캘리브레이션 클록 신호에 동기되어 동작하는 데이터 송신 장치.
  16. 청구항 8에 있어서,
    상기 기준 신호를 생성하는 기준 신호 생성부 및
    상기 N개의 송신기 각각에 대하여 상기 캘리브레이션 동작의 활성화 여부를 결정하고 상기 채널 선택 신호를 출력하는 동작 모드 제어부
    를 더 포함하는 데이터 송신 장치.
  17. 청구항 16에 있어서, 상기 동작 모드 제어부는 시분할 방식으로 상기 N 개의 송신기 중 어느 하나에 대하여 상기 캘리브레이션 동작을 활성화시키는 데이터 송신 장치.
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