KR101979403B1

KR101979403B1 - 레이더 출력 주파수 제어 방법, 그리고 이를 구현한 레이더 시스템

Info

Publication number: KR101979403B1
Application number: KR1020180105951A
Authority: KR
Inventors: 박용정; 채이선; 곽재황
Original assignee: 주식회사 뉴이스트원테크
Priority date: 2018-09-05
Filing date: 2018-09-05
Publication date: 2019-05-16
Anticipated expiration: 2038-09-05

Abstract

레이더 시스템은 레이더 트랜시버의 출력 주파수가 제1 분주비로 분주된 제1 신호 또는 상기 제1 신호가 제2 분주비로 분주된 제2 신호를 입력받고, 특정 주파수의 클럭으로 입력 신호의 하이 값을 카운트한 후, 상기 입력 신호의 카운트 주기 수에 해당하는 시간 동안 누적한 카운트 값을 출력하는 주파수 카운터, 그리고 상기 클럭의 주파수, 상기 카운트 주기 수, 그리고 상기 출력 주파수를 상기 입력 신호로 분주하는 총 분주비를 기초로 상기 카운트 값에 해당하는 추정 주파수를 계산하고, 상기 추정 주파수와 기준 주파수 범위를 비교하여 상기 레이더 트랜시버의 출력 주파수를 보정하는 컨트롤러를 포함한다.

Description

레이더 출력 주파수 제어 방법, 그리고 이를 구현한 레이더 시스템{METHOD FOR CONTROLLING RADAR OUTPUT FREQUENCY AND RADAR SYSTEM IMPLEMENTING THE METHOD}

본 발명은 레이더 출력 주파수 제어에 관한 것이다.

레이더는 전자기파를 송신하여 목표물로부터 반사되어 온 신호를 수신하여 목표물의 정보를 얻는 기술이다. 레이더는 ADAS(Advanced Driver Assistance System) 및 ITS(Intelligent Transport Systems) 구현을 위한 주요 센서로 이용되고 있고, 이외에도 동작 감지, 속도, 방향, 거리 측정이 요구되는 다양한 분야의 센서로 사용된다. 레이더는 24GHz, 77GHz 등의 고주파를 사용하는데, 고주파 레이더는 성능을 높이고, 안테나 크기를 줄일 수 있는 장점이 있다.

레이더 트랜시버 칩은 Rx/Tx 모듈이 고집적된 MMIC(Monolithic Microwave Integrated Circuit)일 수 있다. 레이더 MMIC는 전압 제어 오실레이터(Voltage Controlled Oscillator,　VCO), 전력 증폭기(Power Amplifier, PA), 저잡음 증폭기(Low Noise Amplifier, LNA), 믹서(Mixer) 등이 집적되어 있다.

다양한 RF 소자들을 실리콘 웨이퍼에 구현한 레이더 MMIC는 온도에 따라 출력 특성이 변할 수 있다. 특히, 도 1을 참고하면, 레이더 MMIC는 VCO에 동일한 전압을 인가하더라도, 온도에 따라 VCO 주파수가 달라진다. 레이더 MMIC의 출력 주파수가 달라지면 안테나 정합이 어긋날 수 있고, 규정된 주파수 범위를 벗어나 전파법을 위반할 수 있다.

온도에 따른 주파수 편차를 보정하는 방법으로 룩업테이블(look up table)을 이용하는 방법이 있으나, 칩마다 온도 특성이 다르고, 현재 출력 주파수를 모른 채 룩업테이블에 의존해 주파수 제어하는 한계가 있다.

레이더 MMIC 외부에 PLL(Phase-Locked loop) 회로를 구성하여 온도 변화에 관계없이 고정된 VCO 주파수를 출력할 수 있다. 하지만 고가의 PLL 칩이 추가되어야 하고, 이로 인해 회로 설계 복잡도가 높아진다.

본 발명이 해결하고자 하는 과제는 레이더 MMIC의 출력 주파수를 계산하고, PLL 회로를 사용하지 않고 레이더 MMIC의 출력 주파수를 제어하는 방법, 그리고 이를 구현한 레이더 시스템을 제공하는 것이다.

한 실시예에 따른 레이더 시스템으로서, 레이더 트랜시버의 출력 주파수가 제1 분주비로 분주된 제1 신호 또는 상기 제1 신호가 제2 분주비로 분주된 제2 신호를 입력받고, 특정 주파수의 클럭으로 입력 신호의 하이 값을 카운트한 후, 상기 입력 신호의 카운트 주기 수에 해당하는 시간 동안 누적한 카운트 값을 출력하는 주파수 카운터, 그리고 상기 클럭의 주파수, 상기 카운트 주기 수, 그리고 상기 출력 주파수를 상기 입력 신호로 분주하는 총 분주비를 기초로 상기 카운트 값에 해당하는 추정 주파수를 계산하고, 상기 추정 주파수와 기준 주파수 범위를 비교하여 상기 레이더 트랜시버의 출력 주파수를 보정하는 컨트롤러를 포함한다.

상기 컨트롤러는 상기 추정 주파수가 기준 주파수 범위를 벗어난 경우, 상기 레이더 트랜시버의 출력 주파수 보정을 위한 제어 신호를 상기 레이더 트랜시버로 전송할 수 있다.

상기 제어 신호는 DAC(Digital Analog Converter)의 출력값일 수 있다. 상기 컨트롤러는 상기 DAC의 출력값을 변경하여 상기 레이더 트랜시버의 VCO(Voltage Controlled Oscillator)의 주파수를 보정할 수 있다.

상기 레이더 시스템은 상기 클럭을 제공하는 오실레이터를 더 포함할 수 있다.

상기 주파수 카운터는 상기 입력 신호의 파형이 로우 레벨(low level)에서 하이 레벨(high level)로 올라가는 시점 또는 하이 레벨에서 로우 레벨로 내려가는 시점을 주기 시작으로 탐지하여 상기 카운트 주기 수에 해당하는 시간 동안 하이 값을 카운트할 수 있다.

상기 주파수 카운터는 주파수 분주용 플립플롭으로부터 상기 제2 신호를 입력받고, 상기 플립플롭은 상기 제1 신호를 상기 제2 분주비로 분주한 상기 제2 신호를 출력하며, 상기 주파수 카운터와 상기 플립플롭은 설계 가능한 논리 블록 장치에서 구현될 수 있다.

한 실시예에 따른 레이더 시스템의 출력 주파수 제어 방법으로서, 레이더 트랜시버의 VCO(Voltage Controlled Oscillator)에서 출력된 신호가 일정 주파수 분주비로 분주된 신호를 입력받는 단계, 입력 신호의 카운트 주기 수에 해당하는 시간 동안, 특정 주파수의 클럭으로 상기 입력 신호의 하이 값을 카운트한 카운트 값을 누적하는 단계, 상기 카운트 값을 이용하여 상기 VCO의 주파수가 기준 주파수 범위 내인지 판단하는 단계, 그리고 상기 VCO의 주파수가 상기 기준 주파수 범위를 벗어난 경우, 상기 VCO의 주파수를 보정하는 제어 신호를 생성하는 단계를 포함한다.

상기 VCO의 주파수가 기준 주파수 범위 내인지 판단하는 단계는 상기 클럭의 주파수, 상기 카운트 주기 수, 그리고 상기 VCO의 주파수를 상기 입력 신호로 분주하는 총 분주비를 기초로 상기 카운트 값에 해당하는 추정 주파수를 계산하고, 상기 추정 주파수와 상기 기준 주파수 범위를 비교할 수 있다.

상기 제어 신호를 생성하는 단계는 상기 VCO의 주파수를 변경하는 DAC(Digital Analog Converter)의 출력값을 생성할 수 있다.

상기 카운트 값을 누적하는 단계는 상기 입력 신호의 파형이 로우 레벨(low level)에서 하이 레벨(high level)로 올라가는 시점 또는 또는 하이 레벨에서 로우 레벨로 내려가는 시점을 주기 시작으로 탐지하여 상기 카운트 주기 수에 해당하는 시간을 계산할 수 있다.

상기 입력 신호는 상기 VCO에서 출력된 신호가 상기 레이더 트랜시버에 설정된 제1 분주비로 분주된 제1 신호이거나, 상기 제1 신호가 제2 분주비로 분주된 제2 신호일 수 있다.

실시예에 따르면 고가의 복잡한 PLL 회로 대신 저렴하고 회로 설계가 간단한 FPGA의 주파수 카운터를 이용하여 레이더 트랜시버 MMIC의 출력 주파수를 제어할 수 있다.

실시예에 따르면 주파수 카운트 값을 이용해 현재 레이더 트랜시버 MMIC의 출력 주파수를 계산할 수 있어서, 출력 주파수를 기준 주파수 범위로 정확하게 보정할 수 있고, 레이더 트랜시버 MMIC의 이상 여부를 즉시 확인할 수 있다.

실시예에 따르면 컨트롤러(300)는 디지털 값인 주파수 카운트 값을 이용해 출력 주파수를 제어 수 있으므로, 주파수 제어를 위한 프로세스 점유율을 낮춰, 다른 목적의 연산 처리를 할 수 있다.

도 1은 온도에 따른 VCO 주파수 변화 그래프이다.
도 2는 PLL을 이용한 주파수 안정화 방법을 설명하는 도면이다.
도 3은 한 실시예에 따른 레이더 시스템의 블록도이다.
도 4는 한 실시예에따른 레이더 트랜시버 MMIC의 출력 주파수 카운트 방법을 설명하는 도면이다.
도 5는 한 실시예에 따른 FPGA와 컨트롤러의 레이더 출력 주파수 제어 방법의 흐름도이다.
도 6은 한 실시예에 레이더 시스템의 레이더 출력 주파수 제어 방법의 흐름도이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서에 기재된 "…부", "…기", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어 또는 하드웨어 및 소프트웨어의 결합으로 구현될 수 있다.

도 2는 PLL을 이용한 주파수 안정화 방법을 설명하는 도면이다.

도 2를 참고하면, 레이더 MMIC는 온도에 따라 VCO 주파수가 달라질 수 있다. 레이더 MMIC의 출력 주파수가 달라지면 안테나 정합이 어긋날 수 있고, 규정된 주파수 범위를 벗어날 수 있어서, 온도에 따른 주파수 안정화(stabilization)가 요구된다.

온도 변화에 관계없이 고정된 VCO 주파수를 출력하는 방법으로 레이더 MMIC 외부에 PLL(Phase-Locked loop) 회로를 구성하여 주파수를 보정할 수 있다. 하지만 고가의 PLL 칩이 추가되어야 하고, 이로 인해 회로 설계 복잡도가 높아지는 한계가 있다.

다음에서, 설계 가능한 논리 블록 장치를 이용하여 PLL 회로에 비해 저렴하고 회로 설계가 간단한 레이더 트랜시버 MMIC의 출력 주파수 제어 방법에 대해 설명한다. 본 발명에서 FPGA(field programmable gate array)를 설계 가능한 논리 블록 장치로 설명하나, 반드시 이에 한정되는 것은 아니며, 본 발명에서 설명하는 주파수 카운터 및 주파수 분배용 플립플롭을 구현할 수 있는 회로이면 충분하다.

도 3은 한 실시예에 따른 레이더 시스템의 블록도이고, 도 4는 한 실시예에따른 레이더 트랜시버 MMIC의 출력 주파수 카운트 방법을 설명하는 도면이다.

도 3을 참고하면, 레이더 시스템(10)은 RF 송수신 모듈이 고집적된 레이더 트랜시버 MMIC(100), 설계 가능한 논리 블록 장치인 FPGA(200), 컨트롤러(Microcontroller unit, MCU)(300), 동기 클럭을 제공하는 오실레이터(Oscillator)(400)를 포함한다. 컨트롤러(300)는 오실레이터(400)로부터 입력받은 클럭을 체배(multiplier)하여 사용하고, 오실레이터(400)로부터 입력받은 클럭을 FPGA(200)로 입력하여 FPGA(200)와 동기화할 수 있다.

레이더 트랜시버 MMIC(100)는 송신 안테나로 RF 신호를 전송하는 송신(Tx) 모듈과 수신 안테나를 통해 RF 신호를 수신하는 수신(Rx) 모듈을 포함한다. 레이더 트랜시버 MMIC(100)는 전압 제어 오실레이터(Voltage Controlled Oscillator,　VCO), 전력 증폭기(Power Amplifier, PA), 저잡음 증폭기(Low Noise Amplifier, LNA), 믹서(Mixer) 등의 RF 소자들이 집적되어 있다.

레이더 트랜시버 MMIC(100) 내부는 제조사에 의해 다양하게 설계될 수 있으나, 송신 모듈은 본 발명의 설명에 필요한 VCO(110), PA(130), 주파수 분주기(Frequency Divider)(150)를 포함하고, 이들의 연결 관계는 다양하고 복잡할 수 있으나, 도면에서는 간단히 표시한다. VCO(110), PA(130), 주파수 분주기(150)는 이미 알려진 RF 소자이므로, 이들 각각의 동작 설명은 생략한다.

레이더 트랜시버 MMIC(100)는 VCO(110) 출력 주파수가 1/N으로 분주된 신호를 FPGA(200)로 출력한다. VCO(110) 출력 주파수는 주파수 분주기(150)에 의해 분주될 수 있다. 예를 들면, Infineon BGT24LTR11 MMIC의 분주비(N1)는 8192이고, VCO 출력 주파수가 24GHz인 경우, BGT24LTR11 MMIC에서 2.9296MHz(=24GHz/8192)의 사각파가 출력된다.

FPGA(200)는 주파수 카운터(Frequency Counter)(210)를 포함한다. FPGA(200)는 주파수 분배용 플립플롭(flip-flop)(230)을 더 포함할 수 있다.

주파수 카운터(210)는 오실레이터(400)의 주파수 클럭에 동기하여, 입력 신호의 하이(high) 값을 카운트한다. 이때, 주파수 카운터(210)는 입력 신호의 주기가 지정된 횟수(T_count) 반복될 동안 입력 신호의 하이 값을 카운트한다. 주파수 카운터(210)는 입력 신호의 파형이 로우 레벨(low level)에서 하이 레벨(high level)로 올라가는 시점(rising edge) 또는 하이 레벨에서 로우 레벨로 내려가는 시점(falling edge)을 주기 시작으로 탐지할 수 있다. FPGA(200)는 컨트롤러(300)로부터 오실레이터(400)에서 제공되는 주파수 클럭을 입력받을 수 있다.

주파수 카운터(210)는 입력 신호의 카운트 주기 수(예를 들면, T_count는 300 주기) 동안 카운트한 값을 컨트롤러(300)로 전달한다.

만약, 주파수 카운터(210)가 레이더 트랜시버 MMIC(100)에서 출력된 주파수 신호를 카운트할 수 있다면, 플립플롭(230)은 생략될 수 있다. 하지만, 레이더 트랜시버 MMIC(100)에서 출력된 신호의 주파수가 높은 경우, 주파수 카운터(210)는 클럭을 통해 입력 신호의 하이 값을 카운트할 수 없다. 이 경우, FPGA(200)는 레이더 트랜시버 MMIC(100)로부터 수신한 신호가 플립플롭(230)을 거쳐 낮은 주파수 대역으로 분주되도록 구현할 수 있다. 즉, 플립플롭(230)이 레이더 트랜시버 MMIC(100)로부터 주파수 신호를 입력받고, 입력받은 주파수 신호를 주파수 카운터(210)에서 카운트 가능한 주파수 대역으로 낮춘다.

도 4를 참고하면, 플립플롭(230)의 분주비(N2)가 예를 들어, 8인 경우, 플립플롭(230)에서 출력되는 분주 신호(사각파)의 주파수는 0.3662MHz(=2.9296MHz/8)로 낮아진다.

주파수 카운터(210)는 오실레이터(400)에서 제공된 클럭에 맞춰 플립플롭(230)에서 출력되는 신호의 하이 값을 카운트한다. 오실레이터(400)에서 제공된 주파수가 32MHz인 경우, 플립플롭(230)의 출력 신호(0.3662MHz)의 한 주기에서 32MHz 클럭에 의해 하이로 카운트되는 값은 43.6919번[=(32MHz/2)/0.3662MHz]이다.

주파수 카운터(210)는 카운트 주기 동안 카운트한 값을 컨트롤러(300)로 전달하는데, 카운트 주기 수가 약 1ms에 해당하는 366 주기인 경우, 주파수 카운터(210)는 366 주기 동안 카운트된 값인 15991번을 컨트롤러(300)로 전달할 수 있다. 플립플롭(230)에서 출력되는 분주 신호(0.3662MHz)는 한 주기가 2.7307*10^-6sec이고, 한 주기에서 카운트되는 값이 43.6919번이므로, 1ms 동안(366주기에 해당) 15991번 카운트된다.

컨트롤러(300)는 주파수 카운터(210)로부터 레이더 트랜시버 MMIC(100)의 출력 주파수에 대한 카운트 값(주파수 카운트 값)을 수신한다.

컨트롤러(300)는 수학식 1과 같이, 주파수 카운트 값(C_f) 및 각종 파라미터들을 이용하여 레이더 트랜시버 MMIC(100)의 출력 주파수(f_{o_estimated})를 계산(추정)할 수 있다.

수학식 1에서, f_{counter_clock}은 주파수 카운터(210)의 클럭 주파수로서, 오실레이터(400)에서 제공될 수 있다. C_f는 주파수 카운터(210)로부터 수신한 주파수 카운트 값이다. T_count는 주파수 카운터(210)에서 하이 값을 카운트한 입력 신호의 주기 수(카운트 주기 수)이다. 예를 들면, T_count가 300인 경우, 주파수 카운터(210)는 입력 신호의 300 주기 동안 하이 값을 카운트한다. N_{f_divider}는 VCO 출력 주파수의 총 분주비로서, 레이더 트랜시버 MMIC(100)의 분주비(N1) 및 플립플롭(230)의 분주비(N2)의 곱일 수 있다.

컨트롤러(300)는 레이더 트랜시버 MMIC(100)의 출력 주파수(f_{o_estimated})가 기준 주파수 범위인지 판단한다. 컨트롤러(300)는 출력 주파수가 기준 주파수 범위를 벗어난 경우, VCO(110) 주파수 보정을 위한 제어 신호를 레이더 트랜시버 MMIC(100)로 전송한다. 컨트롤러(300)는 주기적으로 주파수 보정할 수 있다.

계산된 출력 주파수가 기준 주파수 범위와 다른 경우, 컨트롤러(300)는 VCO(110)로 입력되는 DAC(Digital Analog Converter)의 출력값을 제어하여 VCO(110) 출력 주파수를 보정한다. 계산된 출력 주파수가 기준 주파수 범위 내인 경우, 컨트롤러(300)는 VCO(110)로 입력되는 DAC의 출력값을 그대로 유지한다.

도 5는 한 실시예에 따른 FPGA와 컨트롤러의 레이더 출력 주파수 제어 방법의 흐름도이다.

도 5를 참고하면, FPGA(200)는 레이더 트랜시버 MMIC(100)로부터 출력 주파수 신호를 입력받는다(S110). 출력 주파수 신호(f_{mmic_out})는 레이더 트랜시버 MMIC(100)에서 정해진 분주비(N1)로 분주되어 출력된다.

FPGA(200)는 일정 시간 동안, 클럭 주파수(f_{counter_clock})로 입력 신호의 하이 값을 카운트한다(S120). 시간은 입력 신호의 카운트 주기 수(T_count, 예를 들면 300 주기)에 해당하는 시간으로서, FPGA(200)는 입력 신호의 파형이 로우 레벨에서 하이 레벨로 올라가는 시점 또는 하이 레벨에서 로우 레벨로 내려가는 시점을 주기 시작으로 탐지할 수 있다. 이때, FPGA(200)는 레이더 트랜시버 MMIC(100)의 출력 주파수 신호의 하이 값을 카운트하도록 설계되거나, 레이더 트랜시버 MMIC(100)의 출력 주파수 신호를 정해진 분주비(N2)로 분주한 후, 분주한 신호의 하이 값을 카운트하도록 설계될 수 있다. 이를 위해 FPGA(200)는 주파수 분주를 위한 플립플롭(230)을 주파수 카운터(210)와 함께 구현할 수 있다.

FPGA(200)는 일정 시간(T_count 주기에 대응하는 시간) 동안 누적한 입력 신호의 주파수 하이 값 카운트 값(C_f)을 컨트롤러(300)로 전송한다(S130).

컨트롤러(300)는 FPGA(200)의 클럭 주파수(f_{counter_clock}), FPGA(200)의 카운트 주기 수(T_count), 그리고 VCO 출력 주파수의 총 분주비(N_{f_divider})를 기초로 주파수 카운트 값(C_f)에 해당하는 출력 주파수(f_{o_estimated})를 추정한다(S140).

컨트롤러(300)는 추정한 출력 주파수(f_{o_estimated})가 기준 주파수 범위인지 판단한다(S150).

컨트롤러(300)는 추정한 출력 주파수가 기준 주파수 범위를 벗어난 경우, VCO(110) 주파수 보정을 위한 제어 신호를 레이더 트랜시버 MMIC(100)로 전송한다(S160). 컨트롤러(300)는 VCO(110)로 입력되는 DAC 출력값을 제어하여 VCO(110) 출력 주파수를 보정할 수 있다.

컨트롤러(300)는 추정한 출력 주파수가 기준 주파수 범위 내인 경우, 현재 설정된 값을 유지한다(S170). 컨트롤러(300)는 VCO(110)로 입력되는 DAC의 출력값을 그대로 유지한다.

컨트롤러(300)는 주기적으로 주파수 보정할 수 있다.

다른 실시예에 따르면, 컨트롤러(300)는 주파수 카운트 값(C_f)으로 출력 주파수의 편차를 알 수 있으므로, 주파수 카운트 값(C_f)과 기준 주파수의 카운트 값(예를 들면, 24GHz의 1ms 동안의 카운트 값인 15991)을 비교하여 레이더 트랜시버 MMIC(100)의 출력 주파수 제어를 할 수 있다.

도 6은 한 실시예에 레이더 시스템의 레이더 출력 주파수 제어 방법의 흐름도이다.

도 6을 참고하면, 레이더 시스템(10)은 레이더 트랜시버 MMIC(100)의 VCO에서 출력된 신호가 일정 주파수 분주비로 분주된 신호를 입력받는다(S210). 레이더 시스템(10)은 VCO에서 출력된 신호가 레이더 트랜시버 MMIC에 설정된 분주비로 분주된 신호이거나, 플립플롭(230)에서 출력된 신호일 수 있다.

레이더 시스템(10)은 입력 신호의 카운트 주기 수에 해당하는 시간 동안, 특정 주파수의 클럭으로 입력 신호의 하이 값을 카운트한 카운트 값을 누적한다(S220). 이때, 레이더 시스템(10)은 입력 신호의 파형이 로우 레벨(low level)에서 하이 레벨(high level)로 올라가는 시점 또는 하이 레벨에서 로우 레벨로 내려가는 시점을 주기 시작으로 탐지하여 카운트 주기 수에 해당하는 시간을 계산할 수 있다.

레이더 시스템(10)은 카운트 값을 이용하여 VCO의 주파수가 기준 주파수 범위 내인지 판단한다(S230). 레이더 시스템(10)은 클럭의 주파수, 카운트 주기 수, VCO의 주파수를 입력 신호로 분주하는 총 분주비를 기초로 카운트 값에 해당하는 주파수를 계산하여 VCO의 출력 주파수를 추정한 후, 추정 주파수와 기준 주파수 범위를 비교한다.

레이더 시스템(10)은 VCO의 주파수가 기준 주파수 범위를 벗어난 경우, VCO의 주파수를 보정하는 제어 신호를 생성한다(S240). 레이더 시스템(10)은 VCO의 주파수를 변경하는 DAC의 출력값을 생성할 수 있다.

이와 같이 실시예에 따르면 고가의 복잡한 PLL 회로 대신 저렴하고 회로 설계가 간단한 FPGA의 주파수 카운터를 이용하여 레이더 트랜시버 MMIC의 출력 주파수를 제어할 수 있다.

이상에서 설명한 본 발명의 실시예는 장치 및 방법을 통해서만 구현이 되는 것은 아니며, 본 발명의 실시예의 구성에 대응하는 기능을 실현하는 프로그램 또는 그 프로그램이 기록된 기록 매체를 통해 구현될 수도 있다.

이상에서 본 발명의 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims

레이더 시스템으로서,
레이더 트랜시버의 출력 주파수가 제1 분주비로 분주된 제1 신호 또는 상기 제1 신호가 제2 분주비로 분주된 제2 신호를 입력받고, 특정 주파수의 클럭으로 입력 신호의 하이 값에서의 클럭 수를 카운트한 후, 상기 입력 신호의 카운트 주기 수에 해당하는 시간 동안 누적한 카운트 값을 출력하는 주파수 카운터, 그리고
상기 클럭의 주파수, 상기 카운트 주기 수, 상기 출력 주파수를 상기 입력 신호로 분주하는 총 분주비, 그리고 상기 카운트 값을 기초로 상기 레이더 트랜시버의 출력 주파수를 추정하고, 추정한 출력 주파수가 상기 레이더 트랜시버의 기준 주파수 범위 내인지 판단하며, 상기 추정한 출력 주파수가 상기 기준 주파수 범위를 벗어난 경우, 상기 레이더 트랜시버의 출력 주파수 보정을 위한 제어 신호를 상기 레이더 트랜시버로 전송하는 컨트롤러
를 포함하는 레이더 시스템.
삭제
제1항에서,
상기 제어 신호는 DAC(Digital Analog Converter)의 출력값이고,
상기 컨트롤러는
상기 DAC의 출력값을 변경하여 상기 레이더 트랜시버의 VCO(Voltage Controlled Oscillator)의 주파수를 보정하는, 레이더 시스템.
제1항에서,
상기 클럭을 제공하는 오실레이터를 더 포함하는 레이더 시스템.
제1항에서,
상기 주파수 카운터는
상기 입력 신호의 파형이 로우 레벨(low level)에서 하이 레벨(high level)로 올라가는 시점 또는 하이 레벨에서 로우 레벨로 내려가는 시점을 주기 시작으로 탐지하여 상기 카운트 주기 수에 해당하는 시간 동안 하이 값을 카운트하는, 레이더 시스템.
제1항에서,
상기 주파수 카운터는 주파수 분주용 플립플롭으로부터 상기 제2 신호를 입력받고,
상기 플립플롭은 상기 제1 신호를 상기 제2 분주비로 분주한 상기 제2 신호를 출력하며,
상기 주파수 카운터와 상기 플립플롭은 설계 가능한 논리 블록 장치에서 구현되는, 레이더 시스템.
레이더 시스템의 출력 주파수 제어 방법으로서,
레이더 트랜시버의 VCO(Voltage Controlled Oscillator)에서 출력된 신호가 일정 주파수 분주비로 분주된 신호를 입력받는 단계,
입력 신호의 카운트 주기 수에 해당하는 시간 동안, 특정 주파수의 클럭으로 상기 입력 신호의 하이 값에서의 클럭 수를 카운트한 카운트 값을 누적하는 단계,
상기 클럭의 주파수, 상기 카운트 주기 수, 상기 출력 주파수를 상기 입력 신호로 분주하는 총 분주비, 그리고 상기 카운트 값을 기초로 상기 VCO의 출력 주파수를 추정하는 단계,
상기 추정한 출력 주파수가 상기 레이더 트랜시버의 기준 주파수 범위 내인지 판단하는 단계,
상기 추정한 출력 주파수가 상기 기준 주파수 범위를 벗어난 경우, 상기 추정한 출력 주파수를 보정하는 제어 신호를 생성하는 단계, 그리고
상기 제어 신호를 상기 레이더 트랜시버로 전송하는 단계
를 포함하는, 출력 주파수 제어 방법.
삭제
제7항에서,
상기 제어 신호를 생성하는 단계는
상기 VCO의 주파수를 변경하는 DAC(Digital Analog Converter)의 출력값을 생성하는, 출력 주파수 제어 방법.
제7항에서,
상기 카운트 값을 누적하는 단계는
상기 입력 신호의 파형이 로우 레벨(low level)에서 하이 레벨(high level)로 올라가는 시점 또는 또는 하이 레벨에서 로우 레벨로 내려가는 시점을 주기 시작으로 탐지하여 상기 카운트 주기 수에 해당하는 시간을 계산하는, 출력 주파수 제어 방법.
제7항에서,
상기 입력 신호는
상기 VCO에서 출력된 신호가 상기 레이더 트랜시버에 설정된 제1 분주비로 분주된 제1 신호이거나, 상기 제1 신호가 제2 분주비로 분주된 제2 신호인, 출력 주파수 제어 방법.