KR101956309B1 - Switched-capacitor integrators using unity gain buffer - Google Patents
Switched-capacitor integrators using unity gain buffer Download PDFInfo
- Publication number
- KR101956309B1 KR101956309B1 KR1020160176971A KR20160176971A KR101956309B1 KR 101956309 B1 KR101956309 B1 KR 101956309B1 KR 1020160176971 A KR1020160176971 A KR 1020160176971A KR 20160176971 A KR20160176971 A KR 20160176971A KR 101956309 B1 KR101956309 B1 KR 101956309B1
- Authority
- KR
- South Korea
- Prior art keywords
- negative
- positive
- capacitor
- gain buffer
- single gain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000003990 capacitor Substances 0.000 title claims abstract description 124
- 239000000872 buffer Substances 0.000 title claims abstract description 73
- 230000010354 integration Effects 0.000 claims description 12
- 238000000034 method Methods 0.000 claims description 9
- 238000010586 diagram Methods 0.000 description 12
- 238000009825 accumulation Methods 0.000 description 2
- 238000004891 communication Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000010295 mobile communication Methods 0.000 description 1
- 238000007493 shaping process Methods 0.000 description 1
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers
- G06G7/18—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals
- G06G7/184—Arrangements for performing computing operations, e.g. operational amplifiers for integration or differentiation; for forming integrals using capacitive elements
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Software Systems (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Amplifiers (AREA)
Abstract
본 발명은 단일 이득 버퍼를 이용한 적분기에 관한 것으로서, 포지티브 입력신호를 이전 위상에서 저장되어 있던 값에 더하고, 더한 값들을 누적하여 저장하는 포지티브 차동 스위치드-캐패시터와, 네거티브 입력신호를 이전 위상에서 저장되어 있던 값에 더하고, 더한 값들을 누적하여 저장하는 네거티브 차동 스위치드-캐패시터와, 포지티브 입력신호들이 더해진 값을 적분 캐패시터로 전달하는 포지티브 단일 이득 버퍼 및 네거티브 입력신호들이 더해진 값을 적분 캐패시터로 전달하는 네거티브 단일 이득 버퍼를 포함한다. The present invention relates to an integrator using a single gain buffer, comprising: a positive differential switch-capacitor that adds a positive input signal to a stored value in a previous phase and accumulates and stores the accumulated values; A positive single gain buffer for transferring the positive input signals to the integrating capacitor and a negative single gain buffer for transferring the summed value of the negative input signals to the integrating capacitor, And a gain buffer.
Description
본 발명은 단일 이득 버퍼를 이용한 적분기에 관한 것으로, 특히 빠른 속도에서도 저전력 및 소면적 구현이 가능한 단일 이득 버퍼 기반 스위치드-캐패시터 적분기에 관한 것이다.The present invention relates to an integrator using a single gain buffer, and more particularly to a single gain buffer-based switched-capacitor integrator capable of realizing low power and small area at high speed.
적분기 회로는 아날로그 컴퓨터 (Analog Computer), 아날로그 디지털 변환기(Analog-to-Digital Converter) 및 파형 정형 (Wave Shaping) 등과 같은 응용 회로 구현에 사용되는 중요 블록으로 구현 방법에 따라 크게 CT(Continuos-Time) 적분기와 DT(Discrete-Time) 적분기로 나눌 수 있다.The integrator circuit is an important block used in the implementation of application circuits such as analog computer, analog-to-digital converter and waveform shaping. It is divided into CT (Continuos-Time) Integrator and DT (discrete-time) integrator.
DT 적분기는 스위치드-캐패시터 회로 기법을 사용하기 때문에 상대적으로 정확한 전달함수의 계수를 얻을 수 있어 설계가 용이하고, 특히 델타-시그마 아날로그 디지털 변환기에서는 CT 적분기에 비해 클록 지터(clock jitter)에 영향을 덜 받는 장점을 갖는다. The DT integrator uses a switched-capacitor circuit technique, which makes it possible to obtain a relatively accurate coefficient of transfer function. Thus, the delta-sigma analog-to-digital converter has less influence on the clock jitter than the CT integrator .
하지만, 이동통신 시스템과 같이 넓은 대역폭을 필요로 하는 응용분야에서는 DT 적분기의 활용도가 많이 제한된다. 사용되는 응용 시스템에 따라 DT 적분기의 동작 클록 속도가 수백 MHz 이상이 되어야 하는데, 기존의 폐쇄루프(closed-loop) 구조 기반 DT 스위치드-캐패시터 적분기로 이 동작속도를 만족시키기 위해서는 증폭기의 대역폭 설계 요구 조건이 매우 넓어짐으로 인해 소비전력이 늘어나고, 회로가 차지하는 면적이 늘어나는 문제가 있다.However, applications such as mobile communication systems that require a wide bandwidth have limited application of DT integrators. Depending on the application system used, the DT integrator's operating clock speed should be several hundred MHz or more. To meet this operating speed with a conventional closed-loop structure-based DT switch-capacitor integrator, There is a problem that the power consumption is increased and the area occupied by the circuit is increased.
따라서, 본 발명이 해결하고자 하는 첫 번째 과제는 기존 폐쇄루프로 구성된 스위치드-캐패시터 적분기에 비해 더 넓은 대역폭을 얻을 수 있는 기술적 수단을 제공하는데 있다.Therefore, a first problem to be solved by the present invention is to provide a technical means for obtaining a wider bandwidth than a switched-capacitor integrator constructed with a conventional closed loop.
또한, 본 발명이 해결하고자 하는 두 번째 과제는 기존의 복잡한 구조를 갖는 증폭기 대신 상대적으로 간단한 구조의 소스-팔로워를 단일 이득 버퍼로 이용하여 적분기를 구현함으로써, 고속 동작의 DT 적분기 구현 시 전체 면적과 소모 전력을 줄일 수 있는 기술적 수단을 제공하는데 있다.A second problem to be solved by the present invention is to implement an integrator using a relatively simple structure source-follower as a single gain buffer instead of an existing complex structure amplifier, And to provide a technical means for reducing power consumption.
본 발명의 일실시 예에 따른 단일 이득 버퍼를 이용한 적분기는, 극성이 다른 각 입력신호를 이전 위상에서 저장되어 있던 값에 더하는 제1 포지티브 적분 캐패시터 및 제1 네거티브 적분 캐패시터와, 상기 제1 포지티브 적분 캐패시터 및 제1 네거티브 적분 캐패시터 각각에 의해 더해진 신호값들을 각각 누적하여 저장하는 제2 포지티브 적분 캐피시터 및 제2 네거티브 적분 캐패시터 및 상기 제1 포지티브 적분 캐패시터 및 제1 네거티브 적분 캐패시터로부터 전달받은 신호를 상기 제2 포지티브 적분 캐패시터 및 제2 네거티브 적분 캐패시터로 전달하는 포지티브 단일 이득 버퍼 및 네거티브 단일 이득 버퍼를 포함한다. An integrator using a single gain buffer according to an embodiment of the present invention includes a first positive integrating capacitor and a first negative integrating capacitor for adding each input signal having a different polarity to a value stored in a previous phase, A second positive integrating capacitor and a second negative integrating capacitor accumulating and accumulating the signal values added by the capacitor and the first negative integrating capacitor, respectively, and a second positive integrating capacitor for storing the signal received from the first positive integrating capacitor and the first negative integrating capacitor, 2 positive integrating capacitor and a positive single gain buffer and a negative single gain buffer delivering to the second negative integrating capacitor.
본 발명의 다른 실시 예에 의하면, 위상변화에 따라 상기 입력신호를 더하는 실행 및 상기 더해진 입력신호 값들을 누적하여 저장하는 실행을 교번하도록 스위칭하는 복수의 스위치를 더 포함한다.According to another embodiment of the present invention, the apparatus further comprises a plurality of switches for alternating the execution of adding the input signal according to the phase change and the execution of cumulatively storing the added input signal values.
본 발명의 또 다른 실시 예에 의하면, 상기 제1 포지티브 적분 캐패시터, 제1 네거티브 적분 캐패시터, 제2 포지티브 적분 캐피시터 및 제2 네거티브 적분 캐패시터의 크기가 동일한 경우, 위상 
본 발명의 또 다른 실시 예에 의하면, 위상 
본 발명의 또 다른 실시 예에 의하면, 위상 
본 발명의 또 다른 실시 예에 의하면, 전하량 보존 법칙에 따라 상기 적분기의 출력은 
본 발명의 또 다른 실시예에 의하면, 상기 포지티브 단일 이득 버퍼 및 네거티브 단일 이득 버퍼는 소스-팔로워 혹은 단일-이득 피드백 (unit-gain feedback) 차동증폭기를 통해 구현이 가능하다. According to another embodiment of the present invention, the positive single gain buffer and the negative single gain buffer can be implemented through a source-follower or a unit-gain feedback differential amplifier.
본 발명의 또 다른 실시 예에 의하면, 신호를 이전 위상에서 저장되어 있던 값에 더하고, 상기 더한 값들을 누적하여 저장하는 포지티브 차동 스위치드-캐패시터와, 네거티브 입력신호를 이전 위상에서 저장되어 있던 값에 더하고, 상기 더한 값들을 누적하여 저장하는 네거티브 차동 스위치드-캐패시터와, 상기 포지티브 입력신호들이 더해진 값을 적분 캐패시터로 전달하는 포지티브 단일 이득 버퍼 및 상기 네거티브 입력신호들이 더해진 값을 적분 캐패시터로 전달하는 네거티브 단일 이득 버퍼를 포함하여 구성된다.According to another embodiment of the present invention, there is provided a positive differential switch-capacitor comprising a positive differential switch-capacitor for adding a signal to a stored value in a previous phase and for accumulating and storing the added values, and a negative differential amplifier for adding a negative input signal to a stored value in a previous phase A negative single gain buffer for accumulating and storing the added values, a positive single gain buffer for delivering the positive input signals to an integral capacitor, and a negative single gain amplifier for delivering the added values of the negative input signals to an integral capacitor, Buffer.
본 발명의 또 다른 실시 예에 의하면, 상기 포지티브 차동 스위치드 커패시터는, 상기 포지티브 입력신호를 이전 위상에서 저장되어 있던 값에 더하는 제1 포지티브 적분 캐패시터와, 상기 적분 캐패시터에 의해 더해진 신호값들을 상기 단일 이득 버퍼로부터 전달받아 누적하여 저장하는 제2 포지티브 적분 캐피시터 및 위상변화에 따라 상기 포지티브 입력신호를 더하는 실행 및 상기 더해진 입력신호 값들을 누적하여 저장하는 실행을 교번하도록 스위칭하는 복수의 스위치를 포함하여 구성된다.According to another embodiment of the present invention, the positive differential switched capacitor further comprises: a first positive integration capacitor for adding the positive input signal to the stored value in a previous phase; and a second positive integration capacitor for adding the signal values added by the integral capacitor to the single gain And a plurality of switches for alternating the execution of adding the positive input signal in accordance with a phase change and the accumulation and storing of the added input signal values in a second positive integrating capacitor .
본 발명의 또 다른 실시 예에 의하면, 네거티브 차동 스위치드 커패시터는, 상기 네거티브 입력신호를 이전 위상에서 저장되어 있던 값에 더하는 제1 네거티브 적분 캐패시터와, 상기 적분 캐패시터에 의해 더해진 신호값들을 상기 단일 이득 버퍼로부터 전달받아 누적하여 저장하는 제2 네거티브 적분 캐피시터 및 위상변화에 따라 상기 네거티브 입력신호를 더하는 실행 및 상기 더해진 입력신호 값들을 누적하여 저장하는 실행을 교번하도록 스위칭하는 복수의 스위치를 포함하여 구성된다.According to another embodiment of the present invention, a negative differential switched capacitor further comprises: a first negative integration capacitor for adding the negative input signal to the stored value in a previous phase; and a second negative integration capacitor for adding signal values added by the integration capacitor to the single gain buffer And a plurality of switches for switching the execution of adding the negative input signal according to a phase change and the accumulation and storing of the added input signal values alternately.
본 발명의 또 다른 실시예에 의하면, 상기 포지티브 단일 이득 버퍼 및 네거티브 단일 이득 버퍼는 소스-팔로워 혹은 단일-이득 피드백 (unit-gain feedback) 차동증폭기를 통해 구현이 가능하다. 이번 실시 예는 소스-팔로워를 활용하여 구현하였다.According to another embodiment of the present invention, the positive single gain buffer and the negative single gain buffer can be implemented through a source-follower or a unit-gain feedback differential amplifier. This embodiment is implemented using a source-follower.
본 발명의 일실시 예에 따르면, 단일 이득 버퍼를 이용하여 적분기의 구조를 개방 루프(open-loop)로 구현함으로써, 기존의 폐쇄 루프 적분기에서 피드백으로 인해 발생하는 오버헤드를 제거하였기 때문에 기존의 커패시터-피드백 구조의 적분기에 비해 더 빠른 고속 동작이 가능하다. According to an embodiment of the present invention, since the structure of the integrator is implemented in an open-loop using a single gain buffer, the overhead caused by the feedback in the conventional closed loop integrator is eliminated, - Higher speed operation is possible than the integrator of the feedback structure.
아울러, 본 발명의 일실시 예에 따르면, 복잡한 구조의 증폭기 대신 상대적으로 더 간단한 구조의 소스-팔로워 회로를 단일 이득 버퍼로 이용하여 적분기를 구현함으로써, DT 적분기의 전체 면적을 줄일 수 있고, 소모 전력 또한 줄일 수 있다.In addition, according to an embodiment of the present invention, by using an integrator using a relatively simple structure source-follower circuit as a single gain buffer instead of a complicated structure amplifier, the total area of the DT integrator can be reduced, It can also be reduced.
도 1은 본 발명의 일실시예에 따른 단일 이득 버퍼를 이용한 적분기를 구성하는 상세 회로도 및 타이밍 다이어그램을 도시한다.
도 2a 내지 도 2c는 본 발명의 일실시 예에 따른 적분기의 각 위상에 따른 상세 회로도 및 타이밍 다이어그램을 도시한다.
도 3은 본 발명의 일실시예로 소스-팔로워 구조의 단일 이득 버퍼를 도시하는 도면이다.
도 4는 단일-이득 피드백 (unit-gain feedback) 차동증폭기를 도시하는 도면이다.1 shows a detailed circuit diagram and timing diagram of an integrator using a single gain buffer according to an embodiment of the present invention.
FIGS. 2A to 2C show detailed circuit diagrams and timing diagrams according to each phase of an integrator according to an embodiment of the present invention.
3 is a diagram illustrating a single gain buffer of a source-follower structure in one embodiment of the present invention.
4 is a diagram illustrating a single-gain feedback differential amplifier.
본 발명의 실시 예들을 설명하기에 앞서, 고속으로 동작하는 DT 적분기 구현 시 기존의 폐쇄루프 구조 스위치드-캐패시터 적분기 회로에서 발생하는 문제점들을 검토한 후, 이들 문제점을 해결하기 위해 본 발명의 실시 예들이 채택하고 있는 기술적 수단을 개괄적으로 소개하도록 한다.Prior to describing the embodiments of the present invention, in order to solve these problems after examining the problems occurring in the conventional closed loop structure switched-capacitor integrator circuit in the implementation of the DT integrator operating at high speed, And introduces the technical means adopted in general.
통신 시스템과 같이 수십 MHz 이상의 넓은 신호 대역폭을 필요로 하는 응용분야에서 종래의 DT 적분기 활용도가 많이 제한되어 왔다. 기존 폐쇄루프의 DT 적분기 구조로 이 동작 속도를 만족시키기 위해서는 적분기 내부 증폭기의 대역폭 설계 요구조건이 크게 증가함으로 인해 적분기 회로가 소비하는 전력과 차지하는 면적이 늘어나기 때문이다.Applications such as communication systems that require wide signal bandwidths of tens of MHz or more have been limited in their application to conventional DT integrators. In order to satisfy this operating speed with the conventional closed-loop DT integrator structure, the bandwidth design requirement of the internal amplifier of the integrator is greatly increased, so that the area occupied by the power consumed by the integrator circuit is increased.
따라서 본 발명의 실시 예들은 단일 이득 버퍼를 이용하여 적분기의 구조를 개방 루프(open-loop)로 구현함으로써, 기존의 폐쇄 루프로 구성된 적분기에 비해 더 빠른 클록 속도로 동작할 수 있는 기술적 수단을 제안한다.Embodiments of the present invention therefore propose a technical means that can operate at a faster clock speed than an integrator constructed in a conventional closed loop by implementing the structure of the integrator in an open-loop using a single gain buffer do.
더불어, 본 발명의 실시 예들은 복잡한 구조의 증폭기 대신 상대적으로 더 간단한 구조의 소스-팔로워 회로를 단일 이득 버퍼로 이용하여 적분기를 구현함으로써, 적분기의 면적과 소모 전력을 줄일 수 있는 기술적 수단을 제안한다.In addition, embodiments of the present invention propose a technical means to reduce the area and power consumption of the integrator by using a relatively simple structure of the source-follower circuit as a single gain buffer instead of a complex structure amplifier .
이하에서는 도면을 참조하여 본 발명의 실시 예들을 구체적으로 설명하도록 한다. 다만, 하기의 설명 및 첨부된 도면에서 본 발명의 요지를 흐릴 수 있는 공지 기능 또는 구성에 대한 상세한 설명은 생략한다. 또한, 도면 전체에 걸쳐 동일한 구성 요소들은 가능한 한 동일한 도면 부호로 나타내고 있음에 유의하여야 한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. In the following description and the accompanying drawings, detailed description of well-known functions or constructions that may obscure the subject matter of the present invention will be omitted. It should be noted that the same constituent elements are denoted by the same reference numerals as possible throughout the drawings.
도 1은 본 발명의 일실시예에 따른 단일 이득 버퍼를 이용한 적분기를 구성하는 상세 회로도 및 타이밍 다이어그램을 도시한다. 1 shows a detailed circuit diagram and timing diagram of an integrator using a single gain buffer according to an embodiment of the present invention.
도 1을 참조하면, 포지티브 차동 스위치드-캐패시터는 제1 포지티브 적분 캐패시터 
상기 복수의 스위치는 위상변화에 따라 상기 포지티브 입력신호를 더하는 실행 및 상기 더해진 입력신호 값들을 저장하는 실행을 교번하도록 스위칭하는 역할을 한다. The plurality of switches are operative to alternate the execution of adding the positive input signal according to a phase change and the execution of storing the added input signal values.
위상 
네거티브 차동 스위치드-캐패시터는 제1 네거티브 적분 캐패시터 
상기 복수의 스위치는 위상변화에 따라 상기 네거티브 입력신호를 더하는 실행 및 상기 더해진 입력신호 값들을 저장하는 실행을 교번하도록 스위칭하는 역할을 한다. The plurality of switches are operative to alternate the execution of adding the negative input signal according to a phase change and the execution of storing the added input signal values.
위상 
이하, 도 2a 내지 도 2c를 참조하여 본 발명의 일실시 예에 따른 단일 이득 버퍼를 이용한 적분기의 동작을 설명하기로 한다.Hereinafter, the operation of the integrator using a single gain buffer according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2C.
도 2a 내지 도 2c는 본 발명의 일실시 예에 따른 적분기의 각 위상에 따른 상세 회로도 및 타이밍 다이어그램을 도시한다.FIGS. 2A to 2C show detailed circuit diagrams and timing diagrams according to each phase of an integrator according to an embodiment of the present invention.
먼저, 제1 포지티브 적분 캐패시터 
도 2a를 참조하면, 위상 
이를 위해, 복수의 스위치는 포지티브 신호입력노드부터 제1 포지티브 적분 캐패시터 
다음, 도 2b를 참조하면, 위상 
이를 위해, 포지티브 스위치드-캐패시터 블록 내부에 있는 복수의 스위치는 포지티브 신호입력노드부터 제1 포지티브 적분 캐패시터 
다음, 도 2c를 참조하면, 위상 
이를 위해, 포지티브 스위치드-캐패시터 블록 내부에 있는 복수의 스위치는 포지티브 신호입력노드로부터 제2 포지티브 적분 캐패시터 
전하량 보존 법칙에 따라 적분기의 전체 전달함수는 [수학식 4]
이와 같은 본 발명의 일실시예에 따른 단일 이득 버퍼를 이용한 적분기의 구조는 두 개의 차동 스위치-커패시터 네트워크가 각각 신호를 더하는 역할과, 그 더해진 값을 단일 이득 버퍼를 통해 전달받아 저장하는 역할을 번갈아가며 수행함으로써, 적분기의 전달함수를 얻을 수 있다.The structure of the integrator using a single gain buffer according to an embodiment of the present invention includes a function of adding signals to two differential switch-capacitor networks, and a function of receiving and storing the added values through a single gain buffer. By doing so, the transfer function of the integrator can be obtained.
단일 이득 버퍼를 이용한 개방루프 형태의 적분기 구조는 피드백으로 인해 발생하는 오버헤드(overhead)를 제거하였기 때문에, 종래의 커패시터-피드백 구조의 적분기에 비해 더 넓은 대역폭을 얻을 수 있으며, 이에 따라 전력 소모를 줄일 수 있는 장점을 갖는다. The open-loop integrator structure using a single gain buffer eliminates the overhead caused by the feedback, so that a wider bandwidth can be obtained than the conventional capacitor-feedback structure integrator, .
도 3은 본 발명의 일실시 예에 따른 소스-팔로워를 이용한 단일 이득 버퍼의 회로도를 도시한다. 도 3을 참조하면, 본 발명의 실시 예에 따른 단일 이득 버퍼는 바이어스 전류를 위한 PMOS 소자 
도 4는 본 발명의 일실시 예에 따른 단일-이득 피드백 (unit-gain feedback) 차동증폭기의 회로도를 도시한다. 도 4에 도시된 바와 같이 본 발명의 실시 예에 의한 단일 이득 버퍼는 차동 증폭기 
이상에서 본 발명에 대하여 그 다양한 실시 예들을 중심으로 살펴보았다. 본 발명에 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시 예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.The present invention has been described above with reference to various embodiments. It will be understood by those skilled in the art that various changes in form and details may be made therein without departing from the spirit and scope of the invention as defined by the appended claims. Therefore, the disclosed embodiments should be considered in an illustrative rather than a restrictive sense. The scope of the present invention is defined by the appended claims rather than by the foregoing description, and all differences within the scope of equivalents thereof should be construed as being included in the present invention.
Claims (9)
네거티브 입력신호를 이전 위상에서 저장되어 있던 값에 더하고, 상기 더한 값들을 누적하여 저장하는 네거티브 차동 스위치드-캐패시터;
상기 포지티브 입력신호들이 더해진 값을 적분 캐패시터로 전달하는 포지티브 단일 이득 버퍼; 및
상기 네거티브 입력신호들이 더해진 값을 적분 캐패시터로 전달하는 네거티브 단일 이득 버퍼;를 포함하고,
상기 포지티브 단일 이득 버퍼 및 상기 네거티브 단일 이득 버퍼를 이용하여 적분기의 구조를 개방 루프(open-loop)로 형성하되, 상기 포지티브 차동 스위치드-캐패시터 및 상기 네거티브 차동 스위치드-캐패시터 각각이 신호를 누적하여 더해진 값을 대응하는 단일 이득 버퍼를 통해 전달받아 저장하는 역할을 번갈아가며 수행함으로써, 적분기의 전달함수를 얻는, 단일 이득 버퍼를 이용한 적분기.A positive differential switch-capacitor that adds the positive input signal to the stored value in the previous phase and accumulates and stores the added values;
A negative differential switch-capacitor for adding the negative input signal to the stored value in the previous phase and accumulating and storing the added values;
A positive single-gain buffer for transferring the added value of the positive input signals to an integral capacitor; And
And a negative single-gain buffer for transferring the added value of the negative input signals to an integral capacitor,
Wherein the structure of the integrator is formed in an open-loop using the positive single gain buffer and the negative single gain buffer, wherein each of the positive differential switch-capacitor and the negative differential switch- Gain through a corresponding single gain buffer to obtain the transfer function of the integrator.
상기 포지티브 차동 스위치드 커패시터는,
상기 포지티브 입력신호를 이전 위상에서 저장되어 있던 값에 더하는 제1 포지티브 적분 캐패시터;
상기 제1 포지티브 적분 캐패시터에 의해 더해진 신호값들을 단일 이득 버퍼로부터 전달받아 누적하여 저장하는 제2 포지티브 적분 캐피시터; 및
위상변화에 따라 상기 포지티브 입력신호를 더하는 실행 및 상기 더해진 입력신호 값들을 누적하여 저장하는 실행을 교번하도록 스위칭하는 복수의 스위치를 포함하여 구성되는, 단일 이득 버퍼를 이용한 적분기.The method according to claim 1,
Wherein the positive differential switched capacitor comprises:
A first positive integrating capacitor to add the positive input signal to a stored value in a previous phase;
A second positive integrating capacitor for receiving signal values added by the first positive integrating capacitor from a single gain buffer and accumulating the same; And
And a plurality of switches for alternating the execution of adding the positive input signal according to a phase change and the execution of accumulating and storing the added input signal values.
상기 네거티브 차동 스위치드 커패시터는,
상기 네거티브 입력신호를 이전 위상에서 저장되어 있던 값에 더하는 제1 네거티브 적분 캐패시터;
상기 제1 네거티브 적분 캐패시터에 의해 더해진 신호값들을 상기 단일 이득 버퍼로부터 전달받아 누적하여 저장하는 제2 네거티브 적분 캐피시터; 및
위상변화에 따라 상기 네거티브 입력신호를 더하는 실행 및 상기 더해진 입력신호 값들을 누적하여 저장하는 실행을 교번하도록 스위칭하는 복수의 스위치를 포함하여 구성되는, 단일 이득 버퍼를 이용한 적분기.3. The method of claim 2,
Wherein the negative differential switched-
A first negative integrating capacitor to add the negative input signal to the stored value in a previous phase;
A second negative integral capacitor for receiving signal values added by the first negative integration capacitor from the single gain buffer and accumulating the same; And
And a plurality of switches for alternating the execution of adding the negative input signal according to a phase change and the execution of accumulating and storing the added input signal values.
상기 제1 포지티브 적분 캐패시터, 제1 네거티브 적분 캐패시터, 제2 포지티브 적분 캐피시터 및 제2 네거티브 적분 캐패시터는 캐패시터의 크기가 동일한 경우,
위상
The first positive integrating capacitor, the first negative integrating capacitor, the second positive integrating capacitor, and the second negative integrating capacitor have the same size of the capacitors,
Phase
위상
Phase
위상
Phase
전하량 보존 법칙에 따라 상기 적분기의 출력은
According to the charge conservation law, the output of the integrator is
상기 포지티브 단일 이득 버퍼 및 네거티브 단일 이득 버퍼는,
소스-팔로워 또는 단일-이득 피드백 차동증폭기로 구성되는, 단일 이득 버퍼를 이용한 적분기.The method according to claim 1,
The positive single gain buffer and the negative single gain buffer,
A source-follower or a single-gain feedback differential amplifier.
제1 위상 동안, 상기 포지티브 차동 스위치드 커패시터를 구성하는 포지티브 신호입력노드부터 제1 포지티브 적분 캐패시터 및 상기 포지티브 단일 이득 버퍼의 입력노드를 연결하고, 상기 네거티브 차동 스위치드 커패시터를 구성하는 네거티브 신호입력노드부터 제1 네거티브 적분 캐피시터 및 상기 네거티브 단일 이득 버퍼의 입력노드를 연결하고,
제2 위상 동안, 상기 포지티브 신호입력노드부터 상기 제1 포지티브 적분 캐패시터 및 상기 포지티브 단일 이득 버퍼의 입력노드를 연결하고, 상기 포지티브 단일 이득 버퍼의 출력 노드를 제2 네거티브 적분 캐패시터에 연결시키고, 상기 네거티브 신호입력노드부터 상기 제1 네거티브 적분 캐패시터 및 상기 네거티브 단일 이득 버퍼의 입력노드를 연결하고, 상기 네거티브 단일 이득 버퍼의 출력 노드를 제2 포지티브 적분 캐패시터에 연결시키며,
제3 위상 동안, 상기 포지티브 신호입력노드부터 상기 제2 포지티브 적분 캐패시터 및 상기 포지티브 단일 이득 버퍼의 입력노드를 연결하고, 상기 네거티브 신호입력노드부터 상기 제2 네거티브 적분 캐패시터 및 상기 네거티브 단일 이득 버퍼의 입력노드를 연결하는, 단일 이득 버퍼를 이용한 적분기.The method according to claim 1,
The first differential capacitor and the positive single gain buffer are connected to each other through a positive signal input node constituting the positive differential switched capacitor during a first phase and a negative differential amplifier is connected between a negative signal input node constituting the negative differential switched capacitor 1 negative integrating capacitor and the input node of the negative single gain buffer,
Connecting the input node of the first positive integrating capacitor and the positive single gain buffer from the positive signal input node during a second phase, connecting the output node of the positive single gain buffer to a second negative integrating capacitor, Connecting an input node of the first negative integration buffer and a negative single gain buffer from a signal input node and connecting an output node of the negative single gain buffer to a second positive integration capacitor,
And for connecting the input node of the second positive integrating capacitor and the positive single gain buffer from the positive signal input node to the input of the second negative integrating capacitor and the negative single gain buffer from the negative signal input node, An integrator using a single gain buffer to connect nodes.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160176971A KR101956309B1 (en) | 2016-12-22 | 2016-12-22 | Switched-capacitor integrators using unity gain buffer |
| PCT/KR2017/000128 WO2018117322A1 (en) | 2016-12-22 | 2017-01-05 | Switched-capacitor integrator using single gain buffer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160176971A KR101956309B1 (en) | 2016-12-22 | 2016-12-22 | Switched-capacitor integrators using unity gain buffer |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20180073290A KR20180073290A (en) | 2018-07-02 |
| KR101956309B1 true KR101956309B1 (en) | 2019-06-24 |
Family
ID=62626670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160176971A Active KR101956309B1 (en) | 2016-12-22 | 2016-12-22 | Switched-capacitor integrators using unity gain buffer |
Country Status (2)
| Country | Link |
|---|---|
| KR (1) | KR101956309B1 (en) |
| WO (1) | WO2018117322A1 (en) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100814255B1 (en) | 2006-12-22 | 2008-03-17 | 매그나칩 반도체 유한회사 | Digital to Analog Converter |
| US20160284420A1 (en) * | 2015-03-25 | 2016-09-29 | Qualcomm Incorporated | Sampling network and clocking scheme for a switched-capacitor integrator |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2743852B2 (en) * | 1995-01-05 | 1998-04-22 | 日本電気株式会社 | Integral signal detection circuit |
| US6404262B1 (en) * | 1999-12-27 | 2002-06-11 | Texas Instruments Incorporated | Switched capacitor integrator using unity gain buffers |
| KR102199869B1 (en) * | 2014-09-04 | 2021-01-08 | 삼성전자주식회사 | Semiconductor device and semiconductor system |
| KR101680081B1 (en) * | 2014-12-12 | 2016-11-29 | 서강대학교산학협력단 | 2nd-order noise-shaping Successive Approximation Register Analog to Digital Converter |
-
2016
- 2016-12-22 KR KR1020160176971A patent/KR101956309B1/en active Active
-
2017
- 2017-01-05 WO PCT/KR2017/000128 patent/WO2018117322A1/en active Application Filing
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100814255B1 (en) | 2006-12-22 | 2008-03-17 | 매그나칩 반도체 유한회사 | Digital to Analog Converter |
| US20160284420A1 (en) * | 2015-03-25 | 2016-09-29 | Qualcomm Incorporated | Sampling network and clocking scheme for a switched-capacitor integrator |
Also Published As
| Publication number | Publication date |
|---|---|
| WO2018117322A1 (en) | 2018-06-28 |
| KR20180073290A (en) | 2018-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10742227B1 (en) | Differential source follower with current steering devices | |
| US7843232B2 (en) | Dual mode, single ended to fully differential converter structure | |
| CN101640539B (en) | Sigma-delta analog-to-digital converter | |
| US9035814B2 (en) | Feedforward delta-sigma modulator | |
| US20130057421A1 (en) | A/d converter | |
| JPWO2013157127A1 (en) | ΔΣ modulator and ΔΣ A / D converter | |
| WO2006086475A1 (en) | Double-sampled, time-interleaved analog to digital converter | |
| CN102415109B (en) | Input converter for a hearing aid and signal conversion method | |
| CN104067522B (en) | Analog to digital converter | |
| WO2014098971A1 (en) | Low power analog to digital converter | |
| WO2011148605A1 (en) | Delta-sigma a/d converter | |
| US10763879B1 (en) | Low power and high-speed circuit for generating asynchronous clock signals | |
| US7068198B2 (en) | Double-sampled integrator system and method thereof | |
| US8344796B2 (en) | Switched capacitor circuit | |
| CN104184478B (en) | Complementary cascade phase inverter and increment Sigma Delta analog to digital conversion circuits | |
| JP5198427B2 (en) | Sigma delta modulator | |
| US20120212361A1 (en) | Switched-capacitor circuit with low signal degradation | |
| US7173485B2 (en) | Phase-compensated filter circuit with reduced power consumption | |
| US10284222B1 (en) | Delta-sigma converter with pre-charging based on quantizer output code | |
| KR101956309B1 (en) | Switched-capacitor integrators using unity gain buffer | |
| CN112187281A (en) | Switched capacitor oversampling delta-sigma modulator circuit | |
| JP5244145B2 (en) | Switched capacitor circuit and pipelined A / D converter | |
| US20140285368A1 (en) | Analog-to-Digital Converter | |
| CN102904590B (en) | Medium-frequency, double-path and feed-forward type band-pass modulator | |
| US9628103B2 (en) | Multi-mode discrete-time delta-sigma modulator power optimization using split-integrator scheme |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| PA0109 | Patent application |
Patent event code: PA01091R01D Comment text: Patent Application Patent event date: 20161222 |
|
| PA0201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| PE0902 | Notice of grounds for rejection |
Comment text: Notification of reason for refusal Patent event date: 20180521 Patent event code: PE09021S01D |
|
| PG1501 | Laying open of application | ||
| E701 | Decision to grant or registration of patent right | ||
| PE0701 | Decision of registration |
Patent event code: PE07011S01D Comment text: Decision to Grant Registration Patent event date: 20190120 |
|
| GRNT | Written decision to grant | ||
| PR0701 | Registration of establishment |
Comment text: Registration of Establishment Patent event date: 20190304 Patent event code: PR07011E01D |
|
| PR1002 | Payment of registration fee |
Payment date: 20190305 End annual number: 3 Start annual number: 1 |
|
| PG1601 | Publication of registration | ||
| PR1001 | Payment of annual fee |
Payment date: 20211227 Start annual number: 4 End annual number: 4 |
|
| PR1001 | Payment of annual fee |
Payment date: 20221219 Start annual number: 5 End annual number: 5 |