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KR101946927B1 - 액정표시장치용 어레이기판 및 이의 제조방법 - Google Patents

액정표시장치용 어레이기판 및 이의 제조방법 Download PDF

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KR101946927B1
KR101946927B1 KR1020110108375A KR20110108375A KR101946927B1 KR 101946927 B1 KR101946927 B1 KR 101946927B1 KR 1020110108375 A KR1020110108375 A KR 1020110108375A KR 20110108375 A KR20110108375 A KR 20110108375A KR 101946927 B1 KR101946927 B1 KR 101946927B1
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이세응
이종문
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엘지디스플레이 주식회사
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Abstract

본 발명은 액정표시장치용 어레이기판을 공개한다. 특히, 본 발명은 화소구조를 변경하여 개구율을 향상시킨 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판 및 이의 제조방법에 관한 것이다.
본 발명의 실시에에 따른 액정표시장치용 어레이기판은, 기판상에 일 방향으로 형성되는 복수의 게이트배선 및 교차하는 데이터배선을 포함하고, 게이트 및 데이터 배선이 교차되어 정의된 화소 영역에 구비된 제 1 및 제2 영역과, 상기 제1 및 제2 영역에 각각 형성되는 화소전극 및 이웃한 데이터배선과 소스전극이 전기적으로 연결되는 박막트랜지스터를 구비한다. 또한, 화소영역을 포함하여 기판 전면에 형성된 보호막과, 화소전극과 대향하는 공통전극과 공통전극과 전기적으로 접촉하고, 제1 및 제2 영역 사이를 지나도록 형성되는 공통배선이 형성되어 있으며, 특히, 제1 영역의 박막트랜지스터의 드레인전극과, 상기 제2 영역의 화소전극을 전기적으로 연결하는 화소전극 연결패턴을 포함하는 것을 특징으로 한다.
이에 따라, 각 화소의 화소전극의 연결패턴을 형성하여 이웃한 화소의 박막트랜지스터와 전기적으로 연결함으로서, 다른층에 구비되는 공통배선을 각 화소 사이 수직방향으로 형성하여 액정표시장치의 개구율이 개선된다.

Description

액정표시장치용 어레이기판 및 이의 제조방법{ARRAY SUBSTRATE FOR LCD AND FABRICATING METHOD OF THE SAME}
본 발명은 액정표시장치용 어레이기판에 관한 것으로, 보다 상세하게는 화소구조를 변경하여 개구율을 향상시킨 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판 및 이의 제조방법에 관한 것이다.
최근, 휴대폰(Mobile Phone), 노트북컴퓨터와 같은 각종 포터플기기(potable device) 및, HDTV 등의 고해상도, 고품질의 영상을 구현하는 정보전자장치가 발전함에 따라, 이에 적용되는 평판표시장치(Flat Panel Display Device)에 대한 수요가 점차 증대되고 있다. 이러한 평판표시장치로는 LCD(Liquid Crystal Display), PDP(Plasma Display Panel), FED(Field Emission Display) 및 OLED(Organic Light Emitting Diodes) 등이 활발히 연구되었지만, 양산화 기술, 구동수단의 용이성, 고화질의 구현, 대면적 화면의 실현이라는 이유로 인해 현재에는 액정표시장치(LCD)가 각광을 받고 있다.
특히, 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor, TFT)가 이용되는 액티브 매트릭스 방식의 액정표시장치는 동적인 영상을 표시하기에 적합하다.
도 1은 종래 액티브 매트릭스 방식의 액정표시장치의 구조를 개략적으로 도시한 것으로, 액티브 매트릭스 타입의 액정표시장치는 복수의 게이트 배선(GL) 및 데이터배선(DL)의 교차지점에 구비되는 복수의 스위칭 소자(T)로 이루어지는 액정패널(1)을 포함하며, 이러한 액정패널(1)은 디지털 비디오 신호를 감마전압을 기준으로 아날로그 신호로 변환하여 데이터배선(DL)에 공급함과 동시에 게이트 신호를 게이트배선(GL)에 공급함으로서, 데이터신호를 액정셀(C)에 충전시키는 구조이다.
상세하게는, 스위칭 소자(T)의 게이트전극은 게이트배선(GL)에 접속되고, 소스전극은 데이터배선(DL)에 접속되며, 그리고 스위칭 소자(T)의 드레인전극은 액정셀(C)의 화소전극의 일측 전극에 접속된다. 액정셀(C)의 공통전극에는 공통배선(CL)을 통해 공통전압(Vcom)이 공급된다. 게이트 신호가 게이트배선(GL)에 인가되면 스위칭 소자 턴-온 되어 소스전극과 드레인전극 사이의 채널을 형성하여 데이터배선(DL) 상의 전압을 액정셀(C)의 화소전극에 공급한다. 이때, 액정셀(C)의 액정분자들은 화소전극과 공통전극 사이의 전계에 의하여 배열이 바뀌면서 입사광에 따른 영상을 표시하게 된다.
여기서, 액정패널(1)의 공통전극과 화소전극의 위치에 따라 액정표시장치의 구동모드인 TN 모드 또는 IPS 모드가 결정되며, 특히 공통전극과 화소전극이 하나의 기판상에 평행하게 배치되어 수평전계를 형성하는 IPS 모드는 공통전극과 화소전극이 서로 다른 기판에 대향하도록 배치되어 수직전계를 형성하는 TN 모드에 비하여 시야각이 넓다는 장점이 있다.
최근에는 전술한 IPS 모드를 개량하여 휘도 특성을 극대화한 AH-IPS(Advanced High-IPS) 모드가 제안되었다. 전술한 AH-IPS 모드는 하나의 기판상에서 공통전극과 화소전극을 서로 다른 층상에 엇갈리도록 배치하여 프린지 필드(fringe field)를 형성함으로서, IPS 에 비해 높은 화질개선 특성을 구현하는 방식이다.
이러한 AH-IPS 모드 액정표시장치는 액정패널(1)의 게이트배선(GL)과, 공통배선(CL) 그리고 화소전극이 하프톤 마스크를 이용한 하나의 마스크 공정으로 동일층에 형성된다.
한편, 액정표시장치의 액정패널(1)은 복수의 게이트 배선(GL)을 구동하기 위한 게이트 구동부(2)와, 복수의 데이터 배선(DL)을 구동하기 위한 데이터 구동부(3)과 연결되며, 액정표시장치가 대형화 및 고해상도화 될수록 요구되는 구동부를 이루는 IC의 갯수는 증가하고 있다.
그런데, 데이터 구동부(3)의 IC는 타 소자에 비해 상대적으로 매우 고가이기 때문에 최근에는 액정표시장치의 생산단가를 낮추기 위해 IC 갯수를 줄일 수 있는 기술이 연구 개발되고 있으며, 이중 하나로써 기존 대비 게이트 배선(GL)들의 갯수는 2배로 늘리는 대신 데이터배선(DL)들의 갯수를 1/2배로 줄여 필요로 하는 IC의 갯수를 반으로 줄이면서도 기존과 동일 해상도를 구현하는 DRD(Double Rate Driving) 구조가 제안되었다.
도 2는 DRD 구조 액정표시장치의 화소구조를 도시한 도면이다.
도시한 바와 같이, DRD 구조 액정표시장치는 하나의 수평선상에 배치된 복수의 화소(P1, P2)가 두 개의 게이트배선(GL1, GL2)과 한 개의 데이터배선(DL2)에 접속되며, 또한 차기 수평선상에 배치된 복수의 화소(P3, P4)가 두 개의 게이트 배선(GL3, GL4)과 상기 데이터배선(DL2)에 접속된다. 예를 들어, DRD 구조의 액정표시장치는 출원 번호 10-2007-0121738호 건을 참조할 수 있다.
이러한 구조에 따라, DRD 구조 액정표시장치는 플리커(flicker)를 최소화함과 아울러 소비전력을 줄이기 위해, 한 프레임동안 하나의 데이터배선에 동일 극성의 데이터신호를 인가하는 경우 컬럼 Z-인버전(column Z-inversion) 이 구현된다.
그러나, 이러한 구조의 DRD 구조 액정표시장치에 AH-IPS 모드를 적용할 경우, 전술한 게이트배선(GL)과 공통배선(CL)이 동일층에 형성됨으로서, 도 2에 도시한 바와 같이, 일 게이트 배선(GL2) 과 타 게이트 배선(GL3) 사이에 배치되게 된다. 같은 방식으로 다음 라인의 게이트 배선들(GL4, GLn)에서도 적용된다.
도 3은 종래의 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판의 일부를 도시한 평면도이다.
도시한 바와 같이, 종래의 DRD 구조 AH-IPS 모드 액정표시장치의 어레이기판은, 기판(11) 상에 일 방향으로 연장되어 서로 평행하게 형성된복수의 게이트배선(13a, 13a')과, 게이트배선(13a, 13a')과 교차하도록 배치되어 화소영역을 정의하는 복수의 데이터배선(23a)이 형성되어 있다. 화소영역에는 게이트전극(13b), 액티브층(미도시), 데이터배선(23a)의 연장배선(23b)과 연결되는 소스전극(23c) 및 드레인전극(23d)을 포함하는 박막트랜지스터(T)가 구비된다.
또한, 화소영역의 전면에는 게이트배선(13a) 및 데이터배선(23a)과 이격된 공간을 두고 투명한 화소전극(15a, 15c)이 배치되어 있으며, 화소전극(15a, 15c) 상부에는 절연막(미도시)을 사이에 두고 복수의 막대 형상의 투명한 공통전극(29a)들이 배치되어 있다.
그리고, 화소전극(15c)은 드레인전극(23d)과 접속된 화소전극 연결패턴(29d)에 의해 전기적으로 연결되어 있다.
더욱이, 복수의 막대 형상의 공통전극(29a)들의 화소 영역을 가로질러 수직 방향으로 진행하는 공통전극 연결패턴(29b)과 전기적으로 연결되며, 공통전극 연결패턴(29b)은 콘택홀(29c)을 통해 게이트배선(13a)과 평행하게 배치된 공통배선(13c)와 접속된다.
여기서, 공통배선(13c)은 게이트배선(13a, 13a') 사이에 상기 데이터 배선의 연장배선(23b)과 함께 수평방향으로 형성된다. 이는, DRD 구조에 따라 하나의 수평라인에서 하나의 데이터배선에 두 개의 화소가 접속되고, 또한 AH-IPS 구조를 4 mask 공정을 통해 구현하기 위해, 게이트배선(13a, 13a')과 공통배선(13c)이 동일층에 형성되어 수직방향으로 공통배선을 형성할 수 없기 때문이다.
이러한 구조에 따라, 종래의 DRD 구조 AH-IPS 모드 액정표시장치는 공통배선(13c)이 각 상하 화소간 간격 사이에 수평 방향으로 배치되게 되며, 데이터 배선의 연장 배선(23b) 또한 수평 방향을 갖게 되어, 화소 영역의 수평 영역에 게이트 배선(13a, 13a') 외에도 데이터 연장 배선(23b)과 공통 배선(13c)이 연속적으로 수평 방향으로 배열되어, 액정패널의 개구율이 저하되는 문제점이 있었다.
본 발명은 전술한 문제점을 해결하기 위해 안출된 것으로, 하나의 데이터배선을 동일 수평선상에서 공유하는 구조의 액정표시장치에서 어레이기판의 수평방향으로 형성되는 공통배선에 의한 개구율 저하문제를 개선한 AH-IPS 모드 액정표시장치용 어레이기판을 제공하는 데 그 목적이 있다.
전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판은, 기판; 상기 기판상에 일 방향으로 형성되는 복수의 게이트배선; 상기 게이트배선과 교차하는 복수의 데이터배선; 상기 게이트 및 데이터 배선의 교차지점에 제1 및 제2 영역으로 정의되는 화소영역; 상기 제1 및 제2 영역에 각각 형성되는 화소전극 및 이웃한 데이터배선과 소스전극이 전기적으로 연결되는 박막트랜지스터; 상기 화소영역을 포함하여 기판 전면에 형성된 보호막; 상기 보호막상에 형성되고, 상기 화소전극과 대향하는 공통전극; 상기 공통전극과 전기적으로 접촉하고, 상기 제1 및 제2 영역 사이를 지나도록 형성되는 공통배선; 및 상기 제1 영역의 박막트랜지스터의 드레인전극과, 상기 제2 영역의 화소전극을 전기적으로 연결하는 화소전극 연결패턴을 포함한다.
상기 게이트 전극은, 하부에 투명도전막을 구비하는 적어도 이중구조를 갖는 것을 특징으로 한다.
상기 화소연결패턴은, 상기 투명도전막과 동일층에 형성되는 것을 특징으로 한다.
상기 공통배선은, 상기 데이터배선과 동일층에 형성되는 것을 특징으로 한다.
상기 공통배선은, 각 화소간 이격공간사이에 형성되는 제1 콘택홀에 의해 상기 공통전극과 전기적으로 연결되는 것을 특징으로 한다.
상기 화소전극 연결패턴은, 상기 공통배선과 직교하여 상기 박막트랜지스터 및 화소전극을 전기적으로 연결하는 것을 특징으로 한다.
상기 화소전극 연결패턴은, 상기 제1 콘택홀과 동시에 형성되는 제2 콘택홀에 의해 공통전극과 전기적으로 연결되는 것을 특징으로 한다.
전술한 목적을 달성하기 위해, 본 발명의 바람직한 실시예에 따른 액정표시장치용 어레이기판의 제조방법은, 게이트 및 데이터 배선의 교차지점에 제1 및 제2 영역으로 정의되는 화소영역과, 상기 제1 및 제2 영역에 각각 형성되는 화소전극 및 이웃한 데이터배선과 소스전극이 전기적으로 연결되는 박막트랜지스터와, 상기 제1 영역의 박막트랜지스터와 상기 제2 영역의 화소전극을 전기적으로 연결하는 화소전극 연결패턴을 구비하는 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판의 제조방법으로서, 기판상에 일 방향으로 금속막과 투명도전막의 적어도 이중 구조로 된 게이트배선, 화소전극 및 상기 화소전극 연결패턴을 형성하는 단계; 상기 기판 전면에 절연막, 비정질실리콘막, 불순물을 첨가된 비정질실리콘막 및 금속막을 증착 및 패터닝하여 박막트랜지스터, 데이터배선 및 공통배선을 형성하는 단계; 상기 박막트랜지스터, 데이터배선 및 공통배선이 형성된 기판 전면에 보호막을 형성하는 단계; 상기 화소전극 연결패턴 및 공통배선을 노출하는 콘택홀을 형성하는 단계; 및 상기 콘택홀을 포함하여 기판전면에 투명도전막을 증착 및 패터닝하여 공통전극을 형성하고, 이와 동시에 상기 박막트랜지스터와 화소전극 연결패턴 및 공통배선과 공통전극을 전기적으로 접촉하는 단계를 포함한다.
상기 게이트배선과, 화소전극과, 상기 화소전극 연결패턴을 형성하는 단계는, 기판상에 투명 도전막, 금속막 및 포토레지스트막을 형성하는 단계; 회절마스크를 통해 상기 포토레지스트막을 선택적으로 제거하여 상기 게이트배선, 상기 게이트배선의 연장인 게이트전극이 형성될 영역상의 포토레지스트 패턴과, 상기 화소전극 및 화소전극 연결패턴이 형성될 영역상의 금속막 패턴을 형성하는 단계; 상기 포토레지스트 패턴 및 금속막 패턴을 마스크로 하여 상기 화소전극 및 화소전극 연결패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하여 상기 게이트배선 및 게이트전극을 형성하는 단계를 포함한다.
상기 박막트랜지스터, 데이터배선 및 공통배선을 형성하는 단계는, 상기 게이트배선, 화소전극 및 상기 화소전극 연결패턴이 형성된 기판전면에 절연막, 비정질실리콘막, 불순물을 첨가된 비정질실리콘막 및 금속막을 증착하는 단계; 회절마스크를 이용하여 상기 박막트랜지스터가 형성될 영역 및 상기 데이터배선 및 공통배선이 형성될 영역상에 포토레지스트패턴을 형성하는 단계; 및, 상기 포토레지스트패턴을 마스크로 하여 상기 박막트랜지스터, 데이터배선 및 공통배선을 형성하는 단계를 포함한다.
본 발명의 바람직한 실시예에 따르면, 각 화소의 화소전극의 연결패턴을 형성하여 이웃한 화소의 박막트랜지스터와 전기적으로 연결함으로서, 다른층에 구비되는 공통배선을 각 화소 사이 수직방향으로 형성할 수 있다. 이에 DRD 구조 AH-IPS 모드 액정표시장치의 개구율을 향상시킬 수 있는 효과가 있다.
도 1은 종래 액티브 매트릭스 방식의 액정표시장치의 구조를 개략적으로 도시한 도면이다.
도 2는 DRD 구조 액정표시장치의 화소구조를 도시한 도면이다.
도 3은 종래의 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판의 일부를 도시한 평면도이다.
도 4a는 본 발명의 실시예에 따른 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판의 평면도이고, 도 4b는 도 4a의 일부를 확대한 도면이다.
도 5는 도 4b에 도시한 어레이기판의 V-V' 및 VI-VI' 부분을 절단한 단면도이다.
도 6a 내지 6m은 본 발명의 실시 예에 따른 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판의 제조 공정 단면도들이다.
이하, 도면을 참조하여 본 발명의 바람직한 실시예에 따른 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판의 구조를 설명하면 다음과 같다.
도 4a는 본 발명의 실시예에 따른 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판의 평면도이고, 도 4b는 도 4a의 일부를 확대한 도면이다.
도시한 바와 같이, 본 발명의 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판은, 기판(111) 상에 일 방향으로 서로 평행하게 형성된 인접한 2개를 한쌍으로 하며 각 쌍이 일정 간격 이격한 복수 쌍의 게이트배선(103a)과, 상기 복수 쌍의 게이트배선(103a)과 교차하도록 배치되어 화소영역을 정의하는 복수의 데이터배선(123a)이 형성되어 있다. 각 화소영역에는 중앙의 세로 방향의 공통배선연결패턴(129c)을 기준으로 양측에 제 1 영역(P1)과 제 2 영역(P2)이 구분되어 동작하며, 각 영역(P1, P2)은 각각 구비된 박막 트랜지스터(T)에 의해 동작한다. 즉, 본 발명의 DRD 구조 AH-IPS 모두 액정표시장치용 어레이 기판은, 화소 행(가로 방향)들의 상부와 하부에 각각 인접한 한 쌍의 게이트 배선(103a)이 배치되고, 열(세로) 방향으로 2개의 화소마다 데이터배선(123a)이 배치된다. 또한, 각 영역(P1, P2)에는 게이트전극(103b), 액티브층(도 5의 109a 참조), 데이터 배선(123a)에서 연장된 소스전극(123b) 및 드레인전극(123c)을 포함하는 박막트랜지스터(T)가 구비된다. 또한, 제 1 영역(P1)과 제 2 영역(P2)역의 전면에는 게이트배선(103a) 및 데이터배선(123a)과 이격된 공간을 두고 투명한 화소전극(115a)이 판상으로 배치되어 있으며, 화소전극(115a) 상부에는 절연막(도 5의 게이트 절연막(107), 보호막(119) 참조)을 사이에 두고 복수의 막대 형상의 투명한 공통전극(129a)들이 배치되어 있다. 도 4b 및 도 4b는 막대 형상의 투명한 공통 전극(129a)들이 수평 방향에서 약간 기울인 형태로 배치되며, 공통전극(129a)의 가장자리에서 서로 연결되며, 결과적으로 복수개의 공통전극(129a) 사이사이에 슬릿을 구비한 점을 나타낸다. 화소 전극(115a)은 공통 전극(129a)과 중첩되며, 제 1 영역(P1)과 제 2 영역(P2)에 각각 구비된다.
그리고, 전술한 드레인전극(123c)과 인접한 제 2 영역(P2)에서 화소 전극(115a)과 일체형이며 이로부터 연장되어 제 1 영역(P1)으로 교차되어 들어오는 화소전극 연결패턴(115b)이 접속되어 있다. 같은 방식으로 제 2 영역(P2)의 드레인 전극(123c) 역시 인접한 제 1 영역(P1)에서의 화소 전극(115a)과 일체형이며 이로부터 연장되어 제 2 영역(P2)으로 교차되어 들어오는 화소전극 연결패턴(115b)이 접속된다. 상기 제 1 영역(P1)과 제 2 영역(P2)은 각 쌍의 게이트 배선(103a)과, 데이터 배선(123a)에 의해 교차되어 정의된 화소 영역 내에 중앙의 세로 방향의 공통배선연결패턴(129c)으로 나뉘는 2개의 영역을 의미한다. 즉, 제 2 영역(P2)에서의 화소전극 연결패턴(115b)은 제 2 영역(P2) 내의 화소 전극(115a)과 일체로 형성되며 이웃한 제 1 영역으로 연장되되 제 1 영역(P1) 하측에 박막트랜지스터(T)의 드레인 전극(123c)까지 연장되어 그 박막 트랜지스터(T)에 전기적으로 연결된다. 같은 방식으로 제 1 영역(P1)의 화소 전극(115a)은 교차된 제2 영역의 박막 트랜지스터(T)와 전기적으로 연결된다.
즉, 각 화소의 화소전극(115a)은 가장 인접한 박막트랜지스터가 아닌 이웃한 영역의 박막트랜지스터에 화소전극 연결패턴(115b)을 통해 전기적으로 연결되는 구조이다.
또한, 복수의 막대 형상의 공통전극(129a)들은 양 화소(P1, P2)간에 서로 연결되어 형성되는데, 도면에서는 막대형상의 장축이 가로방향, 즉 게이트배선(103a)과 평행한 방향으로 형성되어 있으나, 공통전극과 데이터배선이 평행하도록 공통전극이 세로방향으로 형성될 수도 있다.
여기서, 도 4b에는 제 1 영역(P1)과 제 2 영역(P2)의 경계가 되는 공통전극(129a)의 중앙으로는 게이트배선(103a)과 수직하게 배치된 일체형의 공통배선연결패턴(129c)이 게이트배선(103a)의 상부로 교차하여 지나가며, 상하 화소 사이에 위치한 공통배선 콘택홀(121b-도 6k 참조)을 통해 공통배선(129b)과 전기적으로 접촉된다. 여기서, 상기 공통 배선(129b)은 데이터 배선(123a)과 동일층에 구비되는 것으로, 상기 공통배선연결패턴(129c)과 중첩하여 배치되어 공통 전극(129a)으로의 전기적 신호를 인가한다. 이러한 구조에 따라, 공통전극(129a)을 공유하는 이웃한 두 영역(P1, P2) 사이로 데이터배선(123a)과 중첩된 세로 방향의 공통배선 연결패턴(129c)을 형성하고, 상기 데이터 배선(123a)과 동일층에 형성되는 공통배선(129b)이 배치가능하게 되어 수직방향으로 공통배선(129b)을 상기 공통배선 연결패턴(129c) 내에 형성할 수 있으며, 종래와 대비하여 상하로 이웃한 두 화소간의 수평적 이격공간을 구비하여야 하는 수평 방향의 공통배선을 제거함으로서 개구율을 향상시킬 수 있다. 상기 공통 전극(129a) 및 공통배선연결패턴(129c)은 동일 층이며, 이와 다른 층에 상기 공통배선(129b)이 배치되어, 공통배선 연결패턴(129c)과 공통 배선(129b)의 중첩 구성이 가능하다.
또한, 일 프레임동안 하나의 데이터배선에 동일 극성의 데이터신호를 인가하는 경우 컬럼 Z-인버전(column Z-inversion)으로 동작함으로서 저전력으로 구동하게 된다. 이하, 도 4a, 도4b에 도시한 어레이기판의 단면을 참조하여 본 발명의 실시예에 따른 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판의 구조를 설명하면 다음과 같다.
도 5는 도 4b에 도시한 어레이기판의 V-V' 및 VI-VI' 부분을 절단한 단면도이다.
도시된 바와 같이, DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판은 게이트배선(103a)과 일체로 연결되는 게이트 전극(103b)과, 액티브층(109a), 소스전극(123b) 및 드레인전극(123c)이 순차적으로 적층된 형태의 박막트랜지스터(T)를 포함한다.
여기서, 전술한 게이트배선(103a)과 그 게이트배선(103a)으로부터 연장된 게이트 전극(103b)의 하부에는 투명도전물질, 일 예로서 ITO로 구성된 투명도전층 패턴(105a)가 형성되어 이중 적층 구조를 이룬다. 이때, 투명도전층패턴(105a)는 게이트전극(103b)을 포함한 게이트배선(103a) 하부 전체 또는 일부에 형성될 수 있다.
박막트랜지스터(T)와 소정거리 이격되어 이웃하는 화소영역에는 게이트전극(103b)과 동일층에 판 형상의 투명한 화소전극(115a)이 배치되어 있으며, 화소전극(115a) 상측에는 게이트절연막(107)과 보호막(119)을 사이에 두고 중첩되는 복수의 막대 형상의 투명한 공통전극(129a)들이 배치되어 있다. 이때, 막대 형상의 복수의 투명한 공통전극(129a)들은 서로 일정간격만큼 이격되어 형성되며, 수평 또는 수직방향으로 형성된다. 도 4b에 도시된 형상은 수평 방향이며, 막대 형상의 수평 방향의 공통 전극(123a) 사이에 수평 방향에서 예각으로 기울어진 슬릿이 구비되어 있다.
여기서, 전술한 화소전극(115a)은 보호막(119)과 게이트절연막(107) 내에 형성된 화소전극 콘택홀(121a-도 6k 참조)을 통해 박막트랜지스터(T)의 드레인전극(123c)과 측면 접촉되는 화소전극 접속패턴(129e)과 전기적으로 연결되어 있다. 한편, 여기서, 상기 화소 전극 콘택홀(121a)의 하부에는 화소전극연결패턴(115b)이 구비되어, 드레인전극(123c), 화소전극 접속패턴(129e) 및 화소전극연결패턴(115b)의 삼중접속이 가능하며, 상기 화소전극 연결패턴(115b)이 일체로 연장되어 있는 인접 제 2 영역(P2)의 화소 전극(115a)으로 신호 인가가 가능하다(도 4b 참조). 상기 드레인 전극(123c)과 측면 접속된 구성 외에도 상기 드레인 전극(123c)의 상부가 노출되도록 상기 화소전극 콘택홀을 구비하여 상기 화소전극 접속패턴(129e)과의 접속도 가능하다.
또한, 좌우의 제 1, 제 2 영역(P1, P2) 사이에는 보호막(119) 상에 형성된 공통전극(129a)과 일체형의 공통배선 연결 패턴(129c)과, 데이터금속으로 이루어지며, 보호막(119) 내의 콘택홀(도 6k-121b)을 통해 상기 공통 배선 연결패턴(129c)과 접촉되는 공통배선(129b)이 형성되어 있다. 공통배선(129b)의 하부로는 게이트절연막(107), 액티브패턴(109b) 및 오믹콘택패턴(111b)이 순차적으로 적층된다.
더욱이, 복수의 막대 형상의 공통전극(129a)들의 각 양측 단은 데이터배선과 평행하게 배치된 공통전극 연결패턴(129c)과 전기적으로 연결되어 있다. 전술한 공통전극 연결패턴(129c)은 수직 방향으로 배치되어 공통 전압 신호를 인가받는 공통배선(129b)과 상기 콘택홀(121b)을 통해 전기적으로 접속되며, 상기 복수의 공통전극(129a)들과 일체화되어, 액정 구동을 위한 기준 전압, 즉 공통전압(Vcom)을 각 화소의 공통전극(129a)에 공급한다.
상기 화소전극(115a)은 각 화소영역에서 보호막(119)을 사이에 두고 복수의 공통전극(129a)들과 중첩되어 프린지 필드(fringe field)를 형성한다. 이때, 하부의 대면적 화소전극(115a)과 복수의 공통전극(129a) 중첩 부분에는 스토리지 캐패시턴스(Cst)가 형성된다.
이렇게 하여, 박막트랜지스터(T)를 통해 화소전극(115a)에 데이터 신호가 공급되면, 공통전압이 공급된 공통전극들(129a)이 프린지 필드(fringe field)를 형성하여 어레이기판과 컬러필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
이하, 도면을 참조하여 본 발명의 실시예에 따른 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판의 제조방법을 설명하면 다음과 같다.
도 6a 내지 6m은 본 발명의 실시 예에 따른 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판의 제조 공정 단면도들이다.
먼저, 도 6a에 도시된 바와 같이, 투명기판(101)상에 스위칭 영역을 포함하는 다수의 화소영역이 정의하고, 투명 도전물질층(105) 및 제1 도전 금속층(103)을 통상의 스퍼터링 방법에 의해 증착한다. 이때, 투명 도전층(105)을 이루는 물질로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 CNT(Carbon Nano Tube)를 포함한 그룹 중에서 선택된 어느 하나를 사용할 수 있다. 또한, 제1 도전 금속층(103)에 사용되는 금속으로는 알루미늄(Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄 (Ti), 몰리텅스텐(MoW), 몰리티타늄(MoTi) 및 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나가 적용된다.
다음으로, 제1 도전 금속층(103) 상부에 제1 포토레지스트(photo-resist) 을 도포한 후, 제1 노광 마스크를 이용한 포토리소그래피 공정기술을 통해 제1 포토레지스트를 노광 및 현상하여 제1 포토레지스트패턴(106a, 106b)을 형성한다.
이때, 제1 포토레지스트패턴은 광차단부, 반투과부 및 투과부로 이루어진 회절마스크를 이용하여 형성된 것으로, 광차단부는 게이트 전극 형성 영역과 대응하도록 배치하고, 반투과부는 화소전극 및 화소전극 연결패턴에 대응하도록 배치하여 노광 및 현상공정을 진행하여 도 6b와 같은 형상으로 형성하게 된다. 따라서, 제1 노광 마스크로는 하프톤 마스크(Half-ton mask) 등이 사용될 수 있다.
이어서, 도 6c에 도시된 바와 같이 노광 공정을 진행한 다음 현상공정을 통해 제1 포토레지스트패턴을 선택적으로 제거하여 게이트 형성영역(106a)의 포토레지스트 패턴과, 화소전극 및 화소전극 연결패턴 형성영역(103e)상의 금속층을 형상한다.
다음으로, 도 6d에 도시된 바와 같이, 남아있는 포토레지스트 패턴과, 화소전극 및 화소전극 연결패턴 형성영역(103e)상의 금속층을 마스크로 하여, 게이트배선(미도시)과 동시에 그 게이트배선으로부터 돌출된 게이트전극(103b), 게이트 전극(103b) 하부의 투명 그리고, 대면적의 화소전극(115a)과, 화소전극 연결패턴(115b)을 동시에 형성한다.
이에 따라, 대면적의 화소전극 (115a)과 함께, 게이트배선 및 게이트전극(103b) 및 하부의 투명도전층 패턴(105a)을 동시에 형성한다. 이때, 화소전극(105b)은 단위 화소영역 상에 배치된다. 여기서 단위 화소영역은 제1 및 제2 영역으로 나뉜다.
이어서, 도 6e에 도시된 바와 같이, 화소전극(115a) 및 화소전극 연결패턴(115b)을 포함한 기판 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 게이트절연막(107)을 형성하고, 상기 게이트절연막(107) 상에 비정질실리콘 층(a-Si:H)(109)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(111) 및 제2 도전 금속층(113)을 차례로 적층한다.
이때, 비정질실리콘 층(a-Si:H)(109)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(111)은 화학기상 증착법(Chemical Vapor Deposition, CVD)으로 증착하고, 제2 도전 금속층(113)은 스퍼터링 방법으로 증착한다. 이때, 제2 도전 금속층(113)으로는, 알루미늄 (Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi) 및 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다.
다음으로, 도 6f에 도시된 바와 같이, 제2 도전 금속층(113) 상부에 투과율이 높은 포토레지스트를 도포하여 제2 포토레지스트막(115)을 형성한다.
그 다음, 광차단부(117a)와 반투과부(117b) 및 투과부(117c)로 이루어진 제3 노광 마스크(117)를 이용하여 제3 포토레지스트막(115)에 노광 공정을 진행한다. 이때, 회절마스크(117)의 광차단부(117a)는 소스 및 드레인전극 형성 영역과 대응하는 제3 포토레지스트막(115) 상측에 위치하며, 회절마스크(117)의 반투과부(117b)는 박막트랜지스터의 채널 형성 영역과 대응하는 제3 포토레지스트막(115) 상측에 위치한다.
여기서, 예시한 제2 노광 마스크(117)는 전술한 광의 회절 효과를 이용하는 회절마스크, 예를 들어 하프톤 마스크(Half-ton mask) 또는 기타 다른 마스크를 사용할 수도 있다.
이어서, 도 6g에 도시된 바와 같이, 노광 공정 및 현상공정을 진행함으로서, 제3 포토레지스트막(115)을 식각하여 소스 및 드레인전극 형성영역(125a)과 채널 형성영역(125b)을 형성한다. 이때, 상기 소스 및 드레인전극 형성영역(125a)은 광이 투과되지 않은 상태이기 때문에 제3 포토레지스트막(115) 두께를 그대로 유지하고 있지만, 채널 형성영역(125b)은 광의 일부가 투과되어 일정 두께만큼 제거된다. 즉, 채널 형성영역(125b)은 상기 소스 및 드레인전극 형성영역(125a)보다 얇은 두께를 갖는다.
다음으로, 소스 및 드레인전극 형성영역(125a)과 채널 형성영역(125b)상의 포토레지스트막을 마스크로 하여, 제2 도전 금속층(113), 불순물이 포함된 비정질실리콘층(111) 및 비정질실리콘층(109)을 순차적으로 패터닝하여 게이트전극(103b)에 대응하는 게이트절연막(107) 상부에 액티브층(109a)과 오믹콘택층(111a)을 형성한다.
이때, 공통배선이 형성되는 영역에도 액티브패턴(109b) 및 오믹콘택패턴(111b)이 형성된다.
이어서, 6h에 도시된 바와 같이, 에싱(ashing) 공정을 통해 소스 및 드레인전극 형성영역(125a)의 두께 일부와 함께 상기 채널 형성영역(125b)을 완전히 제거한다. 이때, 상기 채널영역 상부에 오버랩되는 제2 도전 금속층(113) 상면이 외부로 노출된다.
다음으로, 도 6i에 도시된 바와 같이, 두께 일부가 제거된 제3 포토레지스트막의 소스 및 드레인전극 형성영역(125a)을 마스크로 하여, 제2 도전 금속층(113)의 노출된 부분을 식각하여 게이트배선(도 4b의 103a 참조)과 수직으로 교차되는 데이터배선(미도시)과 함께 서로 이격된 소스전극(123b) 및 드레인전극 (123c)을 각각 형성한다. 이와 동시에 공통배선(129b)도 함께 형성되게 된다.
이어서, 소스전극(123b) 및 드레인전극(123c) 사이에 노출된 오믹콘택층 (111a)도 식각하여 서로 이격시킨다. 이때, 상기 식각된 오믹콘택층(111a) 하부에 있는 액티브층(109a)에는 채널영역이 형성된다.
다음으로, 도 6j에 도시된 바와 같이, 제3 포토레지스트막의 소스 및 드레인전극 형성영역(125a)을 완전 제거한 다음, 기판 전면에 무기 절연물질 또는 유기 절연물질을 증착하여 보호막(119)을 형성하고, 이어 상기 보호막(119) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제4 포토레지스트막(미도시)을 형성한다.
이어서, 도면에는 도시하지 않았지만, 제3 노광 마스크를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 제4 포토레지스트막(119)을 제거하여 제4 포토레지스트막 패턴을 형성한다.
다음으로, 도 6k에 도시된 바와 같이, 제4 포토레지스트막 패턴(미도시)을 마스크로 하여 보호막(119)과 그 하부의 게이트 절연막(107)을 선택적으로 식각하여 화소전극(115a)으로부터 연장된 화소전극 연결패턴(115b)을 노출시키는 화소전극 콘택홀(121a), 그리고 공통배선(129b) 상부를 노출시키는 공통배선 콘택홀(121b)을 동시에 형성한다. 이때, 화소전극 콘택홀(121a) 형성시에, 드레인 전극(123b)의 측부도 함께 노출된다.
이어서, 제4 포토레지스트막 패턴을 제거하고, 화소전극 콘택홀(121a) 및 공통배선 콘택홀(121b)을 포함한 보호막(119)의 상부에 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 CNT(Carbon Nano Tube)를 포함한 그룹 중에서 선택된 어느 하나를 사용하여 제2 투명 도전층(123)을 스퍼터링 방법으로 증착한다.
다음으로, 도면에는 도시하지 않았지만, 제2 투명 도전물질층(123) 상부에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제5 포토레지스트막(미도시)을 형성한다.
이어서, 도면에는 도시하지 않았지만, 제4 노광 마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 상기 제5 포토레지스트막(미도시)을 제거함으로써 제5 포토레지스트막패턴(미도시)을 형성한다.
그 다음, 도 6m에 도시된 바와 같이, 상기 제5 포토레지스트막패턴(미도시)을 마스크로 상기 제2 투명 도전층(123)을 식각하여, 다수의 공통전극(129a)과 함께 상기 화소전극 콘택홀(121a)을 통해 인접한 영역(화소전극 콘택홀(121a)이 제 1 영역에 있을 때, 전기적 접속은 인접한 제 2 영역의 화소 전극과 가짐)의 화소전극(115a)와 일체형으로 연결되는 화소전극 연결패턴(115b)과 전기적으로 접속되는 화소전극 접속 패턴(129e)이 형성된다. 그리고, 상기 공통배선(129b) 상에 공통배선 콘택홀(121b)을 통해 상기 공통배선(129b)과 전기적으로 연결되는 공통배선 연결 패턴(129c)을 동시에 형성한다.
이어서, 도면에는 도시하지 않았지만, 상기 제5 포토레지스트막패턴(미도시)을 제거함으로써 본 발명에 따른 DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판의 제조공정을 완료하게 된다.
이후에, 도면에는 도시하지 않았지만, 컬러필터 기판 제조공정과 함께 어레이기판과 컬러필터 기판 사이에 액정층을 충진하는 공정을 수행함으로써 본 발명에 따른 DRD 구조 AH-IPS 모드 액정표시장치가 완성된다.
따라서, 본 발명에 따르면, DRD 구조 AH-IPS 모드 액정표시장치용 어레이기판에서 이웃한 화소에 인접한 박막트랜지스터로 화소전극의 연결패턴을 연결하여 공통배선이 두 화소의 중앙을 지나 수직방향으로 형성되도록 함으로서, 상하화소간 이격공간에 공통배선을 제거하여 액정표시장치의 개구율을 증가시킬 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
103a : 게이트배선 103b : 게이트전극
115a : 화소전극 115b : 화소전극 연결패턴
121a : 화소전극 콘택홀 121b: 공통배선 콘택홀
123a : 데이터배선
123b : 소스전극 123c : 드레인전극
129a : 공통전극
129b : 공통배선 129c : 공통배선 연결패턴
T : 박막트랜지스터

Claims (12)

  1. 기판;
    상기 기판 상에, 인접한 한 쌍을 구비하고, 각 쌍이 일정 간격 이격하여 일 방향으로 배치된 복수 쌍의 게이트배선;
    상기 복수 쌍의 게이트배선과 교차하며, 화소 영역을 정의하는 복수의 데이터배선;
    상기 화소 영역에 나누어 구비된 제1 및 제2 영역;
    상기 제 1 및 제 2 영역에 각각 구비된 화소전극 및 박막트랜지스터;
    상기 화소영역을 포함하여 기판 전면에 형성된 보호막;
    상기 보호막상에 형성되고, 상기 화소전극과 대향하는 공통전극; 및
    상기 공통전극과 일체형으로, 상기 제 1 및 제 2 영역 사이를 지나도록 형성되는 공통배선 연결패턴을 포함하며,
    상기 제 1 영역의 박막 트랜지스터는 상기 제 2 영역의 화소 전극과 상기 공통배선 연결패턴을 교차하는 제 1 화소전극 연결 패턴에 의해 전기적으로 접속된 것을 특징으로 하는 액정표시장치용 어레이기판.
  2. 제 1 항에 있어서,
    상기 게이트 전극은,
    하부에 투명도전막을 구비하는 이중구조를 갖는 것을 특징으로 하는 액정표시장치용 어레이기판.
  3. 제 2 항에 있어서,
    상기 제 1 화소전극 연결패턴은, 상기 투명도전막과 동일층에 형성되는 것을 특징으로 하는 액정표시장치용 어레이기판.
  4. 제 1 항에 있어서,
    상기 공통배선 연결패턴과 중첩하며, 상기 데이터배선과 동일층에 공통배선을 더 구비한 것을 특징으로 하는 액정표시장치용 어레이기판.
  5. 제 4 항에 있어서,
    상기 공통배선 연결패턴은, 상기 제 1 영역과 제 2 영역 사이에서 제 1 콘택홀에 의해 상기 공통배선과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치용 어레이기판.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 제 1 화소전극 연결패턴은, 상기 제1 콘택홀과 동시에 형성되는 제2 콘택홀에 의해 상기 제 1 영역의 박막 트랜지스터의 드레인 전극과 상기 제 2 영역의 화소 전극을 전기적으로 연결하는 것을 특징으로 하는 액정표시장치용 어레이기판.
  8. 복수 쌍의 게이트 배선 및 복수개의 데이터 배선이 교차되어 정의되는 각 화소 영역에 제 1 영역 및 제 2 영역을 나누어 갖고, 상기 제1 및 제2 영역에 각각 형성되는 화소전극 및 박막트랜지스터를 구비하는 액정표시장치용 어레이기판의 제조방법으로서,
    기판상에 일 방향으로 금속막과 투명도전막의 적어도 이중 구조로 된 상기 게이트배선, 상기 화소전극 및 제 1 화소전극 연결패턴을 형성하는 단계;
    상기 기판 전면에 절연막, 비정질실리콘막, 불순물을 첨가된 비정질실리콘막 및 금속막을 증착 및 패터닝하여 상기 박막트랜지스터, 상기 데이터배선 및 공통배선을 형성하는 단계;
    상기 박막트랜지스터, 데이터배선 및 공통배선이 형성된 기판 전면에 보호막을 형성하는 단계;
    상기 공통배선을 노출하는 제 1 콘택홀을 형성하는 단계; 및
    상기 제 1 콘택홀을 포함하여 기판전면에 투명도전막을 증착 및 패터닝하여 상기 화소 전극과 중첩하는 공통전극을 형성하고, 이와 동시에 상기 공통 전극과 일체형으로 상기 제 1 영역과 제 2 영역 사이의 상기 공통 배선과 중첩하며 상기 제 1 콘택홀을 통해 상기 공통배선과 전기적으로 접속되는 공통배선 연결 패턴을 형성하는 단계를 포함하는 액정표시장치용 어레이기판의 제조방법.
  9. 제 8 항에 있어서,
    상기 게이트배선과, 상기 화소전극과, 상기 화소전극 연결패턴을 형성하는 단계는,
    기판상에 투명 도전막, 금속막 및 포토레지스트막을 형성하는 단계;
    회절마스크를 통해 상기 포토레지스트막을 선택적으로 제거하여 상기 게이트배선, 상기 게이트배선의 연장인 게이트전극이 형성될 영역상의 포토레지스트 패턴과, 상기 화소전극 및 화소전극 연결패턴이 형성될 영역상의 금속막 패턴을 형성하는 단계;
    상기 포토레지스트 패턴 및 금속막 패턴을 마스크로 하여 상기 화소전극 및 화소전극 연결패턴을 형성하는 단계; 및
    상기 포토레지스트 패턴을 제거하여 상기 게이트배선 및 게이트전극을 형성하는 단계를 포함하는 액정표시장치용 어레이기판의 제조방법.
  10. 제 8 항에 있어서,
    상기 박막트랜지스터, 데이터배선 및 공통배선을 형성하는 단계는,
    상기 게이트배선, 화소전극 및 상기 화소전극 연결패턴이 형성된 기판전면에 절연막, 비정질실리콘막, 불순물이 첨가된 비정질실리콘막 및 금속막을 증착하는 단계;
    회절마스크를 이용하여 상기 박막트랜지스터가 형성될 영역 및 상기 데이터배선 및 공통배선이 형성될 영역상에 포토레지스트패턴을 형성하는 단계; 및
    상기 포토레지스트패턴을 마스크로 하여 상기 박막트랜지스터, 데이터배선 및 공통배선을 형성하는 단계를 포함하는 액정표시장치용 어레이기판의 제조방법.
  11. 제 1항에 있어서,
    상기 제 1 영역의 화소 전극으로 일체형이며, 이로부터 연장되어 상기 공통 배선을 교차하여 제 2 영역 내 박막 트랜지스터와 접하도록 제 2 화소전극 연결패턴을 더 구비하여, 상기 제 2 영역의 박막 트랜지스터는 상기 제 1 영역의 화소 전극과 전기적으로 접속되는 액정표시장치용 어레이기판.
  12. 제 8항에 있어서,
    상기 제 1 콘택홀을 형성하는 단계와 동시에, 상기 제 1 화소전극 연결패턴을 노출하는 제 2 콘택홀을 더 형성하며,
    상기 공통배선 및 상기 공통배선 연결패턴을 형성하는 단계와 동시에,
    상기 제 1 화소전극 연결패턴에 접속되는 화소전극 접속패턴을 더 형성하는 것을 특징으로 하는 액정표시장치용 어레이기판의 제조방법.
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