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KR101925983B1 - 액정표시소자 및 그 제조방법 - Google Patents

액정표시소자 및 그 제조방법 Download PDF

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KR101925983B1
KR101925983B1 KR1020110134787A KR20110134787A KR101925983B1 KR 101925983 B1 KR101925983 B1 KR 101925983B1 KR 1020110134787 A KR1020110134787 A KR 1020110134787A KR 20110134787 A KR20110134787 A KR 20110134787A KR 101925983 B1 KR101925983 B1 KR 101925983B1
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Abstract

본 발명은 개구율 및 투과율이 향상된 액정표시소자를 제공하기 위한 것으로, 본 발명의 액정표시소자는 제1기판 및 제2기판; 상기 제1기판에 형성되고 제1영역과 상기 제1영역 보다 폭이 좁은 제2영역으로 형성되는 복수의 게이트라인; 상기 게이트라인과 수직으로 배치되어 복수의 화소영역을 정의하는 복수의 데이터라인; 상기 게이트라인의 제2영역 위에 형성된 박막트랜지스터; 상기 제1기판에 형성되어 전계를 형성하는 공통전극 및 화소전극; 제2기판에 형성된 블랙매트릭스 및 컬러필터층; 및 제1기판 및 제2기판 사이에 형성된 액정층으로 구성되며, 상기 게이트라인의 제1영역과 제2영역은 게이트라인의 연장방향 및 데이터라인의 연장방향을 따라 교대로 반복되며, 게이트라인의 제1영역 위에는 2개의 박막트랜지스터가 형성되어 각각 게이트라인을 중심으로 인접하는 화소영역의 화소전극과 접속되는 것을 특징으로 한다.

Description

액정표시소자 및 그 제조방법{LIQUID CRYSTAL DISPLAY DEVICE AND METHOD OF FABRICATING THEREOF}
본 발명은 액정표시소자 및 그 제조방법에 관한 것으로, 특히 개구율이 향상된 액정표시소자 및 그 제조방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보매체를 이용하려는 요구가 높아지면서 기존의 표시장치인 브라운관(Cathode Ray Tube; CRT)을 대체하는 경량 박막형 평판표시장치(Flat Panel Display; FPD)에 대한 연구 및 상업화가 중점적으로 이루어지고 있다. 특히, 이러한 평판표시장치 중 액정표시소자(Liquid Crystal Display; LCD)는 액정의 광학적 이방성을 이용하여 이미지를 표현하는 장치로서, 해상도와 컬러표시 및 화질 등에서 우수하여 노트북이나 데스크탑 모니터 등에 활발하게 적용되고 있다.
상기 액정표시소자는 크게 컬러필터(color filter) 기판과 어레이(array) 기판 및 상기 컬러필터 기판과 어레이 기판 사이에 형성된 액정층(liquid crystal layer)으로 구성된다.
상기 액정표시소자에 주로 사용되는 구동 방식인 능동 매트릭스(Active Matrix; AM) 방식은 비정질실리콘 박막트랜지스터(Amorphous Silicon Thin Film Transistor; a-Si TFT)를 스위칭소자로 사용하여 화소부의 액정을 구동하는 방식이다.
이하, 도 1을 참조하여 일반적인 액정표시소자의 구조에 대해서 상세히 설명한다.
도 1은 일반적인 액정표시소자를 개략적으로 나타내는 분해사시도이다.
도면에 도시된 바와 같이, 상기 액정표시소자는 크게 컬러필터 기판(5)과 어레이 기판(10) 및 상기 컬러필터 기판(5)과 어레이 기판(10) 사이에 형성된 액정층(liquid crystal layer)(30)으로 구성된다.
상기 컬러필터 기판(5)은 적(Red; R), 녹(Green; G) 및 청(Blue; B)의 색상을 구현하는 다수의 서브-컬러필터(7)로 구성된 컬러필터(C)와 상기 서브-컬러필터(7) 사이를 구분하고 액정층(30)을 투과하는 광을 차단하는 블랙매트릭스(black matrix)(6), 그리고 상기 액정층(30)에 전압을 인가하는 투명한 공통전극(8)으로 이루어져 있다.
또한, 상기 어레이 기판(10)은 종횡으로 배열되어 복수개의 화소영역(P)을 정의하는 복수개의 게이트라인(16)과 데이터라인(17), 상기 게이트라인(16)과 데이터라인(17)의 교차영역에 형성된 스위칭소자인 박막 트랜지스터(T) 및 상기 화소영역(P) 위에 형성된 화소전극(18)으로 이루어져 있다.
이와 같이 구성된 상기 컬러필터 기판(5)과 어레이 기판(10)은 화상표시 영역의 외곽에 형성된 실런트(sealant)(미도시)에 의해 대향하도록 합착되어 액정표시패널을 구성하며, 상기 컬러필터 기판(5)과 어레이 기판(10)의 합착은 상기 컬러필터 기판(5) 또는 어레이 기판(10)에 형성된 합착키(미도시)를 통해 이루어진다.
이때, 상기 액정표시소자에 일반적으로 사용되는 구동방식으로 네마틱상의 액정분자를 기판에 대해 수직 방향으로 구동시키는 트위스티드 네마틱(Twisted Nematic; TN)방식이 있으나, 상기 트위스티드 네마틱방식의 액정표시소자는 시야각이 90도 정도로 좁다는 단점을 가지고 있다. 이것은 액정분자의 굴절률 이방성(refractive anisotropy)에 기인하는 것으로 기판과 수평하게 배향된 액정분자가 액정표시패널에 전압이 인가될 때 기판과 거의 수직방향으로 배향되기 때문이다.
이에 액정분자를 기판에 대해 수평한 방향으로 구동시켜 시야각을 170도 이상으로 향상시킨 프린지필드형(Fringe FieldIn Switching Mode; FFS mdoe) 액정표시소자가 있으며, 이를 자세히 설명하면 다음과 같다.
도 2는 종래 프린지필드형 액정표시소자의 구조를 나타내는 평면도이다.
도 2에 도시된 바와 같이, 종래 프린지필드 액정표시소자(10)는 투명한 기판(즉, 어레이기판) 위에 종횡으로 배열되어 복수의 화소영역을 정의하는 게이트라인(16)과 데이터라인(17)이 형성되어 있으며, 상기 게이트라인(16)과 데이터라인(17)의 교차영역에는 스위칭소자인 박막트랜지스터(20)가 형성되어 있다. 통상적으로 상기 게이트라인(16)과 데이터라인(17)은 각각 N개 및 M개 형성되어 N×M개의 화소영역이 형성되지만, 도면에서는 설명의 편의를 위해 하나의 화소영역만을 도시하였다.
상기 박막트랜지스터(20)는 상기 게이트라인(16)에 연결된 게이트전극(21), 상기 데이터라인(17)에 연결된 소오스전극(22) 및 화소전극(18)에 연결된 드레인전극(23)으로 구성된다.
또한, 상기 박막트랜지스터(20)는 상기 게이트전극(21)과 소오스전극(22) 및 드레인전극(23) 사이의 절연을 위한 게이트절연막(미도시) 및 상기 게이트전극(21)에 공급되는 게이트전압에 의해 상기 소오스전극(22)과 드레인전극(23) 사이에 전도채널(conductive channel)을 형성하는 반도체층(25), 즉 액티브패턴을 포함한다.
상기 화소영역 내에는 박스형태의 공통전극(8)과 화소전극(18)이 형성되어 있으며, 이때 상기 공통전극(8)은 상기 화소전극(18)과 함께 프린지 필드를 발생시키기 위해 상기 공통전극(8) 내에 다수개의 슬릿(8s)을 포함하고 있다.
이때, 상기 공통전극(8)은 절연층(미도시)에 형성된 콘택홀(40)을 통해 상기 게이트라인(16)에 대해 평행하게 배치된 공통라인(8l)과 전기적으로 연결되어 있다.
상기와 같은 구성의 프린지필드형 액정표시소자에서는 게이트라인(16)을 통해 박막트랜지스터(20)의 게이트전극(21)에 주사신호가 입력됨에 따라, 박막트랜지스터(20)의 반도체층(25)이 활성화되어 전도채널이 형성되며, 동시에 데이터라인(17)으로 입력된 화상신호가 박막트랜지스터(20)의 소스전극(22) 및 드레인전극(23)을 통해 화소전극(18)으로 입력되어 상기 공통전극(8)과 화소전극(18) 사이에 전계가 형성됨으로써 화상을 구현한다.
그러나, 상기와 같은 구조의 프린지필드형 액정표시소자에서는 다음과 같은 문제가 있다. 즉, 도 2에 도시된 바와 같이 각각의 화소영역에는 박막트랜지스터(20)가 형성되며, 이 박막트랜지스터(20)가 형성되는 영역에는 공통전극(8) 및 화소전극(18)이 형성되지 않는다. 이러한 박막트랜지스터 형성영역, 게이트라인(16) 및 데이터라인(17) 형성영역은 화상이 구현되지 않는 화상비표시영역이다. 따라서, 이 영역으로 광이 누설되며, 화질이 저하되기 때문에, 이 화상비표시영역은 블랙수지 등으로 이루어진 블랙매트릭스(42)에 의해 차단하여 광이 투과하는 것을 방지해야만 한다.
한편, 박막트랜지스터(20)의 화소 하부영역에서 넓은 부분을 차지한다. 즉, 해당 화소의 박막트랜지스터(20)와 인접화는 화소의 데이터라인(17) 사이 영역(A)은 박막트랜지스터(20) 영역에 비해 상대적으로 작다. 물론, 이 영역(A)에도 공통전극(8) 및 화소전극(18)이 형성되지만, 액정표시소자의 박막트랜지스터 형성의 공정마진이나 박막트랜지스터 어레이기판과 컬러필터기판의 합착마진을 고려하면 실질적으로 상기 영역(A)은 화상이 구현되는 영역이 아니다. 따라서, 블랙매트릭스(42)는 상기 영역(A)을 덮도록 화소의 하부영역 전체에 걸쳐 형성된다.
이와 같이, 종래 액정표시소자에서는 박막트랜지스터(20)가 형성되는 화소의 하부영역 전체가 블랙매트릭스(42)에 의해 광의 투과가 차단되는 화상비표싱영역으로 되므로, 액정표시소자의 개구율 및 투과율이 저하되는 중요한 원인 이 된다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 게이트라인을 인접하는 2개의 화소가 공유하여 개구율 및 투과율을 향상시킬 수 있는 액정표시소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
상기한 목적을 달성하기 위해, 본 발명에 따른 액정표시소자는 제1기판 및 제2기판; 상기 제1기판에 형성되고 제1영역과 상기 제1영역 보다 폭이 좁은 제2영역으로 형성되는 복수의 게이트라인; 상기 게이트라인과 수직으로 배치되어 복수의 화소영역을 정의하는 복수의 데이터라인; 상기 게이트라인의 제2영역 위에 형성된 박막트랜지스터; 상기 제1기판에 형성되어 전계를 형성하는 공통전극 및 화소전극; 제2기판에 형성된 블랙매트릭스 및 컬러필터층; 및 제1기판 및 제2기판 사이에 형성된 액정층으로 구성되며, 상기 게이트라인의 제1영역과 제2영역은 게이트라인의 연장방향 및 데이터라인의 연장방향을 따라 교대로 반복되며, 게이트라인의 제1영역 위에는 2개의 박막트랜지스터가 형성되어 각각 게이트라인을 중심으로 인접하는 화소영역의 화소전극과 접속되는 것을 특징으로 한다.
상기 한 화소영역의 게이트라인에 형성되는 2개의 박막트랜지스터의 드레인전극은 각각 해당 화소의 데이터라인과 인접하는 화소의 데이터라인과 평행하게 배치되어 데이터라인과 마주하며, 상기 게이트라인의 제1영역에 대응하는 화소영역의 면적은 제2영역에 대응하는 화소영역의 면적 보다 작게 된다. 상기 화소전극은 게이트절연층 위에 더미형태로 형성되고 상기 공통전극은 보호층 위에 형성되어 데이터라인의 연장방향으로 연장되는 복수의 슬릿이 형성된다.
또한, 본 발명에 따른 액정표시소자 제조방법은 제1기판 및 제2기판을 준비하는 단계; 상기 제1기판 위에 제1영역 및 제1영역 보다 큰 폭의 제2영역이 교대로 형성되는 복수의 게이트라인을 형성하는 단계; 상기 게이트라인이 형성된 제1기판 전체에 걸쳐 게이트절연층을 형성하는 단계; 상기 게이트라인의 제2영역 상부의 게이트절연층 위에 2개의 반도체층을 형성하는 단계; 상기 반도체층 위에 게이트라인과 수직으로 배열되는 데이터라인 및 상기 데이터라인의 일부 영역과 마주하는 드레인전극을 형성하는 단계; 상기 드레인전극이 형성된 제1기판 전체에 걸쳐 보호층을 형성하는 단계; 상기 제2기판의 게이트라인 및 데이터라인과 대응하는 영역에 블랙매트릭스를 형성하고 컬러필터층을 형성하는 단계; 및 제1기판 및 제2기판을 합착하고 그 사이에 액정층을 형성하는 단계로 구성된다.
본 발명에서는 게이트라인을 인접하는 2개의 화소영역이 공유하며, 인접하는 상하의 화소영역과 접속되는 박막트랜지스터가 하나의 게이트라인에 2개 형성되므로, 박막트랜지스터가 형성되지 않는 게이트라인의 폭을 대폭 축소할 수 있게 되어 개구율과 투과율을 향상시킬 수 있게 된다.
도 1은 종래 액정표시소자의 구조를 나타내는 도면.
도 2는 종래 액정표시소자의 구조를 나타내는 평면도.
도 3a는 본 발명의 일실예에 따른 액정표시소자의 구조를 나타내는 도면.
도 3b는 도 3a은 I-I'선 단면도.
도 4는 본 발명의 일실시예에 따른 액정표시소자의 다른 구조를 나타내는 단면도.
도 5a-도 5e는 본 발명의 일실예에 따른 액정표시소자의 제조방법을 나타내는 단면도.
도 6a-도 6e는 본 발명의 일실예에 따른 액정표시소자의 제조방법을 나타내는 단면도.
도 7은 본 발명의 다른 실예에 따른 액정표시소자의 구조를 나타내는 도면.
도 8a은 본 발명의 또 다른 실예에 따른 액정표시소자의 구조를 나타내는 단면도.
도 8b는 도 8a은 II-II'선 단면도.
이하, 첨부한 도면을 참조하여 본 발명에 대해 상세히 설명한다.
도 3은 본 발명에 따른 액정표시소자의 구조를 나타내는 도면으로, 도 3a는 인접하는 2개의 화소를 나타내는 도면이고 도 3b는 도 3a의 I-I'선 단면도로서 하나의 화소의 구조를 나타내는 도면이다.
도 3a에 도시된 바와 같이, 본 발명에 따른 액정표시소자는 복수의 화소영역을 정의하는 게이트라인(116) 및 데이터라인(117)과 각각의 화소영역에 형성된 박막트랜지스터(120)로 구성된다. 통상적으로 액정표시소자에서는 복수의 화소영역이 형성되지만, 설명의 편의를 위해 도면에서는 데이터라인(117)을 중심으로 좌우로 인접하는 2개의 화소영역만을 도시하였다.
상기 박막트랜지스터(120)는 게이트라인(116) 위에 형성된다. 다시 말해서, 본 발명에서는 게이트라인(116)의 일부 영역(121)이 게이트전극으로서 작용하며, 이 영역(121) 위에 반도체층(125)이 형성된다. 또한, 본 발명에서는 데이터라인(117)의 일부 영역(122)이 소스전극의 역할을 수행한다. 즉, 종래 액정표시소자에서 게이트라인으로부터 게이트전극이 돌출되고 데이터라인으로부터 소스전극이 돌출되어 박막트랜지스터가 형성되는데 반해, 본 발명에서는 이러한 게이트전극 및 소스전극의 돌출없이 게이트라인의 일부 및 데이터라인의 일부가 게이트전극 및 소스전극으로 작용한다.
드레인전극(123)은 게이트라인(116)을 가로질러 형성된다. 이때, 상기 드레인전극(123)은 데이터라인(117)의 소스전극 영역(122)과 일정 간격을 두고 마주하며, 드레인전극(123)의 하부에는 반도체층(125)이 위치한다. 상기 반도체층(125)은 드레인전극(123)의 하부에서 드레인전극(123)과 데이터라인(117)의 소스전극 영역(122)까지 연장되어 드레인전극(123)과 소스전극 영역(122) 상의 반도체층(125)이 채널층으로 된다.
게이트라인(116)은 두영역으로 이루어진다. 즉, 도면에 도시된 바와 같이, 게이트라인(116)은 상대적으로 넓은 폭(a1)을 갖는 제1영역(116a)과 좁은 폭(a2)을 갖는 제2영역(116b)으로 이루어진다. 이때, 상기 제1영역(116a) 및 제2영역(116b)는 게이트라인(116)의 연장방향, 즉 수평방향으로 교대로 형성되며, 데이터라인(116)의 연장방향, 즉 수직방향으로도 교대로 형성된다. 다시 말해서, 상기 게이트라인(116)은 게이트라인(116)의 연장방향 및 데이터라인(117)의 연장방향을 따라 지그재그형상으로 형성되는 것이다.
제1영역(116a) 및 제2영역(116b)는 각각 하나의 화소에 대응한다. 즉, 하나의 화소의 게이트라인(116a)이 넓은 폭의 제1영역(116a)으로 이루어지면, 게이트라인(116)의 연장방향 및 데이터라인(117)의 연장방향을 따라 인접하는 화소의 게이트라인(116)은 좁은 폭의 제2영역(116b)으로 이루어진다.
박막트랜지스터(120)은 게이트라인의 제1영역(116a), 즉 폭이 넓은 영역에 형성된다. 이때, 하나의 화소에 대응하는 게이트라인(116)의 제1영역(116a)에는 2개의 박막트랜지스터(120)가 형성된다. 이때, 하나의 박막트랜지스터는 대응하는 화소에 연결되고 다른 하나의 박막트랜지스터는 데이터라인(117)의 연장방향을 따라 인접하는 화소에 연결된다. 즉, 본 발명에서는 넓은 폭으로 형성되는 게이트라인(116)의 제1영역(116a)을 상하로 인접하는 2개의 화소가 공유하는 것이다.
이와 같이, 본 발명에서 게이트라인(116)을 넓은 폭의 제1영역(116a)과 좁은 폭의 제2영역(116a)으로 구성하고 제1영역(116a)에 데이터라인(117)의 연장방향을 따라 서로 인접하는 2개의 화소에 신호를 각각 인가하는 2개의 박막트랜지스터(120)를 형성하여 하나의 게이트라인(116)을 인접하는 2개의 화소가 공유하는 것은 다음과 같은 이유 때문이다.
앞서 언급한 바와 같이, 종래 액정표시소자에서는 각각의 화소에 하나의 박막트랜지스터가 형성된다. 이 박막트랜지스터는 각각 화소의 하부영역에 형성되어 하부영역의 많은 부분을 차지한다. 다시 말해서, 해당 화소의 박막트랜지스터(120)와 인접화는 화소의 데이터라인(117) 사이 영역은 박막트랜지스터(120) 영역에 비해 상대적으로 작기 때문에, 액정표시소자의 박막트랜지스터 형성의 공정마진이나 박막트랜지스터 어레이기판과 컬러필터기판의 합착마진을 고려하면 실질적으로 상기 영역은 화상이 구현되는 영역이 아니 사영역(dead area)이 되므로, 이 영역까지 블랙매트릭스가 덮고 있는 것이다.
본 발명에서는 이 사영역에 인접하는 화소의 박막트랜지스터를 형성함으로써 사영역을 박막트랜지스터 형성영역으로 변화시키는 것이다. 다시 말해서, 인접하는 화소의 박막트랜지스터를 해당 화소의 사영역에 형성함으로써 인접하는 화소의 박막트랜지스터가 형성될 영역과 사영역을 화상이 구현하는 표시영역으로 변경함으로써 개구율과 투과율을 향상시킨다.
도면에 도시된 바와 같이, 박막트랜지스터(120)가 형성되는 게이트라인(116)의 제1영역(116a)의 폭(a1)은 도 2에 도시된 종래 액정표시소자에서 블랙매트릭스에 의해 커버되는 박막트랜지스터 형성영역 및 사영역의 폭과 유사하지만, 게이트라인(116)의 제2영역(116b)의 폭(a2)은 제1영역(116a)의 폭(a1) 보다 훨씬 작게 되며 작아진 폭에 대응하는 영역이 표시영역으로 된다. 따라서, 제2영역(116b)에 대응하는 화소의 화상표시영역이 종래 액정표시소자의 화소의 화상표시영역에 비해 대폭 커지게 되어 개구율과 투과율이 향상되는 것이다.
본 발명에서는 게이트라인(116)의 제1영역(116a) 및 제2영역(116b)이 게이트라인(116)의 연장방향 및 데이터라인(117)의 연장방향을 따라 교대로 형성되므로, 게이트라인(116)의 연장방향 및 데이터라인(117)의 연장방향을 따라 상대적으로 좁은 표시영역을 갖는 화소와 상대적으로 넓은 영역을 갖는 표시영역이 교대로 형성되며, 따라서 전체 화소의 1/2 화소의 표시영역이 종래 액정표시소자의 표시영역보다 넓게 되어 개구율과 투과율을 대폭 향상시킬 수 있게 된다.
도 3a에 도시된 바와 같이, 각각의 화소내에는 화소전극(118)과 공통전극(108)이 형성된다. 화소전극(118)은 화소내에 사각형상으로 형성되며, 공통전극(108)도 화소내에 사각형상으로 형성된다. 이때, 공통전극(108) 내에는 일부가 제거되어 데이터라인(117) 방향으로 일정 폭을 갖는 띠형상의 복수의 슬릿(108s)이 형성된다.
도면에서는 상기 화소전극(118)과 공통전극(108)의 넓이가 다르게 도시되어 있지만, 이는 설명의 편의를 위한 것이다. 상기 화소전극(118)과 공통전극(108)은 서로 동일한 넓이로 형성될 수도 있으며, 서로 다른 넓이로 형성될 수도 있을 것이다.
상기와 같이 구성된 액정표시소자에서는 화상비표시영역을 차단하기 위한 블랙매트릭스(142)가 게이트라인(116) 및 데이터라인(117)을 덮도록 형성되는데, 이때 게이트라인(116)의 제1영역(116a)을 덮는 블랙매트릭스(142)의 폭이 상대적으로 큰 대신 게이트라인(116)의 제2영역(116b)을 덮는 블랙매트릭스(142)의 폭은 작게 되어 제2영역(116b)에 대응하는 화소의 화상표시영역이 종래에 비해 대폭 증가하게 된다.
도 3b를 참조하여 본 발명에 대한 액정표시소자를 좀더 상세히 설명하면 다음과 같다.
도 3b에 도시된 바와 같이, 유리와 같이 투명한 물질로 이루어진 제1기판(130) 위에는 게이트전극(121)이 형성되어 있으며, 그 위에 제1기판(130) 전체에 걸쳐 게이트절연층(132)이 형성된다. 도면에는 도시하지 않았지만, 상기 제1기판(200)에는 게이트전극(1211)은 게이트라인의 일부분으로서 형성된다.
상기 게이트절연층(132) 위에는 반도체층(125)이 형성된다. 상기 반도체층(125)은 비정질실리콘(a-Si) 등과 같은 반도체물질로 이루어지는 액티브패턴으로서, 게이트전극(1211)에 신호가 인가됨에 따라 그 내부에 전도채널이 형성된다. 이때, 상기 반도체층(125)은 게이트라인(116)의 제1영역(116a)을 따라 형성된다.
상기 반도체층(125) 위에는 소스전극(122)과 드레인전극(123)이 형성된다. 이때, 상기 소스전극(122)의 데이터라인(117)의 일부분으로서 형성되며, 상기 드레인전극(123)은 데이터라인(117)과 평행하게 게이트라인(116)의 제1영역(116a)을 가로지르도록 형성된다.
도면에는 도시하지 않았지만, 상기 반도체층(125)과 소스전극(122) 및 드레인전극(123) 사이에는 불순물이 첨가된 반도체물질이 형성되어 반도체층(125)과 소스전극(122) 및 드레인전극(123)을 오믹접합시키는 오믹컨택층(ohmic contact layer)이 형성된다.
또한, 상기 화소내의 게이트절연층(132) 위에는 화소전극(118)이 형성된다. 상기 화소전극(118)은 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명도전물질로 이루어지며, 박막트랜지스터의 드레인전극(123) 상부까지 연장되어 드레인전극(123)과 화소전극(118)이 전기적으로 접속된다. 상기 화소전극(118)은 화소내에 대략 화소의 형상과 동일한 형상으로 형성된다.
상기와 같이, 소스전극(122) 및 드레인전극(123)이 형성된 제1기판(130) 전체에 걸쳐 보호층(134)이 형성되며, 그 위에 복수의 슬릿(108s)이 형성된 공통전극(108)이 형성된다.
도면에는 도시하지 않았지만, 상기 게이트절연층(132) 및 보호층(134)에는 컨택홀이 형성되어 상기 공통전극(108)이 공통전압을 인가하는 공통라인(도면표시하지 않음)이 전기적으로 연결된다.
유리와 같이 투명한 물질로 이루어진 제2기판(140)에는 블랙매트릭스(142)와 컬러필터층(144)이 형성된다. 상기 블랙매트릭스(142)는 게이트라인 및 데이터라인 형성영역을 따라 형성되어 상기 영역으로 광이 투과하여 화질이 저하되는 것을 방지한다. 이때, 게이트라인(116)은 폭이 넓은 제1영역(116a)과 폭이 좁은 제2영역(116b)이 교대로 형성되는 형상으로 배치되어 있으므로, 상기 게이트라인(116)을 따라 형성되는 블랙매트릭스(142) 역시 폭이 넓은 영역과 폭이 좁은 영역이 교대로 배치된다.
상기 컬러필터층(144)은 R(Red), G(Green), B(Blue) 컬러필터가 형성되어, 실제 컬러를 구현한다. 도면에는 도시하지 않았지만, 상기 컬러필터층(144) 위에는 평탄화막(overcoat layer)이 형성될 수도 있다.
상기와 같이, 박막트랜지스터가 형성된 제1기판(130)과 컬러필터(144)가 형성된 제2기판(140)이 합착되고 그 사이에 액정층(150)이 형성되어 액정표시소자가 완성된다.
한편, 본 발명의 공통전극(108)과 화소전극(118)은 특정한 층에만 형성되는 것이 아니라 다양한 층에 형성될 수 있다. 예를 들면, 도 4에 도시된 바와 같이, 공통전극(108)은 제1기판(130) 위의 화소영역에 화소영역의 형상으로 형성되고 화소전극(118)은 보호층(134) 위에 형성될 수도 있다. 이때, 상기 화소전극(118)은 보호층(118)에 형성된 컨택홀을 통해 박막트랜지스터의 드레인전극(123)과 전기적으로 접속된다. 또한, 상기 화소전극(118)에는 데이터라인(117)의 연장방향으로 연장되는 띠형상의 슬릿(118s)이 복수개 형성되어, 상기 공통전극(108)과 화소전극(118) 사이에 전계가 형성된다.
또한, 공통전극(108)이 게이트절연층(132) 위에 형성되고 화소전극(118)이 보호층(134) 위에 형성될 수도 있을 것이다.
상기와 같이 구성된 액정표시소자에서는 공통전극(108)에는 데이터라인의 연장방향으로 연장되는 띠형상으로 슬릿(108s)이 복수개 형성되는데 반해, 화소전극(118)은 화소와 유사한 형상으로 더미형태로 형성되므로, 화소전극(118)에 신호가 인가되면 공통전극(108)의 슬릿(108s)과 그 하부의 화소전극(118) 사이에 전계가 발생하게 된다. 이때, 전계는 하부의 화소전극(118)의 표면에서 공통전극(108)의 슬릿(108s)의 변 사이에 형성되므로, 하부에서 상부로 이어지는 포물선형상을 하게 되며, 이 전계가 액정층(150)에서는 기판(130,140)의 표면과 수평으로 형성되어, 이 전계를 따라 액정분자가 스위칭(switching)됨으로써 액정층(150)을 투과하는 광의 투과율을 조절하여 화상을 구현하게 된다.
도 3a에 도시된 바와 같이, 게이트라인(116)에 주사신호(scan signal)이 인가되면, 해당 게이트라인(116)에 연결된 박막트랜지스터에 주사신호가 인가되어 박막트랜지스터가 턴온된다. 본 발명에서는 하나의 게이트라인(116) 위에 상하로 인접하는 화소의 박막트랜지스터가 형성되고 2개의 박막트랜지스터가 각각 상하의 화소에 형성되는 화소전극에 연결되므로, 하나의 게이트라인(116)에 주사신호가 인가되며, 게이트라인(116)과 인접하는 상하의 화소에 접속된 박막트랜지스터가 동시에 구동하게 된다.
이때, 하나의 게이트라인(116)에 형성된 2개의 박막트랜지스터의 소스전극은 서로 다른 데이터라인(117)과 연결된다. 따라서, 비록 동일한 주사신호에 의해 상하로 인접하는 화소가 동시에 구동되어도, 서로 다른 데이터라인으로부터 화상신호가 인가되므로 서로 인접하는 화소는 동일한 영상이 구현되지는 않는다. 본 발명에서는 게이트라인을 인접하는 2개의 화소가 공유하여 2개의 화소가 동시에 동작하여도 각각의 화소에 인가되는 화상신호를 조절함으로써 라인인버젼(line inversion) 구동이나 도트인버젼(dot inversion) 구동 등과 같은 다양한 구동을 실행할 수 있게 된다.
이하에서는 본 발명에 따른 액정표시소자를 제조하는 방법을 설명한다.
도 5a-5e 및 도 6a-6e는 본 발명에 따른 액정표시소자를 제조하는 방법을 나타내는 도면으로, 도 5a-5e는 단면도이고 도 6a-6e는 평면도이다.
우선, 도 5a 및 도 6a에 도시된 바와 같이, 유리와 같이 투명한 물질로 이루어진 제1기판(130) 위에 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금과 같이 도전성이 좋은 불투명 금속을 스퍼터링법(sputtering process)에 의해 적층한 후 사진식각방법(photolithography process)에 의해 식각하여 게이트라인(116)을 형성한다. 이때, 상기 게이트라인(116)은 가로방향으로 따라 폭이 넓은 제1영역(116a)과 폭이 좁은 제2영역(116b)이 반복되며, 세로방향으로 따라서도 제영역(116a) 및 제2영역(116b)이 반복된다.
게이트전극(121)은 게이트라인(116)의 일부이다. 실질적으로 게이트전극(121)과 게이트라인(116)은 동일한 구성을 의미하는 것이지만, 실질적으로는 동일한 구성으로써, 설명의 편의상 분류하여 사용하는 것이다.
그 후, 도 5b 및 도 6b에 도시된 바와 같이, 게이트라인(116)이 형성된 제1기판(130) 전체에 걸쳐서 SiOx나 SiNx와 같은 무기절연물질을 CVD(Chemical Vapor Deposition)법에 의해 적층함으로써 게이트절연층(132)을 형성 한 후, 비정질실리콘(a-Si) 등과 같은 반도체물질을 CVD법에 의해 적층한 후 식각하여 게이트라인(116)의 제1영역(116a) 상부의 게이트절연층(132) 위에는 반도체층(125)을 형성한다. 이때, 각각의 제1영역(116a)에는 2개의 반도체층(125)이 형성된다.
이어서, 도 5c 및 도 6c에 도시된 바와 같이, 제1기판(130)에 Cr, Mo, Ta, Cu, Ti, Al 또는 Al합금과 같이 도전성이 좋은 불투명 금속을 스퍼터링법에 의해 적층한 후 식각하여 게이트라인(116)과 수직으로 배열되는 데이터라인(117)과 상기 데이터라인(117)과 마주하는 드레인전극(123)을 형성한다.
이때, 상기 데이터라인(117) 및 드레인전극(123)은 게이트라인(116) 위에 형성된 반도체층(126) 상부에 형성된다. 다시 말해서, 반도체층(126)이 데이터랑인(117)의 하부에서 드레인전극(123)의 하부까지 형성된다. 드레인전극(123)은 데이터라인(117)과 수평으로 형성되어 데이터라인(117)의 일정 영역과 마주하게 된다. 상기 드레인전극(123)과 마주하는 데이터라인(117)의 일부 영역이 박막트랜지스터의 소스전극(122)의 역할을 한다. 다시 말해서, 소스전극(122)과 데이터라인(117)은 동일한 물질로 형성되는 동일한 구성이지만, 설명의 편의를 위해 구분해서 설명하는 것이다.
데이터라인(117)의 하부에서 드레인전극(123)의 하부로 연장되는 반도체층(125)은 채널영역을 형성한다.
이어서, 상기 게이트라인(116)과 데이터라인(117)에 의해 정의되는 화소영역에 ITO(Indium Tin Oxide)나 IZO(Indium Zinc Oxide)와 같은 투명도전물질을 적층하고 식각함으로써 화소전극(118)을 형성한다. 이때, 상기 화소전극(118)은 박막트랜지스터의 드레인전극(123) 상부까지 연장되어 드레인전극(123)과 화소전극(118)이 전기적으로 접속된다.
그 후, 도 5d 및 도 6d에 도시된 바와 같이, 제1기판(130) 전체에 걸쳐 BCB(Benzo Cyclo Butene)이나 포토아크릴(photo acryl)과 같은 유기절연물질이나 SiOx나 SiNx와 같은 무기절연물질을 적층하여 보호층(134)을 형성한 후, ITO나 IZO와 같은 도전성이 좋은 투명한 도전물질을 상기 보호층(134) 위에 적층하고 사진식각방법에 의해 식각하여 공통전극(108)을 형성한다. 상기 투명도전물질의 식각시 화소영역내의 투명도전물질도 식각하여 화소영역내에 데이터라인(117)과 평행한 띠형상의 슬릿(108s)을 복수개 형성한다. 또한, 상기 보호층(204)으로서 SiOx나 SiNx와 같은 무기절연물질을 사용할 수도 있다.
이어서, 도면에는 도시하지 않았지만, 상기 게이트절연층 및 보호층(134)에 컨택홀을 형성하여 상기 공통전극(108)과 공통라인이 전기적으로 연결된다. 이때, 상기 공통라인은 공통전극(108)에 공통전압을 인가하기 위한 것으로, 게이트라인(116)의 형성시 동시에 형성될 수 있다.
그 후, 도 5e 및 6e에 도시된 바와 같이, 유리와 같이 투명한 물질로 이루어진 제2기판(140)에 Ar이나 ArOx 등과 같은 불투명한 금속을 적층하거나 블랙수지(black resin)을 적층한 후 식각하여 블랙매트릭스(142)를 형성한 후, R,G,B컬러잉크 또는 컬러레지스트를 도포하고 패터닝하여 컬러필터층(144)을 형성한다.
이어서, 제1기판(130) 및 제2기판(140)을 합착하고 그 사이에 액정층(150)을 형성하여 액정패널을 형성한다.
도 7은 본 발명의 다른 실시예에 따른 액정표시소자의 구조를 나타내는 도면이다. 이때, 이 실시예의 구조는 도 3a에 도시된 구조와 유사하므로, 동일한 구조에 대해서는 설명을 생략하고 다른 구조에 대해서만 설명한다.
도 7에 도시된 바와 같이, 이 실시예에 따른 액정표시소자에서는 복수의 게이트라인(216)과 데이터라인(217)이 가로방향 및 세로방향으로 배치되어 복수의 화소영역을 형성한다. 이때, 게이트라인(216)의 넓은 폭의 제1영역(216a) 및 좁은 폭의 제2영역(216b)으로 이루어지면, 상기 제1영역(216a) 위에 상하의 화소영역과 연결되는 2개의 박막트랜지스터(220)가 형성된다.
박막트랜지스터(220)는 게이트라인(216)의 일부인 게이트전극(221)과, 상기 게이트라인(216)의 제1영역(216a)에 형성된 반도체층(225)과, 데이터라인(217)의 일부인 소스전극(222)과, 상기 게이트라인(216) 위에 데이터라인(217)과 평행하게 형성된 드레인전극(223)으로 구성된다. 반도체층(225)은 게이트라인(216) 위에 소스전극(222)에 대응하는 데이터라인(217)의 하부에서 드레인전극(223)의 하부까지 연장되어 채널층을 형성한다.
데이터라인(217)의 게이트라인(216)위의 영역은 제1영역(216a)에서 제2영역(216b)쪽으로 일정 간격 돌출된 형상으로 형성된다. 즉, 소스전극(222)에 대응하는 영역의 데이터라인(217)이 일정 간격 이동한 형태로 형성된다. 이와 같이, 데이터라인(217)의 일부 영역에 돌출영역이 형성되는 것은 박막트랜지스터(220)의 채널층을 확보하여 박막트랜지스터(220)의 성능이 저하되는 것을 방지하기 위한 것이다.
즉, 본 발명에서는 2개의 박막트랜지스터(220)가 형성되어, 2개의 드레인전극(223)이 각각 다른 데이터라인(217)과 마주하도록 배치된다. 통상적으로 박막트랜지스터의 크기는 화소의 많은 영역을 차지하며, 더욱이 근래 고정세 액정표시소자에서는 화소의 크기가 더욱 작아지는 추세이므로, 화소에서 박막트랜지스터가 차지하는 영역이 증가하고 있다. 따라서, 2개의 드레인전극(223)을 배치할 때 드레인전극(223)과 데이터라인(즉, 소스전극) 사이의 간격, 즉 채널길이를 설정된 길이로 형성할 수 없게 되어 박막트랜지스터(220)의 성능이 저하된다.
이 실시예에서는 이러한 문제를 해결하기 위해 소스전극(222)에 대응하는 영역의 데이터라인(217)을 드레인전극(223)으로부터 멀어지는 방향으로 이동시켜 충분한 채널길이를 확보할 수 있게 된다.
화소내에는 화소전극(208)과 공통전극(218)이 절연층을 사이에 두고 형성된다. 이때, 화소전극(218)의 화소영역 전체에 걸쳐 더미형태로 형성되고 상기 공통전극(218)에는 복수의 슬릿(208s)이 형성되어, 상기 슬릿(208s)의 변과 화소전극(218) 사이에 전계가 형성된다. 이때, 상기 공통전극(208)이 화소영역 전체에 걸쳐 더미형태로 형성될 수도 있고 화소전극(218)에 복수의 슬릿이 형성될 수도 있을 것이다.
이때 제1영역(216a)을 기준으로 상하로 접속되는 화소전극(218)은 각각 제1영역(216a) 위에 배치되는 드레인전극(223)과 접속되어 하나의 게이트라인(216)을 인접하는 2개의 화소가 공유하게 된다.
제2기판에 형성되는 블랙매트릭스(242)는 게이트라인(216) 및 데이터라인(217)을 따라 매트릭스형상으로 형성된다. 따라서, 상기 블랙매트릭스(242)도 데이터라인의 돌출영역에 대응해 돌출영역이 형성된다.
도 8a 및 도 8b는 본 발명의 또 다른 실시예에 따른 액정표시소자에 관한 것으로, 도 8a은 평면도이고 도 8b는 단면도이다. 이때에도 도 3a와 동일한 구성에 대해서는 설명을 생략하고 다른 구성에 대해서만 설명한다.
도 8a에 도시된 바와 같이, 이 실시예에 따른 액정표시소자에서는 복수의 게이트라인(316)과 데이터라인(317)이 가로방향 및 세로방향으로 배치되어 복수의 화소영역을 형성한다.
박막트랜지스터(320)는 게이트라인(316)의 일부인 게이트전극(321)과, 상기 게이트라인(316)의 제1영역(316a)에 형성된 반도체층(325)과, 데이터라인(317)의 일부인 소스전극(322)과, 상기 게이트라인(316) 위에 데이터라인(317)과 평행하게 형성된 드레인전극(323)으로 구성된다. 반도체층(325)은 게이트라인(316) 위에 소스전극(322)에 대응하는 데이터라인(317)의 하부에서 드레인전극(323)의 하부까지 연장되어 채널층을 형성한다.
게이트라인(316)의 제1영역(316a) 위에는 2개의 드레인전극(323)이 각각 인접하는 데이터라인(217)과 마주하도록 배치되어 게이트라인(316) 위에는 2개의 박막트랜지스터(320)가 형성된다.
화소영역에는 공통전극(308) 및 화소전극(309)이 형성된다. 상기 공통전극(308)과 화소전극(309)은 띠형상으로 형성되어 화소내에 서로 평행하게 배치된다. 이때, 상기 게이트라인(316)을 중심으로 상하에 배치되는 화소영역의 화소전극(309)은 각각 게이트라인(316) 위에 형성된 드레인전극(323)과 접속되어 게이트라인(316)을 따라 주사신호가 인가됨에 따라 2개의 박막트랜스터가 각각 구동함과 동시에 화상신호가 인접하는 화소영역의 화소전극(309)에 인가된다.
도 8b에 도시된 바와 같이, 공통전극(308) 및 화소전극(318)은 보호층(334) 위에 되어, 제1기판(330)의 표면과 평행한 횡전계가 액정층(350)에 인가된다. 이때, 도8a에 도시된 바와 같이, 상기 화소전극(318)은 보호층(334)에 형성된 컨택홀(335)을 통해 박막트랜지스터(320)의 드레인전극(323)과 전기적으로 접속된다.
상기 화소전극(318) 및 공통전극(308)은 제1기판(330)이나 게이트절연층(332)에 형성될 수도 있고, 상기 화소전극(318) 및 공통전극(308)이 각각 다른 층에 형성될 수도 있을 것이다.
상술한 바와 같이, 본 발명에서는 게이트라인을 폭이 다른 영역으로 지그재그로 형성하고, 폭이 넓은 영역에 2개의 박막트랜지스터를 형성하여 게이트라인을 중심으로 인접하는 화소전극에 각각 박막트랜지스터를 연결함으로써 하나의 게이트라인이 인접하는 2개의 화소를 공유하도록 한다. 이때, 게이트라인은 넓은 폭과 좁은 폭으로 반복되고 넓은 폭에만 박막트랜지스터가 형성되고 좁은 폭에는 박막트랜지스터가 형성되지 않으며, 넓은 폭의 블랙매트릭스에 의해 차단되는 영역은 종래 액정표시소자에서 블랙매트릭스에 의해 차단되는 영역과 유사하므로, 결국 좁은 폭의 게이트라인에 인접하는 화소영역의 개구율 및 투과율이 종래의 화소영역의 개구율 및 투과율 비해 증가하게 되므로, 전체 액정표시소자의 개구율 및 투과율이 증가하게 된다.
한편, 상술한 상세한 설명에서는 본 발명의 구조가 특정한 구조로 개시되어 있지만, 본 발명이 이러한 구조에 한정되는 것은 아니다. 본 발명은 예를 들면, IPS(In Plane Switching)모드 액정표시소자, FFS(Fringe Field Switching)모드 액정표시소자, TN(Twisted Nematic)모드 액정표시소자, VA(Vertical Alignment)모드 액정표시소자 등 다양한 구조의 액정표시소자에 적용될 수 있을 것이다.
다시 말해서, 본 발명은 게이트라인이 폭이 넓은 영역과 폭이 좁은 영역이 수평방향 및 수직방향으로 교대로 반복되어 형성되고, 폭이 넓은 영역의 게이트라인 위에 2개의 박막트랜지스터가 형성되어 상하로 인접하는 화소에 연결될 수만 있다면 어떠한 구조의 액정표시소자에도 적용될 수 있을 것이다.
따라서, 본 발명의 다른 예나 변형예는 본 발명의 기본적인 개념을 이용한 액정표시소자는 본 발명이 속하는 기술분야에 종사하는 사람이라면 누구나 용이하게 창안할 수 있을 것이다.
108 : 공통전극 108s : 슬릿
116 : 게이트라인 117 : 데이터라인
118 : 화소전극 120: 박막트랜지스터
123 : 드레인전극 125 : 반도체층

Claims (13)

  1. 제1기판 및 제2기판;
    상기 제1기판 상에 형성되고, 제1영역 및 상기 제1영역 보다 폭이 좁은 제2영역을 포함하는 복수의 게이트라인;
    상기 복수의 게이트라인과 수직으로 배치되어, 상기 복수의 게이트라인과 함께 복수의 화소영역을 정의하는 복수의 데이터라인;
    상기 제1기판 상에 형성되고 상기 복수의 게이트라인의 제1영역과 중첩되는 복수의 박막트랜지스터;
    상기 제1기판 상에 형성되어 전계를 형성하는 공통전극 및 화소전극;
    상기 제2기판 하부에 형성된 블랙매트릭스 및 컬러필터층; 및
    상기 제1기판 및 상기 제2기판 사이에 형성된 액정층으로 구성되며,
    상기 복수의 게이트라인의 상기 제1영역과 상기 제2영역은 상기 복수의 게이트라인의 연장방향 및 상기 복수의 데이터라인의 연장방향을 따라 교대로 반복되며,
    상기 복수의 게이트라인 각각의 상기 제1영역 위에는 상기 복수의 박막트랜지스터 중 2개의 박막트랜지스터가 형성되며,
    상기 2개의 박막트랜지스터 각각은, 상기 2개의 박막트랜지스터가 형성된 상기 제1영역과 인접하는 2개의 화소영역의 화소전극 각각과 접속되는 것을 특징으로 하는 액정표시소자.
  2. 제1항에 있어서,
    상기 복수의 박막트랜지스터 각각은,
    상기 복수의 게이트라인이 형성된 상기 제1기판 전체에 걸쳐 적층된 게이트절연층;
    상기 복수의 게이트라인 각각의 상기 제1영역 상부의 상기 게이트절연층 위에 형성된 반도체층;
    상기 반도체층 위에 형성된 드레인전극; 및
    상기 복수의 데이터라인의 일부로 이루어진 소스전극으로 구성되며,
    상기 액정표시소자는, 상기 드레인전극 위에 형성된 보호층을 더 포함하며,
    상기 반도체층은 상기 복수의 데이터라인 각각의 하부에서 상기 드레인전극의 하부로 연장되어 채널층을 형성하는 것을 특징으로 하는 액정표시소자.
  3. 제2항에 있어서,
    상기 한 화소영역의 게이트라인에 형성되는 상기 2개의 박막트랜지스터의 드레인전극은 각각 해당 화소의 데이터라인과 인접하는 화소의 데이터라인과 평행하게 배치되어 데이터라인과 마주하는 것을 특징으로 하는 액정표시소자.
  4. 제1항에 있어서,
    상기 복수의 화소영역은, 면적이 모두 동일하며, 상기 복수의 게이트라인의 연장방향을 따라 지그재그로 배치되 것을 특징으로 하는 액정표시소자.
  5. 제3항에 있어서,
    상기 복수의 게이트라인과 중첩하는 상기 복수의 데이터라인의 영역은 상기 복수의 게이트라인의 상기 제1영역으로부터 멀어지며 상기 제2영역을 향하는 방향으로 휘어진 것을 특징으로 하는 액정표시소자.
  6. 제2항에 있어서,
    상기 화소전극은 상기 게이트절연층 위에 더미형태로 형성되고 상기 공통전극은 상기 보호층 위에 형성되어 상기 복수의 데이터라인의 연장방향으로 연장되는 복수의 슬릿이 형성된 것을 특징으로 하는 액정표시소자.
  7. 제2항에 있어서,
    상기 화소전극은 상기 보호층 위에 형성되어 복수의 슬릿이 형성되고, 상기 공통전극은 상기 제1기판 위에 더미형태로 형성된 것을 특징으로 하는 액정표시소자.
  8. 제1항에 있어서,
    상기 화소전극 및 상기 공통전극은 띠형상으로 서로 평행하게 배치되는 것을 특징으로 하는 액정표시소자.
  9. 제1기판 및 제2기판을 준비하는 단계;
    상기 제1기판 위에 제1영역 및 상기 제1영역 보다 작은 폭의 제2영역이 교대로 형성되는 복수의 게이트라인을 형성하는 단계;
    상기 복수의 게이트라인이 형성된 상기 제1기판 전체에 걸쳐 게이트절연층을 형성하는 단계;
    상기 복수의 게이트라인의 제1영역 상부의 상기 게이트절연층 위에 2개의 반도체층을 형성하는 단계;
    상기 2개의 반도체층 각각의 위에 상기 복수의 게이트라인과 수직으로 배열되는 복수의 데이터라인, 및 상기 복수의 데이터라인 각각의 일부 영역과 마주하는 2개의 드레인전극 각각을 형성하는 단계;
    상기 2개의 드레인전극이 형성된 상기 제1기판 전체에 걸쳐 보호층을 형성하는 단계;
    상기 제2기판의 상기 복수의 게이트라인 및 상기 복수의 데이터라인과 대응하는 영역에 블랙매트릭스를 형성하고 컬러필터층을 형성하는 단계; 및
    상기 제1기판 및 상기 제2기판을 합착하고, 상기 제1기판과 상기 제2기판 사이에 액정층을 형성하는 단계로 구성된 액정표시소자 제조방법.
  10. 제9항에 있어서,
    상기 복수의 게이트라인과 상기 복수의 게이트라인으로 정의되는 복수의 화소영역에 화소전극 및 공통전극을 형성하는 단계를 추가로 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
  11. 제10항에 있어서,
    상기 복수의 화소영역에 상기 화소전극 및 상기 공통전극을 형성하는 단계는,
    상기 복수의 화소영역의 상기 게이트절연층 위에 더미형상의 화소전극을 형성하는 단계; 및
    상기 복수의 화소영역의 상기 보호층 위에 복수의 슬릿이 형성된 공통전극을 형성하는 단계로 이루어진 것을 특징으로 하는 액정표시소자 제조방법.
  12. 제10항에 있어서,
    상기 복수의 화소영역에 상기 화소전극 및 상기 공통전극을 형성하는 단계는,
    상기 복수의 화소영역의 상기 제1기판 위에 더미형상의 공통전극을 형성하는 단계; 및
    상기 복수의 화소영역의 상기 보호층 위에 복수의 슬릿이 형성된 화소전극을 형성하는 단계로 이루어진 것을 특징으로 하는 액정표시소자 제조방법.
  13. 제10항에 있어서,
    상기 복수의 화소영역에 상기 화소전극 및 상기 공통전극을 형성하는 단계는, 상기 복수의 화소영역의 상기 보호층 위에 서로 평행한 복수의 공통전극 및 화소전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정표시소자 제조방법.
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Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103941498B (zh) * 2013-11-15 2016-12-14 上海中航光电子有限公司 一种tft阵列基板、显示面板和显示装置
CN103715095B (zh) * 2013-12-27 2016-01-20 北京京东方光电科技有限公司 掩膜版组、薄膜晶体管及制作方法、阵列基板、显示装置
CN103779360B (zh) * 2014-02-12 2017-02-15 鄂尔多斯市源盛光电有限责任公司 显示基板及其制作方法、显示装置
KR20150139132A (ko) 2014-06-02 2015-12-11 삼성디스플레이 주식회사 표시 장치 및 그 구동 방법
KR102193377B1 (ko) * 2014-06-12 2020-12-22 엘지디스플레이 주식회사 액정 디스플레이 장치
CN104091831A (zh) * 2014-06-27 2014-10-08 京东方科技集团股份有限公司 一种薄膜晶体管、阵列基板和显示装置
KR20160017261A (ko) 2014-08-01 2016-02-16 삼성디스플레이 주식회사 표시 장치
KR101628012B1 (ko) * 2014-08-07 2016-06-09 엘지디스플레이 주식회사 액정 표시장치와 이의 화소 검사 방법
KR102225057B1 (ko) * 2014-10-31 2021-03-09 엘지디스플레이 주식회사 표시장치
KR102245997B1 (ko) * 2014-12-11 2021-04-29 엘지디스플레이 주식회사 화질이 향상된 액정표시소자
CN107111179B (zh) * 2014-12-26 2020-10-23 夏普株式会社 显示装置
CN104460071A (zh) * 2014-12-31 2015-03-25 深圳市华星光电技术有限公司 薄膜晶体管阵列基板及液晶显示面板
KR102447947B1 (ko) * 2015-05-28 2022-09-28 삼성디스플레이 주식회사 표시장치
US10839733B2 (en) 2015-09-21 2020-11-17 Apple Inc. Display having gate lines with zigzag extensions
US10288963B2 (en) 2015-09-21 2019-05-14 Apple Inc. Display having gate lines with zigzag extensions
WO2017061776A1 (ko) * 2015-10-06 2017-04-13 주식회사 엘지화학 디스플레이 장치
KR102596074B1 (ko) * 2016-07-18 2023-11-01 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
CN106684093B (zh) * 2016-07-20 2019-07-12 京东方科技集团股份有限公司 显示基板及其制造方法、以及显示装置
JP6772001B2 (ja) * 2016-08-29 2020-10-21 株式会社ジャパンディスプレイ 液晶表示装置
TWI716676B (zh) * 2018-03-20 2021-01-21 友達光電股份有限公司 顯示面板
JP7243128B2 (ja) * 2018-10-25 2023-03-22 コクヨ株式会社 デスク
CN112015022B (zh) * 2019-05-28 2024-06-11 元太科技工业股份有限公司 主动阵列基板及其制作方法
TWI702458B (zh) 2019-05-28 2020-08-21 元太科技工業股份有限公司 主動陣列基板及其製作方法
CN114265249B (zh) * 2021-12-16 2023-06-02 Tcl华星光电技术有限公司 一种阵列基板及显示终端

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3158587B2 (ja) * 1991-12-25 2001-04-23 カシオ計算機株式会社 薄膜トランジスタパネル
AT412721B (de) 2003-08-27 2005-06-27 Surface Specialties Austria Bindemittel für strahlenhärtbare wässrige lacke
KR101006450B1 (ko) * 2004-08-03 2011-01-06 삼성전자주식회사 액정 표시 장치
KR100933455B1 (ko) * 2005-06-27 2009-12-23 엘지디스플레이 주식회사 액정표시장치
TWI414864B (zh) * 2007-02-05 2013-11-11 Hydis Tech Co Ltd 邊緣電場切換模式之液晶顯示器
TWI438755B (zh) * 2007-08-20 2014-05-21 Au Optronics Corp 雙邊閘極驅動式之液晶顯示器及其驅動方法
JP5271021B2 (ja) * 2008-10-01 2013-08-21 株式会社ジャパンディスプレイウェスト 液晶表示装置
CN101825816A (zh) * 2009-03-06 2010-09-08 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造方法
CN101847640B (zh) * 2009-03-27 2011-12-28 北京京东方光电科技有限公司 阵列基板及其制造方法和液晶面板
CN102023422B (zh) * 2009-09-15 2013-07-10 北京京东方光电科技有限公司 Tft-lcd组合基板、液晶显示器及其制造方法
TWM379077U (en) * 2009-11-10 2010-04-21 Chunghwa Picture Tubes Ltd Active device array substrate

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