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KR101911127B1 - 고체 전자 장치 - Google Patents

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KR101911127B1
KR101911127B1 KR1020147013691A KR20147013691A KR101911127B1 KR 101911127 B1 KR101911127 B1 KR 101911127B1 KR 1020147013691 A KR1020147013691 A KR 1020147013691A KR 20147013691 A KR20147013691 A KR 20147013691A KR 101911127 B1 KR101911127 B1 KR 101911127B1
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lower electrode
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다츠야 시모다
에이스케 도쿠미츠
마사토시 오노우에
다카아키 미야사코
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고쿠리츠켄큐카이하츠호진 카가쿠기쥬츠신코키코
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Abstract

본 발명의 하나의 고체 전자 장치는, 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 전구체층을 산소 함유 분위기 중에서 가열함으로써 형성되는, 상기 비스무스(Bi)와 상기 니오븀(Nb)으로 이루어진 산화물층(불가피한 불순물을 포함할 수 있다)을 구비하며, 상기 산화물층을 형성하기 위한 가열 온도는 520℃ 이상 650℃ 이하이다.

Description

고체 전자 장치{SOLID-STATE ELECTRONIC DEVICE}
본 발명은 고체 전자 장치에 관한 것이다.
종래로부터 고체 전자 장치의 일례인 박막 커패시터에 있어서는, 고속 동작을 기대할 수 있는 강유전체 박막을 구비한 박막 커패시터가 개발되어 있다. 커패시터에 이용되는 유전체 재료로는 금속 산화물이 현재 활발하게 검토되고 있으며, 상기 강유전체 막의 형성방법으로는 스퍼터링법이 널리 이용되고 있다(특허문헌 1).
일본 특개평 10-173140호 공보
그러나, 스퍼터법에 있어서는 양호한 막질을 얻기 위하여 일반적으로 막 제조실 내를 고 진공 상태로 할 필요가 있다. 또한, 그 외의 진공 프로세스나 포토리소그래피법에 있어서도 비교적 장시간 및/또는 고가의 설비를 요하는 프로세스가 일반적이기 때문에 원재료나 제조 에너지의 사용 효율이 상당히 나쁘게 된다. 상술한 것과 같은 제조 방법이 채용된 경우, 고체 전자 장치를 제조하기 위하여 많은 처리와 장시간을 요하기 때문에 공업성 내지 양산성의 관점에서 볼 때 바람직하지 않다. 또한, 종래 기술로는 대 면적화가 비교적 곤란하다는 문제도 존재한다.
따라서, 공업성 내지 양산성이 우수한 제조 방법에 따라 얻어지는 고체 전자 장치의 절연층으로서의 높은 특성을 갖는 재료를 선정하는 것도 고체 전자 장치의 고성능화를 위하여 해결해야 하는 기술적 과제 중 하나이다.
본 발명은 상술한 문제를 해결함으로써 고체 전자 장치의 제조 프로세스의 간소화와 에너지 절약을 실현한다. 그 결과, 본 발명은 공업성 내지 양산성이 우수한 고체 전자 장치의 제공에 크게 공헌하는 것이다.
본 발명자들은 커패시터나 박막 커패시터 등의 고체 전자 장치에 적용할 수 있을 뿐만 아니라 저렴한 비용으로 간단한 방법을 사용해도 형성할 수 있는 산화물의 연구에 열중하였다. 많은 시행착오를 거친 결과, 발명자들은 종래로부터 널리 채용되어 온 산화물에 대신하는 어느 특정 산화물 재료가 비교적 비용이 저렴하면서 제조 공정이 보다 간이하게 되고, 비교적 높은 절연성과 비유전율을 갖추고 있으며 또한, 그 산화물이 고체 전자 장치에도 적용 가능함을 발견하였다. 게다가 발명자들은 상기 산화물은 「나노 임프린트」로도 불리는 「엠보스」가공법을 이용한 저렴하며 간편한 방법에 따라 패터닝을 형성할 수 있음도 아울러 알게 되었다. 그 결과, 발명자들은 종래와 비교하여 큰 폭으로 간소화 내지 에너지 절약화가 가능해짐과 동시에 대 면적화도 용이한 프로세스에 따라 상기 산화물층의 형성, 나아가서는 이들 산화물층을 구비한 고체 전자 장치의 제조가 가능함을 발견하였다. 본 발명은 상술한 관점에 기초하여 만들어졌다.
제 1 태양에 관한 고체 전자 장치는 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 전구체 층을 산소 함유 분위기 중에서 가열함으로써 형성되는, 상기 비스무스(Bi)와 상기 니오븀(Nb)으로 이루어진 산화물층(불가피한 불순물을 포함할 수 있다)을 구비하고, 상기 산화물층을 형성하기 위한 가열 온도가 520℃ 이상 650℃ 이하이다.
제 2 태양에 관한 고체 전자 장치는 상기 산화물층의 탄소 함유율이 1.5atm% 이하이다.
제 3 태양에 관한 고체 전자 장치는 산화물층을 형성하기 전에 산소 함유 분위기 중에서 80℃ 이상 300℃ 이하로 상기 전구체 층을 가열한 상태에서 엠보스 가공을 함으로써 전구체 층의 엠보스 구조가 형성된다.
제 4 태양에 관한 고체 전자 장치는 엠보스 가공이 1MPa 이상 20MPa 이하의 범위 내 압력으로 실시된다.
제 5 태양에 관한 고체 전자 장치는 미리 80℃ 이상 300℃ 이하의 범위 내 온도로 가열한 형틀을 이용하여 엠보스 가공이 실시된다.
제 6 태양에 관한 고체 전자 장치는 커패시터이다.
제 7 태양에 관한 고체 전자 장치는 반도체 장치이다.
제 8 태양에 관한 고체 전자 장치는 MEMS 디바이스이다.
제 1 태양에 관한 고체 전자 장치에 따르면 포토리소그래피법을 사용하지 않는 비교적 간소한 처리(예를 들어, 잉크젯법, 스크린 인쇄법, 요판/철판 인쇄법 또는 나노 임프린트법)에 따라 산화물층이 형성될 수 있다. 이에 따라 진공 프로세스나 포토리소그래피법을 이용한 프로세스 또는 자외선 조사 프로세스 등 비교적 장시간 및/또는 고가의 설비를 필요로 하는 프로세스가 필요 없게 된다. 또한, 상술한 각 프로세스를 요구함 없이 비교적 저온의 가열처리에 따라 산화물층이 형성되기 때문에 공업성 내지 양산성이 우수하다.
제 2 태양에 관한 고체 전자 장치에 의하면 리크 전류의 저감을 도모할 수 있다.
제 3 태양에 관한 고체 전자 장치에 의하면 엠보스 가공을 실시하고 있는 사이에 각 전구체 층의 소성 변형 능력이 저하되는 것을 확실도 높게 방지할 수 있기 때문에 원하는 엠보스 구조를 보다 높은 정밀도로 형성할 수 있게 된다.
제 4 태양에 관한 고체 전자 장치에 의하면 원하는 엠보스 구조를 높은 정밀도로 형성할 수 있게 된다. 또한, 엠보스 가공이 실시될 때 인가하는 압력이 1MPa 이상 20MPa 이하라는 낮은 압력 범위이기 때문에 엠보스 가공이 실시될 때에 형틀이 손상되기 어려울 뿐만 아니라 대 면적화에도 유리하게 된다.
제 6 태양에 관한 고체 전자 장치에 의하면 공업성 내지 양산성이 우수한 커패시터를 제공할 수 있게 된다.
제 7 태양에 관한 고체 전자 장치에 의하면 공업성 내지 양산성이 우수한 반도체 장치를 제공할 수 있게 된다.
제 8 태양에 관한 고체 전자 장치에 의하면 공업성 내지 양산성이 우수한 MEMS 디바이스를 제공할 수 있게 된다.
도 1은 본 발명의 제 1 실시형태에서의 고체 전자 장치의 일례인 박막 커패시터의 전체 구성을 나타내는 도면이다.
도 2는 본 발명의 제 1 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 3은 본 발명의 제 1 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 4는 본 발명의 제 1 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 5는 본 발명의 제 1 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 6은 본 발명의 제 2 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 7은 본 발명의 제 2 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 8은 본 발명의 제 2 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 9는 본 발명의 제 2 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 10은 본 발명의 제 2 실시형태에서의 고체 전자 장치의 일례인 박막 커패시터의 전체 구성을 나타내는 도면이다.
도 11은 본 발명의 제 3 실시형태에서의 고체 전자 장치의 일례인 박막 커패시터의 전체 구성을 나타내는 도면이다.
도 12는 본 발명의 제 3 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 13은 본 발명의 제 3 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 14는 본 발명의 제 3 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 15는 본 발명의 제 3 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 16은 본 발명의 제 3 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 17은 본 발명의 제 3 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 18은 본 발명의 제 3 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 19는 본 발명의 제 3 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 20은 본 발명의 제 3 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 21은 본 발명의 제 3 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 22는 본 발명의 제 4 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 23은 본 발명의 제 4 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 24는 본 발명의 제 4 실시형태에서의 박막 커패시터의 제조 방법의 일 과정을 나타내는 단면 모식도이다.
도 25는 본 발명의 제 4 실시형태에서의 고체 전자 장치의 일례인 박막 커패시터의 전체 구성을 나타내는 도면이다.
도 26은 본 발명의 제 1 실시형태에서의 절연층이 되는 산화물층의 결정 구조를 나타내는 단면 TEM 사진 및 전자선 회절상이다.
도 27은 비교예에서의 절연층이 되는 산화물층의 결정 구조를 나타내는 단면 TEM 사진 및 전자선 회절상이다.
본 발명의 실시형태인 고체 전자 장치를, 첨부하는 도면에 기초하여 상세하게 설명한다. 또한, 설명하는 동안에는 전체 도면에 걸쳐 특별히 언급이 없는 한 공통되는 부분에는 공통되는 참조부호가 표시되어 있다. 또한, 도면 내 본 실시형태의 요소는 반드시 서로 간의 축척을 지켜 기재된 것은 아니다. 아울러, 각 도면을 보기 쉽도록 하기 위하여 일부의 부호가 생략될 수 있다.
<제 1 실시형태>
1. 본 실시형태의 박막 커패시터의 전체 구성
도 1은 본 실시형태에서의 고체 전자 장치의 일례인 박막 커패시터(100)의 전체 구성을 나타내는 도면이다. 도 1에 도시된 바와 같이, 박막 커패시터(100)는 기판(10) 위에 기판(10) 쪽부터 하부 전극층(20), 유전체로 구성되는 절연층인 산화물층(30) 및 상부 전극층(40)을 구비한다.
기판(10)은, 예를 들어 고 내열 유리, SiO2/Si 기판, 알루미나(Al2O3) 기판, STO(SrTiO) 기판, Si 기판의 표면에 SiO2층 및 Ti층을 끼워 STO(SrTiO)층을 형성한 절연성 기판 등), 반도체 기판(예를 들어, Si 기판, SiC 기판, Ge 기판 등)을 포함하는 다양한 종류의 절연성 기재를 이용할 수 있다.
하부 전극층(20) 및 상부 전극층(40)의 재료로는 백금, 금, 은, 구리, 알루미늄, 몰리브덴, 팔라듐, 루테늄, 이리듐, 텅스텐 등의 고융점 금속, 또는 그의 합금 등의 금속재료를 이용할 수 있다.
본 실시형태에 있어서는, 유전체로 구성되는 절연층이 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 전구체층을 산소 함유 분위기 중에서 가열함으로써 형성된다(이하, 본 공정에 의한 제조 방법을 용액법이라고도 한다). 그리고, 비스무스(Bi)와 니오븀(Nb)으로 이루어진(불가피한 불순물을 포함할 수 있다) 구성으로 된 산화물층(30)을 얻을 수 있다. 또한, 후술하는 바와 같이, 본 실시형태는 산화물층을 형성하기 위한 가열 온도(본 소성 온도)를 520℃ 이상 650℃ 이하로 하는 것을 특징으로 한다. 또한, 비스무스(Bi)와 니오븀(Nb)으로 이루어진 산화물층은 BNO층으로도 불린다.
또한, 본 실시형태는 이러한 구조로 한정되지 않는다. 아울러 도면을 간략화하기 위하여 각 전극층으로부터의 인출 전극층의 패터닝에 대한 기재는 생략한다.
2. 박막 커패시터(100)의 제조 방법
다음으로 박막 커패시터(100)의 제조 방법을 설명한다. 또한, 본 출원에서의 온도 표시는 히터의 설정 온도를 나타내고 있다. 도 2 내지 도 5는 각각 박막 커패시터(100) 제조 방법의 일 과정을 나타내는 단면 도식도이다. 도 2에 도시된 바와 같이 우선, 기판(10) 위에 하부 전극층(20)이 형성된다. 다음으로, 하부 전극층(20) 위에 산화물층(30)이 형성되며, 그 후, 산화물층(30) 위에 상부 전극층(40)이 형성된다.
(1) 하부 전극층의 형성
도 2는 하부 전극층(20)의 형성 공정을 나타내는 도면이다. 본 실시형태에서는 박막 커패시터(100)의 하부 전극층(20)이 백금(Pt)으로 형성되는 예를 설명한다. 하부 전극층(20)은 공지의 스퍼터링법에 의해 기판(10) 위에 백금(Pt)으로 이루어진 층이 형성된다.
(2) 절연층으로서의 산화물층의 형성
다음으로, 하부 전극층(20) 위에 산화물층(30)이 형성된다. 산화물층(30)은 (a) 전구체층의 형성 및 예비 소성 공정, (b) 본 소성 공정의 순으로 형성된다. 도 3 및 도 4는 산화물층(30)의 형성 공정을 나타내는 도면이다. 본 실시형태에 있어서는 박막 커패시터(100) 제조 공정의 산화물층(30)이 비스무스(Bi)와 니오븀(Nb)으로 이루어진 산화물에 의해 형성되는 예를 설명한다.
(a) 전구체층의 형성 및 예비 소성
도 3에 도시된 바와 같이, 하부 전극층(20) 위에 공지의 스핀코팅법에 따라 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액(전구체 용액이라고 한다. 이하, 전구체의 용액에 대하여 동일하다)을 출발재로 하는 전구체층(30a)이 형성된다. 여기에서, 산화물층(30)을 위한 비스무스(Bi)를 포함하는 전구체의 예는 옥틸산비스무스, 염화비스무스, 질산비스무스 또는 각종 비스무스알콕사이드(예를 들면, 비스무스아이소프로폭사이드, 비스무스부톡사이드, 비스무스에톡사이드, 비스무스메톡시에톡사이드)가 채용될 수 있다. 또한, 본 실시형태에서의 산화물층(30)을 위한 니오븀(Nb)을 포함하는 전구체의 예는 옥틸산니오븀, 염화니오븀, 질산니오븀 또는 각종 니오븀알콕사이드(예를 들면, 니오븀아이소프로폭사이드, 니오븀부톡사이드, 니오븀에톡사이드, 니오븀메톡시에톡사이드)가 채용될 수 있다. 또한, 전구체 용액의 용매는 에탄올, 프로판올, 부탄올, 2-메톡시에탄올, 2-에톡시에탄올, 2-부톡시에탄올의 군으로부터 선택되는 1종의 알콜 용매, 또는 아세트산, 프로피온산, 옥틸산의 군으로부터 선택되는 1종의 카복시산 용매인 것이 바람직하다.
그 후, 예비 소성으로서 산소 분위기 중 또는 대기 중(총칭하여 「산소 함유 분위기 중」으로도 부른다)에서 소정의 시간, 80℃ 이상 250℃ 이하의 온도 범위에서 예비 소성을 행한다. 예비 소성에서는 전구체층(30a) 중의 용매를 충분히 증발시킴과 동시에 장래적인 소성 변형을 가능하게 하는 특성을 발현시키기 위하여 바람직한 겔 상태(열 분해 전으로 유기 사슬이 잔존해 있는 상태로 생각된다)가 형성된다. 상술한 관점을 보다 확실도 높게 실현시키기 위하여 예비 소성 온도는 80℃ 이상 250℃ 이하가 바람직하다. 또한, 상술한 스핀코팅법에 따른 전구체층(30a)의 형성 및 예비 소성을 복수 회 반복함으로써 산화물층(30)의 원하는 두께를 얻을 수 있다.
(b) 본 소성
그 후, 본 소성으로서 전구체층(30a)을 산소 분위기 중(예를 들어 100부피%이지만 이로 한정되지는 않는다)에서 소정의 시간, 520℃ 이상 650℃ 이하 범위의 온도에서 가열한다. 그 결과, 도 4에 도시된 바와 같이, 전극층 위에 비스무스(Bi)와 니오븀(Nb)으로 이루어진 산화물층(30)(불가피한 불순물을 포함할 수 있다. 이하 동일)이 형성된다. 여기에서, 용액법에서의 본 소성으로서 산화물층을 형성하기 위한 가열 온도는 520℃ 이상 650℃ 이하이지만, 상한을 한정하는 것은 아니다. 그러나, 가열 온도가 650℃를 넘는 경우에는 산화물층의 결정화가 진행되어 리크 전류량이 현저하게 증대해 버리는 경향이 있다는 점에서 가열 온도를 650℃ 이하로 하는 것이 보다 바람직하다. 한편, 가열 온도가 520℃ 미만인 경우는 전구체 용액의 용매 및 용질 중의 탄소가 잔존하며, 리크 전류량이 현저하게 증대해 버리므로 가열 온도는 520℃ 이상 650℃ 이하로 하는 것이 바람직하다.
또한, 산화물층(30)의 막 두께의 범위는 30nm 이상이 바람직하다. 산화물층(30)의 막 두께가 30nm 미만으로 되면 막 두께의 감소에 동반하는 리크 전류 및 유전 손실의 증대에 따라 고체 전자 장치에 적용하기에는 실용적이지 않게 되기 때문에 바람직하지 않다.
또한, 산화물층(30)에서의 비스무스(Bi) 및 니오븀(Nb)의 원자 조성비와 1KHz에서의 비유전율 및 0.5MV/cm 인가시의 리크 전류값의 관계에 대하여 측정한 결과를 표 1에 나타내었다.
Figure 112014047909648-pct00001
비스무스(Bi) 및 니오븀(Nb)의 원자 조성비에 대해서는 러더포드 후방산란 분광법(RBS법)을 이용해서 비스무스(Bi) 및 니오븀(Nb)의 원소 분석을 행하여 비스무스(Bi) 및 니오븀(Nb)의 원자 조성비를 구하였다. 비유전율 및 리크 전류값 측정방법의 상세점에 대해서는 후술하지만, 표 1에 대해서는 1KHz의 교류전압 인가시의 비유전율과 0.5MV/cm의 전압 인가시의 리크 전류값의 결과를 나타내고 있다. 표 1에 나타낸 바와 같이 산화물층(30)에서의 비스무스(Bi) 및 니오븀(Nb)의 원자 조성비에 대해서는 (Bi)를 1로 한 경우에 니오븀(Nb)이 0.8 이상 3.3 이하의 범위 내에서는 비유전율 및 리크 전류값은 디바이스로서 적용 가능한 값을 나타내었다.
(3) 상부 전극층의 형성
다음으로, 산화물층(30) 위에 상부 전극층(40)이 형성된다. 도 5는 상부 전극층(40)의 형성 공정을 나타내는 도면이다. 본 실시형태에 있어서는 박막 커패시터(100)의 상부 전극층(40)이 백금(Pt)으로 형성되는 예를 설명한다. 상부 전극층(40)은 하부 전극층(20)과 마찬가지로 공지의 스퍼터링법에 의해 산화물층(30) 위에 백금(Pt)으로 이루어진 층이 형성된다.
본 실시형태에 따르면 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 전구체층을 산소 함유 분위기 중에서 가열함으로써 형성되는, 비스무스(Bi)와 니오븀(Nb)으로 이루어진 산화물층을 구비하고, 산화물층을 형성하기 위한 가열 온도는 520℃ 이상 650℃ 이하로 한다. 이에 따라, 양호한 전기 특성을 얻을 수 있음과 동시에 진공 프로세스를 이용하지 않고 산화물층의 전구체 용액을 산소 함유 분위기 중에서 가열하면 되기 때문에 종래의 스퍼터법과 비교하여 대 면적화가 용이하게 될 뿐만 아니라 공업성 내지 양산성을 현격히 높일 수 있게 된다.
<제 2 실시형태>
1. 본 실시형태의 박막 커패시터의 전체 구성
본 실시형태에 있어서는 고체 전자 장치의 일례인 박막 커패시터의 하부 전극층 및 상부 전극층이 금속 산화물로 이루어진 도전성 산화물(불가피한 불순물을 포함할 수 있음)로 구성되어 있다. 본 실시형태에서의 고체 전자 장치의 일례인 박막 커패시터(200)의 전체 구성은 도 10에 도시되어 있다. 본 실시형태는 하부 전극층 및 상부 전극층이 금속 산화물로 이루어진 도전성 산화물로 구성되어 있다는 점 외에는 제 1 실시형태와 동일하다. 따라서, 본 실시형태의 구성에 대해서는 상술한 도 1과 대응하는 구성에는 동일한 참조부호를 붙여 설명을 생략하고, 상이한 구성에 대하여 설명한다. 도 10에 도시된 바와 같이, 박막 커패시터(200)는 기판(10)을 갖고, 기판(10) 위에 기판(10) 쪽부터 하부 전극층(220), 유전체로 구성되는 절연층인 산화물층(30), 상부 전극층(240)을 구비한다.
하부 전극층(220) 및 상부 전극층(240)의 예로서는 란탄(La)과 니켈(Ni)로 이루어진 산화물층, 안티몬(Sb)과 주석(Sn)으로 이루어진 산화물층, 인듐(In)과 주석(Sn)으로 이루어진 산화물층(단, 불가피한 불순물을 포함할 수 있다. 이하 동일)을 채용할 수 있다.
2. 박막 커패시터(200)의 제조 공정
다음으로 커패시터(200)의 제조 방법을 설명한다. 도 6 내지 도 9는 각각 박막 커패시터(200)의 제조 방법의 일 과정을 나타내는 단면 모식도이다. 도 6 및 도 7에 나타낸 바와 같이 우선, 기판(10) 위에 하부 전극층(220)이 형성된다. 다음으로, 하부 전극층(220) 위에 산화물층(30)이 형성되며 그 후, 상부 전극층(240)이 형성된다. 또한, 박막 커패시터(200)의 제조 공정에 있어서는 제 1 실시형태와 중복되는 설명은 생략한다.
(1) 하부 전극층의 형성
도 6 및 도 7은 하부 전극층(220)의 형성 공정을 나타내는 도면이다. 본 실시형태에 있어서는 박막 커패시터(200)의 하부 전극층(220)이 란탄(La)과 니켈(Ni)로 이루어진 도전용 산화물층에 의해 형성된 예를 설명한다. 하부 전극층(220)은 (a) 전구체층의 형성 및 예비 소성 공정, (b) 본 소성 공정의 순으로 형성된다.
(a) 전구체층의 형성 및 예비 소성
도 6에 도시된 바와 같이, 기판(10) 위에 공지의 스핀코팅법에 의해 란탄(La)을 포함하는 전구체 및 니켈(Ni)을 포함하는 전구체를 용질로 하는 전구체 용액(하부 전극층용 전구체 용액이라고 한다. 이하, 하부 전극층용 전구체 용액에 대하여 동일하다)을 출발재로 하는 하부 전극층용 전구체층(220a)이 형성된다. 여기에서, 하부 전극층(220)을 위한 란탄(La)을 포함하는 전구체의 예는 아세트산란탄이다. 기타의 예로서, 질산란탄, 염화란탄 또는 각종 란탄알콕사이드(예를 들면, 란탄아이소프로폭사이드, 란탄부톡사이드, 란탄에톡사이드, 란탄메톡시에톡사이드)가 채용될 수 있다. 또한, 하부 전극층용 전구체층(220a)을 위한 니켈(Ni)을 포함하는 전구체의 예는 아세트산니켈이다. 기타의 예로서, 질산니켈, 염화니켈 또는 각종 니켈알콕사이드(예를 들어, 니켈인듐아이소프로폭사이드, 니켈부톡사이드, 니켈에톡사이드, 니켈메톡시에톡사이드)가 채용될 수 있다.
또한, 하부 전극층으로서 안티몬(Sb)과 주석(Sn)으로 이루어진 도전용 산화물층을 채용하는 경우, 안티몬(Sb)을 포함하는 하부 전극층용 전구체의 예로서 아세트산안티몬, 질산안티몬, 염화안티몬 또는 각종 안티몬알콕사이드(예를 들어, 안티몬아이소프로폭사이드, 안티몬부톡사이드, 안티몬에톡사이드, 안티몬메톡시에톡사이드)가 채용될 수 있다. 또한, 주석(Sn)을 포함하는 전구체의 예로서, 아세트산주석, 질산주석, 염화주석 또는 각종 주석알콕사이드(예를 들어, 주석아이소프로폭사이드, 주석부톡사이드, 주석에톡사이드, 주석메톡시에톡사이드)가 채용될 수 있다. 또한, 하부 전극층으로서 인듐(In)과 주석(Sn)으로 이루어진 도전용 산화물을 채용하는 경우, 인듐(In)을 포함하는 전구체의 예는 아세트산인듐, 질산인듐, 염화인듐 또는 각종 인듐알콕사이드(예를 들어, 인듐아이소프로폭사이드, 인듐부톡사이드, 인듐에톡사이드, 인듐메톡시에톡사이드)가 채용될 수 있다. 또한, 주석(Sn)을 포함하는 하부 전극층용 전구체의 예는 전술한 예와 동일하다.
그 후, 산소 함유 분위기 중에서 소정의 시간, 전술한 제 1 실시형태의 산화물층과 동일한 이유에 따라 80℃ 이상 250℃ 이하의 온도 범위에서 예비 소성을 실시한다. 또한, 전술한 스핀코팅법에 따른 하부 전극층용 전구체층(220a)의 형성 및 예비 소성을 복수 회 반복함으로써 하부 전극층(220)의 원하는 두께를 얻을 수 있다.
(b) 본 소성
그 후, 본 소성으로서 하부 전극층용 전구체층(220a)을 산소 분위기 중, 약 20분간, 550℃로 가열한다. 그 결과, 도 7에 도시된 바와 같이, 기판(10) 위에 란탄(La)과 니켈(Ni)로 이루어진 하부 전극층(220)(단, 불가피한 불순물을 포함할 수 있다)이 형성된다. 여기에서 용액법에서의 본 소성으로서 도전용 산화물층을 형성하기 위한 가열 온도는 제 1 실시형태의 산화물층과 동일한 이유에 따라 520℃ 이상 650℃ 이하가 바람직하다. 또한, 란탄(La)과 니켈(Ni)로 이루어진 도전용 산화물층은 LNO층으로도 불린다.
(2) 절연층으로서의 산화물층의 형성
다음으로, 하부 전극층(220) 위에 산화물층(30)을 형성한다. 본 실시형태의 산화물층(30)은 제 1 실시형태와 동일하게 (a) 전구체층의 형성 및 예비 소성 공정, (b) 본 소성 공정의 순으로 형성된다. 도 8은 하부 전극층(220) 위에 산화물층(30)이 형성된 상태를 나타내는 도면이다. 제 1 실시형태와 동일하게 산화물층(30)의 막 두께 범위는 30nm 이상이 바람직하다.
(3) 상부 전극층의 형성
다음으로, 도 9 및 도 10에 도시된 바와 같이, 상부 전극층(240)을 산화물층(30) 위에 형성한다. 본 실시형태에 있어서는 박막 커패시터(200)의 상부 전극층(240)이 하부 전극층(220)과 동일하게 란탄(La)과 니켈(Ni)로 이루어진 도전용 산화물층에 따라 형성되는 예를 설명한다. 상부 전극층(240)은 하부 전극층(220)과 동일하게, (a) 전구체층의 형성 및 예비 소성 공정, (b) 본 소성 공정의 순으로 형성된다. 산화물층(30) 위에 형성된 하부 전극층용 전구체층(240a)이 도 9에 도시되어 있으며, 산화물층(30) 위에 형성된 상부 전극층(240)이 도 10에 도시되어 있다.
본 실시형태에 있어서도 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 전구체층을 산소 함유 분위기 중에서 가열함으로써 형성되는, 비스무스(Bi)와 니오븀(Nb)으로 이루어진 산화물층을 구비하고, 산화물층을 형성하기 위한 가열 온도를 520℃ 이상 650℃ 이하로 한다. 이에 따라, 양호한 전기 특성을 얻을 수 있음과 동시에 진공 프로세스를 이용함 없이 산화물층의 전구체 용액을 산소 함유 분위기 중에서 가열하면 되기 때문에 공업성 내지 양산성을 높일 수 있다. 또한, 하부 전극층, 절연층이 되는 산화물층 및 상부 전극층 전체가 금속 산화물에 의해 구성되며, 진공 프로세스를 이용하지 않고 전체 공정을 산소 함유 분위기 중에서 수행할 수 있기 때문에 종래의 스퍼터법과 비교하여 대 면적화가 용이하게 될 뿐만 아니라 공업성 내지 양산성을 현격히 높일 수 있게 된다.
<제 3 실시형태>
1. 본 실시형태의 박막 커패시터의 전체 구성
본 실시형태에 있어서는, 고체 전자 장치의 일례인 박막 커패시터의 전체 층의 형성 과정에 있어서 엠보스 가공이 실시되어 있다. 본 실시형태에서의 고체 전자 장치의 일례인 박막 커패시터(300)의 전체 구성은 도 11에 도시되어 있다. 본 실시형태에서는 하부 전극층 및 산화물층이 엠보스 가공이 실시되어 있다는 점 외에는 제 2 실시형태와 동일하다. 따라서, 본 실시형태의 구성에 대해서는 상술한 도 10과 대응하는 구성에는 동일한 참조부호를 붙여 설명을 생략하고, 상이한 구성에 대하여 설명한다. 도 11에 도시된 바와 같이, 박막 커패시터(300)는 기판(10)을 가지며, 기판(10) 위에 기판(10) 쪽부터 하부 전극층(320), 유전체로 구성되는 절연층인 산화물층(330), 상부 전극층(340)을 구비한다.
그러나, 본 출원에 있어서, 「엠보스」는 「나노 임프린트」로 불려지기도 한다.
2. 박막 커패시터(300)의 제조 공정
다음으로 박막 커패시터(300)의 제조 방법을 설명한다. 도 12 내지 도 21은 각각 박막 커패시터(300)의 제조 방법의 일 과정을 나타내는 단면 모식도이다. 박막 커패시터(300)는 우선, 기판(10) 위에 엠보스 가공이 실시된 하부 전극층(320)이 형성된다. 다음으로, 하부 전극층(320) 위에 엠보스 가공이 실시된 산화물층(330)이 형성된다. 그 후, 산화물층(330) 위에 상부 전극층(340)이 형성된다. 박막 커패시터(300)의 제조 공정에 있어서도 제 2 실시형태와 중복되는 설명은 생략한다.
(1) 하부 전극층의 형성
본 실시형태에 있어서는, 박막 커패시터(300)의 하부 전극층(320)이 란탄(La)과 니켈(Ni)로 이루어진 도전용 산화물층에 따라 형성되는 예를 설명한다. 하부 전극층(320)은, (a) 전구체층의 형성 및 예비 소성 공정, (b) 엠보스 가공 공정, (c) 본 소성 공정의 순서로 형성된다. 먼저, 기판(10) 위에 공지의 스핀코팅법에 따라 란탄(La)을 포함하는 전구체 및 니켈(Ni)을 포함하는 전구체를 용질로 하는 하부 전극층용 전구체 용액을 출발재로 하는 하부 전극층용 전구체층(320a)이 형성된다.
그 후, 예비 소성으로서 산소 함유 분위기 중에서 소정의 시간 동안, 하부 전극층용 전구체층(320a)을 80℃ 이상 250℃ 이하의 온도 범위로 가열한다. 또한, 상술한 스핀코팅법에 의한 하부 전극층용 전구체층(320a)의 형성 및 예비 소성을 복수 회 반복함으로써 하부 전극층(320)의 원하는 두께를 얻을 수 있다.
(b) 엠보스 가공
다음으로, 하부 전극층용 전구체층(320a)의 패터닝을 수행하기 위하여, 도 12에 도시된 바와 같이, 80℃ 이상 300℃ 이하의 범위 내로 가열한 상태에서 하부 전극층용 형틀 M1을 이용하여 1MPa 이상 20MPa 이하의 압력으로 엠보스 가공이 실시된다. 엠보스 가공에서의 가열 방법의 예로는 챔버, 오븐 등에 의해 소정 온도의 분위기 상태로 하는 방법, 기판을 탑재하는 지지대를 하부로부터 히터에 의해 가열하는 방법, 또는 미리 80℃ 이상 300℃ 이하로 가열한 형틀을 이용하여 엠보스 가공이 실시되는 방법 등이 있다. 이 경우, 지지대를 하부로부터 히터에 의해 가열하는 방법과 미리 80℃ 이상 300℃ 이하로 가열한 형틀을 병용하는 것이 가공성의 측면에서 보다 바람직하다.
또한, 상술한 형틀의 가열 온도를 80℃ 이상 300℃ 이하로 한 것은 아래와 같은 이유에서다. 엠보스 가공시의 가열 온도가 80℃ 미만인 경우에는 하부 전극층용 전구체층(320a)의 온도가 저하하는 것에 기인하여 하부 전극층용 전구체층(320a)의 소성 변형 능력이 저하되기 때문에 엠보스 구조의 성형시의 성형 실현성 또는 성형 후의 신뢰성 내지 안정성이 결여되게 된다. 또한, 엠보스 가공시의 가열 온도가 300℃를 넘는 경우에는 소성 변형 능력의 근원이 되는 유기 사슬의 분해(산화 열분해)가 진행되므로 소성 변형 능력이 저하되기 때문이다. 또한, 전술한 관점에 비추어 보면 하부 전극층용 전구체층(320a)을 엠보스 가공시, 100℃ 이상 250℃ 이하의 범위 내로 가열하는 것이 보다 바람직한 일 태양이다.
또한, 엠보스 가공에서의 압력은 1MPa 이상 20MPa 이하의 범위 내 압력이라면 하부 전극층용 전구체층(320a)이 형틀의 표면 형상에 따라서 변형하도록 되어, 원하는 엠보스 구조를 높은 정밀도로 형성하는 것이 가능하게 된다. 또한, 엠보스 가공이 실시되는 때에 인가하는 압력을 1MPa 이상 20MPa 이하의 낮은 압력 범위로 설정한다. 그 결과, 엠보스 가공이 실시되는 경우에 형틀의 손상이 어렵게 됨과 동시에 대 면적화에도 유리하게 된다.
그 후, 하부 전극층용 전구체층(320a)을 전면 에칭한다. 그 결과, 도 13에 도시된 바와 같이, 하부 전극층에 대응하는 영역 이외의 영역으로부터 하부 전극층용 전구체층(320a)을 완전하게 제거한다(하부 전극층용 전구체층(320a)의 전면에 대한 에칭 공정).
또한, 상술한 엠보스 가공에 있어서, 미리, 엠보스 면이 접촉하게 되는 각 전구체층의 표면에 대한 이형 처리 및/또는 그 형틀의 엠보스 면에 대한 이형 처리를 실시해 둔 후, 각 전구체층에 대하여 엠보스 가공을 실시하는 것이 바람직하다. 그러한 처리를 실시한다. 그 결과, 각 전구체층과 형틀과의 사이의 마찰력을 저감할 수 있기 때문에 각 전구체층에 대하여 한층 더 정밀도 좋게 엠보스 가공을 실시할 수 있게 된다. 또한, 이형 처리에 이용할 수 있는 이형제로는, 계면 활성제(예를 들어, 불소계 계면활성제, 실리콘계 계면활성제, 비이온계 계면활성제 등), 불소 함유 다이아몬드 유사 카본 등을 예시할 수 있다.
(c) 본 소성
다음으로, 하부 전극층용 전구체층(320a)에 대하여 본 소성을 수행한다. 그 결과, 도 14에 도시된 바와 같이, 기판(10) 위에 란탄(La)과 니켈(Ni)로 이루어진 하부 전극층(320)(단, 불가피한 불순물을 포함할 수 있다. 이하 동일)이 형성된다.
(2) 절연층이 되는 산화물층의 형성
다음으로, 하부 전극층(320) 위에 절연층이 되는 산화물층(330)을 형성한다. 산화물층(330)은, (a) 전구체층의 형성 및 예비 소성 공정, (b) 엠보스 가공 공정, (c) 본 소성 공정 순으로 형성된다. 도 15 내지 도 18은 산화물층(330)의 형성 공정을 나타내는 도면이다.
(a) 전구체층의 형성 및 예비 소성
도 15에 도시된 바와 같이, 기판(10) 및 패터닝된 하부 전극층(320) 위에 제 2 실시형태와 마찬가지로, 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 전구체층(330a)을 형성한다. 그 후, 산소 함유 분위기 중에서 80℃ 이상 250℃ 이하로 가열한 상태에서 예비 소성을 수행한다.
(b) 엠보스 가공
본 실시형태에서는, 도 16에 도시된 바와 같이, 예비 소성만을 수행한 전구체층(330a)에 대하여 엠보스 가공이 실시된다. 구체적으로는 산화물층의 패터닝을 수행하기 위하여 80℃ 이상 300℃ 이하로 가열한 상태에서 절연층용 형틀 M2를 이용하여 1MPa 이상 20MPa 이하의 압력으로 엠보스 가공이 실시된다.
그 후, 전구체층(330a)을 전면 에칭한다. 그 결과, 도 17에 도시된 바와 같이, 산화물층(330)에 대응하는 영역 이외의 영역으로부터 전구체층(330a)을 완전하게 제거한다(전구체층(330a)의 전면에 대한 에칭 공정). 또한, 본 실시형태의 전구체층(330a)의 에칭 공정은 진공 프로세스를 이용하지 않고 습식 에칭 기술을 이용하여 이루어지지만 플라즈마를 이용한 이른바 건식 에칭 기술에 의해 에칭되는 것에 지장을 주지 않는다.
(c) 본 소성
그 후, 제 2 실시형태와 마찬가지로 전구체층(330a)을 본 소성한다. 그 결과, 도 18에 도시된 바와 같이, 하부 전극층(320) 위에 절연층이 되는 산화물층(330)(단, 불가피한 불순물을 포함할 수 있다. 이하 동일)이 형성된다. 본 소성으로서, 전구체층(330a)을 산소 분위기 중에서 소정 시간 520℃ 이상 650℃ 이하의 온도 범위에서 가열한다.
또한, 전구체층(330a)의 전면에 대한 에칭 공정을 본 소성 후에 수행하는 것도 가능하지만 전술한 바와 같이, 엠보스 공정과 본 소성 공정 사이에 전구체층을 전체적으로 에칭하는 공정이 포함되는 것이 보다 바람직한 일 태양이다. 이는 각 전구체층을 본 소성한 후에 에칭하는 것보다 더 용이하게 불필요한 영역을 제거할 수 있기 때문이다.
(3) 상부 전극층의 형성
그 후, 산화물층(330) 위에 하부 전극층(320)과 마찬가지로 공지의 스핀코팅법에 따라 란탄(La)을 포함하는 전구체 및 니켈(Ni)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 상부 전극층용 전구체층(340a)이 형성된다. 그 후, 상부 전극층용 전구체층(340a)에 대하여 산소 함유 분위기 중에서 80℃ 이상 250℃ 이하의 온도 범위로 가열하여 예비 소성을 수행한다.
계속하여, 도 19에 도시된 바와 같이, 예비 소성이 이루어진 상부 전극층용 전구체층(340a)의 패터닝을 수행하기 위하여, 상부 전극층용 전구체층(340a)을 80℃ 이상 300℃ 이하로 가열한 상태에서, 상부 전극층용 형틀 M3을 이용하여 상부 전극층용 전구체층(340a)에 대하여 1MPa 이상 20MPa 이하의 압력으로 엠보스 가공이 실시된다. 그 후, 도 20에 도시된 바와 같이, 상부 전극층용 전구체층(340a)을 전면 에칭함으로써 상부 전극층(340)에 대응하는 영역 이외의 영역으로부터 상부 전극층용 전구체층(340a)을 완전하게 제거한다.
계속해서 그 후, 도 21에 도시된 바와 같이, 본 소성으로, 산소 분위기 중에서 상부 전극층용 전구체층(340a)을 소정의 시간 530℃ 내지 600℃로 가열함에 따라 산화물층(330) 위에 란탄(La)과 니켈(Ni)로 이루어진 상부 전극층(340)(단, 불가피한 불순물을 포함할 수 있다. 이하 동일)이 형성된다.
본 실시형태에 있어서도 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 전구체층을 산소 함유 분위기 중에서 가열함으로 형성되는, 비스무스(Bi)와 니오븀(Nb)으로 이루어진 산화물층을 구비하며, 산화물층을 형성하기 위한 가열 온도를 520℃ 이상 650℃ 이하로 한다. 이에 따라, 양호한 전기특성을 얻을 수 있음과 동시에 진공 프로세스를 이용하지 않고 산화물층의 전구체 용액을 산소 함유 분위기 중에서 가열하면 되기 때문에, 종래의 스퍼터법과 비교하여 대 면적화가 용이할 뿐만 아니라 공업성 내지 양산성을 현격히 높일 수 있게 된다.
또한, 본 실시형태에서는, 기판(10) 위에 기판(10) 쪽부터 하부 전극층(320), 절연층인 산화물층(330), 상부 전극층(340)을 구비하며, 엠보스 가공을 실시함에 따라 엠보스 구조가 형성된다. 그 결과, 진공 프로세스나 포토리소그래피법을 이용한 프로세스 또는 자외선 조사 프로세스 등, 비교적 장시간 및/또는 고가의 설비를 필요로 하는 프로세스가 불필요하게 된다. 그 결과, 전극층 및 산화물층 모두 간편하게 패터닝될 수 있기 때문에, 본 실시형태의 박막 커패시터(300)는 공업성 내지 양산성이 매우 우수한 것이다.
<제 4 실시형태>
1. 본 실시형태의 박막 커패시터의 전체 구성
본 실시형태에 있어서도, 고체 전자 장치의 일례인 박막 커패시터의 전체 층의 형성 과정에서 엠보스 가공이 실시되어 있다. 본 실시형태에서의 고체 전자 장치의 일례인 박막 커패시터(400)의 전체 구성은 도 25에 도시되어 있다. 본 실시형태에서는 하부 전극층, 산화물층 및 상부 전극층은 각각 전구체층을 적층한 후에 예비 소성이 이루어진다. 그리고, 예비 소성이 이루어진 전체 전구체층은 엠보스 가공이 실시된 후에 본 소성이 이루어진다. 따라서, 본 실시 형태의 구성에 대해서는 전술한 도 11과 대응하는 구성에는 동일한 참조부호를 붙여 설명을 생략하고, 상이한 구성에 대하여 설명한다. 도 25에 도시된 바와 같이, 박막 커패시터(400)는 기판(10)을 가지며, 기판(10) 위에 기판(10) 쪽부터 하부 전극층(420), 유전체로 구성된 절연층인 산화물층(430), 상부 전극층(440)을 구비한다.
2. 박막 커패시터(400)의 제조 공정
다음으로 박막 커패시터(400)의 제조 방법을 설명한다. 도 22 내지 도 24는 각각, 박막 커패시터(400)의 제조 방법의 일 과정을 나타내는 단면 모식도이다. 박막 커패시터(400)는 우선, 기판(10) 위에 하부 전극층(420)의 전구체층인 하부 전극층용 전구체층(420a), 산화물층(430)의 전구체층인 전구체층(430a), 상부 전극층(440)의 전구체층인 상부 전극층용 전구체층(440a)의 적층체가 형성된다. 그 다음, 이 적층체에 엠보스 가공이 실시되고 본 소성이 이루어진다. 박막 커패시터(400)의 제조 공정에 있어서 제 3 실시형태와 중복되는 설명은 생략한다.
(1) 전구체층의 적층체 형성
도 22에 도시된 바와 같이, 우선, 기판(10) 위에 하부 전극층(420)의 전구체층인 하부 전극층용 전구체층(420a), 산화물층(430)의 전구체층인 전구체층(430a), 상부 전극층(440)의 전구체층인 상부 전극층용 전구체층(440a)의 적층체가 형성된다. 본 실시형태에 있어서는 제 3 실시형태와 마찬가지로, 박막 커패시터(400)의 하부 전극층(420) 및 상부 전극층(440)이 란탄(La)과 니켈(Ni)로 이루어진 도전용 산화물층에 따라 형성되며, 절연층이 되는 산화물층(430)이 비스무스(Bi) 및 니오븀(Nb)으로 이루어진 산화물층에 따라 형성되는 예를 설명한다. 먼저, 기판(10) 위에 공지의 스핀코팅법에 따라, 란탄(La)을 포함하는 전구체 및 니켈(Ni)을 포함하는 전구체를 용질로 하는 하부 전극층용 전구체 용액을 출발재로 하는 하부 전극층용 전구체층(420a)이 형성된다. 그 후, 예비 소성으로서 산소 함유 분위기 중에서 소정의 시간 동안 하부 전극층용 전구체층(420a)을 80℃ 이상 250℃ 이하의 온도 범위로 가열한다. 또한, 전술한 스핀코팅법에 의한 하부 전극층용 전구체층(420a)의 형성 및 예비 소성을 복수 회 반복함으로써 하부 전극층(420)의 원하는 두께를 얻을 수 있다.
다음으로, 예비 소성이 이루어진 하부 전극층용 전구체층(420a) 위에 전구체층(430a)을 형성한다. 우선, 하부 전극층용 전구체층(420a) 위에 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 전구체층(430a)을 형성한다. 그 후, 예비 소성으로서 산소 함유 분위기 중에서 소정의 시간 동안, 전구체층(430a)을 80℃ 이상 250℃ 이하의 온도 범위로 가열한다.
다음에, 예비 소성이 수행된 전구체층(430a) 위에 하부 전극층용 전구체층(420a)과 마찬가지로 공지의 스핀코팅법에 따라 란탄(La)을 포함하는 전구체 및 니켈(Ni)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 상부 전극층용 전구체층(440a)이 형성된다. 그 후, 상부 전극층용 전구체층(440a)에 대하여 산소 함유 분위기 중에서 80℃ 이상 250℃ 이하의 온도 범위로 가열하여 예비 소성을 수행한다.
(2) 엠보스 가공
다음으로, 각 전구체층의 적층체(420a, 430a, 440a)의 패터닝을 수행하기 위하여, 도 23에 도시된 바와 같이, 80℃ 이상 300℃ 이하의 범위 내로 가열한 상태에서 적층체용 형틀 M4를 이용하여 1MPa 이상 20MPa 이하의 압력으로 엠보스 가공이 실시된다.
그 후, 각 전구체층의 적층체(420a, 430a, 440a)를 전면 에칭한다. 그 결과, 도 24에 도시된 바와 같이, 하부 전극층, 산화물층 및 상부 전극층에 대응하는 영역 이외의 영역으로부터 각 전구체층의 적층체(420a, 430a, 440a)를 완전하게 제거한다(각 전구체 층의 적층체(420a, 430a, 440a)의 전면에 대한 에칭 공정).
(3) 본 소성
다음으로, 각 전구체 층의 적층체(420a, 430a, 440a)에 대하여 본 소성을 수행한다. 그 결과, 도 25에 도시된 바와 같이, 기판(10) 위에 하부 전극층(420), 산화물층(430), 상부 전극층(440)이 형성된다.
본 실시형태에 있어서도 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 전구체층을 산소 함유 분위기 중에서 가열함으로써 형성되는, 비스무스(Bi)와 니오븀(Nb)으로 이루어진 산화물층을 구비하며, 산화물층을 형성하기 위한 가열 온도를 520℃ 이상 650℃ 이하로 한다. 이에 따라, 양호한 전기 특성을 얻을 수 있을 뿐만 아니라 진공 프로세스를 이용함 없이 산화물층의 전구체 용액을 산소 함유 분위기 중에서 가열하면 되기 때문에, 종래의 스퍼터법과 비교하여 대 면적화가 용이하게 됨과 동시에 공업성 내지 양산성을 현격히 높일 수 있게 된다.
또한, 본 실시형태에서는 예비 소성이 수행된 전체 산화물층의 전구체층에 대하여 엠보스 가공이 실시된 후에 본 소성이 이루어진다. 따라서, 엠보스 구조를 형성하는 경우에 있어서 공정의 단축화를 도모할 수 있게 된다.
<실시예>
이하, 본 발명을 보다 상세하게 설명하기 위하여 실시예 및 비교예를 들어 설명하지만, 본 발명이 이들 예에 의해 한정되는 것은 아니다.
실시예 및 비교예에 대해서는 이하의 방법에 따라, 고체 전자 장치의 물성 측정 및 BNO 산화물층의 조성 분석을 실시하였다.
1. 전기 특성
(1) 리크 전류
하부 전극층과 상부 전극층 사이에 0.25MV/cm의 전압을 인가하여 전류를 측정하였다. 이 측정은 에이질런트 테크놀러지사 제품, 4156C형을 이용하였다.
(2) 유전 손실(tanδ)
실시예 및 비교예의 유전 손실은 아래와 같이 측정하였다. 실온에서, 하부 전극층과 상부 전극층 사이에 0.1V의 전압, 1KHz의 교류 전압을 인가하여 유전 손실을 측정하였다. 이 측정에는 토요 테크니카사 제품, 1260-SYS형 광대역 유전율 측정 시스템을 이용하였다.
(3) 비유전율
실시예 및 비교예의 비유전율은 아래와 같이 측정하였다. 하부 전극층과 상부 전극층 사이에 0.1V의 전압, 1KHz의 교류전압을 인가하여 비유전율을 측정하였다. 이 측정에는 토요 테크니카사 제품, 1260-SYS형 광대역 유전율 측정 시스템을 이용하였다.
2. BNO 산화물층의 탄소 및 수소 함유율
내셔널 일렉트로스태틱스 코포레이션(National Electrostatics Corporation)사 제품 Pelletron 3SDH를 이용하여, 러더포드 후방산란 분광법(Rutherford Backscattering Spectrometry: RBS 분석법), 수소 전방산란 분석법(Hydrogen Forward scattering Spectrometry: HFS 분석법) 및 핵반응 해석법(Nuclear Reaction Analysis: NRA 분석법)에 의해 원소 분석을 수행하고, 실시예 및 비교예에서의 BNO 산화물층의 탄소 및 수소 함유율을 구하였다.
3. BNO 산화물층의 단면 TEM 사진 및 전자선 회절에 의한 결정구조 해석
실시예 및 비교예에서의 BNO 산화물층에 대하여 단면 TEM(Transmission Electron Microscopy) 사진 및 전자선 회절상에 의한 관찰을 수행하였다. 또한, 실시예 및 비교예에서의 BNO 산화물층의 전자선 회절상을 이용하여, 밀러 지수 및 원자간 거리를 구하고, 기지의 결정구조 모델과 피팅을 수행함으로써 구조해석을 수행하였다. 기지의 결정구조 모델로서 (Bi1 .5Zn0 .5)(Zn0 .5Nb1 .5)O7, β-BiNbO4 및 Bi3NbO7을 이용하였다.
(실시예 1)
실시예 1에 있어서는, 본 실시형태의 제조 방법에 기초하여 박막 커패시터를 제작하였다. 우선, 기판 위에 하부 전극층을 형성하고, 다음에 산화물층을 형성한다. 그 후, 산화물층 위에 상부 전극층을 형성한다. 기판으로서 고내열 유리를 이용하였다. 하부 전극층은 공지의 스퍼터링법에 의해 기판 위에 백금(Pt)으로 된 층을 형성하였다. 이 때, 하부 전극층의 막 두께는 200nm이었다. 절연층으로 된 산화물층을 위한 비스무스(Bi)를 포함하는 전구체는 옥틸산 비스무스를 이용하고, 니오븀(Nb)을 포함하는 전구체는 옥틸산 니오븀을 이용하였다. 예비 소성으로서 5분간 250℃로 가열하고, 스핀코팅법에 의한 전구체층의 형성과 예비 소성을 5회 반복하였다. 본 소성으로서, 전구체층을 산소 분위기 중에서 약 20분간 520℃로 가열하였다. 산화물층(30)의 두께를 약 170nm로 하였다. 각 층의 막 두께는 각 층과 기판의 단차를 촉침법으로 구하였다. 산화물층에서의 비스무스(Bi)와 니오븀(Nb)의 원자 조성비는 비스무스(Bi)를 1로 한 경우에 니오븀(Nb)이 1이었다. 상부 전극층은 공지의 스퍼터링법에 의해 산화물층 위에 백금(Pt)으로 된 층을 형성하였다. 이 때의 상부 전극층 크기를 100㎛×100㎛로 하고, 막 두께를 150nm로 하였다. 또한, 전기특성은, 리크 전류값이 3.0×10-4A/cm2, 유전 손실이 0.025, 비유전율이 62이었다. BNO 산화물층의 결정상 조성은 파이로클로르(pyrochlore)형 결정구조의 미결정상(微結晶相) 및 β-BiNbO4형 결정구조의 결정상 양쪽을 수득할 수가 있었다. 또한, 보다 구체적으로는 파이로클로르형 결정구조는 (Bi1 .5Zn0 .5)(Zn0 .5Nb1 .5)O7형 구조이거나, 또는 (Bi1.5Zn0.5)(Zn0.5Nb1.5)O7형 구조와 거의 동일하거나 근사하다는 것이 판명되었다.
(실시예 2)
실시예 2에 있어서는, 본 소성으로서, 전구체층을 산소 분위기 중에서 1시간 동안 520℃로 가열한 점 외에는 실시예 1과 동일한 조건으로 박막 커패시터를 제작하였다. 또한, 전기 특성은, 리크 전류값이 3.0×10-8A/cm2, 유전 손실이 0.01, 비유전율이 70이었다. BNO 산화물층의 결정상 조성은, 파이로클로르형 결정구조의 미결정상 및 β-BiNbO4형 결정구조의 결정상 양쪽을 수득할 수가 있었다. 또한, 보다 구체적으로는 파이로클로르형 결정구조는 (Bi1 .5Zn0 .5)(Zn0 .5Nb1 .5)O7형 구조이거나, 또는 (Bi1 .5Zn0 .5)(Zn0 .5Nb1 .5)O7형 구조와 거의 동일하거나 근사하다는 것이 판명되었다. 또한, 탄소 함유율이 1.5atm% 이하로 검출 한계 이하의 작은 값이 되었으며, 수소 함유율은 1.6atm%이었다.
(실시예 3)
실시예 3에 있어서는, 본 소성으로서, 전구체층을 산소 분위기 중에서 20분간 530℃로 가열한 점 외에는 실시예 1과 동일한 조건으로 박막 커패시터를 제작하였다. 전기 특성은, 리크 전류값이 3.0×10-6A/cm2, 유전 손실이 0.01, 비유전율이 110이었다. BNO 산화물층의 결정상 조성은, 파이로클로르형 결정구조의 미결정상 및 β-BiNbO4형 결정구조의 결정상 양쪽을 수득할 수가 있었다. 또한, 보다 구체적으로는 파이로클로르형 결정구조는 (Bi1 .5Zn0 .5)(Zn0 .5Nb1 .5)O7형 구조이거나, 또는 (Bi1.5Zn0.5)(Zn0.5Nb1.5)O7형 구조와 거의 동일하거나 근사하다는 것이 판명되었다.
(실시예 4)
실시예 4에 있어서는, 본 소성으로서, 전구체층을 산소 분위기 중에서 2시간 동안 530℃로 가열한 점 외에는 실시예 1과 동일한 조건으로 박막 커패시터를 제작하였다. 전기 특성은, 리크 전류값이 8.8×10-8A/cm2, 유전 손실이 0.018, 비유전율이 170이었다. BNO 산화물층의 결정상 조성은 파이로클로르형 결정구조의 미결정상 및 β-BiNbO4형 결정구조의 결정상 양쪽을 얻을 수가 있었다. 또한, 보다 구체적으로는, 파이로클로르형 결정구조는 (Bi1 .5Zn0 .5)(Zn0 .5Nb1 .5)O7형 구조이거나, 또는 (Bi1.5Zn0.5)(Zn0.5Nb1.5)O7형 구조와 거의 동일하거나 근사하다는 것이 판명되었다. 또한, 탄소 함유율이 1.5atm% 이하로 검출 한계 이하의 작은 값이 되었으며, 수소 함유율은 1.4atm%이었다.
(실시예 5)
실시예 5에 있어서는, 본 소성으로서, 전구체층을 산소 분위기 중에서 1분간 550℃로 가열한 점 외에는 실시예 1과 동일한 조건으로 박막 커패시터를 제작하였다. 전기 특성은, 리크 전류값이 5.0×10-7A/cm2, 유전 손실이 0.01, 비유전율이 100이었다. BNO 산화물층의 결정상 조성은, 파이로클로르형 결정구조의 미결정상 및 β-BiNbO4형 결정구조의 결정상 양쪽을 얻을 수가 있었다. 또한, 보다 구체적으로는 파이로클로르형 결정구조는 (Bi1 .5Zn0 .5)(Zn0 .5Nb1 .5)O7형 구조이거나, 또는 (Bi1.5Zn0.5)(Zn0.5Nb1.5)O7형 구조와 거의 동일하거나 근사하다는 것이 판명되었다.
(실시예 6)
실시예 6에 있어서는, 본 소성으로서, 전구체층을 산소 분위기 중에서 20분 동안 550℃로 가열한 점 외에는 실시예 1과 동일한 조건으로 박막 커패시터를 제작하였다. 전기 특성은 리크 전류값이 1.0×10-6A/cm2, 유전 손실이 0.001, 비유전율이 180이었다. BNO 산화물층의 결정상 조성은, 파이로클로르형 결정구조의 미결정상 및 β-BiNbO4형 결정구조의 결정상 양쪽을 얻을 수가 있었다. 또한, 보다 구체적으로는, 파이로클로르형 결정구조는 (Bi1 .5Zn0 .5)(Zn0 .5Nb1 .5)O7형 구조이거나, 또는 (Bi1.5Zn0.5)(Zn0.5Nb1.5)O7형 구조와 거의 동일하거나 근사하다는 것이 판명되었다. 또한, 탄소 함유율이 1.5atm% 이하, 수소 함유율이 1.0atm% 이하로 양쪽 모두 검출 한계 이하의 작은 값이 되었다.
(실시예 7)
실시예 7에 있어서는, 본 소성으로서, 전구체층을 산소 분위기 중에서 12시간 동안 550℃로 가열한 점 외에는 실시예 1과 동일한 조건으로 박막 커패시터를 제작하였다. 전기 특성은, 리크 전류값이 2.0×10-5A/cm2, 유전 손실이 0.004, 비유전율이 100이었다. BNO 산화물층의 결정상 조성은 파이로클로르형 결정구조의 미결정상 및 β-BiNbO4형 결정구조의 결정상 양쪽을 얻을 수가 있었다. 또한, 보다 구체적으로는, 파이로클로르형 결정구조는 (Bi1 .5Zn0 .5)(Zn0 .5Nb1 .5)O7형 구조이거나, 또는 (Bi1.5Zn0.5)(Zn0.5Nb1.5)O7형 구조와 거의 동일하거나 근사하다는 것이 판명되었다.
(실시예 8)
실시예 8에 있어서는, 본 소성으로서, 전구체층을 산소 분위기 중에서 20분간 600℃로 가열한 점 외에는 실시예 1과 동일한 조건으로 박막 커패시터를 제작하였다. 전기 특성은, 리크 전류값이 7.0×10-6A/cm2, 유전 손실이 0.001, 비유전율이 80이었다. BNO 산화물층의 결정상 조성은 β-BiNbO4형 결정구조의 결정상을 얻을 수가 있었다.
(실시예 9)
실시예 9에 있어서는, 본 소성으로서, 전구체층을 산소 분위기 중에서 20분간 650℃로 가열한 점 외에는 실시예 1과 동일한 조건으로 박막 커패시터를 제작하였다. 전기 특성은, 리크 전류값이 5.0×10-3A/cm2, 유전 손실이 0.001, 비유전율이 95이었다. BNO 산화물층의 결정상 조성은 β-BiNbO4형 결정구조의 결정상을 얻을 수가 있었다.
(실시예 10)
실시예 10에 있어서는, 본 실시형태의 제 4 실시형태의 제조 방법에 기초하여 박막 커패시터를 제작하였다. 기판(10)으로서 고 내열 유리를 이용하였다. 하부 전극층 및 상부 전극층은 란탄(La)과 니켈(Ni)로 이루어진 산화물층을 형성하였다. 하부 전극층 및 상부 전극층을 위한 란탄(La)을 포함하는 전구체는 아세트산란탄을 이용하였다. 또한, 절연층이 되는 산화물층은 비스무스(Bi)와 니오븀(Nb)으로 이루어진 산화물층을 형성하였다. 산화물층을 위한 비스무스(Bi)를 포함하는 전구체는 옥틸산비스무스를 이용하였으며, 니오븀(Nb)을 포함하는 전구체는 옥틸산니오븀을 이용하였다. 우선, 기판 위에 하부 전극층의 전구체층을 형성하여 예비 소성하였다. 예비 소성으로서 약 5분간 250℃로 가열하고, 스핀코팅법에 의한 전구체층의 형성과 예비 소성을 5회 반복하였다. 다음으로, 하부 전극층의 전구체층 위에 절연층이 되는 산화물층의 전구체층을 형성하고, 예비 소성으로서 약 5분간 250℃에서 가열하였다. 그 후, 절연층이 되는 산화물층의 전구체층 위에 하부 전극층의 전구체층과 동일한 조건으로 상부 전극층의 전구체층을 형성하였다. 다음에, 예비 소성으로서 약 5분간 150℃에서 가열하고, 스핀코팅법에 의한 전구체층의 형성과 예비 소성을 5회 반복하였다. 그 후, 이들 전구체층의 적층체를 본 소성으로서 산소 함유 분위기 중에서 20분간 650℃에서 가열하였다. 절연층이 되는 산화물층의 두께는 약 170nm이었다. 절연층이 되는 산화물층에서의 비스무스(Bi)와 니오븀(Nb)의 원자 조성비는, 비스무스(Bi)를 1로 한 경우 니오븀(Nb)을 1로 하였다. 상부 전극층 및 하부 전극층의 두께는 약 60nm이었다. 이 때의 상부 전극층 크기를 100㎛×100㎛로 하였다. 전기 특성은, 리크 전류값이 2.4×10-5A/cm2, 유전 손실이 0.015, 비유전율이 120이었다. BNO 산화물층의 결정상 조성은 β-BiNbO4형 결정 구조의 결정상을 얻을 수 있었다.
(비교예 1)
비교예 1에 있어서는, 본 소성으로서, 전구체층을 산소 분위기 중에서 20분간 500℃에서 가열한 점 외에는 실시예 1과 동일한 조건으로 박막 커패시터를 제작하였다. 전기 특성은, 리크 전류값이 1.0×10-2A/cm2로 크고, 유전 손실이 0.001, 비유전율이 100이었다. BNO 산화물층의 결정상 조성은 파이로클로르형 결정구조의 미결정상 및 β-BiNbO4형 결정구조의 결정상 양쪽을 얻을 수가 있었다.
(비교예 2)
비교예 2에 있어서는, 본 소성으로서, 전구체층을 산소 분위기 중에서 2시간, 500℃에서 가열한 점 외에는 실시예 1과 동일한 조건으로 박막 커패시터를 제작하였다. 전기 특성은, 리크 전류값이 1.0×10-1A/cm2로 크고, 유전 손실이 0.007, 비유전율이 180이었다. BNO 산화물층의 결정상 조성은 파이로클로르형 결정 구조의 미결정상 및 β-BiNbO4형 결정구조의 결정상 양쪽을 수득할 수가 있었다. 탄소 함유율이 6.5atm%, 수소 함유율이 7.8atm%로 큰 값이 되었다.
(비교예 3)
비교예 3에 있어서는, 하부 전극층 상에 절연층이 되는 BNO 산화물층을 공지의 스퍼터링법에 의해 실온에서 형성하고, 그 후 550℃에서 20분간 열처리를 하였다. 그 외에는 실시예 1과 동일한 조건으로 박막 커패시터를 제작하였다. 전기 특성은, 리크 전류값이 1.0×10-7A/cm2, 유전 손실이 0.005로 되고, 비유전율이 50이었다. BNO 산화물층의 결정상 조성은 Bi3NbO7형 결정구조의 미결정상을 수득할 수가 있었다. 또한, 탄소 함유율이 1.5atm% 이하, 수소 함유율이 1.0atm% 이하로 양쪽 모두 검출 한계 이하의 작은 수치가 되었다.
실시예 1 내지 10 및 비교예 1 내지 3에서의 박막 커패시터의 구성 및 산화물층의 성막 조건, 수득된 전기 특성 및 BNO 산화물층의 탄소 및 수소 함유율, 결정 구조의 결과를 표 2 및 표 3에 나타내었다. 또한, 표 2 및 표 3에서 「결정상의 조성」으로는 결정상 및 미결정상을 포함한다. 그리고, 표 2 및 표 3에서의 BiNbO4는 β-BiNbO4를 나타낸다.
Figure 112014047909648-pct00002
Figure 112014047909648-pct00003
1. 전기 특성
(1) 리크 전류
표 2 및 표 3에 도시된 바와 같이, 실시예에 있어서는, 0.25MV/cm 인가시의 리크 전류값이 5.0×10-3A/cm2 이하로 되어, 커패시터로서의 충분한 특성을 얻을 수 있었다. 실시예는 비교예 1, 2와 비교하여 리크 전류가 낮은 값이 되고, 산화물층을 형성하기 위한 가열 온도를 520℃ 이상 650℃ 이하로 함으로써 양호한 값을 수득할 수 있음이 확인되었다. 또한, 비교예 3의 스퍼터링법에 의한 BNO 층과 동등한 결과를 얻을 수 있었다.
(2) 유전 손실(tanδ)
표 2 및 표 3에 도시된 바와 같이, 실시예에 있어서는, 유전 손실이 1KHz에 서 0.03 이하로 되어 커패시터로서의 충분한 특성을 얻을 수가 있었다. 이들 실시예에서의 산화물층은, 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 소성함으로써 형성된다. 본 출원에서는, 전술한 바와 같이, 전구체 용액을 출발재로 하여 이를 소성함으로써 산화물층이나 기타 산화물층을 형성하는 방법을 편의상 「용액법」으로도 부른다. 이 용액법에 따라 형성된 산화물층은 유전 손실이 적다는 점에서도 바람직한 절연층이다. 또한, 조성은 동일해도 실시예에 의한 산화물층은 비교예 3에서의 스퍼터링법에 의한 BNO 층과 동등한 결과를 얻을 수 있었다.
(3) 비유전율
비유전율에 대해서는, 표 2 및 표 3에 도시된 바와 같이, 실시예에 있어서는 1KHz에서의 비유전율이 60 이상이 되어 커패시터로서의 충분한 특성을 얻을 수가 있었다. 한편, 비교예 3의 Bi3NbO7형 결정 구조의 BNO 층은 비유전율이 50으로 낮은 결과가 얻어졌다.
2. BNO 산화물층의 탄소 및 수소 함유율
본 소성 온도가 520℃∼650℃의 범위인 실시예 2, 4, 6에 대해서는, BNO 산화물층의 탄소 함유율이 1.5atm% 이하로 양호한 결과를 얻었다. 여기에서, 본 측정법에 의한 탄소 함유율의 측정 하한값은 약 1.5atm%이기 때문에 실제 농도는 이 측정 하한값 이하라고 생각된다. 또한, 이들 실시예에 있어서는 탄소 함유율이 비교예 3의 스퍼터법에 의한 BNO 산화물층과 동일한 수준으로 판명되었다. 한편, 비교예 2에서 보는 바와 같이, 본 소성 온도가 500℃로 낮은 경우에는, 전구체 용액의 용매 및 용질 중의 탄소가 잔존하는 것으로 생각되어 탄소 함유율이 6.5atm%로 큰 값을 나타내었다. 그 결과, 리크 전류 1.0×10-1A/cm2로 큰 값이 되었다고 사료된다.
또한, 수소 함유율에 대해서는 본 소성 온도가 520℃∼650℃의 범위인 실시예 2, 4, 6에 대해서는 BNO 산화물층의 수소 함유율이 1.6atm% 이하로 양호한 결과였다. 여기에서, 본 측정법에 의한 수소 함유율의 측정 하한값이 약 1.0atm%이기 때문에, 실시예 6에서의 실제 농도는 이 측정 하한값 이하인 것으로 생각된다. 또한, 실시예 6에 있어서는 수소 함유율이 비교예 3의 스퍼터법에 의한 BNO 산화물층과 동일한 수준으로 판명되었다. 한편, 비교예 2에서 보는 바와 같이, 본 소성 온도가 500℃로 낮은 경우에는, 전구체 용액의 용매 및 용질 중의 수소가 잔존하는 것으로 생각되어 수소 함유율이 7.8atm%로 큰 값을 나타내었다. 이와 같이 수소 함유율이 크게 나타난 것도 리크 전류가 1.0×10-1A/cm2으로 큰 값이 된 원인으로 생각된다.
3. 단면 TEM 사진 및 전자선 회절에 의한 결정 구조 해석
도 26은 실시예 6에서의 BNO 산화물층의 결정 구조를 나타내는 단면 TEM 사진 및 전자선 회절상이다. 도 26(a)는, 실시예 6에서의 BNO 산화물층의 단면 TEM 사진이다. 도 26(b)는, 도 26(a)에 도시한 BNO 산화물층의 단면 TEM 사진의 영역 X에서의 전자선 회절상이다. 또한, 도 27은, 비교예 3에서의 절연층이 되는 산화물층의 결정 구조를 나타내는 단면 TEM 사진 및 전자선 회절상이다. 도 27(a)는 비교예 3에서의 BNO 산화물층의 결정 구조를 나타내는 단면 TEM 사진이다. 도 27(b)는 도 27(a)에 나타낸 BNO 산화물층의 단면 TEM 사진의 영역 Y에서의 전자선 회절상이다. 도 26에 도시된 바와 같이, 단면 TEM 사진 및 전자선 회절상의 결과로부터 본 실시예의 BNO 산화물층은 결정상 및 비정질상을 포함하고 있는 것이 확인되었다. 보다 자세히 보면, BNO 산화물층은 결정상, 미결정상 및 비정질상을 포함하고 있음을 알게 되었다. 또한, 본 출원에 있어서, 「미결정상」이라는 것은 어떤 층상의 재료가 형성되어 있는 경우에, 그 층의 막 두께 방향의 상단으로부터 하단에 이르기까지 일정한 모양으로 성장한 결정상이 아닌 결정상을 의미한다. 또한, 밀러 지수 및 원자간 거리로부터, 기지의 결정 구조 모델과 피팅을 실시함으로써 BNO 산화물층은 A2B2O7(단, A는 금속 원소, B는 천이 금속 원소, 이하 동일)의 일반식으로 표시되는 파이로클로르형 결정구조의 미결정상 및 삼사정(triclinic)의 β-BiNbO4형 결정 구조의 결정상 중 적어도 한 쪽을 가지고 있음을 보였다.
파이로클로르형 결정 구조의 미결정상 및 β-BiNbO4형 결정 구조의 결정상은, 절연층이 되는 산화물층의 전구체층의 본 소성 온도에 따라 출현성이 상이하다. 실시예 8, 9, 10에서 보는 바와 같이, 본 소성 온도가 600℃ 및 650℃인 경우에, β-BiNbO4형 결정 구조의 결정상을 수득할 수 있었다. 또한, 실시예 1∼7에서 보는 바와 같이, 본 소성 온도가 520℃, 530℃ 및 550℃의 경우에, 파이로클로르형 결정 구조의 미결정상 및 β-BiNbO4형 결정 구조의 결정상 양쪽을 모두 수득할 수 있었다. 또한, 보다 구체적으로는, 파이로클로르형 결정 구조는, (Bi1.5Zn0.5)(Zn0.5Nb1.5)O7형 구조 이거나, 또는 (Bi1 .5Zn0 .5)(Zn0 .5Nb1 .5)O7형 구조와 거의 동일하거나 근사하며, 본 구조의 파이로클로르형 결정 구조는 박층 커패시터의 절연층으로서 양호한 전기 특성을 얻을 수 있음이 판명되었다. 또한, 실시예 1∼7에서 보는 바와 같이, 절연층이 되는 산화물층은, 파이로클로르형 결정 구조의 미결정상 및 β-BiNbO4형 결정 구조의 결정상 양쪽 모두를 가짐에 따라, 고체 전자 장치의 절연층으로서 양호한 비유전율을 얻을 수 있음이 판명되었다.
한편, 비교예 3에서의 스퍼터법에 의한 산화물층은 파이로클로르형 결정 구조의 미결정상 및 β-BiNbO4형 결정 구조의 결정상을 확인할 수 없었으며, Bi3NbO7형 결정 구조를 갖는 미결정상을 가지고 있었다.
상술한 바와 같이, 상술한 각 실시형태에서의 고체 전자 장치는 용액법에 의해 제작되며, 산화물층을 형성하기 위한 가열 온도(본 소성 온도)를 520℃ 이상 650℃ 이하로 하는 BNO 산화물층을 구비함에 따라, 비유전율이 높을 뿐만 아니라 유전 손실이 적은, 양호한 전기 특성을 얻을 수 있게 되었다. 또한, 진공 장치 등의 복잡한 고가의 설비를 요하지 않고 비교적 단시간에 간이한 방법으로 형성되기 때문에 공업성 내지 양산성이 우수한 고체 전자 장치의 제공에 크게 공헌하는 것이다.
<기타 실시형태>
이상, 이 발명의 실시형태에 대하여 설명하였지만, 이 발명은 상기 설명한 내용에 한정되는 것은 아니다.
상술한 각 실시형태에서의 고체 전자 장치는 낮은 구동전압으로 큰 전류를 제어하는 고체 전자 장치에 적합한 것이다. 상술한 각 실시형태에서의 고체 전자 장치로서 상술한 박막 커패시터 이외에도 예를 들면, 적층 박막 커패시터, 용량 가변 박막 커패시터 등의 커패시터, 그리고, 금속 산화물 반도체 접합 전계 효과 트랜지스터(MOSFET), 비휘발성 메모리 등의 반도체 장치, 또한, 마이크로 TAS(Total Analysis System), 마이크로 화학 칩, DNA 칩 등의 MEMS(미소 전기 기계 시스템) 디바이스로서도 적용할 수 있다.
이상 설명한 바와 같이, 상술한 각 실시형태의 개시는 이들 실시형태의 설명을 위하여 기재한 것으로, 본 발명을 한정하기 위하여 기재한 것은 아니다. 아울러, 각 실시형태의 다른 조합을 포함하는 본 발명의 범위 내에 존재하는 변형예도 또한 특허 청구의 범위에 포함되는 것이다.
10 기판
20, 220, 320. 420 하부 전극층
220a, 320a, 420a 하부 전극층용 전구체층
30, 230, 330. 430 산화물층
30a, 230a, 330a. 430a 산화물층용 전구체층
40, 240, 340. 440 상부 전극층
240a, 340a, 440a 상부 전극층용 전구체층
100, 200, 300, 400 고체 전자 장치의 일례인 박층 커패시터
M1 하부 전극층용 형틀
M2 절연층용 형틀
M3 상부 전극층용 형틀
M4 적층체용 형틀

Claims (8)

  1. 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 전구체층을 산소 함유 분위기 중에서 가열함으로써 형성되는, 상기 비스무스(Bi)와 상기 니오븀(Nb)으로 이루어진 산화물층(불가피한 불순물을 포함할 수 있다)을 구비하고,
    상기 산화물층을 형성하기 위한 가열 온도가 520℃ 이상 550℃ 이하이고,
    상기 산화물층이 파이로클로르형 결정 구조의 결정상을 가지는,
    고체 전자 장치.
  2. 비스무스(Bi)를 포함하는 전구체 및 니오븀(Nb)을 포함하는 전구체를 용질로 하는 전구체 용액을 출발재로 하는 전구체층을 산소 함유 분위기 중에서 가열함으로써 형성되는, 상기 비스무스(Bi)와 상기 니오븀(Nb)으로 이루어진 산화물층(불가피한 불순물을 포함할 수 있다)을 구비하고,
    상기 산화물층을 형성하기 위한 가열 온도가 520℃ 이상 650℃ 이하이며,
    상기 산화물층을 형성하기 전에, 산소 함유 분위기 중에서 80℃ 이상 300℃ 이하로 상기 전구체층을 가열한 상태에서 엠보스 가공을 실시함으로써 상기 전구체층의 엠보스 구조가 형성되어 있는 고체 전자 장치.
  3. 청구항 1 또는 청구항 2에 있어서,
    상기 산화물층은 탄소 함유율이 1.5atm% 이하인 고체 전자 장치.
  4. 청구항 1 또는 청구항 2에 있어서,
    1MPa 이상 20MPa 이하의 범위 내 압력으로 상기 엠보스 가공을 실시하는 고체 전자 장치.
  5. 청구항 1 또는 청구항 2에 있어서,
    미리 80℃ 이상 300℃ 이하의 범위 내 온도로 가열한 형틀을 이용하여 상기 엠보스 가공을 실시하는 고체 전자 장치.
  6. 청구항 1 또는 청구항 2에 있어서,
    상기 고체 전자 장치가 커패시터인 고체 전자 장치.
  7. 청구항 1 또는 청구항 2에 있어서,
    상기 고체 전자 장치가 반도체 장치인 고체 전자 장치.
  8. 청구항 1 또는 청구항 2에 있어서,
    상기 고체 전자 장치가 MEMS 디바이스인 고체 전자 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014175453A (ja) * 2013-03-08 2014-09-22 Japan Science & Technology Agency 酸化物層及び酸化物層の製造方法、並びにその酸化物層を備えるキャパシタ、半導体装置、及び微小電気機械システム
CN105103277B (zh) 2013-03-22 2018-03-20 国立研究开发法人科学技术振兴机构 电介质层及电介质层的制造方法、以及固态电子装置及固态电子装置的制造方法
WO2016013416A1 (ja) * 2014-07-25 2016-01-28 国立大学法人北陸先端科学技術大学院大学 酸化物誘電体及びその製造方法、並びに固体電子装置及びその製造方法
WO2016103368A1 (ja) * 2014-12-24 2016-06-30 国立大学法人北陸先端科学技術大学院大学 酸化物誘電体及びその製造方法、酸化物誘電体の前駆体、並びに固体電子装置及びその製造方法
JP6716602B2 (ja) * 2015-12-11 2020-07-01 国立大学法人北陸先端科学技術大学院大学 酸化物誘電体及びその製造方法、並びに固体電子装置及びその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060140031A1 (en) * 2004-12-27 2006-06-29 Seiko Epson Corporation Ferroelectric film and method of manufacturing the same
US20080193642A1 (en) * 2007-02-12 2008-08-14 The Industry & Academic Cooperation In Chungnam National University Method for room temperature chemical vapor deposition on flexible polymer substrates
JP2010109014A (ja) 2008-10-28 2010-05-13 Taiyo Yuden Co Ltd 薄膜ｍｉｍキャパシタ及びその製造方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173140A (ja) 1996-12-11 1998-06-26 Texas Instr Japan Ltd 強誘電体キャパシタの製造方法及び強誘電体メモリ装置の製造方法
US6388285B1 (en) * 1999-06-04 2002-05-14 International Business Machines Corporation Feram cell with internal oxygen source and method of oxygen release
US6589889B2 (en) 1999-09-09 2003-07-08 Alliedsignal Inc. Contact planarization using nanoporous silica materials
MXPA02002594A (es) * 1999-09-09 2002-08-30 Allied Signal Inc Aparato y metodo mejorados para la planarizacion de circuitos integrados.
JP2005116421A (ja) * 2003-10-10 2005-04-28 Murata Mfg Co Ltd 誘電体薄膜形成剤、誘電体薄膜形成剤の製造方法、誘電体薄膜および誘電体薄膜形成方法
US7786820B2 (en) * 2005-03-21 2010-08-31 Ngimat Co. Tunable dielectric radio frequency microelectromechanical system capacitive switch
JP2007051050A (ja) * 2005-08-16 2007-03-01 Korea Inst Of Science & Technology 低温焼成用マイクロ波誘電体セラミックの製造方法及びそれから得られる低温焼成用マイクロ波誘電体セラミック
US20080135900A1 (en) 2006-11-13 2008-06-12 Seiko Epson Corporation Method of forming organic ferroelectric film, method of manufacturing memory element, memory device, and electronic apparatus
JP2008147632A (ja) * 2006-11-13 2008-06-26 Seiko Epson Corp 有機強誘電体膜の形成方法、記憶素子の製造方法、記憶装置、および電子機器
WO2011089748A1 (ja) * 2010-01-21 2011-07-28 株式会社ユーテック Ｐｂｎｚｔ強誘電体膜、ゾルゲル溶液、成膜方法及び強誘電体膜の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060140031A1 (en) * 2004-12-27 2006-06-29 Seiko Epson Corporation Ferroelectric film and method of manufacturing the same
US20080193642A1 (en) * 2007-02-12 2008-08-14 The Industry & Academic Cooperation In Chungnam National University Method for room temperature chemical vapor deposition on flexible polymer substrates
JP2010109014A (ja) 2008-10-28 2010-05-13 Taiyo Yuden Co Ltd 薄膜ｍｉｍキャパシタ及びその製造方法

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Publication number Publication date
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