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KR101909919B1 - 응력 완화 반도체 층 - Google Patents

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KR101909919B1
KR101909919B1 KR1020157034273A KR20157034273A KR101909919B1 KR 101909919 B1 KR101909919 B1 KR 101909919B1 KR 1020157034273 A KR1020157034273 A KR 1020157034273A KR 20157034273 A KR20157034273 A KR 20157034273A KR 101909919 B1 KR101909919 B1 KR 101909919B1
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cavity
cavities
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진웨이 양
웬홍 선
라케쉬 자인
마이클 슈르
레미지유스 가스카
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센서 일렉트로닉 테크놀로지, 인크
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Abstract

III족 질화물-기반 반도체 구조체와 같은 반도체 구조체가 제공된다. 반도체 구조체는 캐비티 함유 반도체 층을 포함한다. 캐비티 함유 반도체 층은 2개의 단분자층들보다 더 큰 두께 및 복수의 캐비티들을 가질 수 있다. 캐비티들은 적어도 1 나노미터의 특징 크기를 가질 수 있으며, 적어도 5 나노미터의 특징 간격을 가질 수 있다.

Description

응력 완화 반도체 층{STRESS RELIEVING SEMICONDUCTOR LAYER}
관련 출원들에 대한 참조
본 출원은, "Stress Relieving Semiconductor Layer"라는 명칭으로 2013년 05월 01일자로 출원되어 함께 계류 중인 미국 가특허 출원 제61/817,970호에 대한 이익을 주장하며, 이는 이로써 참조로써 본원에 포함된다.
기술분야
본 발명은 전반적으로 반도체 층들의 성장에 관한 것이며, 더 구체적으로는, 반도체 층들을 성장시키기 위한 개선된 해법에 관한 것이다.
III족 질화물 반도체들은 효율적인 청색 및 자외선 발광 다이오드들, 레이저들, 자외선 검출기들, 및 전계 효과 트랜지스터들을 위해 광범위하게 사용된다. 넓은 밴드-갭(band-gap)에 기인하여, 이러한 재료들은 심 자외선 발광 다이오드(deep ultraviolet light emitting diode; DUV LED)들을 제조하기 위한 주된 선택들 중 하나이다. 최근에, DUV LED의 효율을 개선함에 있어 상당한 발전이 이루어졌다. 그러나, 이러한 디바이스들의 전체 효율들은 낮은 채로 남아 있다. DUV LED들의 제조를 위하여, 임의의 Al-풍부 III족 질화물 반도체 층들의 후속 성장을 위한 기저 층(underlying layer)으로서 고 품질 AlN 버퍼 층을 달성하는 것이 결정적이다. 그러나, 현재 III족 질화물 디바이스들의 성장을 위한 주된 기판들인 사파이어, 탄화 실리콘(SiC), 및 실리콘 상에 높은 결정 품질을 갖는 AlN 층을 성장시키는 것이 극도로 어렵다.
발광 다이오드(LED)들 및 특히 심 자외선 LED(DUV LED)들과 같은 발광 디바이스들에 대하여, 반도체 층들 내의 크랙(crack)들의 수 및 전위 밀도를 감소시키는 것이 디바이스의 효율성을 증가시킨다. 이러한 정도로, 패턴화된 기판들 상에 저-결함 반도체 층들을 성장시키기 위한 몇몇 접근방식들이 찾아졌다. 이러한 접근방식들은 전형적으로 에피택셜적으로(epitaxially) 성장된 반도체 층들에 존재하는 응력들을 감소시키는 것에 의존한다.
예를 들어, 에피택셜적으로 성장된 층 내의 응력 축적을 감소시키 위한 하나의 접근방식은 마이크로채널 에피택시(microchannel epitaxy; MCE)를 사용하여 기저 기판을 패턴화하는 것에 의존한다. MCE를 사용하면, 협소한 채널이 기판으로부터의 저 결함 정보(low defect information)를 함유(contain)하는 핵생성 중심으로서 사용된다. 마스크의 개구부(opening)는 결정 정보를 과성장된 층으로 전사(transfer)하는 마이크로채널로서 역할하며, 반면 마스크는 전위들이 과성장된 층으로 전사되는 것을 방지한다. 결과적으로, 과성장된 층이 전위가 없게 될 수 있다. MCE의 3-차원 구조는 또한 응력 해소(stress release)에 대한 다른 이점을 제공한다. 과성장된 층이 용이하게 변형(deform)될 수 있기 때문에, 잔여 응력이 효율적으로 해소될 수 있다. 다른 접근방식에 있어, 마스크는 전위들의 추가적인 전파를 막기 위하여 큰 농도의 전위 밀도들의 위치에 도포될 수 있다.
다른 접근방식들은 III족 질화물 기반 반도체 초격자(superlattice)를 에피택셜적으로 성장시키는 것에 의존한다. 초격자 구조는, 질화 알루미늄(AlN)/사파이어 템플릿(template)과 후속의 두꺼운 AlxGa1-xN(여기에서 0 ≤ x ≤ 1) 층들 사이의 변형율(strain) 차이를 경감시킨다. DUV LED들과 같은 디바이스들에 대하여, (예를 들어, 약 수 마이크로미터의) 두꺼운 AlGaN 에피택셜 층들이 전류 집중을 감소시키기 위해 바람직하다. 초격자 접근방식을 사용하면, 2축 인장 변형율(biaxial tensile strain)을 감소시키기 위해 AlN/AlGaN 초격자가 성장되며, 3.0μm-두께의 Al0.2Ga0.8N이 어떠한 크랙들도 없이 사파이어 상에서 달성된다. 이러한 초격자는, 초격자 엘러먼트들의 서브층(sublayer)들 내의 변화하는 응력들에 기인하는 전위 밀도를 최소화하기 위하여 사용될 수 있다.
초격자 접근방식들이 에피택셜적으로 성장된 질화물 반도체 층들 내의 인장 응력 및 압축 응력의 어떤 제어를 가능하게 하지만, 이러한 접근방식들은 균일한 조성을 갖는 질화물 기반 반도체 층들의 에피택셜 성장을 가능하게 하지 않는다. GaN 성장으로부터 얻어진 이전의 경험에 기초하여, 수평 에피택셜 과성장(lateral epitaxial overgrowth; LEO)은 GaN 필름들의 전위를 상당히 감소시키기 위한 효율적인 방식인 것으로 보여졌다. 펜데오-에피택셜(pendeo-epitaxial), 캔틸리버 에피택시(cantilever epitaxy), 및 패싯 제어형(facet controlled) LEO와 같은 LED로부터 진화된 몇몇 다른 기술들이 또한 개발되었다. 이상의 접근방식들은 GaN 반도체 층들의 에피택셜 성장에 대해 잘 동작하지만, AlN 층들의 에피택셜 성장은 AlN 필름들의 작은 수평 성장에 기인하여 더 도전이 된다.
다른 선행 접근방식들은, 예를 들어, 패턴화된 사파이어 기판(patterned sapphire substrate; PSS)과 같은 패턴화된 기판 위의 AlN 필름들의 성장을 포함한다. PSS 기반 접근방식들이 전반적으로 감소된 응력 및 낮은 전위 밀도들을 갖는 AlN 층을 생산하지만, 패턴화 프로세스 및 AlN 필름들의 후속 성장이 기술적으로 복잡하며 비용이 많이 든다.
이상에서 설명된 하나의 접근방식은, 기판 상에 평평한 상단들을 갖는 비-유착 컬럼-형 아일랜드(non-coalescing column-like island)들의 자기-조직화(self-organizing) 다공성 AlN 층을 형성함으로써, AlGaN 층과 사파이어 기판 사이의 전위 밀도를 감소시키는 것을 제안한다. 이러한 접근방식에 있어, 자기-조직화 다공성 AlN 층은 60의 상대적으로 낮은 v/III 비율로 성장된다. AlN 층이 다공성인 것으로 설명되지만, 본 발명은 이러한 층의 어떤 상세내용들을 규정하지 않으며, 구멍(pore)들이 연결되는 방식 또는 그들의 크기 및 밀도에 대하여 개시하지도 않는다.
본 발명자들은, 종래 기술에서 개시된 것보다 상당히 더 높은 V/III 비율로 층이 성장되는 III-V족 층에 대한 성장 기술을 제안한다. 본 발명자들은, 핵생성 층, 캐비티(cavity) 층, 및 캐비티들을 포함하지 않는 후속 반도체 층의 성장을 위한 가변 V/III 비율 및/또는 가변 온도 스케줄을 통한 층 내의 캐비티들의 밀도 및 크기를 제어하는 것을 제안한다. 캐비티 크기들 및 밀도들의 일 실시예의 속성들이 본원에서 설명되며, 캐비티들이 서로 잘 분리되고 종래 기술에서 설명된 구멍들과 형태상으로 비유사한 실험적으로 달성되는 결과들이 제공된다.
본 발명의 측면들은 III족 질화물-기반 반도체 구조체와 같은 반도체 구조체를 제공한다. 반도체 구조체는 캐비티 함유(containing) 반도체 층을 포함한다. 캐비티 함유 반도체 층은 2개의 단분자층(monolayer)들보다 더 큰 두께 및 복수의 캐비티들을 가질 수 있다. 캐비티들은 적어도 1 나노미터의 특징 크기(characteristic size)를 가질 수 있으며, 적어도 5 나노미터의 특징 간격(characteristic separation)을 가질 수 있다.
본 발명의 제 1 측면은: 캐비티 함유 층을 포함하며, 캐비티 함유 층은 반도체 재료로 형성되고, 2개의 단분자층들보다 더 큰 두께를 가지며, 복수의 캐비티들을 가지고, 복수의 캐비티들은 적어도 1 나노미터의 특징 크기 및 적어도 5 나노미터의 특징 간격을 갖는, 구조체를 제공한다.
본 발명의 제 2 측면은: 캐비티 함유 층으로서, 캐비티 함유 층은 반도체 재료로 형성되고, 2개의 단분자층들보다 더 큰 두께를 가지며, 복수의 캐비티들을 가지고, 복수의 캐비티들은 적어도 1 나노미터의 특징 크기를 갖는, 상기 캐비티 함유 층; 및 캐비티 함유 층에 바로 인접한 반도체 층으로서, 반도체 층은 캐비티를 함유하지 않는, 상기 반도체 층을 포함하는 디바이스를 제공한다.
본 발명의 제 3 측면은: 반도체 구조체를 제조하는 단계를 포함하며, 상기 제조하는 단계는 캐비티 함유 층을 형성하는 단계를 포함하고, 캐비티 함유 층은 2개의 단분자층들보다 더 큰 두께를 가지며, 복수의 캐비티들을 가지고, 복수의 캐비티들은 적어도 1 나노미터의 특징 크기 및 적어도 5 나노미터의 특징 간격을 갖는, 방법을 제공한다.
본 발명의 예시적인 측면들은 본원에서 설명된 문제들 및/또는 논의되지 않은 하나 이상의 다른 문제들 중 하나 이상을 해결하기 위해 설계된다.
본 발명의 이러한 그리고 다른 특징들은, 본 발명의 다양한 측면들을 묘사하는 첨부된 도면들과 함께 취해지는 본 발명의 다양한 측면들의 다음의 상세한 설명으로부터 더 용이하게 이해될 것이다.
도 1은 종래 기술에 따른 전위들을 감소시키기 위한 통상적인 접근방식을 예시한다.
도 2는 일 실시예에 따른 예시적인 구조체를 도시한다.
도 3은 일 실시예에 따른 예시적인 구조체를 도시한다.
도 4는 일 실시예에 따른 예시적인 구조체를 도시한다.
도 5는 일 실시예에 따른 예시적인 구조체를 도시한다.
도 6a 내지 도 6c는 실시예들에 따른 초격자들을 포함하는 예시적인 구조체들을 도시한다.
도 7a 및 도 7b는 실시예들에 따른 예시적인 구조체들을 도시한다.
도 8은 일 실시예에 따른 예시적인 캐비티 함유 층의 표면 형태(morphology) 이미지를 도시한다.
도 9는 일 실시예에 따른 회로를 제조하기 위한 예시적인 순서도를 도시한다.
도면들이 축적이 맞추어질 필요가 없을 수 있다는 것을 주의해야 한다. 도면들은 오로지 본 발명의 전형적인 측면들만을 도시하도록 의도되며, 따라서 본 발명의 범위를 제한하는 것으로 간주되지 않아야만 한다. 도면들에 있어, 도면들 사이에서 유사한 도면번호들이 유사한 엘러먼트를 나타낸다.
이상에서 표시된 바와 같이, 본 발명의 측면들은 III족 질화물-기반 반도체 구조체와 같은 반도체 구조체를 제공한다. 반도체 구조체는 캐비티 함유 반도체 층을 포함한다. 캐비티 함유 반도체 층은 2개의 단분자층보다 더 큰 두께 및 복수의 캐비티들을 가질 수 있다. 캐비티들은 적어도 1 나노미터의 특징 크기를 가질 수 있으며, 적어도 5 나노미터의 특징 간격을 가질 수 있다. 본 발명자들은, 이러한 구조체의 실시예들이 반도체 층들 내의 내부 응력들, 쓰레딩 전위(threading dislocation)들, 및 크랙들을 감소시키도록 구성될 수 있다는 것을 발견하였다. 추가적으로, 실시예들은 구조체 내의 축적된 내부 응력들을 제어 및/또는 해소하기 위해 사용될 수 있다. 달리 언급되지 않는 한, 본원에서 사용되는 바와 같은 용어 "세트"는 하나 이상(즉, 적어도 하나)을 의미하며, 문구 "임의의 해법"은 임의의 공지되거나 또는 이후에 개발되는 해법을 의미한다.
도 1은 종래 기술에 따른 전위들을 감소시키기 위한 통상적인 접근방식을 예시한다. 이러한 접근방식에 있어, 구조체(1)는 그 위에 핵생성 층(4)이 성장되는 기판(2)을 포함한다. 반도체 (예를 들어, 유착(coalescing)) 층(8)이 핵 생성 층(4) 상에 성장된다. 핵생성 층(4)은, 기판(2) 상에 직접 성장된 반도체 층(8)에 존재하였을 전위들(9)의 수에 비하여 반도체 층(8) 내에 존재하는 전위들(9)의 수를 감소시키도록 구성된다.
도 2는 일 실시예에 따른 예시적인 구조체(10)를 도시한다. 구조체(10)는 기판(12), 핵생성 층(14), 캐비티 함유 층(16), 및 반도체 (예를 들어, 유착) 층(18)을 포함하는 것으로 도시된다. 캐비티 함유 층(16)은 구조체(10) 내에서 스트레스-완화 층으로서 역할할 수 있다. 예시된 바와 같이, 반도체 층(18)은 종래 기술의 반도체 층(8)(도 1)에 존재하는 것보다 상당히 더 적은 전위들(19)을 가질 수 있다.
일 실시예에 있어, 구조체(10)의 반도체 층들(14, 16, 18)은 III-V족 재료 시스템으로부터 선택된 재료들로 형성된다. 더 특정한 실시예에 있어, 각각의 층(14, 16, 18)은 III족 질화물 재료로 형성된다. 기판(12)은 임의의 적절한 기판 재료를 포함할 수 있다. III족 질화물 층들에 대한 예시적인 기판 재료들은, 사파이어, 탄화 실리콘, 실리콘, 리튬 알루미네이트(γ-LiAlO2), LiAlO2, 리튬 갈레이트, 스피넬(MgAl2O4), 질화 갈륨(GaN), 질화 알루미늄(AlN), 알루미늄 산화질화물, 산화 아연(ZnO), 및/또는 유사한 것을 포함한다. 각각의 층(14, 16, 18)은 2개의 단분자층들보다 더 큰 두께를 가질 수 있다. 일 실시예에 있어, 각각의 층(14, 16, 18)의 두께는 약 10 내지 약 10,000 나노미터의 범위 내이다. 캐비티 함유 층(16)의 두께는 이에 의해 아일랜드들이 유착될 두께에 기초하여 선택될 수 있으며, 이는 핵생성 층(14)의 핵생성 아일랜드들의 원래의 이격 거리에 크게 의존한다. 반도체 층(18)의 두께는 크래킹을 제한하도록 선택될 수 있다. 예를 들어, 반도체 층(18)의 두께는, 종래 기술의 전위 밀도를 뛰어넘어 약 10배만큼 전위 밀도를 감소시키도록 선택될 수 있다. 더 구체적이고 예시적인 실시예에 있어: 핵생성 층(14)의 두께는 약 5 나노미터 내지 약 100 나노미터 사이이며; 캐비티 함유 층(16)의 두께는 약 1 마이크론 내지 약 10 마이크론 사이이고; 및 반도체 층(18)의 두께는 약 1 마이크론 내지 약 4 마이크론 사이이다.
일 실시예에 있어, 층들(14, 16, 18)의 각각은 기판(12) 상에서 에피택셜적으로 성장된다. 예를 들어, 핵생성 층(14)은 기판(12) 상에서 직접적으로 에피택셜적으로 성장될 수 있다. 핵생성 층(14)의 성장은, 큰 핵생성 아일랜드들(14A, 14B)을 야기하도록 구성된 성장 온도 및 V/III 비율에서의 복수의 핵생성 아일랜드들(14A, 14B)의 성장을 포함할 수 있다. 예를 들어, 성장 온도는 약 700℃ 내지 약 1050℃의 범위 내 일수 있으며, V/III 비율은 약 1000 내지 약 20000 사이의 범위 내 일수 있다. 핵생성 층(14)의 성장 동안, 핵생성 아일랜드들(14A, 14B)의 전형적인 크기는 성장 동안 사용되는 V/III 비율을 조정함으로써 제어될 수 있다. 일 실시예에 있어, 핵생성 아일랜드들(14A, 14B)은, 아일랜드들(14A, 14B) 사이의 유사한 이격 거리를 가지고, 수 나노미터 내지 수백 나노미터의(예를 들어, 수십 나노미터의) 상대적으로 큰 수평 크기를 갖는다.
캐비티 함유 층(16)은 핵생성 층(14) 상에서 직접적으로 에피택셜적으로 성장될 수 있다. 일 실시예에 있어, 캐비티 함유 층(16)의 성장은 캐비티 함유 층(16) 내에 존재하는 하나 이상의 캐비티들(공극(void)들)(16A, 16B)을 야기하도록 구성된다. 예를 들어, 캐비티 함유 층(16)의 성장은 상대적으로 높은 온도에서 수행될 수 있으며, 이는 핵생성 층(14)의 성장을 위해 사용된 온도보다 더 높은 약 섭씨 수백도일 수 있다. 핵생성 아일랜드들(14A, 14B)의 특징 크기는, 핵생성 아일랜드들(14A, 14B)의 크기와 캐비티들의 간격 사이의 상관관계에 기인하여, 캐비티 함유 층(16) 내에 존재하는 캐비티들(16A, 16B)의 특징 크기 및 밀도를 제어할 수 있다. 예를 들어, 캐비티들이 핵생성 아일랜드들(14A, 14B)의 경계들의 반드시 전부가 아니라 일부에서 형성될 수 있음에 따라, 큰 핵생성 아일랜드들(14A, 14B)은 캐비티들이 더 이격되게끔 할 것이다. 큰 수평 크기들을 갖는 핵생성 아일랜드들(14A, 14B)을 갖는 핵생성 층(14) 상에 캐비티 함유 층(16)을 성장시킴으로써, 캐비티 함유 층(16) 내에 존재하는 캐비티들의 밀도가 감소될 수 있으며, 이는 반도체 층(18) 내에 존재하는 쓰레딩 전위들(19)의 수를 크게 감소시킬 수 있다.
또한, 캐비티 함유 층(16)의 성장 동안 사용되는 온도 및/또는 V/III 비율은, 예를 들어, 캐비티 함유 층(16) 내의 아일랜드 형성들의 수평 성장 레이트를 변경함으로써 캐비티들(16A, 16B)의 수직 크기를 제어할 수 있다. 캐비티 함유 층(16) 내의 캐비티들(16A, 16B)의 존재는 구조체(10)의 반도체 층들 내의 내부 응력들, 쓰레딩 전위들(19), 및 크랙들을 감소시킬 수 있다.
그 다음, 반도체 층(18)이 임의의 해법을 사용하여 캐비티 함유 층(16) 상에 직접 에피택셜적으로 성장될 수 있다. 이러한 정도로, 반도체 층(18)의 성장은 유착된 반도체 층을 야기하도록 구성된 임의의 성장 온도 및 V/III 비율로 수행될 수 있다. 일 실시예에 있어, 반도체 층(18)의 성장은 캐비티 함유 층(16)의 성장에서 사용된 것들보다 더 낮은 V/III 비율 및 더 높은 성장 온도를 사용한다. 일 실시예에 있어, 반도체 층(18)은 캐비티 함유 층(16)과 상이한 화학량론(stoichiometry)을 갖는다. 캐비티들(16A, 16B)을 갖는 캐비티 함유 층(16)을 포함하는 구조체(10)는, 그렇지 않았다면 반도체 층(18) 내에 존재하였을 헤테로에피택시(heteroepitaxy)와 연관된 응력들을 감소시킬 수 있다. 결과적으로, 반도체 층(18)은 감소된 수의 전위들(19) 및 크랙들을 가질 것이다.
본원에서 설명되는 바와 같은, 반도체 구조체(10)의 일 실시예는, 다양한 층들(14, 16, 18)의 형성 동안 하나 이상의 성장 조건들(예를 들어, 온도, 압력, 조성, 등)을 변경함으로써 제조될 수 있다. 질화 알루미늄(AlN)-기반 재료들로 형성된 층들(14, 16, 18)을 포함하는 반도체 구조체(10)를 제조하기 위한 예시적인 방법의 설명이 이어진다. 층들(14, 16, 18)이 별개의 층들로서 설명되지만, 층들(14, 16, 18)이 균일한 조성(이하의 예에서 AlN)으로 형성될 때, 구조체(10)는 3개의 별개의 성장 기간들(이들의 각각이 층들(14, 16, 18)에 대응하는)을 사용하여 형성된 단일 층을 갖는 것으로서 간주될 수 있다. 이와 무관하게, 아래의 예는 오로지 예시적일 뿐이며, 유사한 방법(그러나 성장 조건들에 대해 상이한 범위들을 갖는)이, 임의의 유형의 AlxInyBzGa1-x-y-xN 합금 층(여기에서, 0 ≤ x, y, z, ≤ 1 및 0 ≤ x+y+z ≤ 1)과 같은 하나 이상의 유형들의 조성물들의 임의의 조합으로 형성된 층들(14, 16, 18)을 포함하는 반도체 구조체(10)를 제조하기 위해 적용될 수 있다는 것이 이해되어야 한다. 예시적인 실시예에 있어, 알루미늄 몰 분율 x는 적어도 0.8이다.
AlN-기반 핵생성 층(14)에 대한 성장 조건들은 3차원적 성장을 유도하도록 구성될 수 있다. 예를 들어, 핵생성 층(14)에 대한 성장 온도는 약 600℃ 내지 약 1300℃ 사이의 범위 내 일수 있으며, V/III 비율은 약 100 내지 약 50000 사이의 범위 내 일수 있다. 더 높은 V/III 비율의 사용은 수직 성장 레이트를 증강시키고 수평 성장을 제한한다. 이러한 정도로, V/III 비율 및/또는 성장을 위한 시간 기간은 핵생성 층(14) 내의 아일랜드들의 목표 특징 크기를 제공하기 위해 조정될 수 있다. 추가적으로, 핵생성 층(14)의 형성은, 예를 들어, 질화 인듐(InN), 질화 갈륨(GaN), 질화 알루미늄(AlN), 질화 실리콘(SiN), 이들의 합금들 중 임의의 합금, 및/또는 유사한 것을 포함하는 비유사한 재료들을 사용할 수 있다.
AlN-기반 캐비티 함유 층(16)에 대한 성장 조건들은 캐비티 함유 층(16) 내의 아일랜드 성장 및 캐비티들의 존재를 유도하도록 구성될 수 있다. 예를 들어, 캐비티 함유 층(16)에 대한 성장 온도는 약 800℃ 내지 약 1500℃ 사이의 범위 내 일수 있으며, V/III 비율은 약 100 이상, 예를 들어, 약 100 내지 약 10000 사이의 범위 내 일수 있다. V/III 비율은, 캐비티들의 수직 치수를 조정할 수 있는 목표 수평 성장 레이트에 기초하여 조정될 수 있다. 추가적으로, 산화 아연(ZnO), 질화 티타늄(TiN), SiN, 비화 갈륨(GaAs), 비화 알루미늄(AlAs), GaN, InN, 및/또는 유사한 것과 같은 추가적인 보조제(auxiliary agent)들(예를 들어, 전구체들)이 캐비티 함유 층(16) 내의 캐비티들을 유도하고 그럼으로써 캐비티 함유 층(16)의 탄성 속성들을 변경하기 위하여 사용될 수 있다.
AlN-기반 반도체 층(18)에 대한 성장 조건들은, 단일 층으로의 캐비티 함유 층(16) 내의 핵생성된(nucleated) 아일랜드들의 유착을 유도하도록 구성될 수 있다. 예를 들어, 반도체 층(18)에 대한 성장 온도는 약 1100℃ 내지 약 1600℃의 사이의 범위 내 일수 있으며, V/III 비율은 약 1 내지 약 2500 사이의 범위 내 일수 있다. 후속 성장은 완전히 유착된, 무-구멍(pit-free) 단일-결정질 AlN 반도체 층을 야기할 수 있다. 반도체 층(18)은 임의의 희망되는 두께로, 예를 들어, 1 나노미터 내지 10000 나노미터 사이의 두께의 범위 내의 두께로 성장될 수 있다. 반도체 층(18) 내의 작은 몰 분율(예를 들어, 1 내지 5 퍼센트)의 갈륨의 부가는 핵생성된 아일랜드들의 유착을 증가시킬 수 있다. 일 실시예에 있어, 반도체 층(18) 내의 알루미늄의 몰 분율은 캐비티 함유 층(16) 내의 알루미늄의 몰 분율과 적어도 2 퍼센트만큼 상이하다. 반도체 층(18)을 성장시키기 위해 사용되는 압력은 100 토르(torr) 아래일 수 있고, 성장의 전체 지속기간 동안 일정하게 유지될 수 있다. 압력은, 예를 들어, 챔버 내의 수소의 양을 수정함으로써, 밸런싱될 수 있다.
구조체(10)의 다양한 실시예들은, 온도, 압력, V/III 비율, III족 원소들의 몰 농도, 및/또는 유사한 것과 같은 성장 파라미터들 중 하나 이상을 변화시킴으로써 달성될 수 있다. 추가적으로, 하나 이상의 층들(14, 16, 18)은 하나 이상의 추가적인 전구체들의 플럭스(flux)로 성장될 수 있다. 예시적인 전구체들은: 트리메틸알루미늄, 트리메틸갈륨, 트리메틸인듐, 트리에틸갈륨, 트리에틸붕소, 및/또는 유사한 것을 포함한다. 전구체 플럭스들은 적어도 분당 1 마이크로-몰의 흐름 레이트(들)로 전달될 수 있다.
도 3은 다른 실시예에 따른 예시적인 구조체(20)를 도시한다. 이러한 경우에 있어, 구조체(20)는, 기판(12) 상에 에피택셜적으로 성장될 수 있으며 큰 스케일(scale)의 캐비티들을 함유하지 않을 수 있는 핵생성 층(24)을 포함한다. 일 실시예에 있어, 핵생성 층(24)은 적어도 1 나노미터의 두께를 갖는다. 핵생성 층(24)은 층(24)을 형성하는 핵생성 아일랜드들(24A, 24B)에 기인하여 작은 스케일의 캐비티들 및 불균일물(inhomogeneity)들을 함유할 수 있다는 것이 이해되어야 한다. 본원에서 사용되는 바와 같은, 작은 스케일의 캐비티들은 약 1 나노미터 이하의 특징 크기(예를 들어, 캐비티의 최대 수평 단면에 의해 결정되는 것과 같은)를 갖는 캐비티들을 지칭한다.
캐비티 함유 층(26)은, 캐비티 함유 층(26) 내에 큰 스케일의 캐비티들(26A, 26B)의 형성을 야기하도록 구성된 성장 파라미터들을 사용하여 핵생성 층(24) 상에서 성장될 수 있다. 캐비티 함유 층(26)은 임의의 두께, 예를 들어, 약 10 나노미터 내지 10000 나노미터 사이의 범위 내의 두께를 가질 수 있다. 캐비티 함유 층(26)을 야기하는 큰 구조체들의 형성을 위한 성장 조건들은, 예를 들어, 핵생성 층(24)의 성장을 위해 사용된 온도에 비하여 섭씨 수백도의 온도 증가와 함께 높은 V/III 비율을 가짐으로써, 3-차원적 성장을 보장하도록 선택될 수 있다. 그 다음 구조체들은 2-차원적 성장을 촉진시키기 위한 성장 조건을 변경함으로써 유착되도록 허용되며, 이는 V/III 비율의 감소 및 성장 온도의 추가적인 증가(예를 들어, 섭씨 수백도만큼의)에 의해 달성될 수 있다.
캐비티들(26A, 26B)은 다양한 크기일 수 있으며, 캐비티 함유 층(26) 전체에 걸쳐 다양한 분포 및 밀도를 가질 수 있다. 예를 들어, 큰 스케일의 캐비티들(26A, 26B)의 특징 크기는 약 1 나노미터를 초과할 수 있다. 더 구체적인 예시적인 실시예에 있어, 큰 스케일의 캐비티들(26A, 26B)의 특징 크기는 약 10 나노미터 내지 약 4000 나노미터 사이의 범위일 수 있다. 또한, 캐비티들(26A, 26B)은 임의의 다양한 특징 간격들을 가질 수 있다. 일 실시예에 있어, 캐비티들(26A, 26B)의 특징 간격(예를 들어, 2개의 인접한 캐비티들의 에지들 사이의 최단 거리에 의해 결정되는 바와 같은)은 약 5 나노미터 내지 약 1 마이크론 사이의 범위 내(예를 들어, 예시적인 실시예에서 약 수백 나노미터)일 수 있다. 이와 무관하게, 본원에서 설명되는 바와 같은 캐비티 함유 층(26) 내에 존재하는 캐비티들(26A, 26B)의 특징 크기는, 캐비티 함유 층(26)의 에피택셜 성장 동안 사용되는 성장 온도, 압력, V/III 비율, 및/또는 유사한 것과 같은 성장 파라미터들에 의해 결정된다.
일 실시예에 있어, 성장 파라미터들은 반도체 구조체(20) 내의 인접한 층들 사이에서 상이하다. 예를 들어, 반도체 구조체 내의 각각의 반도체 층은 인접한 층(들)의 성장 동안 사용된 온도와 적어도 5 퍼센트 상이한 온도에서 성장될 수 있다. 유사하게, 반도체 구조체 내의 각각의 반도체 층은 인접한 층(들)의 성장 동안 사용된 온도와 적어도 5 퍼센트 상이한 V/III 비율로 성장될 수 있다. 본원에서 설명되는 에피택셜 성장의 하나 이상의 부분들은, 반도체 층들의 탄성/플라스틱 특성들을 수정하기 위하여 및 내부 축적 응력들을 해소하기 위하여 반도체 층들 및/또는 초격자들을 갖는 다양한 구조체들을 생산하기 위해 재적용되거나 및/또는 반복적으로 적용될 수 있다.
예를 들어, 도 4는 또 다른 실시예에 따른 예시적인 구조체(30)를 도시한다. 이러한 경우에 있어, 구조체(30)는 기판(12) 상에 직접적으로 성장된 핵생성 층(34) 및 핵생성 층(34) 상에 직접적으로 성장된 캐비티 함유 층(36)을 포함한다. 본원에서 설명된 바와 같이, 캐비티 함유 층(36)의 성장 동안 사용된 성장 조건들은 복수의 캐비티들(36A)이 층(36) 내에 존재하게끔 하도록 구성될 수 있다. 도 2에 도시된 바와 같이, 캐비티 함유 층(36) 상에 성장된 층(예를 들어, 반도체 층(18))은 큰 스케일의 캐비티들이 존재하지 않을 성장 조건들을 사용하여 성장될 수 있다. 대안적으로, 도 4에 도시된 바와 같이, 제 2 캐비티 함유 층(38)은 캐비티 함유 층(36) 내에 존재하는 캐비티들(36A)(예를 들어, 캐비티 함유 층(36)의 상단에 존재하는 캐비티들)이 제 2 캐비티 함유 층(38) 내로 연장하게끔 유도하도록 구성된 성장 조건들을 사용하여 캐비티 함유 층(36) 상에서 직접적으로 성장된다. 결과적으로, 제 2 캐비티 함유 층(38)은 캐비티 함유 층(36) 내에 존재하는 캐비티들(36A)과 실질적으로 정렬되는 복수의 캐비티들(38A)을 또한 포함한다. 이러한 캐비티들(38A)은, 예를 들어, 제 2 캐비티 함유 층(38)에 대해 하나 이상의 상이한 성장 조건들을 사용하는 것에 기인하여, 캐비티 함유 층(36) 내에 존재하는 캐비티들(36A)과 형상 및/또는 크기에 있어 변화할 수 있다.
도 5는 일 실시예에 따른 또 다른 예시적인 구조체(40)를 도시한다. 이러한 경우에 있어, 도 4에 도시된 구조체(30)와 유사하게, 핵생성 층(34)이 기판(12) 상에 직접적으로 위치되며, 캐비티 함유 층(36)이 핵생성 층(34) 상에 직접적으로 위치된다. 그러나, 구조체(40)는, 캐비티 함유 층(36) 상에 성장되는 제 2 핵생성 층(44) 및 제 2 핵생성 층(44) 상에 성장되는 제 2 캐비티 함유 층(46)을 또한 포함한다. 이러한 정도로, 구조체(40)는 복수의 핵생성 층들(34, 44) 및 복수의 캐비티 함유 층들(36, 46)을 포함한다. 구조체(40)가 2개의 핵생성 층들(34, 44) 및 2개의 캐비티 함유 층들(36, 46)을 포함하는 것으로 도시되지만, 구조체(40)가 임의의 수의 핵생성 및/또는 캐비티 함유 층들을 포함할 수 있다는 것이 이해되어야 한다.
예시된 바와 같이, 개별적인 캐비티 함유 층들(36, 46)에 존재하는 캐비티들(36A, 46A)은 층들(36, 46)에 대해 사용된 성장 조건들에 따라 상이한 크기들, 상이한 밀도들, 및/또는 유사한 것을 가질 수 있다. 또한, 개별적인 캐비티 함유 층들(36, 46) 내에 존재하는 캐비티들(36A, 46A)은 임의의 특정 정렬을 갖지 않을 수 있으며, 오정렬될 수 있다. 일 실시예에 있어, 구조체(40)는, 이전의 캐비티 함유 층(36) 내에 존재하는 캐비티들(36A)의 대응하는 특징 치수(들)로부터 적어도 5 퍼센트만큼 상이한 하나 이상의 특징 치수들(예를 들어, 수평 크기, 수직 크기, 밀도, 간격, 및/또는 유사한 것)을 갖는 캐비티들(46A)을 갖는, 캐비티 함유 층(46)과 같은 캐비티 함유 층을 포함한다.
캐비티들(36A, 46A)의 존재가 대응하는 반도체 층들(36, 46)의 탄성 속성들에 영향을 주기 때문에, 다양한 캐비티 크기들 및 밀도들을 갖는 복수의 반도체 층들(36, 46)을 함유하는 다층화된 반도체 구조체(40)는, 반도체 구조체(40)의 수직 치수 전체에 걸쳐 반도체 층들의 탄성 속성들의 제어를 가능하게 할 수 있다. 반도체 구조체의 탄성 속성들의 추가적인 제어는, 그 안에서 캐비티들을 갖는 반도체 층들이 큰 스케일의 캐비티들을 갖지 않는 반도체 층들과 상호교번(interchange)되는 반도체 층들의 초격자에 의해 제공될 수 있다.
이러한 정도로, 도 6a 내지 도 6c는 각기 실시예들에 따른 초격자들(55A-55C)을 포함하는 예시적인 구조체들(50A-50C)을 도시한다. 각각의 구조체(50A-50C)는 기판(12) 및 그 위에 위치된 핵생성 층(54)를 포함하는 것으로 도시되며, 이들의 각각은 본원에서 설명되는 바와 같이 구성될 수 있다. 각각의 초격자(55A-55C)는 핵생성 층(54) 상에 성장될 수 있다. 각각의 초격자(55A-55C)는 큰 스케일의 캐비티들을 갖지 않는 반도체성(semiconducting) 층들(58A-58C)과 상호교번되는 캐비티 함유 층들(56A-56C)을 포함한다. 구조체들(50A-50C)이 각기 6개의 층들을 갖는 초격자들(55A-55C)을 포함하는 것으로 도시되지만, 본원에서 설명되는 초격자가 임의의 수의 층들을 포함할 수 있다는 것이 이해되어야 한다. 추가적으로, 일 실시예는 초격자의 부분이 아닌 도 6a 내지 도 6c에 도시된 바와 같은 유사한 층 구성들을 갖는 구조체들을 제공할 수 있다.
이와 무관하게, 초격자(55A-55C)는 가능한 다양한 구성들 중 임의의 구성을 가질 수 있다. 예를 들어, 도 6a에 예시된 바와 같이, 초격자(55A) 내의 층들(56A-56C, 58A-58C)의 각각은 실질적으로 유사한 수직 두께를 가질 수 있다. 일 실시예에 있어, 초격자는 층들의 복수의 쌍들을 포함하며, 여기에서 각각의 쌍은 층(56A)과 같은 캐비티 함유 층 및 인접한 반도체성 층(58A)을 포함한다. 쌍 내의 하나 또는 둘 모두의 층들의 하나 이상의 속성들은 초격자의 일 측(side)으로부터 초격자의 다른 측까지 변화할 수 있다. 예를 들어, 도 6b에 있어, 초격자(55B)는 초격자(55B) 전체에 걸쳐 가변적인 두께 H를 갖는 캐비티 함유 층들(56A-56C)을 포함한다. 일 실시예에 있어, 각 캐비티 함유 층(56A-56C)의 두께 H는 핵생성 층(54)으로부터의 거리에 따라 감소한다. 유사하게, 도 6c에 도시된 바와 같이, 초격자(55C)는 초격자(55C) 전체에 걸쳐 가변적인 두께 H1을 갖는 반도체성 층들(58A-58C)을 포함한다. 일 실시예에 있어, 각 반도체성 층(58A-58C)의 두께 H1은 핵생성 층(54)으로부터의 거리에 따라 증가한다. 더 구체적이고 예시적인 실시예에 있어, 층들의 인접한 쌍들 내의 층들의 두께들 H 및/또는 H1은 적어도 5 퍼센트만큼 상이하다.
본원에서 설명되는 다양한 층들은 실질적으로 균일한 조성으로 형성될 수 있다. 대안적으로, 하나 이상의 층들의 조성은 층의 형성 동안 변경될 수 있다. 예를 들어, 도 7a 및 도 7b는 실시예들에 따른 예시적인 구조체들(60A, 60B)을 도시한다. 각각의 구조체(60A, 60B)는 기판(12) 및 그 위에 위치된 핵생성 층(64)를 포함하는 것으로 도시되며, 이들의 각각은 본원에서 설명되는 바와 같이 구성될 수 있다. 일련의 층들은 핵생성 층(64) 상에 성장될 수 있으며, 큰 스케일의 캐비티들을 갖지 않는 반도체성 층들(68A-68C)과 상호교번되는 캐비티 함유 층들(66A-66C)을 포함한다. 일 실시예에 있어, 일련의 층들(66A-66C, 68A-68C)은 초격자를 형성한다.
도 7a에 있어, 구조체(60A) 내의 반도체성 층들(68A-68C)은 서로 적어도 1 퍼센트만큼 상이한 조성들을 갖는다. 일 실시예에 있어, 층들(68A-68C)의 조성들은 서로 적어도 2 퍼센트만큼 상이한 층들(68A-68C)에 대한 밴드 갭들을 야기할 수 있다. III족 질화물 층(68A-68C)의 조성은 층(68A-68C) 내의 알루미늄의 몰 분율에 기초하여 결정될 수 있다. 일 실시예에 있어, 층들(68A-68C)의 조성은, 대략 1과 구조체 내의 n-형 접촉 층의 몰 분율 사이의 평균이 되도록 선택될 수 있다. 예를 들어, n-형 접촉 층이 x = 0.6의 알루미늄의 몰 분율을 함유하는 경우, 초격자 층들(68A-68C)의 평균 조성은, 이러한 평균 조성을 유지하도록 선택된 개별적인 초격자 층들의 조성으로, 약 x = 0.8일 수 있다. 예를 들어, 초격자 층들은 이러한 초격자 내의 0.8의 평균 조성을 산출하기 위하여 적절한 두께의 AlN과 상호교번되는 Al0.65Ga0.35N 층들을 포함할 수 있다.
또한, 층들(68A-68C) 중 하나 이상은, 층(68A-68C) 내의 하나 이상의 원소들의 몰 분율이 층(68A-68C) 전체에 걸쳐 변화하는 단계적화된 조성을 가질 수 있다. 예를 들어, III족 질화물 층(68A-68C)에 대하여, 알루미늄 몰 분율은 상이한 층들(68A-68C) 사이에서 및/또는 층(68A-68C) 내에서 변화할 수 있다. 이러한 정도로, III족 질화물 층(68A-68C)의 형성은 일련의 성장 단계들을 포함할 수 있으며, 각각의 성장 단계는: V/III 비율의 변화 또는 성장 온도의 변화 중 적어도 하나를 갖는다. 일 실시예에 있어, 이러한 변화(들)는 이전의 성장 단계에서 사용된 V/III 비율 및/또는 성장 온도와 적어도 1 퍼센트만큼 상이하다. 대안적으로, III족 질화물 층(68A-68C)의 성장은 (예를 들어, 단조적으로(monotonic), 또는 펄싱되거나(pulsed), 또는 주기적으로) 연속적으로 변화하는 V/III 비율 및/또는 성장 온도를 사용할 수 있다. 일 실시예에 있어, 단계화된 III족 질화물 층 내의 알루미늄 몰 분율과 같은 원소의 몰 분율은 층의 일 측으로부터 층의 대향 측(opposing side)까지 적어도 1 퍼센트만큼 상이하다. 단계화는, 예를 들어, 구조체(60A)의 일 측 상의 AlN 층에 인접한 높은 알루미늄 함유량(content)으로부터 n-형 접촉 층에 인접한 구조체(60A)의 일 측 상의 낮은 알루미늄 함유량까지 변화할 수 있다. 유사하게, 도 7b에 있어, 구조체(60B) 내의 캐비티 함유 층들(66A-66C)은 서로 적어도 1 퍼센트만큼 상이한 조성들을 갖거나 및/또는 단계화된 조성들을 가질 수 있다. 또한, 캐비티 함유 층들(66A-66C)의 각각 내의 캐비티들은 다른 캐비티 함유 층들(66A-66C) 내의 캐비티들과 적어도 1 퍼센트만큼 상이한 특징 밀도(예를 들어, 간격) 및/또는 특징 크기를 가질 수 있다.
다양한 속성들(예를 들어, 두께들, 조성들, 캐비티들, 등)의 예시적인 시나리오들이 개별적으로 도 6a 내지 6c 및 도 7a 내지 도 7b에 도시되고 설명되었다. 그러나, 구조체가 다양한 속성들의 임의의 조합을 포함할 수 있다는 것이 이해되어야 한다. 또한, 속성들이 도 6a 내지 도 6c 및 도 7a 내지 도 7b에 도시된 방식들에 대한 대안적인 방식들로 변화될 수 있다. 예를 들어, 두께들은 대안적인 방향들로 변화할 수 있으며, 비-연속적인 방식으로 변화할 수 있고, 및/또는 등이다. 이와 무관하게, 다양한 층들의 속성들은 구조체 내의 반도체 층들의 탄성 속성들의 목표 분포를 달성하고, 결과적으로 구조체 전체에 걸친 응력들의 목표 분포를 달성하도록 구성될 수 있다.
반도체 구조체 내의 하나 이상의 캐비티 함유 층들의 포함은 반도체 층들 내의 응력들을 조작하기 위한 다른 공지된 기술들과 조합될 수 있다. 예를 들어, 본원에서 설명되는 구조체는 캐비티 함유 층들과 결합되는 교번(alternate)하는 인장 응력 및 압축 응력을 갖는 반도체 층들을 포함할 수 있다. 인장 응력 및 압축 응력은, 예를 들어, 층을 성장시키는 동안 사용되는 V/III 비율을 조정함으로써 변화될 수 있다.
본 발명자들은 본원에서 설명된 구조체들을 형성하고 분석하였다. 도 8은 일 실시예에 따른 예시적인 캐비티 함유 층의 표면 형태(morphology)를 예시하는 이미지를 도시한다. 캐비티 함유 층은 본원에서 설명된 방법을 사용하여 에피택셜적으로 성장되었다. 이미지는 원자간력 현미경(atomic force microscope; AFM)을 사용하여 캡처되었으며, 표면의 5 마이크론 곱하기 5 마이크론 영역을 도시한다. 예시된 바와 같이, 원자 스텝(atomic step)은 약 1.0 옹스트롬의 RMS로 극단적으로 평평한 표면을 도시한다.
본원에서 설명된 구조체는 임의의 다양한 유형들의 광전자 또는 전자 디바이스들의 부분으로서 구현될 수 있다. 일 실시예는 III족 질화물 반도체 층들을 사용하여 형성된 디바이스를 제공한다. 이러한 경우에 있어, 응력 특성들을 제어하는 것이 크랙들 및 전위들을 감소시키기 위해 중요할 수 있다. 더 구체적인 실시예에 있어, 디바이스가 다이오드와 같은 발광 디바이스이며, 여기에서 활성 층 내의 그리고 활성 층에 인접한 응력 및 전위들의 제어는 개선된 디바이스 동작 및 디바이스의 연장된 수명을 제공할 수 있다. 예시적인 디바이스는: 레이저 다이오드, 발광 다이오드, 포토다이오드, 심 자외선 발광 다이오드, 고 이동도 전자 트랜지스터, 전계 효과 트랜지스터, p-n 다이오드, 쇼트키 다이오드, 및/또는 유사한 것을 포함한다.
일 실시예에 있어, 구조체(10)(도 2) 또는 구조체(20)(도 3)와 같은 본원에서 설명된 구조체는 다양한 유형들의 디바이스들 중 임의의 디바이스의 후속 성장을 위한 템플릿으로서 사용된다. 이러한 경우에 있어, 템플릿이 형성될 수 있으며, 이는 그 다음의 템플릿 상의 다양한 유형들의 반도체 디바이스들의 임의의 조합의 하나 이상의 층들을 성장을 위해 제공될 수 있다. 이러한 정도로, 반도체 디바이스의 형성은: 반도체 구조체(예를 들어, 템플릿) 상의 n-형 접촉 층의 에피택셜 성장; n-형 접촉 층 상의 (예를 들어, 양자 우물들 및 장벽들을 포함하는) 활성 층의 에피택셜 성장; 및 활성 층 상의 p-형 접촉 층의 에피택셜 성장을 포함할 수 있다. 다른 실시예에 있어, 기판은 독립(free-standing) 반도체 층들의 구조체를 생성하기 위하여 캐비티 영역들을 따라, 예를 들어, 레이저에 의해 제거될 수 있다.
일 실시예에 있어, 본 발명은 본원에서 설명된 바와 같이 설계되고 제조되는 디바이스들 중 하나 이상을 포함하는(예를 들어, 본원에서 설명된 반도체 구조체를 사용하여 제조되는 하나 이상의 디바이스들을 포함하는) 회로를 설계하고 및/또는 제조하는 방법을 제공한다. 이러한 정도로, 도 9는 일 실시예에 따른 회로(126)를 제조하기 위한 예시적인 순서도를 도시한다. 처음에, 사용자는 본원에서 설명된 바와 같은 반도체 디바이스에 대한 디바이스 설계(112)를 생성하기 위하여 디바이스 설계 시스템(110)을 사용할 수 있다. 디바이스 설계(112)는, 디바이스 설계(112)에 의해 정의된 특징들에 따라 물리적인 디바이스들(1016)의 세트를 생성하기 위해 디바이스 제조 시스템(114)에 의해 사용될 수 있는 프로그램 코드를 포함할 수 있다. 유사하게, 디바이스 설계(112)는, 사용자가 회로 설계(122)를 생성하기 위해 사용할 수 있는(예를 들어, 하나 이상의 입력들 및 출력들을 회로 내에 포함된 다양한 디바이스들에 연결함에 의해), 회로 설계 시스템(120)에 제공될 수 있다(예를 들어, 회로들 내에서 사용이 가능한 컴포넌트로서). 회로 설계(122)는 본원에서 설명된 바와 같이 설계된 디바이스를 포함하는 프로그램 코드를 포함할 수 있다. 어떠한 경우에도, 회로 설계(122) 및/또는 하나 이상의 물리적 디바이스들(116)이 회로 설계(122)에 따라 물리적 회로(126)를 생성할 수 있는 회로 제조 시스템(124)에 제공될 수 있다. 물리적 회로(126)는 본원에서 설명된 바와 같이 설계된 하나 이상의 디바이스들(116)을 포함할 수 있다.
다른 실시예에 있어, 본 발명은, 본원에서 설명된 바와 같은 반도체 디바이스(116)를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 제공한다. 이러한 경우에 있어, 시스템(110, 114)은 본원에서 설명된 바와 같은 반도체 디바이스(116)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 바와 같이 설계 및/또는 제조된 적어도 하나의 디바이스(116)를 포함하는 회로(126)를 제조하기 위한 회로 제조 시스템(124) 및/또는 설계하기 위한 회로 설계 시스템(120)을 제공한다. 이러한 경우에 있어, 시스템(120, 124)은 본원에서 설명된 바와 같은 적어도 하나의 반도체 디바이스(116)를 포함하는 회로(126)를 설계 및/또는 제조하는 방법을 구현하도록 프로그래밍된 범용 컴퓨팅 디바이스를 포함할 수 있다.
또 다른 실시예에 있어, 본 발명은, 실행될 때, 컴퓨터 시스템이 본원에서 설명된 바와 같은 반도체 디바이스를 설계 및/또는 제조하는 방법을 구현하도록 컴퓨터 시스템을 인에이블(enable)하는, 적어도 하나의 컴퓨터-판독가능 매체에 심어진(fixed) 컴퓨터 프로그램을 제공한다. 예를 들어, 컴퓨터 프로그램은 본원에서 설명된 바와 같은 디바이스 설계(112)를 생성하도록 디바이스 설계 시스템(110)을 인에이블할 수 있다. 이러한 정도로, 컴퓨터-판독가능 매체는, 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드를 포함한다. 용어 "컴퓨터-판독가능 매체"는, 이로부터 프로그램 코드의 저장된 카피가 컴퓨팅 디바이스에 의해 인지되거나, 재생되거나, 또는 달리 통신될 수 있는, 현재 공지된 또는 향후 개발될 표현의 유형의 매체의 임의의 유형 중 하나 이상을 포함한다는 것이 이해되어야 한다.
다른 실시예에 있어, 본 발명은 컴퓨터 시스템에 의해 실행될 때 본원에서 설명된 프로세스들 중 전부 또는 일부를 구현하는 프로그램 코드의 카피를 제공하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템은, 제 2의 별개의 장소에서의 수신을 위해, 그것의 특성 세트 중 하나 이상을 가지며 및/또는 프로그램 코드를 데이터 신호들의 세트로 인코딩하기 위하여 이러한 방식으로 변경되는 데이터 신호들의 세트를 생성 및 송신하기 위하여, 프로그램 코드의 카피를 프로세싱할 수 있다. 유사하게, 본 발명의 일 실시예는, 본원에서 설명된 데이터 신호들의 세트를 수신하고, 데이터 신호들의 세트를 적어도 하나의 컴퓨터-판독가능 매체에 심어진 컴퓨터 프로그램의 카피로 해석하는 컴퓨터 시스템을 포함하는, 본 명세에서 설명된 프로세스들의 전부 또는 일부를 구현하는 프로그램 코드의 카피를 획득하는 방법을 제공한다. 어느 경우에든, 데이터 신호들의 세트가 임의의 유형의 통신 링크를 사용하여 송신/수신될 수 있다.
또 다른 실시예에 있어, 본 발명은 본원에서 설명된 바와 같은 반도체 디바이스를 제조하기 위한 디바이스 제조 시스템(114) 및/또는 설계하기 위한 디바이스 설계 시스템(110)을 생성하는 방법을 제공한다. 이러한 경우에 있어, 컴퓨터 시스템이 획득될 수 있고(예를 들어, 생성되거나, 유지되거나, 이용가능하게 만들어지거나, 등) 및 본원에서 설명된 프로세스를 수행하기 위한 하나 이상의 컴포넌트들이 획득될 수 있으며(예를 들어, 생성되거나, 구매되거나, 사용되거나, 수정되거나, 등), 컴퓨터 시스템에 활용될 수 있다. 이러한 정도로, 활용(deployment)은 다음 중 하나 이상을 포함할 수 있다: (1) 컴퓨팅 디바이스에 프로그램 코드를 설치하는 것; (2) 하나 이상의 컴퓨팅 및/또는 I/O 디바이스들을 컴퓨터 시스템에 부가하는 것; (3) 본원에서 설명된 프로세스를 수행하도록 컴퓨터 시스템을 인에블하기 위해 컴퓨터 시스템을 통합 및/또는 수정하는 것; 및/또는 이와 유사한 것.
본 발명의 다양한 측면들에 대한 이상의 설명은 예시 및 설명의 목적을 위해 제공되었다. 이는, 개시된 것을 정확하게 형성하기 위하여, 철저하거나 또는 본 발명을 한정하도록 의도되지 않았으며, 명백히, 다수의 수정예들 및 변형예들이 가능하다. 당업자에게 자명할 수 있는 이러한 수정예들 및 변형예들은 첨부된 청구항들에 의해 정의되는 바와 같은 본 발명의 범위 내에 속한다.

Claims (20)

  1. 구조체(structure)로서,
    기판;
    상기 기판 위의 핵생성 층으로서, 상기 핵생성 층은 상기 기판의 전체와 접촉하며 복수의 핵생성 아일랜드(island)들을 포함하는, 상기 핵생성 층; 및
    상기 핵생성 층 위의 캐비티(cavity) 함유 층으로서, 상기 캐비티 함유 층은 반도체 재료로 형성되고 복수의 캐비티들을 가지며, 상기 복수의 캐비티들의 최대 측방(lateral) 단면의 크기는 적어도 1 나노미터이고, 2개의 인접한 캐비티들의 에지들 사이의 최단 거리는 적어도 5 나노미터이며, 상기 복수의 캐비티들의 최대 측방 단면의 상기 크기 및 상기 2개의 인접한 캐비티들의 에지들 사이의 상기 최단 거리는 상기 복수의 핵생성 아일랜드의 특징 크기에 의해 제어되는, 상기 캐비티 함유 층을 포함하는, 구조체.
  2. 청구항 1에 있어서,
    상기 핵생성 층은 5 내지 10 나노미터의 두께를 가지며, 1 나노미터 이하의 최대 측방 단면을 갖는 캐비티들을 함유하는, 구조체.
  3. 청구항 1에 있어서,
    상기 복수의 캐비티들의 최대 측방 단면의 상기 크기는 10 나노미터 내지 4000 나노미터의 범위 내인, 구조체.
  4. 청구항 1에 있어서,
    상기 캐비티 함유 층에 바로 인접한 반도체 층을 더 포함하는, 구조체.
  5. 청구항 4에 있어서,
    상기 반도체 층은 상기 캐비티 함유 층의 상기 기판과 대향되는 측(side) 상에 위치되는, 구조체.
  6. 청구항 4에 있어서,
    상기 캐비티 함유 층 및 상기 반도체 층은, 복수의 반도체 층들과 상호교번(interchange)되는 복수의 캐비티 함유 층들을 포함하는 반도체 층들의 초격자의 부분인, 구조체.
  7. 청구항 1에 있어서,
    제 2 캐비티 함유 층을 더 포함하며,
    상기 제 2 캐비티 함유 층은 복수의 캐비티들을 가지고, 상기 제 2 캐비티 함유 층의 상기 복수의 캐비티들의 최대 측방 단면의 크기는 적어도 1 나노미터이며 적어도 5 나노미터만큼 서로 이격되는, 구조체.
  8. 청구항 7에 있어서,
    상기 캐비티 함유 층과 상기 제 2 캐비티 함유 층 사이에 위치된 제 2 핵생성 층을 더 포함하며,
    상기 제 2 핵생성 층은 적어도 1 나노미터의 두께를 갖는, 구조체.
  9. 디바이스로서,
    기판;
    상기 기판 위의 핵생성 층으로서, 상기 핵생성 층은 상기 기판의 전체와 접촉하며 복수의 핵생성 아일랜드들을 포함하는, 상기 핵생성 층;
    상기 핵생성 층 위의 캐비티 함유 층; 및
    상기 캐비티 함유 층에 바로 인접한 반도체 층을 포함하며,
    상기 캐비티 함유 층은 반도체 재료로 형성되고 복수의 캐비티들을 가지며, 상기 복수의 캐비티들의 최대 측방 단면의 크기는 적어도 1 나노미터이고, 2개의 인접한 캐비티들의 에지들 사이의 최단 거리는 적어도 5 나노미터이며, 상기 복수의 캐비티들의 최대 측방 단면의 상기 크기 및 상기 2개의 인접한 캐비티들의 에지들 사이의 상기 최단 거리는 상기 복수의 핵생성 아일랜드의 특징 크기에 의해 제어되는, 디바이스.
  10. 청구항 9에 있어서,
    상기 핵생성 층은 5 내지 10 나노미터의 두께를 가지며, 1 나노미터 이하의 최대 측방 단면을 갖는 캐비티들을 함유하는, 디바이스.
  11. 청구항 9에 있어서,
    상기 캐비티 함유 층 및 상기 반도체 층은 균일한 조성으로 형성되는, 디바이스.
  12. 청구항 9에 있어서,
    상기 캐비티 함유 층 및 상기 반도체 층은, 복수의 반도체 층들과 상호교번되는 복수의 캐비티 함유 층들을 포함하는 반도체 층들의 초격자의 부분인, 디바이스.
  13. 청구항 12에 있어서,
    상기 복수의 반도체 층들 또는 상기 복수의 캐비티 함유 층들 중 적어도 하나는 상기 초격자 내에서 적어도 5 퍼센트만큼 변화하는 두께들을 갖는, 디바이스.
  14. 청구항 13에 있어서,
    상기 복수의 반도체 층들 또는 상기 복수의 캐비티 함유 층들 중 적어도 하나는 상기 초격자의 제 1 측으로부터 상기 초격자의 제 2 측까지 증가하는 두께들을 갖는, 디바이스.
  15. 청구항 13에 있어서,
    상기 디바이스는: 레이저 다이오드, 발광 다이오드, 포토다이오드, 심 자외선 발광 다이오드, 고 이동도 전자 트랜지스터, 전계 효과 트랜지스터, p-n 다이오드, 또는 쇼트키 다이오드 중 하나로서 동작하도록 구성되는, 디바이스.
  16. 반도체 구조체를 제조하기 위한 방법으로서,
    핵생성 층이 기판의 전체와 접촉하도록 상기 기판 위에 상기 핵생성 층을 형성하는 단계로서, 상기 핵생성 층은 복수의 핵생성 아일랜드들을 포함하는, 단계;
    상기 핵생성 층 상에 캐비티 함유 층을 형성하는 단계로서, 상기 캐비티 함유 층은 반도체를 포함하고 복수의 캐비티들을 가지며, 상기 복수의 캐비티들은 적어도 1 나노미터의 최대 측방 단면의 크기 및 적어도 5 나노미터의 2개의 인접한 캐비티들의 에지들 사이의 최단 거리를 가지고, 상기 복수의 캐비티들의 최대 측방 단면의 상기 크기 및 상기 2개의 인접한 캐비티들의 에지들 사이의 상기 최단 거리는 상기 복수의 핵생성 아일랜드의 특징 크기에 의해 제어되는, 단계를 포함하는, 방법.
  17. 청구항 16에 있어서,
    상기 핵생성 층은 5 내지 100 나노미터의 두께를 가지며, 1 나노미터 이하의 최대 측방 단면을 갖는 캐비티들을 함유하는, 방법.
  18. 청구항 16에 있어서,
    상기 캐비티 함유 층 상에 반도체 층을 성장시키는 단계를 더 포함하는, 방법.
  19. 청구항 16에 있어서,
    상기 구조체를 사용하여 디바이스를 제조하는 단계를 더 포함하는, 방법.
  20. 청구항 16에 있어서,
    상기 캐비티 함유 층을 형성하는 단계는 보조제를 사용하여 상기 복수의 캐비티들을 유도하는 단계를 포함하는, 방법.
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