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KR101897747B1 - 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법 - Google Patents

에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법 Download PDF

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KR101897747B1
KR101897747B1 KR1020110134786A KR20110134786A KR101897747B1 KR 101897747 B1 KR101897747 B1 KR 101897747B1 KR 1020110134786 A KR1020110134786 A KR 1020110134786A KR 20110134786 A KR20110134786 A KR 20110134786A KR 101897747 B1 KR101897747 B1 KR 101897747B1
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김정오
김용일
이종원
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엘지디스플레이 주식회사
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Abstract

본 발명은 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 관한 것으로, 개시된 발명은 기판의 일면에 일 방향으로 형성된 게이트배선; 상기 게이트배선을 포함한 기판 전면에 형성된 게이트절연막과 액티브층 및 상기 액티브층 상부에 형성되고 서로 이격된 소스전극 및 드레인전극과, 이 드레인전극으로부터 이격된 배리어패턴; 상기 게이트절연막 상부에 형성되고, 상기 게이트배선과 수직으로 교차하는 데이터배선; 상기 게이트배선과 데이터배선이 교차하여 이루는 화소영역에 해당하는 상기 기판상에 형성된 화소전극; 상기 화소전극상에 형성되고 상기 배리어패턴과 오버랩되는 화소전극 콘택패턴; 상기 화소전극과 데이터배선 및 베리어패턴을 포함한 기판 전면에 형성된 패시베이션막; 상기 패시베이션막과 그 아래의 게이트절연막에 형성되고, 상기 화소전극과 드레인전극을 노출시키는 화소전극 콘택홀; 상기 패시베이션막 상부에 형성되고, 상기 화소전극과 오버랩되는 다수의 공통전극과 함께 상기 화소전극과 드레인전극을 전기적으로 연결하는 화소전극 연결패턴을 포함하여 구성된다.

Description

에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법{ARRAY SUBSTRATE FOR FRINGE FIELD SWITCHING MODE LIQUID CRYSTAL DISPLAY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로서, 보다 상세하게는 FFS (Fringe Field Switching) 방식 액정표시장치용 어레이기판 및 그 제조방법에 관한 것이다.
일반적으로 액정표시장치의 구동 원리는 액정의 광학적 이방성과 분극성질을 이용한다. 상기 액정은 구조가 가늘고 길기 때문에 분자의 배열에 방향성을 가지고 있으며, 인위적으로 액정에 전기장을 인가하여 분자배열의 방향을 제어할 수 있다.
따라서, 상기 액정의 분자배열 방향을 임의로 조절하면, 액정의 분자배열이 변하게 되고, 광학적 이방성에 의해 상기 액정의 분자배열 방향으로 빛이 굴절하여 화상정보를 표현할 수 있다.
현재에는 박막트랜지스터와 상기 박막트랜지스터에 연결된 화소전극이 행렬 방식으로 배열된 능동 행렬 액정표시장치(AM-LCD: Active Matrix LCD, 이하 액정표시장치로 약칭함)가 해상도 및 동영상 구현능력이 우수하여 가장 주목받고 있다.
상기 액정표시장치는 공통전극이 형성된 컬러필터 기판(즉, 상부기판)과 화소전극이 형성된 어레이기판(즉, 하부기판)과, 상부기판 및 하부기판 사이에 충진된 액정으로 이루어지는데, 이러한 액정표시장치에서는 공통전극과 화소전극이 상-하로 걸리는 전기장에 의해 액정을 구동하는 방식으로, 투과율과 개구율 등의 특성이 우수하다.
그러나, 상-하로 걸리는 전기장에 의한 액정 구동은 시야각 특성이 우수하지 못한 단점이 있다. 따라서, 상기의 단점을 극복하기 위해 새롭게 제안된 기술이 횡전계에 의한 액정 구동방법인데, 이 횡 전계에 의한 액정 구동방법은 시야각 특성이 우수한 장점을 가지고 있다.
도면에 도시하지 않았지만, 이러한 횡 전계 방식 액정표시장치는 컬러필터기판과 박막트랜지스터 기판이 서로 대향하여 구성되며, 이들 컬러필터기판 및 박막트랜지스터 기판 사이에 액정층이 개재되어 있다.
상기 박막트랜지스터 기판에 정의된 다수의 화소마다 박막트랜지스터와 공통전극 및 화소전극이 형성된다. 이때, 상기 공통전극과 화소전극은 동일 기판상에 서로 평행하게 이격하여 구성된다.
그리고, 상기 컬러필터기판은 상기 박막트랜지스터 기판상에 형성된 게이트배선과 데이터배선 및 이들 배선들이 교차하는 지점에 형성된 박막트랜지스터에 대응하는 부분에 블랙매트릭스가 구성되고, 상기 화소에 대응하여 컬러필터가 구비되어 있다.
따라서, 상기 액정층은 상기 공통전극과 화소전극의 수평 전계에 의해 구동된다.
상기 구성으로 이루어지는 횡전계 방식 액정표시장치에서, 휘도를 확보하기 위해 상기 공통전극과 화소전극을 투명전극으로 형성하나, 설계상 상기 공통전극과 화소전극 사이의 이격 거리에 의해, 상기 공통전극과 화소전극의 양단 일부만이 휘도 개선에 기여할 뿐, 대부분의 영역은 빛을 차단하는 결과가 된다.
따라서, 이러한 휘도 개선 효과를 극대화시키기 위해 제안된 기술이 에프에프에스 (Fringe Field Switching; 이하 FFS라 칭함) 기술이다. 상기 FFS 기술은 액정을 정밀하게 제어함으로써 색상 변이(Color shift)가 없고 높은 명암비(Contrast Ratio)를 얻을 수 있는 것이 특징이어서, 일반적인 횡 전계 기술과 비교하여 높은 화면품질을 구현할 수 있는 장점이 있다.
이러한 높은 화면 품질을 구현할 수 있는 장점을 가진 종래기술에 따른 FFS 방식 액정표시장치에 대해 도 1 내지 3을 참조하여 설명하면 다음과 같다.
도 1은 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 박막트랜지스터 기판의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 에프에프에스 (FFS) 방식 액정표시장치용 박막트랜지스터 기판의 개략적인 단면도이다.
도 3은 도 1의 "A"부를 확대한 평면도로서, 종래기술에 따른 에프에프에스 (FFS) 방식 액정표시장치용 박막트랜지스터 기판에 있어서, 공통전극과 화소전극 연결패턴 간의 이격 거리에 대해 확대 도시한 평면도이다.
종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치는, 도 1 내지 2에 도시된 바와 같이, 투명한 절연기판(11) 상에 일 방향으로 연장되고 서로 평행하게 이격된 다수의 게이트배선(15)과 이 게이트배선(15)으로부터 연장된 게이트전극 (15a); 상기 게이트전극(13a)을 포함한 기판 전면에 형성된 게이트절연막(17); 상기 게이트절연막(17) 상부에 형성되고, 상기 게이트배선(13)과 교차하여 이루는 지역에 화소영역을 정의하는 다수의 데이터배선(23)과; 상기 게이트배선(15)과 데이터배선(23)의 교차지점에 마련되고, 상기 게이트전극(15a)과 상기 게이트절연막 (17) 상부에 액티브층(19), 오믹콘택층(21)과 서로 이격된 소스전극(23a) 및 드레인전극(23b)으로 구성된 박막트랜지스터(T)를 포함하여 구성된다.
여기서, 상기 게이트배선(15) 및 데이터배선(23)이 교차하여 이루는 화소영역의 기판(11) 상에는 대면적의 화소전극(13)이 배치되어 있으며, 상기 화소전극 (23) 상부에는 게이트절연막(17)과 패시베이션막(25)을 사이에 두고 서로 이격된 다수의 막대 형상의 투명한 공통전극(29a)들이 배치되어 있다.
또한, 상기 화소전극(13)은 상기 다수의 공통전극(29a)들과 오버랩되어 있으며, 화소전극 연결패턴(29b)에 의해 상기 게이트절연막(17)과 패시베이션막(25) 내에 형성된 화소전극 콘택홀(27) 아래의 상기 드레인전극(23b)과 전기적으로 연결되어 있다.
그리고, 도 3에 도시된 바와 같이, 상기 공통전극(29a)의 일단과 상기 화소전극 연결패턴(29b) 사이에는 제1 이격 거리(d1)만큼 떨어져 있으며, 상기 화소전극 연결패턴(29b)과 화소전극 콘택홀(27) 사이에는 제2 이격 거리(d2)가 유지된다.
상기 구성에 따르면, 데이터 신호가 상기 박막트랜지스터(T)를 거쳐 화소전극(13)에 공급되면, 공통전압이 공급된 공통전극들(29a)이 프린지 필드(fringe field)를 형성하여 상기 기판(11)과 칼라필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 된다. 그리고, 액정분자들이 회전 정도에 따라 화소영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
상기 구성으로 이루어지는 종래기술에 따른 프린지 필드(FFS) 방식 액정표시장치 제조방법에 대해 도 1 내지 3을 참조하여 간략하게 설명하면 설명한다.
먼저 스위칭 영역을 포함하는 다수의 화소영역을 정의한 투명한 절연기판 (11)을 준비한다.
그 다음, 도 1 및 2에 도시된 바와 같이, 상기 절연기판(11) 전면에 제1 투명 도전물질인 ITO층(Indium Tin Oxide; 미도시)을 증착한 후, 제1 마스크 공정을 통해 상기 ITO층을 선택적으로 패터닝하여 상기 절연기판(11)의 화소영역에 대면적의 화소전극(13)을 형성한다.
이어서, 상기 화소전극(13)을 포함한 상기 절연기판(11) 전면에 제1 도전 금속층(미도시)을 스퍼터링 방법에 의해 증착한 후, 포토리쏘그라피 기술을 이용한 제2 마스크 공정을 통해 상기 제1 도전 금속층(미도시) 을 선택적으로 패터닝하여 게이트배선(15)과 이 게이트배선(15)으로부터 돌출된 게이트전극(15a), 외부 구동회로부와 전기적으로 접속되는 게이트패드(미도시)를 형성한다.
그 다음, 상기 게이트배선(15)을 포함한 기판 전면에 게이트절연막(17)을 증착하고, 이어 그 위에 비정질실리콘층(a-Si:H)(미도시)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(미도시)을 차례로 증착한 후, 포토리쏘그라피 기술을 이용한 제3 마스크 공정을 통해 상기 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(미도시)과 상기 비정질실리콘층(a-Si:H)(미도시)을 선택적으로 식각하여, 상기 게이트전극(15a) 상부에 있는 상기 게이트절연막(17) 상부에 액티브층(19)과 오믹콘택층(21)을 형성한다.
이어서, 상기 오믹콘택층(21)과 액티브층(19)을 포함한 상기 게이트절연막 (17) 상부에 제2 도전 금속층(미도시)을 증착한다.
그 다음, 포토리쏘 그라피 기술을 이용한 제4 마스크 공정을 통해 상기 제2 도전 금속층(미도시)과, 오믹콘택층(21) 및 액티브층(19)을 선택적으로 제거하여 상기 게이트배선(15)과 수직으로 교차하는 데이터배선(23), 이 데이터배선(23)으로부터 연장된 소스전극(23a) 및 드레인전극(23b)을 형성한다. 이때, 상기 데이터배선(23) 형성시에, 이 데이터배선(23)으로부터 연장되어 외부 구동회로부(미도시)와 전기적으로 접속되는 데이터패드(미도시)도 함께 형성한다.
이어서, 상기 화소전극(23)을 포함한 기판 전면에 패시베이션막(25)을 증착한다.
그 다음, 포토리쏘 그라피 기술을 이용한 제5 마스크 공정을 통해 상기 패시베이션막(25) 및 게이트절연막(17)을 선택적으로 식각하여, 상기 드레인전극(23b)과 화소전극(13)을 노출시키는 화소전극 콘택홀(27a)을 형성한다.
이어서, 상기 화소전극 콘택홀(27a)을 포함한 상기 패시베이션막(25) 상부에 제2 투명 도전물질층(미도시)을 증착한 후, 포토리쏘 그라피 기술을 이용한 제6 마스크 공정을 통해 상기 제2 투명 도전물질층(미도시)을 선택적으로 식각하여 상기 서로 이격된 다수의 공통전극(29a)과 함께 상기 화소전극 콘택홀(27a)을 통해 상기 드레인전극(23b)과 화소전극(13)을 전기적으로 연결시켜 주는 화소전극 연결패턴 (29b)을 형성한다. 이때, 도 3에 도시된 바와 같이, 상기 공통전극(29a)의 일단과 상기 화소전극 연결패턴(29b) 사이에는 제1 이격 거리(d1)만큼 떨어져 있으며, 상기 화소전극 연결패턴(29b)과 화소전극 콘택홀(27) 사이에는 제2 이격 거리(d2)가 형성되어 있다.
이렇게 하여, 종래기술에 따른 에프에프에스 방식 액정표시장치용 박막트랜지스터 어레이기판 제조공정을 완료하게 된다.
이후에, 도면에는 도시하지 않았지만, 컬러필터 기판 제조공정과 함께 어레이기판과 컬러필터 기판 사이에 액정층을 충진하는 공정을 수행함으로써 에프에프에스 방식 액정표시장치를 제조하게 된다.
상기한 바와 같이, 종래기술에 따른 에프에프에스 방식 액정표시장치의 어레이기판에 따르면, 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 제조시에 6회에 걸친 마스크 공정이 실시되기 때문에 제조 공정 시간이 증가되고, 마스크 공정에 소요되는 비용이 증가하게 된다. 특히, 기존의 에프에프에스(FFS; Fringe Field Switching) 방식 액정표시장치에서, 액티브층과 화소전극을 형성하기 위해 별도의 마스크를 사용해야 하기 때문에 그만큼 마스크 공정 수가 증가하게 된다.
또한, 종래기술에 따르면, 박막트랜지스터의 드레인전극과 그 하부에 형성되는 화소전극과의 콘택을 위해 별도의 화소전극 콘택홀 및 화소전극 연결패턴이 필요하게 된다.
따라서, 상기 화소전극 연결패턴의 경우에 별도의 노광 공정없이 상기 공통전극 형성용 투명 도전물질층인 ITO층 패터닝시에 상기 ITO층을 일괄적으로 패터닝하여 형성하게 된다. 이때, 상기 공통전극과 화소전극 연결패턴 간 쇼트 마진 (short margin) 확보를 위해 일정 간격, 예를 들어 도 3에서와 같이 제1 이격 거리(d1) 만큼이 필요하게 되므로, 이로 인해 개구 면적 및 투과율이 감소하게 된다.
이에 본 발명은 상기 종래기술의 문제점을 해결하기 위한 것으로서, 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 제조시에 마스크 공정 수를 줄이고, 공통전극과 화소전극 연결패턴 간의 쇼트 마진(short margin)을 감소하여 개구율을 향상시킬 수 있는 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 및 그 제조방법을 제공함에 있다.
상기 목적을 달성하기 위한 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판은 기판의 일면에 일 방향으로 형성된 게이트배선; 상기 게이트배선을 포함한 기판 전면에 형성된 게이트절연막과 액티브층 및 상기 액티브층 상부에 형성되고 서로 이격된 소스전극 및 드레인전극과, 이 드레인전극으로부터 이격된 배리어패턴; 상기 게이트절연막 상부에 형성되고, 상기 게이트배선과 수직으로 교차하는 데이터배선; 상기 게이트배선과 데이터배선이 교차하여 이루는 화소영역에 해당하는 상기 기판상에 형성된 화소전극; 상기 화소전극상에 형성되고 상기 배리어패턴과 오버랩되는 화소전극 콘택패턴; 상기 화소전극과 데이터배선 및 베리어패턴을 포함한 기판 전면에 형성된 패시베이션막; 상기 패시베이션막과 그 아래의 게이트절연막에 형성되고, 상기 화소전극과 드레인전극을 노출시키는 화소전극 콘택홀; 상기 패시베이션막 상부에 형성되고, 상기 화소전극과 오버랩되는 다수의 공통전극과 함께 상기 화소전극과 드레인전극을 전기적으로 연결하는 화소전극 연결패턴을 포함하여 구성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 제조방법은 기판의 일면에 일 방향으로 게이트배선과 화소전극 콘택패턴을 구비한 화소전극을 형성하는 단계; 상기 게이트배선을 포함한 기판 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상부에 액티브층 및 상기 액티브층 상부에 형성되고 서로 이격된 소스전극 및 드레인전극과, 이 드레인전극으로부터 이격된 배리어패턴과 함께, 상기 게이트배선과 수직으로 교차하는 데이터배선을 형성하는 단계; 상기 화소전극과 데이터배선 및 베리어패턴을 포함한 기판 전면에 패시베이션막을 형성하는 단계; 상기 패시베이션막과 그 아래의 게이트절연막에 상기 화소전극과 드레인전극을 노출시키는 화소전극 콘택홀을 형성하는 단계; 상기 패시베이션막 상부에 상기 화소전극과 오버랩되는 다수의 공통전극과 함께 상기 화소전극과 드레인전극을 전기적으로 연결하는 화소전극 연결패턴을 형성하는 단계;를 포함하여 구성되는 것을 특징으로 한다.
본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 제조시에, 게이트배선과 화소전극을 하나의 마스크를 이용하여 형성하고, 액티브층과 소스전극 및 드레인전극을 하나의 마스크를 이용하여 형성할 수 있어, 기존의 5회 마스크 공정 대신에 4회 마스크 공정으로 에프에프에스 방식 액정표시장치 제조가 가능하게 됨으로써 마스크 비용이 감소되며, 그로 인해 제조 공정 시간이 단축되어 제조비용이 절감된다.
또한, 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 게이트배선 및 화소전극 형성시에 금속 도전층으로 구성된 화소전극 콘택패턴을 형성함으로써 드레인전극과 화소전극 콘택 공정을 위한 식각 공정시에 화소전극과 공통전극 간의 단선(short)을 형성할 수 있다.
그리고, 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 쇼트 마진(short margin)이 발생되는 영역에 대해 단선이 가능한 배리어패턴을 형성하여, 공통전극 형성용 ITO 증착시에 화소전극과 공통전극 간의 단선(short)을 시킴으로써, 기존에 단선을 하기 위해 필요로 했던 지역이 개구 면적영역으로 확장되기 때문에 그만큼 개구율과 투과율이 증가하게 된다.
더욱이, 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 상기 화소전극 콘택홀을 형성한 이후에, 화소전극과 공통전극의 쇼트 마진(short margin)이 요구되는 영역에 배리어패턴을 형성하고, 이 배리어패턴 하부의 게이트절연막 부위에 언더컷(undercut) 현상이 발생하도록 하여, 공통전극 형성용 ITO 증착시에 상기 화소전극 콘택홀을 통해 드레인전극과 화소전극을 전기적으로 연결시켜 줌으로써, 화소전극과 공통전극 간의 단선(short)을 유지할 수 있다.
도 1은 종래기술에 따른 에프에프에스(FFS) 방식 액정표시장치용 박막트랜지스터 기판의 평면도이다.
도 2는 도 1의 Ⅱ-Ⅱ선에 따른 단면도로서, 종래기술에 따른 에프에프에스 (FFS) 방식 액정표시장치용 박막트랜지스터 어레이 기판의 개략적인 단면도이다.
도 3은 도 1의 "A"부를 확대한 평면도로서, 종래기술에 따른 에프에프에스 (FFS) 방식 액정표시장치용 박막트랜지스터 어레이 기판에 있어서, 공통전극과 화소전극 연결패턴 간의 이격 거리에 대해 확대 도시한 평면도이다.
도 4는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 박막트랜지스터 어레이 기판의 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 단면도로서, 본 발명에 따른 에프에프에스 (FFS) 방식 액정표시장치용 박막트랜지스터 어레이 기판의 개략적인 단면도이다.
도 6은 도 4의 "B"부를 확대한 평면도로서, 본 발명에 따른 에프에프에스 (FFS) 방식 액정표시장치용 박막트랜지스터 어레이 기판에 있어서, 공통전극과 화소전극 연결패턴 사이에 배치되는 배리어패턴과 화소전극 콘택패턴 및 화소전극 연결패턴을 확대 도시한 평면도이다.
도 7은 도 4의 "B"부를 확대한 평면도로서, 공통전극과 화소전극 연결패턴 사이에 배치되는 배리어패턴과 화소전극 콘택패턴 및 화소전극 연결패턴의 연결 상태를 확대 도시한 단면도이다.
도 8a 내지 8t는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치의 제조 공정 단면도이다.
이하, 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이 기판에 대해 첨부된 도면을 참조하여 상세히 설명한다.
도 4는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 박막트랜지스터 어레이 기판의 평면도이다.
도 5는 도 4의 Ⅴ-Ⅴ선에 따른 단면도로서, 본 발명에 따른 에프에프에스 (FFS) 방식 액정표시장치용 박막트랜지스터 어레이 기판의 개략적인 단면도이다.
도 6은 도 4의 "B"부를 확대한 평면도로서, 본 발명에 따른 에프에프에스 (FFS) 방식 액정표시장치용 박막트랜지스터 어레이 기판에 있어서, 공통전극과 화소전극 연결패턴 사이에 배치되는 배리어패턴과 화소전극 콘택패턴 및 화소전극 연결패턴을 확대 도시한 평면도이다.
도 7은 도 4의 "B"부를 확대한 평면도로서, 공통전극과 화소전극 연결패턴 사이에 배치되는 배리어패턴과 화소전극 콘택패턴 및 화소전극 연결패턴의 연결 상태를 확대 도시한 단면도이다.
본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판은, 도 4 내지 7에 도시된 바와 같이, 투명한 절연기판(101)의 일면에 일 방향으로 형성된 게이트배선(106)과; 상기 게이트배선(106)을 포함한 기판 전면에 형성된 게이트절연막(1111)과 액티브층(113a) 및 상기 액티브층(113a) 상부에 형성되고 서로 이격된 소스전극(117b) 및 드레인전극(117c)과, 이 드레인전극(117c)으로부터 이격된 배리어패턴(117d); 상기 게이트절연막(111) 상부에 형성되고, 상기 게이트배선 (106)과 수직으로 교차하는 데이터배선(117a); 상기 게이트배선(106)과 데이터배선 (117a)이 교차하여 이루는 화소영역에 해당하는 상기 기판상에 형성된 화소전극 (103b); 상기 화소전극(103b) 상에 형성되고 상기 배리어패턴(117d)과 오버랩되는 화소전극 콘택패턴(106b); 상기 화소전극(103b)과 데이터배선(117a) 및 배리어패턴 (117d)을 포함한 기판 전면에 형성된 패시베이션막 (123); 상기 패시베이션막(123)과 그 아래의 게이트절연막(111)에 형성되고, 상기 화소전극(103b)과 드레인전극 (117c)을 노출시키는 화소전극 콘택홀(127); 상기 패시베이션막(123) 상부에 형성되고, 상기 화소전극(125)과 오버랩되는 다수의 공통전극(129a)과 함께 상기 화소전극(103b)과 드레인전극(117c)을 전기적으로 연결하는 화소전극 연결패턴(129b)을 포함하여 구성된다.
여기서, 상기 게이트배선(106)은 투명도전층패턴(103a)과 금속도전층패턴 (105a) 적층 구조로 구성된다.
또한, 상기 화소전극(103b)은 상기 게이트배선(106a) 및 데이터배선(117a)과 이격된 공간에 해당하는 상기 절연기판(101)의 화소영역 전면에 형성된다.
그리고, 상기 드레인전극(117c)의 일부 및 상기 배리어패턴(117d)과 오버랩되는 상기 화소전극(103b) 상면에는 섬(island) 형태의 화소전극 콘택패턴(106b)이 형성된다. 이때, 상기 화소전극 콘택패턴(106b)은 금속 도전 물질로 구성된다.
더욱이, 상기 화소전극(103b) 상측에는 상기 패시베이션막(123)과 게이트절연막(111)을 사이에 두고 서로 일정간격만큼 이격되게 다수의 투명한 공통전극 (129a)들이 배치되어 있다. 이때, 상기 공통전극(129a)은 상기 화소영역에 배치된 대면적의 화소전극(103b)과 오버랩되어 있다. 또한, 도 5 및 6에 도시된 바와 같이, 상기 화소전극 콘택패턴(106b)과 공통전극(129a) 간에는 제1 이격 거리(d1) 을 갖는 개구영역(C)이 확보되므로, 개구율 및 투과율이 향상된다.
따라서, 상기 다수의 공통전극(129a)으로는 액정 구동을 위한 기준 전압, 즉 공통전압을 각 화소에 공급한다. 상기 공통전극(129a)은 각 화소 영역에서 상기 패시베이션막(123)과 게이트절연막(111)을 사이에 두고 상기 대면적의 화소전극 (103b)과 중첩되어 프린지 필드(fringe field)를 형성한다.
그리고, 상기 화소전극 연결패턴(129b)은 상기 화소전극 콘택홀(127)을 통해 상기 화소전극(103b)과 드레인전극(117c)에 연결되어 있다. 이때, 상기 화소전극 콘택홀(127)은 상기 패시베이션막(123)과 그 아래의 게이트절연막(111)에 형성되어 있으며, 상기 게이트 절연막(111)에 형성된 화소전극 콘택홀(127)의 측벽에는 언더컷부(127a)가 형성되어 있다. 또한, 상기 언더컷부(127a)와 오버랩되는 상부에는 배리어패턴(117d)과 오믹콘택층(115a) 및 액티브층(113a)의 적층 구조가 배치되어 있다. 그리고, 상기 화소전극 연결패턴(129b)은 상기 드레인전극(117c)과 화소전극 (103b) 뿐만 아니라 오믹콘택층(115a)과 액티브층(113a)의 측벽과도 접촉되어 있다.
또한, 도 5 내지 7에 도시된 바와 같이, 박막트랜지스터(T)는 절연기판(101) 상에 형성된 게이트배선(106)으로부터 수직방향으로 연장된 게이트전극(106a)과 이 게이트전극(106a) 상부에 형성된 게이트절연막(111)과 액티브층(113a) 및 오믹콘택층(115a)과 함께 상기 액티브층(113a)의 채널영역만큼 서로 이격된 소스전극(117b) 및 드레인전극(117c)으로 이루어진다.
그리고, 상기 게이트배선(106)의 일단에는 이 게이트배선(106)으로부터 연장되어 외부 구동회로부(미도시)와 연결되는 게이트패드(미도시)가 형성된다.
더욱이, 상기 데이터배선(117a)의 일단에는 이 데이터배선(117a)으로부터 연장되어 외부 구동회로부와 연결되는 데이터패드(미도시)가 형성된다.
도면에는 도시하지 않았지만, 상기 다수의 공통전극(129a)을 포함한 기판 전면에는 하부 배향막(미도시)이 형성되어 있다.
한편, 상기 박막트랜지스터 기판, 즉 절연기판(101)과 서로 이격되어 합착되는 칼라필터 기판(미도시) 상에는 화소영역을 제외한 지역으로 광이 투과되는 것을 차단시켜 주기 위한 블랙매트릭스(BM; black matrix)(미도시)이 형성되어 있다.
또한, 상기 칼라필터 기판(미도시)의 화소영역에는 적색(Red), 녹색(Green), 청색(Blue) 색상의 칼라필터층(미도시)들이 형성되어 있다. 이때, 상기 적색(Red), 녹색(Green), 청색(Blue) 색상의 칼라필터층들 사이의 칼라필터 기판에는 상기 블랙매트릭스이 형성되어 있다.
여기서, 도면에는 도시하지 않았지만, 상기 칼라필터 기판(미도시)과 박막트랜지스터 기판인 절연기판(미도시)의 합착시에, 상기 블랙매트릭스(미도시)는 상기 절연기판(101)의 화소영역을 제외한 지역, 예를 들어 박막트랜지스터(T), 게이트배선(106) 및 데이터배선(117a) 상부와 오버랩되게 배치된다. 이때, 상기 데이터배선(117a)와 오버랩되는 블랙매트릭스(미도시)의 선폭은 상기 데이터배선(117a)과 동일하거나 좁게 형성될 수도 있다. 특히, 상기 데이터배선(117a) 상부에는 공통전극(129a)이 덮여 있어 광을 어느 정도 차단해 주는 역할을 하기 때문에, 상기 블랙매트릭스(미도시)를 상기 데이터배선(미도시) 상부를 완전히 오버랩되지 않도록 형성해도 무방하다.
또한, 도면에는 도시하지 않았지만, 상기 칼라필터층(미도시) 상에는 액정을 일정한 방향으로 배열되도록 하는 상부 배향막(미도시)이 형성되어 있다.
이렇게 하여, 상기 박막트랜지스터(T)를 통해 화소전극(103b)에 데이터 신호가 공급되면, 공통전압이 공급된 공통전극(129a)과 화소전극(103b) 사이에 프린지 필드(fringe field)가 형성되어, 절연기판(101)과 칼라필터기판(미도시) 사이에서 수평 방향으로 배열된 액정분자들이 유전 이방성에 의해 회전하게 됨으로써, 액정분자들이 회전 정도에 따라 화소 영역을 투과하는 광 투과율이 달라지게 됨으로써 계조를 구현하게 된다.
따라서, 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 게이트배선 및 화소전극 형성시에 금속 도전층으로 구성된 화소전극 콘택패턴을 형성함으로써 드레인전극과 화소전극 콘택 공정을 위한 식각 공정시에 화소전극과 공통전극 간의 단선(short)을 형성할 수 있다.
그리고, 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 쇼트 마진(short margin)이 발생되는 영역에 대해 단선이 가능한 배리어패턴을 형성하여, 공통전극 형성용 ITO 증착시에 화소전극과 공통전극 간의 단선(short)을 시킴으로써, 기존에 단선을 하기 위해 필요로 했던 지역이 개구 면적영역으로 확장되기 때문에 그만큼 개구율과 투과율이 증가하게 된다.
더욱이, 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 상기 화소전극 콘택홀을 형성한 이후에, 화소전극과 공통전극의 쇼트 마진(short margin)이 요구되는 영역에 배리어패턴을 형성하고, 이 배리어패턴 하부의 게이트절연막 부위에 언더컷(undercut) 현상이 발생하도록 하여, 공통전극 형성용 ITO 증착시에 상기 화소전극 콘택홀을 통해 드레인전극과 화소전극을 전기적으로 연결시켜 줌으로써, 화소전극과 공통전극 간의 단선(short)을 유지할 수 있다.
한편, 상기 구성으로 이루어지는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판 제조방법에 대해 도 8a 내지 도 8t를 참조하여 설명하면 다음과 같다.
도 8a 내지 8t는 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이기판의 제조 공정 단면도이다.
도 8a에 도시된 바와 같이, 투명한 절연기판(101) 상에 스위칭 영역을 포함하는 다수의 화소영역이 정의하고, 상기 절연기판(101) 상에 제1 투명 도전물질층 (103)과 제1 도전 금속층(105)을 스퍼터링 방법에 의해 차례로 증착한다. 이때, 상기 제1 투명 도전물질층(103)으로는 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 그룹 중에서 선택된 어느 하나를 사용한다. 또한, 상기 제1 도전 금속층(205)으로는, 알루미늄(Al), 텅스텐(W), 구리(Cu), 몰리브덴(Mo), 크롬 (Cr), 티타늄(Ti), 몰리텅스텐(MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄 (Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다.
그 다음, 상기 제1 도전 금속층(105) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제1 감광막(107)을 형성한다.
이어서, 도 8b에 도시된 바와 같이, 광차단부(109a)와 반투과부(109b) 및 투과부(109c)로 이루어진 제1 회절마스크(109)를 이용하여 상기 제1 감광막(107)에 노광공정을 진행한다. 이때, 상기 제1 회절마스크(109)는 빛의 회절 현상을 이용하여 투과율을 조절할 수 있는 마스크로서, 슬릿 마스크(slit mask)와 하프톤 마스크 (Half-ton mask)를 포함한다. 여기서는 슬릿 마스크를 회절마스크로 사용하는 경우를 예로 들어 설명하기로 한다.
상기 제1 회절마스크(109)의 광차단부(109a)는 게이트배선과 게이트전극 및 게이트패드 형성 지역 및 화소전극 콘택패턴 형성지역과 대응하는 상기 제1 감광막 (107) 상측에 위치하며, 상기 제1 회절마스크(109)의 반투과부(109b)는 화소전극 형성 지역과 대응하는 상기 제1 감광막(107) 상측에 위치한다.
그 다음, 도 8c에 도시된 바와 같이, 상기 노광 공정을 진행한 다음 현상공정을 통해 상기 제1 감광막(107)을 선택적으로 제거하여 게이트전극을 포함한 게이트배선 및 화소전극 콘택패턴 형성지역과 대응하는 제1 패턴부(107a)과, 화소전극 형성 지역과 대응하는 제2 패턴부(107b)를 형성한다.
이때, 상기 제1 패턴부(107a)는 광이 투과되지 않은 상태이기 때문에 제1 감광막(107) 두께를 그대로 유지하고 있지만, 상기 제2 패턴부(107b)은 광의 일부가 투과되어 일정 두께만큼 제거된다. 즉, 상기 제1 패턴부(107b)는 상기 제2 패턴부 (107a)보다 얇은 두께를 갖는다.
이어서, 도 8d에 도시된 바와 같이, 상기 제1 감광막의 제1 패턴부(107a) 및 제2 패턴부(107b)를 식각 마스크로 상기 제1 도전 금속층(105) 및 제1 투명 도전물질층(103)을 선택적으로 식각하여 게이트배선(미도시, 도 4의 106 참조), 이 게이트배선(106)으로부터 돌출된 게이트전극(미도시, 도 8e의 106a 참조) 및 화소전극 (103b)을 형성한다. 이때, 상기 제1 도전 금속층(105) 및 제1 투명 도전물질층 (103)의 패터닝시에 상기 화소전극(103b) 상에 도전 금속층 패턴(105b)도 함께 형성된다. 또한, 상기 화소전극(103b)은, 도 4에 도시된 바와 같이, 상기 게이트배선 (106) 및 데이터배선(미도시, 117a)이 교차하여 이루는 화소영역에 배치된다.
그 다음, 도 8e에 도시된 바와 같이, 애싱(ashing) 공정을 실시하여 상기 게이트배선(106)과 게이트전극(106a) 및 화소전극 콘택패턴 형성지역 상부의 제1 패턴부(107a) 일부와 함께 상기 도전 금속층 패턴(105b) 상의 제2 패턴부(107b)를 전부 제거하여, 상기 도전 금속층패턴(105b)을 노출시킨다. 이때, 상기 제1 패턴부 (107a)는 상기 화소전극 콘택패턴 형성지역과 오버랩되는 상기 도전 금속층패턴 (105)의 상면에도 형성되어 있다.
이어서, 도 8f에 도시된 바와 같이, 애싱 공정에 의해 두께 일부가 식각된 제1 패턴부(107a)를 차단막으로, 상기 노출된 도전 금속층패턴(105b)을 제거하여 상기 화소전극 콘택패턴(106b)을 형성한다.
그 다음, 상기 게이트배선(106)과 게이트전극(106a) 및 화소전극 콘택패턴 (106b) 상의 제1 패턴부(107a)를 제거한다.
이어서, 상기 남아 있는 제1 패턴부(107a)를 제거한 후, 상기 화소전극 (103b)을 포함한 기판 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 게이트절연막(111)을 형성하고, 상기 게이트절연막 (111) 상에 비정질실리콘 층(a-Si:H)(113)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+)(115) 및 제2 도전 금속층(117)를 차례로 적층한다.
이때, 상기 비정질실리콘 층(a-Si:H)(113)과 불순물이 포함된 비정질실리콘층(n+ 또는 p+) (115)은 화학기상 증착법(CVD; Chemical Vapor Deposition method)으로 증착하고, 상기 제2 도전 금속층(117)은 스퍼터링 방법으로 증착한다.
여기서는, 상기 증착 방법으로 화학기상 증착법, 스퍼터링 방법에 대해서만 기재하고 있지만, 필요에 따라서는 기타 다른 증착 방법을 사용할 수도 있다. 또한, 상기 제2 도전 금속층(117)으로는, 알루미늄 (Al), 텅스텐(W), 구리 (Cu), 몰리브덴(Mo), 크롬(Cr), 티타늄(Ti), 몰리텅스텐 (MoW), 몰리티타늄 (MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 도전성 금속 그룹 중에서 선택된 적어도 하나를 사용한다.
그 다음, 도 8g에 도시된 바와 같이, 상기 제2 도전 금속층(117) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제2 감광막(119)을 형성한다.
이어서, 광차단부(121a)와 반투과부(121b) 및 투과부(121c)로 이루어진 제2 회절마스크(121)를 이용하여 상기 제2 감광막(119)에 노광 공정을 진행한다. 이때, 상기 제2 회절마스크(121)는 빛의 회절 현상을 이용하여 투과율을 조절할 수 있는 마스크로서, 슬릿 마스크(slit mask)와 하프톤 마스크(Half-ton mask)를 포함한다. 여기서는 슬릿 마스크를 회절마스크로 사용하는 경우를 예로 들어 설명하기로 한다.
이때, 상기 제2 회절마스크(121)의 광차단부(121a)는 데이터배선, 소스전극 및 드레인전극 형성 지역과 함께 배리어 패턴 형성 지역과 대응하는 상기 제2 감광막(119) 상측에 위치하며, 상기 제2 회절마스크(121)의 반투과부(121b)는 박막트랜지스터의 채널 형성 지역, 및 상기 드레인전극 형성지역과 배리어 패턴 형성지역 사이의 이격부와 대응하는 상기 제2 감광막(119) 상측에 위치한다.
이어서, 도 8h에 도시된 바와 같이, 상기 노광 공정을 진행한 다음 현상공정을 통해 상기 제2 감광막(119)을 식각하여 데이터배선, 소스전극 및 드레인전극 형성지역과 대응하는 제1 패턴부(119a)와, 채널 형성지역과 이격부와 대응하는 제2 패턴부(119b)를 형성한다.
이때, 상기 제1 패턴부(119a)는 광이 투과되지 않은 상태이기 때문에 제2 감광막(119) 두께를 그대로 유지하고 있지만, 상기 제2 패턴부(119b)는 광의 일부가 투과되므로 일정 두께만큼 제거된다. 즉, 상기 제2 패턴부(119b)는 상기 제1 패턴부(119a)에 비해 얇은 두께를 갖는다.
그 다음, 도 8i에 도시된 바와 같이, 상기 제2 감광막의 제1 패턴부(119a)와 제2 패턴부(119b)를 식각 마스크로 상기 제2 도전 금속층(117), 불순물이 포함된 비정질실리콘층(115) 및 비정질실리콘층(113)을 순차적으로 패터닝하여 상기 게이트배선(106)과 수직으로 교차하는 데이터배선(117a) 및 상기 게이트전극(106a)에 대응하는 상기 게이트절연막(111) 상부에 액티브층(113a)과 오믹콘택층(115a)을 형성한다.
이어서, 8j에 도시된 바와 같이, 애싱(ashing) 공정을 통해 상기 소스전극 및 드레인전극 형성지역, 데이터배선(117a)과 대응하는 제1 패턴부(119a) 일부 두께와 함께, 상기 채널 형성지역 및 이격부와 대응하는 제2 패턴부(119b)를 전부 제거한다. 이때, 상기 채널영역 및 이격부 상부에 오버랩되는 제2 도전 금속층(117) 상면이 외부로 노출된다.
그 다음, 도 8k에 도시된 바와 같이, 상기 두께 일부가 제거된 제1 패턴부 (119a)를 식각 마스크로 상기 제2 도전 금속층(117)의 노출된 부분을 식각하여 서로 이격된 소스전극(117b)과 드레인전극(117c) 및, 이 드레인전극(117c)과 이격된 배리어 패턴(117d)을 각각 형성한다. 이때, 상기 채널영역 및 이격부 상부에 있는 오믹콘택층(115a) 부위가 외부로 노출된다.
이어서, 계속해서 상기 소스전극(117b) 및 드레인전극(117c) 사이에 노출된 오믹콘택층(115a)을 식각하여 서로 이격시킨다. 이때, 상기 식각된 오믹콘택층 (115a) 하부에 있는 액티브층(113a)에는 채널영역이 형성된다.
그 다음, 도 8l에 도시된 바와 같이, 상기 제2 감광막의 제1 패턴부(119a)를 제거한 다음, 기판 전면에 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 무기 절연물질 또는 유기 절연물질을 증착하여 패시베이션막(passivation(123)을 형성하고, 이어 상기 패시베이션막(123) 상부에 투과율이 높은 포토레지스트 (photo-resist)를 도포하여 제3 감광막(125)을 형성한다. 이때, 여기서는 상기 패시베이션막(123)으로 질화실리콘(SiNx) 또는 실리콘산화막(SiO2)으로 이루어진 무기 절연물질을 사용하는 경우를 예로 들어 설명한다.
이어서, 도 8m에 도시된 바와 같이, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 상기 제3 감광막(125)을 제거하여 제3 감광막패턴(125a)을 형성한다.
그 다음, 도 8n에 도시된 바와 같이, 제3 감광막패턴(125a)을 식각 마스크로 상기 패시베이션막(123)을 선택적으로 1차 건식 식각하여 상기 드레인전극(117c)과과 배리어패턴(117d) 및 액티브층(113a)을 노출시키는 화소전극 콘택홀(127)을 형성한다. 이때, 상기 1차 건식 식각 공정은 식각 가스, 예를 들어 (SF6 : O2 = 1:3.5)로 산소 가스를 증가시킨 상태에서 실시하여, 상기 패시베이션막(123)을 테이퍼진 형태로 형성한다.
이어서, 도 8o에 도시된 바와 같이, 상기 화소전극 콘택홀(127) 내부의 액티브층(113a)을 2차 건식 식각한다. 이때, 상기 2차 건식 공정은 게이트절연막(111)과 액티브층(113a)의 식각 선택비가 약 1 : 1.5 인 식각 가스를 사용하여 진행한다. 또한, 상기 2차 식각 공정시에 상기 배리어패턴(117d) 하부의 액티브층 영역은 상기 배리어패턴(117d)에 의해 가려져 있어 식각이 방지된다.
그 다음, 도 8p에 도시된 바와 같이, 상기 2차 식각 공정시에, 노출되는 게이트절연막(111)을 3차 건식 식각하여 상기 화소전극(103b) 상의 화소전극 콘택패턴(106b) 상면을 노출시킨다. 이때, 상기 3차 식각 공정은 게이트절연막(111)과 액티브층(113a)의 식각 선택비가 약 1 : 1.5 인 식각 가스를 사용하여 진행한다. 또한, 상기 3차 식각 공정시에, 상기 화소전극 콘택홀(127) 내부의 게이트절연막 (111)의 측벽에 언더컷(undercut) 현상이 발생하여, 언더컷부(127a)가 형성된다.
이어서, 도 8q에 도시된 바와 같이, 상기 제3 감광막패턴(125a)을 제거하고, 상기 화소전극 콘택홀(127)을 포함한 패시베이션막(123) 상부에 제2 투명 도전물질층(129)을 DC 마그네트론 스퍼터링법(magnetron sputtering)으로 증착한다. 이때, 상기 제2 투명 도전물질층(129)으로는 ITO (Indium Tin Oxide), IZO(Indium Zinc Oxide)를 포함한 투명한 물질 그룹 중에서 선택된 어느 하나를 사용한다. 이때, 상기 상기 제2 투명 도전물질층(129)은 상기 화소전극 콘택홀(127) 내부에 노출된 드레인전극(117c)과 액티브층(113a)의 측면 및 화소전극 콘택패턴(106b)과 함께 배리어패턴(117d)의 노출된 상면을 포함한 패시베이션막(123) 상부에 형성된다.
그러나, 상기 제2 투명 도전물질층(129)은 상기 배리어패턴(117d)의 측면 및 그 하부의 액티브층(113a) 및 게이트절연막(111)의 측면에는 형성되지 않는다. 이는 상기 화소전극 콘택홀(127) 내부의 배리어패턴(117d) 하부의 액티브층(113a)과 게이트절연막(111)의 측면부가 3차 식각 공정에서 언더컷 현상에 의해 측면 쪽으로 식각이 진행되기 때문이다. 따라서, 상기 제2 투명 도전물질층(129)은 상기 화소전극 콘택홀(127) 내부에서 서로 분리되어 형성된다.
그 다음, 도 8r에 도시된 바와 같이, 상기 제2 투명 도전물질층(129)을 포함한 기판 전면에 투과율이 높은 포토레지스트(photo-resist)를 도포하여 제4 감광막 (131)을 형성한다.
이어서, 도 8s에 도시된 바와 같이, 노광마스크(미도시)를 이용한 포토리소그라피 공정기술에 의해 노광 및 현상공정을 실시하여 상기 제4 감광막(131)을 제거함으로써 제4 감광막패턴(131a)을 형성한다.
그 다음, 도 8t에 도시된 바와 같이, 상기 제4 감광막패턴(131a)을 마스크로 상기 제2 투명 도전물질층(129)을 식각하여, 다수의 공통전극(129a)과 함께 상기 화소전극 콘택홀(127)을 통해 상기 화소전극(103b)과 상기 드레인전극(117c)을 전기적으로 연결시켜 주는 화소전극 연결패턴(129b)을 동시에 형성한다.
이어서, 도면에는 도시하지 않았지만, 상기 제4 감광막패턴(131a)을 제거하고, 상기 다수의 공통전극(129a)을 포함한 기판 전면에 하부 배향막(미도시)을 형성함으로써, 본 발명에 따른 에프에프에스(FFS) 방식 액정표시장치용 어레이 기판 제조공정을 완료하게 된다.
그 다음, 도면에는 도시하지 않았지만, 상기 박막트랜지스터 기판, 즉 절연기판(미도시)과 서로 이격되어 합착되는 칼라필터 기판(미도시) 상에 화소영역을 제외한 지역으로 광이 투과되는 것을 차단시켜 주기 위해 블랙매트릭스(BM; black matrix) (미도시)를 형성한다.
이어서, 상기 칼라필터 기판(미도시)의 화소영역에 적색(Red), 녹색(Green), 청색(Blue) 색상의 칼라필터층(미도시)을 형성한다. 이때, 상기 적색(Red), 녹색 (Green), 청색(Blue) 색상의 칼라필터층들(미도시) 사이의 칼라필터 기판에는 상기 블랙매트릭스가 위치한다.
이때, 상기 블랙매트릭스는, 상기 칼라필터 기판과 박막트랜지스터 기판인 절연기판의 합착시에, 상기 절연기판(101)의 화소영역을 제외한 지역, 예를 들어 박막트랜지스터(T), 게이트배선(106a) 및 데이터배선(117a) 상부와 오버랩되게 배치한다.
그 다음, 도면에는 도시하지 않았지만, 상기 칼라필터층 상에는 액정을 일정한 방향으로 배열시켜 주기 위해 상부 배향막(미도시)을 형성함으로써 컬러필터 어레이기판을 제조하는 공정을 완료한다.
이어서, 도면에는 도시하지 않았지만, 상기 절연기판(101)과 컬러필터 기판 (미도시) 사이에 액정층(미도시)을 형성함으로써 본 발명에 따른 에프에프에스 (FFS) 방식 액정표시장치를 제조하게 된다.
상기한 바와 같이, 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 제조시에, 게이트배선과 화소전극을 하나의 마스크를 이용하여 형성하고, 액티브층과 소스전극 및 드레인전극을 하나의 마스크를 이용하여 형성할 수 있어, 기존의 5회 마스크 공정 대신에 4회 마스크 공정으로 에프에프에스 방식 액정표시장치 제조가 가능하게 됨으로써 마스크 비용이 감소되며, 그로 인해 제조 공정 시간이 단축되어 제조비용이 절감된다.
또한, 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 게이트배선 및 화소전극 형성시에 금속 도전층으로 구성된 화소전극 콘택패턴을 형성함으로써 드레인전극과 화소전극 콘택 공정을 위한 식각 공정시에 화소전극과 공통전극 간의 단선(short)을 형성할 수 있다.
그리고, 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 쇼트 마진(short margin)이 발생되는 영역에 대해 단선이 가능한 배리어패턴을 형성하여, 공통전극 형성용 ITO 증착시에 화소전극과 공통전극 간의 단선(short)을 시킴으로써, 기존에 단선을 하기 위해 필요로 했던 지역이 개구 면적영역으로 확장되기 때문에 그만큼 개구율과 투과율이 증가하게 된다.
더욱이, 본 발명에 따른 에프에프에스 방식 액정표시장치용 어레이기판 및 그 제조방법에 따르면, 상기 화소전극 콘택홀을 형성한 이후에, 화소전극과 공통전극의 쇼트 마진(short margin)이 요구되는 영역에 배리어패턴을 형성하고, 이 배리어패턴 하부의 게이트절연막 부위에 언더컷(undercut) 현상이 발생하도록 하여, 공통전극 형성용 ITO 증착시에 상기 화소전극 콘택홀을 통해 드레인전극과 화소전극을 전기적으로 연결시켜 줌으로써, 화소전극과 공통전극 간의 단선(short)을 유지할 수 있다.
이상에서 본 발명의 바람직한 실시 예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다.
따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
101: 절연기판 103b: 화소전극
106: 게이트배선 106a: 게이트전극
106b: 화소전극 콘택패턴 111: 게이트절연막
113a: 액티브층 115a: 오믹콘택층
117a: 데이터배선 117b: 소스전극
117c: 드레인전극 117d: 배리어패턴
123: 패시베이션막 127: 화소전극 콘택홀 127a: 언더컷부 129a: 공통전극
129b: 화소전극 연결패턴

Claims (13)

  1. 기판의 일면에 일 방향으로 형성된 게이트배선;
    상기 게이트배선을 포함한 기판 전면에 형성된 게이트절연막과 액티브층 및 상기 액티브층 상부에 형성되고 서로 이격된 소스전극 및 드레인전극과, 상기 드레인전극으로부터 이격된 배리어패턴;
    상기 게이트절연막 상부에 형성되고, 상기 게이트배선과 수직으로 교차하는 데이터배선;
    상기 게이트배선과 데이터배선이 교차하여 이루는 화소영역에 해당하는 상기 기판상에 형성된 화소전극;
    상기 화소전극 상에 형성되고 상기 드레인전극의 일부 및 상기 배리어패턴과 오버랩되는 섬(island) 형태의 화소전극 콘택패턴;
    상기 화소전극과 데이터배선 및 베리어패턴을 포함한 기판 전면에 형성된 패시베이션막;
    상기 패시베이션막과 그 아래의 게이트절연막에 형성되고, 상기 화소전극과 드레인전극 및 상기 배리어패턴을 노출시키는 화소전극 콘택홀; 및
    상기 패시베이션막 상부에 형성되고, 상기 화소전극 콘택홀을 통해 상기 화소전극과 오버랩되는 다수의 공통전극과 함께 상기 화소전극과 드레인전극을 전기적으로 연결하는 화소전극 연결패턴을 포함하여 구성되는 포함하여 구성되는 액정표시장치용 어레이기판.
  2. 제1항에 있어서, 상기 게이트배선은 투명 도전물질층패턴과 도전 금속층패턴의 적층 구조로 구성되고, 상기 화소전극은 투명 도전물질층패턴으로 구성된 것을 특징으로 하는 액정표시장치용 어레이기판.
  3. 제2항에 있어서, 상기 화소전극 콘택패턴은 상기 게이트배선을 구성하는 도전 금속층패턴과 동일 물질로 구성된 것을 특징으로 하는 액정표시장치용 어레이기판.
  4. 제1항에 있어서, 상기 화소전극 콘택홀 내부의 상기 배리어패턴 하부의 게이트절연막 측벽에 언더컷부가 형성된 것을 특징으로 하는 액정표시장치용 어레이기판.
  5. 제1항에 있어서, 상기 화소전극 연결패턴은 상기 화소전극 콘택홀 내부의 드레인전극, 액티브층 및 게이트절연막의 측면 및 화소전극 콘택패턴의 상면을 포함한 패시베이션막 상부에 형성된 것을 특징으로 하는 액정표시장치용 어레이기판.
  6. 기판의 일면에 일 방향으로 게이트배선과 화소전극 및 화소전극 콘택패턴을 구비한 화소전극을 형성하는 단계;
    상기 게이트배선을 포함한 기판 전면에 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상부에 액티브층 및 상기 액티브층 상부에 형성되고 서로 이격된 소스전극 및 드레인전극과, 상기 드레인전극으로부터 이격된 배리어패턴과 함께, 상기 게이트배선과 수직으로 교차하는 데이터배선을 형성하는 단계;
    상기 화소전극과 데이터배선 및 베리어패턴을 포함한 기판 전면에 패시베이션막을 형성하는 단계;
    상기 패시베이션막과 그 아래의 게이트절연막에 상기 화소전극과 드레인전극을 노출시키는 화소전극 콘택홀을 형성하는 단계; 및
    상기 패시베이션막 상부에 상기 화소전극과 오버랩되는 다수의 공통전극과 함께 상기 화소전극과 드레인전극을 전기적으로 연결하는 화소전극 연결패턴을 형성하는 단계;
    를 포함하며, 상기 화소전극 콘택패턴은 상기 드레인전극의 일부 및 상기 배리어패턴과 오버랩되는 섬(island) 형태로 구성되는 액정표시장치용 어레이기판 제조방법.
  7. 제6항에 있어서, 상기 게이트배선은 투명 도전물질층패턴과 도전 금속층패턴의 적층 구조로 구성되고, 상기 화소전극은 투명 도전물질층패턴으로 구성되며, 상기 화소전극 콘택패턴은 도전 금속층패턴으로 구성된 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  8. 제6항에 있어서, 상기 화소전극 콘택홀 내부에 있는 상기 배리어패턴 하부의 게이트절연막 측벽에 언더컷부가 형성된 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  9. 제6항에 있어서, 상기 화소전극 연결패턴은 상기 화소전극 콘택홀 내부의 드레인전극, 액티브층 및 게이트절연막의 측면 및 화소전극 콘택패턴의 상면을 포함한 패시베이션막 상부에 형성된 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  10. 제6항에 있어서, 상기 화소전극 콘택홀을 형성하는 단계는,
    상기 패시베이션막을 선택적으로 1차 건식 식각하여 상기 드레인전극과 배리어패턴 및 액티브층을 노출시키는 화소전극 콘택홀을 형성하는 공정과;
    상기 화소전극 콘택홀 내부의 액티브층을 2차 건식 식각하는 공정과;
    상기 2차 건식 식각 공정시에 노출되는 게이트절연막을 3차 건식 식각하여 상기 화소전극 상의 화소전극 콘택패턴 상면을 노출시키는 공정을 포함하여 이루어지는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.
  11. 제10항에 있어서, 상기 1차 건식 식각 공정시에, 식각 가스인 (SF6 : O2 = 1:3.5)로 산소 가스를 증가시킨 상태에서 실시하여 상기 패시베이션막을 테이퍼진 형태로 형성하며,
    상기 2차 건식 식각 공정시에, 상기 게이트절연막과 액티브층의 식각 선택비가 1 : 1.5 인 식각 가스를 사용하여 진행하며,
    상기 3차 건식 식각 공정시에, 상기 게이트절연막과 액티브층의 식각 선택비가 1 : 1.5 인 식각 가스를 사용하여 상기 2차 건식 식각 공정시에 노출되는 게이트절연막을 3차 건식 식각하여 상기 배리어패턴 하부의 게이트절연막 측벽에 언더컷현상을 발생시켜 상기 화소전극 상의 화소전극 콘택패턴 상면을 노출시키는 것을 특징으로 하는 액정표시장치용 어레이기판 제조방법.

  12. 제 1 항에 있어서,
    상기 배리어패턴은 제 1 폭을 가지고, 상기 배리어패턴 하부에 제 2 폭을 갖는 오믹콘택층 배치되고, 상기 오믹콘택층 하부에 제 3 폭을 갖는 액티브층이 배치된 액정표시장치용 어레이기판.
  13. 제 12 항에 있어서,
    상기 제 3 폭은 상기 제 1 폭 및 상기 제 2 폭보다 작은 액정표시장치용 어레이기판.


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