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KR101866946B1 - 박막 트랜지스터 표시판 및 그 제조 방법 - Google Patents

박막 트랜지스터 표시판 및 그 제조 방법 Download PDF

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KR101866946B1
KR101866946B1 KR1020100108184A KR20100108184A KR101866946B1 KR 101866946 B1 KR101866946 B1 KR 101866946B1 KR 1020100108184 A KR1020100108184 A KR 1020100108184A KR 20100108184 A KR20100108184 A KR 20100108184A KR 101866946 B1 KR101866946 B1 KR 101866946B1
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허정욱
함연식
전연문
이정현
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삼성디스플레이 주식회사
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Abstract

본 발명은 오버레이의 오차에 의해 데이터선과 화소 전극 간의 정전 용량에 차이가 발생하지 않고, 소비 전력을 감소시킬 수 있으며, 잔상 및 플리커 현상을 방지할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 본 발명에 의한 박막 트랜지스터 표시판은 기판; 상기 기판 위에 형성되어 화소 영역을 정의하는 게이트선 및 데이터선; 상기 게이트선 및 상기 데이터선에 연결되는 박막 트랜지스터; 상기 박막 트랜지스터에 연결되어 상기 화소 영역에 형성되는 화소 전극; 상기 화소 전극 아래에 형성되는 제1 공통 전극; 상기 화소 전극 위에 형성되는 제2 공통 전극을 포함하고, 상기 화소 영역은 상부 화소 영역 및 하부 화소 영역을 포함하고, 상기 제1 공통 전극은 상기 상부 화소 영역에 형성되고, 상기 제2 공통 전극은 상기 하부 화소 영역에 형성되고, 상기 화소 전극은 상기 상부 화소 영역에 형성되는 상부 화소 전극 및 상기 하부 화소 영역에 형성되는 하부 화소 전극을 포함한다.

Description

박막 트랜지스터 표시판 및 그 제조 방법{THIN FILM TRANSISTOR ARRAY PANEL AND THE METHOD FOR MANUFACTURING THEREOF}
본 발명은 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것으로, 보다 상세하게는 오버레이의 오차에 의해 데이터선과 화소 전극 간의 정전 용량에 차이가 발생하지 않고, 소비 전력을 감소시킬 수 있으며, 잔상 및 플리커 현상을 방지할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 화소 전극과 공통 전극 등 전기장 생성 전극이 형성되어 있는 두 장의 표시판과 그 사이에 들어 있는 액정층으로 이루어지며, 전기장 생성 전극에 전압을 인가하여 액정층에 전기장을 생성하고 이를 통하여 액정층의 액정 분자들의 배향을 결정하고 입사광의 편광을 제어함으로써 영상을 표시한다.
이러한 액정 표시 장치는 다양한 형태의 모드로 구현되고 있고, 이 중에서도 최근에는 PLS(Plane Line Switching) 모드로 구동되는 액정 표시 장치에 대한 연구가 활발히 이루어지고 있다. PLS 모드에서 화소 전극과 공통 전극은 동일한 기판 위에 형성되고, 두 전극 사이에 전계가 형성되어 액정 분자들을 배향시키는 것을 특징으로 한다.
이러한 PLS 모드에서 소비 전력을 줄이면서도 도트 인버전을 구현하기 위해 제트 인버전이 제안되었다. 이는 하나의 데이터선을 기준으로 박막 트랜지스터가 인접한 행에서 서로 다른 방향으로 돌출되도록 형성하고, 하나의 라인에 종래의 컬럼 인버전에 따른 전압을 인가함으로써, 도트 인버전을 구현할 수 있다.
그러나, 이 경우 제조 공정에서 오버레이에 오차가 발생하여 데이터선을 기준으로 양 측의 화소 전극 간의 거리가 달라지게 되면 데이터선을 기준으로 좌측에 위치한 화소 전극과의 정전 용량과 우측에 위치한 화소 전극과의 정전 용량에 차이가 발생하는 문제점이 있다.
또한, 하나의 색상을 표현하는 경우 해당 열에 위치하는 화소들을 구동하기 위해 인접한 두 개의 데이터선을 모두 구동해야 하므로 소비 전력이 증가하는 문제점이 있다.
또한, 장시간 동안 동일한 패턴을 띄워 놓은 경우 화소 전극에 인가되는 전압의 극성과 상대되는 극성의 이온들이 몰리면서 전압 강하가 발생하여 이후 다른 패턴을 띄울 때 잔상이 남고, 플리커 현상이 발생하는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로, 제조 공정에서 오버레이에 오차가 발생하더라도 데이터선과 화소 전극 간의 정전 용량에 차이가 발생하지 않는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 하나의 색상을 표현하는 경우 해당 열에 인접한 하나의 데이터선만을 구동하여 소비 전력을 감소시킬 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 그 목적이 있다.
또한, 잔상 및 플리커 현상을 방지할 수 있는 박막 트랜지스터 표시판 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기와 같은 목적에 따른 본 발명에 의한 박막 트랜지스터 표시판은 기판; 상기 기판 위에 형성되어 화소 영역을 정의하는 게이트선 및 데이터선; 상기 게이트선 및 상기 데이터선에 연결되는 박막 트랜지스터; 상기 박막 트랜지스터에 연결되어 상기 화소 영역에 형성되는 화소 전극; 상기 화소 전극 아래에 형성되는 제1 공통 전극; 상기 화소 전극 위에 형성되는 제2 공통 전극을 포함하고, 상기 화소 영역은 상부 화소 영역 및 하부 화소 영역을 포함하고, 상기 제1 공통 전극은 상기 상부 화소 영역에 형성되고, 상기 제2 공통 전극은 상기 하부 화소 영역에 형성되고, 상기 화소 전극은 상기 상부 화소 영역에 형성되는 상부 화소 전극 및 상기 하부 화소 영역에 형성되는 하부 화소 전극을 포함한다.
상기 상부 화소 전극 및 상기 제2 공통 전극에 형성되는 개구부를 더 포함할 수 있다.
상기 개구부는 상기 게이트선 또는 상기 데이터선과 나란한 방향으로 길게 형성될 수 있다.
상기 개구부는 사각형 또는 타원형으로 형성될 수 있다.
상기 제1 공통 전극은 상기 상부 화소 전극 및 상기 상부 화소 전극에 형성된 개구부의 전체와 중첩되도록 형성되고, 상기 하부 화소 전극은 상기 제2 공통 전극 및 상기 제2 공통 전극에 형성된 개구부의 전체와 중첩되도록 형성될 수 있다.
상기 데이터선은 복수로 이루어지고, 서로 인접한 데이터선에는 서로 반대 극성의 데이터 전압이 인가될 수 있다.
상기 데이터선에 인가되는 데이터 전압은 한 프레임 동안 동일한 극성으로 유지되고, 다음 프레임에는 반대 극성의 데이터 전압이 인가될 수 있다.
상기 제1 공통 전극 및 상기 상부 화소 전극 사이에 형성되는 전기장은 상기 제2 공통 전극 및 상기 하부 화소 전극 사이에 형성되는 전기장과 반대의 극성을 가질 수 있다.
상기 기판의 가장자리에 형성되는 공통 전압 공급선을 더 포함할 수 있다.
상기 기판 위에 형성되어 상기 공통 전압 공급선과 연결되는 공통 전극선을 더 포함하고, 상기 제1 공통 전극은 상기 공통 전극선에 직접 연결될 수 있다.
상기 제2 공통 전극은 상기 공통 전압 공급선에 연결될 수 있다.
상기 하부 화소 영역은 복수이고, 상기 제2 공통 전극은 상기 박막 트랜지스터가 형성된 부분을 제외한 복수의 상기 하부 화소 영역 및 인접한 하부 화소 영역들의 사이에 형성될 수 있다.
상기 제1 공통 전극과 상기 화소 전극 사이에 형성되는 제1 절연막; 상기 화소 전극과 상기 제2 공통 전극 사이에 형성되는 제2 절연막을 더 포함할 수 있다.
상기 제1 절연막은 3500Å 이상 4500 Å이하의 두께를 가지고, 상기 제2 절연막은 500 Å 이상 2500 Å이하의 두께를 가질 수 있다.
상기 제1 절연막 및 상기 제2 절연막은 무기 절연 물질로 이루어질 수 있다.
상기 제1 공통 전극과 연결되어 상기 하부 화소 영역에 형성되는 유지 전극을 더 포함할 수 있다.
상기 화소 전극, 상기 제1 공통 전극, 및 상기 제2 공통 전극은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)를 포함하는 투명한 금속으로 이루어질 수 있다.
상기 박막 트랜지스터는 복수이고, 복수의 상기 박막 트랜지스터는 상기 데이터선을 기준으로 동일한 방향으로 돌출된 형태로 형성될 수 있다.
상기 제1 공통 전극은 상기 게이트선, 상기 공통 전극선, 및 상기 게이트 전극의 아래에도 형성될 수 있다.
상기 반도체층은 상기 데이터선의 아래에도 형성될 수 있다.
상기와 같은 목적에 따른 본 발명에 의한 박막 트랜지스터 표시판은 상부 화소 영역과 하부 화소 영역을 포함하는 화소 영역을 포함하는 박막 트랜지스터 표시판에 있어서, 기판; 상기 기판 위에 형성되는 게이트선 및 상기 게이트선으로부터 돌출되는 게이트 전극; 상기 게이트선과 나란한 방향으로 형성되는 공통 전극선; 상기 공통 전극선과 일부 중첩되어 상기 상부 화소 영역에 형성되는 제1 공통 전극; 상기 게이트선, 상기 게이트 전극, 상기 공통 전극선, 및 상기 제1 공통 전극 위에 형성되는 제1 절연막; 상기 제1 절연막 위에 상기 게이트 전극에 대응하여 형성되는 반도체층; 상기 게이트선과 교차되는 데이터선, 및 상기 데이터선으로부터 돌출되어 상기 반도체층 위에 서로 이격되어 형성되는 소스 전극 및 드레인 전극; 상기 드레인 전극과 직접 연결되고, 상기 하부 화소 영역에 형성되는 하부 화소 전극 및 상기 상부 화소 영역에 형성되는 상부 화소 전극을 포함하는 화소 전극; 상기 소스 전극, 상기 드레인 전극, 및 상기 화소 전극 위에 형성되는 제2 절연막; 상기 제2 절연막 위의 상기 하부 화소 영역에 형성되는 제2 공통 전극을 포함한다.
상기 상부 화소 전극 및 상기 제2 공통 전극에 형성되는 개구부를 더 포함할 수 있다.
상기 개구부는 상기 게이트선 또는 상기 데이터선과 나란한 방향으로 길게 형성될 수 있다.
상기 개구부는 사각형 또는 타원형으로 형성될 수 있다.
상기 제1 공통 전극은 상기 상부 화소 전극 및 상기 상부 화소 전극에 형성된 개구부의 전체와 중첩되도록 형성되고, 상기 하부 화소 전극은 상기 제2 공통 전극 및 상기 제2 공통 전극에 형성된 개구부의 전체와 중첩되도록 형성될 수 있다.
상기 기판의 가장자리에 형성되는 공통 전압 공급선을 더 포함하고, 상기 공통 전압 공급선은 상기 데이터선과 동일한 층에 형성될 수 있다.
상기와 같은 목적에 따른 본 발명에 의한 박막 트랜지스터 표시판은 상기 공통 전압 공급선의 일부를 노출시키도록 상기 제2 절연막에 형성되는 제1 접촉 구멍; 상기 공통 전극선의 일부를 노출시키도록 상기 제1 절연막 및 상기 제2 절연막에 형성되는 제2 접촉 구멍; 및, 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 통해 상기 공통 전압 공급선 및 상기 공통 전극선을 서로 연결하는 연결 전극을 더 포함할 수 있다.
상기와 같은 목적에 따른 본 발명에 의한 박막 트랜지스터 표시판은 상기 공통 전압 공급선의 일부를 노출시키도록 상기 제2 절연막에 형성되는 제3 접촉 구멍을 더 포함하고, 상기 제2 공통 전극은 상기 제3 접촉 구멍을 통해 상기 공통 전압 공급선에 연결될 수 있다.
상기 하부 화소 영역은 복수이고, 상기 제2 공통 전극은 상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극이 형성된 부분을 제외한 복수의 상기 하부 화소 영역 및 인접한 하부 화소 영역들의 사이에 형성될 수 있다.
상기 제1 절연막 및 상기 제2 절연막은 무기 절연 물질로 이루어질 수 있다.
상기 소스 전극은 복수이고, 복수의 상기 소스 전극은 상기 데이터선으로부터 동일한 방향으로 돌출될 수 있다.
상기 제1 공통 전극은 상기 게이트선, 상기 공통 전극선, 및 상기 게이트 전극의 아래에도 형성될 수 있다.
상기 반도체층은 상기 데이터선의 아래에도 형성될 수 있다.
상기와 같은 목적에 따른 본 발명에 의한 박막 트랜지스터 표시판의 제조 방법은 상부 화소 영역과 하부 화소 영역을 포함하는 화소 영역을 포함하는 박막 트랜지스터 표시판을 제조하는 방법에 있어서, (a) 기판 위에 게이트선, 공통 전극선, 및 상기 게이트선으로부터 돌출되는 게이트 전극을 형성하는 단계; (b) 상기 공통 전극선과 일부 중첩되도록 상기 상부 화소 영역에 제1 공통 전극을 형성하는 단계; (c) 상기 게이트선, 상기 게이트 전극, 상기 공통 전극선, 및 상기 제1 공통 전극을 포함한 상기 기판 전면에 제1 절연막을 형성하는 단계; (d) 상기 제1 절연막 위에 상기 게이트 전극에 대응하도록 반도체층을 형성하는 단계; (e) 상기 게이트선과 교차되도록 데이터선을 형성하고, 상기 데이터선으로부터 돌출되어 상기 반도체층 위에 서로 이격되도록 소스 전극 및 드레인 전극을 형성하는 단계; (f) 상기 드레인 전극과 일부 중첩되도록 화소 전극을 형성하는 단계; (g) 상기 소스 전극, 상기 드레인 전극, 및 상기 화소 전극 위에 제2 절연막을 형성하는 단계; (h) 상기 제2 절연막 위의 상기 하부 화소 영역에 제2 공통 전극을 형성하는 단계를 포함하고, 상기 (f) 단계에서 상기 화소 전극은 상기 하부 화소 영역에 형성되는 하부 화소 전극 및 상기 상부 화소 영역에 형성되는 상부 화소 전극을 포함하도록 형성한다.
상기 상부 화소 전극 및 상기 제2 공통 전극은 개구부를 포함하도록 형성할 수 있다.
상기 개구부는 상기 게이트선 또는 상기 데이터선과 나란한 방향으로 길게 형성할 수 있다.
상기 개구부는 사각형 또는 타원형으로 형성할 수 있다.
상기 제1 공통 전극은 상기 상부 화소 전극 및 상기 상부 화소 전극에 형성된 개구부의 전체와 중첩되도록 형성하고, 상기 하부 화소 전극은 상기 제2 공통 전극 및 상기 제2 공통 전극에 형성된 개구부의 전체와 중첩되도록 형성할 수 있다.
상기 (e) 단계에서 상기 기판의 가장자리에 공통 전압 공급선을 더 형성할 수 있다.
상기 (g) 단계는 (g-1) 상기 공통 전압 공급선의 일부를 노출시키도록 상기 제2 절연막에 제1 접촉 구멍을 형성하고, 상기 공통 전극선의 일부를 노출시키도록 상기 제1 절연막 및 상기 제2 절연막에 제2 접촉 구멍을 형성하는 단계를 더 포함할 수 있다.
상기 (h) 단계에서 상기 제1 접촉 구멍 및 상기 제2 접촉 구멍을 통해 상기 공통 전압 공급선 및 상기 공통 전극선이 서로 연결되도록 연결 전극을 더 형성할 수 있다.
상기 (g) 단계는 (g-2) 상기 공통 전압 공급선의 일부를 노출시키도록 상기 제2 절연막에 제3 접촉 구멍을 형성하는 단계를 더 포함할 수 있다.
상기 (h) 단계에서 상기 제2 공통 전극이 상기 제3 접촉 구멍을 통해 상기 공통 전압 공급선에 연결되도록 형성할 수 있다.
상기 하부 화소 영역은 복수이고 상기 제2 공통 전극은 상기 게이트 전극, 상기 소스 전극, 및 상기 드레인 전극이 형성된 부분을 제외한 복수의 상기 하부 화소 영역 및 인접한 하부 화소 영역들의 사이에 형성할 수 있다.
상기 제1 절연막은 3500Å 이상 4500 Å이하의 두께로 형성하고, 상기 제2 절연막은 500 Å 이상 2500 Å이하의 두께로 형성할 수 있다.
상기 제1 절연막 및 상기 제2 절연막은 무기 절연 물질로 형성할 수 있다.
상기 (b) 단계에서 상기 제1 공통 전극과 연결되도록 상기 하부 화소 영역에 유지 전극을 더 형성할 수 있다.
상기 화소 전극, 상기 제1 공통 전극, 및 상기 제2 공통 전극은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)를 포함하는 투명한 금속으로 형성할 수 있다.
상기 소스 전극은 복수이고, 복수의 상기 소스 전극은 상기 데이터선으로부터 동일한 방향으로 돌출되도록 형성할 수 있다.
상기 (a) 단계 및 상기 (b) 단계에서 상기 게이트선, 상기 공통 전극선, 상기 게이트 전극, 및 상기 제1 공통 전극은 하나의 마스크를 이용하여 형성할 수 있다.
상기 제1 공통 전극은 상기 게이트선, 상기 공통 전극선, 및 상기 게이트 전극의 아래에 형성할 수 있다.
상기 (d) 단계 및 상기 (e) 단계에서 상기 반도체층, 상기 데이터선, 상기 소스 전극, 및 상기 드레인 전극은 하나의 마스크를 이용하여 형성할 수 있다.
상기 반도체층은 상기 데이터선의 아래에도 형성할 수 있다.
상기한 바와 같은 본 발명에 의한 박막 트랜지스터 표시판 및 그 제조 방법은 다음과 같은 효과가 있다.
본 발명에 의한 박막 트랜지스터 표시판 및 그 제조 방법은 컬럼 인버전과 같은 형태로 데이터 전압을 공급하면서도 도트 인버전을 구현할 수 있어 소비 전력을 감소시키는 효과가 있다.
또한, 한 화소를 두 개의 화소 영역으로 구분하여 서로 다른 극성을 가지도록 구동하므로써, 이온 불순물이 적재되는 영역을 줄여 잔상 및 플리커를 방지할 수 있는 효과가 있다.
또한, 한 화소의 두 개의 화소 영역 사이에는 전압의 차이가 발생하며, 이로 인해 시인성을 개선할 수 있는 효과가 있다.
또한, 제조 공정에서 오버레이에 오차가 발생하여 데이터선을 기준으로 양 측의 화소 전극간의 거리가 달라지더라도 데이터선과 화소 전극 사이의 정전 용량의 차이가 발생하지 않는 효과가 있다.
또한, 데이터선을 기준으로 복수의 박막 트랜지스터가 동일한 방향으로 돌출되어 형성되어 있으므로, 하나의 색상을 나타내도록 구동할 때 해당 색상의 열만을 구동하면 되므로 소비 전력을 감소시킬 수 있는 효과가 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 평면도이다.
도 2는 도 1의 II-II', II'-II'', II''-II'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 3은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 평면도이다.
도 4는 도 3의 IV-IV', IV'-IV'', IV''-IV'''선을 따라 나타낸 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 5는 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 평면도이다.
도 6은 도 5의 VI-VI', VI'-VI'', VI''-VI'''선을 따라 나타낸 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 7은 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 평면도이다.
도 8은 도 7의 VIII-VIII', VIII'-VIII'', VIII''-VIII'''선을 따라 나타낸 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
도 9a 내지 9f는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 평면도이다.
도 10a는 도 9a의 Xa-Xa', Xa'-Xa'', Xa''-Xa'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
도 10b는 도 9b의 Xb-Xb', Xb'-Xb'', Xb''-Xb'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
도 10c는 도 9c의 Xc-Xc', Xc'-Xc'', Xc''-Xc'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
도 10d는 도 9d의 Xd-Xd', Xd'-Xd'', Xd''-Xd'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
도 10e는 도 9e의 Xe-Xe', Xe'-Xe'', Xe''-Xe'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
도 10f는 도 9f의 Xf-Xf', Xf'-Xf'', Xf''-Xf'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
도 11a 내지 11d는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 평면도이다.
도 12a는 도 11a의 XIIa-XIIa', XIIa'-XIIa'', XIIa''-XIIa'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
도 12b는 도 11b의 XIIb-XIIb', XIIb'-XIIb'', XIIb''-XIIb'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
도 12c는 도 11c의 XIIc-XIIc', XIIc'-XIIc'', XIIc''-XIIc'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
도 12d는 도 11d의 XIId-XIId', XIId'-XIId'', XIId''-XIId'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 구동할 때 각 화소의 극성을 나타낸 도면이다.
도 14는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 공정에서 오버레이에 오차가 발생하는 경우를 나타낸 도면이다.
도 15는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판에서 열 방향을 따라 화소의 색상이 동일함을 나타낸 도면이다.
도 16은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 한 화소에서의 투과율을 나타낸 도면이다.
이하에서 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
먼저, 첨부된 도면을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판에 대해 설명하면 다음과 같다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 평면도이고, 도 2는 도 1의 II-II', II'-II'', II''-II'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판은 상부 화소 영역과 하부 화소 영역을 포함하는 화소 영역을 포함한다.
먼저, 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 게이트선(121) 및 이로부터 돌출되는 게이트 전극(124)이 형성되어 있고, 게이트선(121)과 나란한 방향으로 공통 전극선(131)이 형성되어 있다.
게이트선(121)은 게이트 신호를 전달하고, 공통 전극선(131)은 공통 전압을 전달하며, 주로 가로 방향으로 뻗어 있다.
공통 전극선(131)과 일부 중첩되도록 상부 화소 영역에는 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명한 전극 물질로 이루어진 제1 공통 전극(133)이 형성된다. 제1 공통 전극(133)은 공통 전극선(131)과 중첩됨으로써, 직접 연결되어 전압을 전달받는다.
게이트선(121), 게이트 전극(124), 공통 전극선(131), 및 제1 공통 전극(133)을 포함한 기판(110) 위의 전면에는 제1 절연막(140)이 형성되어 있다. 제1 절연막(140)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)을 포함하는 무기 절연 물질로 이루어질 수 있고, 약 3500Å 이상 4500 Å이하의 두께를 가질 수 있다.
제1 절연막(140)의 위에는 섬형의 반도체층(150)이 형성되어 있다. 반도체층(150)은 게이트 전극(124) 위에 위치한다.
반도체층(150) 및 제1 절연막(140) 위에는 데이터선(171)과 이로부터 돌출되는 소스 전극(173) 및 드레인 전극(175)이 형성되어 있다.
데이터선(171)은 데이터 신호를 전달하며 주로 세로 방향으로 뻗어 게이트선(121)과 교차하여 화소 영역을 정의한다. 데이터선(171)은 복수로 이루어지고, 서로 인접한 데이터선(171)에는 서로 반대 극성의 데이터 전압이 인가된다. 즉, 컬럼 인버전에서와 같은 형태의 전압이 인가된다. 데이터선(171)에 인가되는 데이터 전압은 한 프레임 동안 동일한 극성으로 유지되고, 다음 프레임에는 반대 극성의 데이터 전압이 인가된다.
소스 전극(173)은 데이터선(171)으로부터 게이트 전극(124) 위로 돌출되어 형성되고, 드레인 전극(173)은 게이트 전극(124) 위에 소스 전극(173)과 이격되도록 형성된다.
게이트 전극(124), 반도체층(150), 소스 전극(173), 및 드레인 전극(175)은 박막 트랜지스터를 이루고, 해당 화소를 스위칭하는 소자의 역할을 한다.
박막 트랜지스터는 복수이고, 복수의 박막 트랜지스터는 데이터선(171)을 기준으로 동일한 방향으로 돌출된 형태로 형성된다. 즉, 소스 전극(173)이 데이터선(171)으로부터 돌출되는 방향이 일정하도록 형성된다.
드레인 전극(175)과 일부 중첩되도록 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명한 전극 물질로 이루어진 화소 전극(191)이 형성되어 있다.
화소 전극(191)은 상부 화소 영역에 형성되는 상부 화소 전극(191a)과 하부 화소 영역에 형성되는 하부 화소 전극(191b)을 포함한다. 상부 화소 전극(191a)과 하부 화소 전극(191b)은 일체로 형성될 수 있다. 상부 화소 전극(191a)은 데이터선(171)과 나란한 방향으로 길게 형성된 개구부(193)를 포함한다.
데이터선(171), 소스 전극(173), 드레인 전극(175), 및 화소 전극(191) 위에는 제2 절연막(180)이 형성되어 있다. 제2 절연막(180)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)을 포함하는 무기 절연 물질로 이루어질 수 있고, 약 500 Å 이상 2500 Å이하의 두께를 가질 수 있다.
제2 절연막(180) 위의 하부 화소 영역에는 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명한 전극 물질로 이루어진 제2 공통 전극(195)이 형성되어 있다. 제2 공통 전극(195)은 일방향으로 뻗은 막대형으로 형성되어 있고, 박막 트랜지스터가 형성된 부분을 제외한 복수의 상기 하부 화소 영역 및 인접한 하부 화소 영역들의 사이에 형성된다. 제2 공통 전극(195)은 데이터선(171)과 나란한 방향으로 길게 형성된 개구부(197)를 포함한다.
제1 공통 전극(133)은 상부 화소 전극(191a) 및 상부 화소 전극(191a)에 형성된 개구부(193)의 전체와 중첩되도록 형성되고, 하부 화소 전극(191b)은 제2 공통 전극(195) 및 제2 공통 전극(195)에 형성된 개구부(197)의 전체와 중첩되도록 형성된다.
본 발명에 의한 박막 트랜지스터 표시판의 상부 화소 영역에서는 제1 공통 전극(133)과 상부 화소 전극(191a) 사이에서 전기장이 형성되고, 하부 화소 영역에서는 제2 공통 전극(195)과 하부 화소 전극(191b) 사이에서 전기장이 형성된다. 이때, 제1 공통 전극(133)과 제2 공통 전극(195)에는 동일한 공통 전압이 공급되고, 상부 화소 전극(191a)과 하부 화소 전극(191b)에는 동일한 데이터 전압이 인가된다. 이때, 제1 공통 전극(133)과 상부 화소 전극(191a) 사이에 형성되는 전기장은 제2 공통 전극(195)과 하부 화소 전극(191b) 사이에 형성되는 전기장과 반대의 극성을 가지게 된다.
본 발명의 제1 실시예에 의한 박막 트랜지스터 표시판은 기판(110)의 가장자리에 형성되는 공통 전압 공급선(177)을 더 포함할 수 있다. 공통 전압 공급선(177)은 데이터선(171)과 동일한 층에 동일한 물질로 형성될 수 있다.
제2 절연막(180)에는 공통 전압 공급선(177)의 일부를 노출시키도록 제1 접촉 구멍(181a)이 형성될 수 있다. 제1 절연막(140) 및 제2 절연막(180)에는 공통 전극선(131)의 일부를 노출시키도록 제2 접촉 구멍(181a)이 형성될 수 있다. 또한, 제1 접촉 구멍(181a)을 통해 공통 전압 공급선(177)과 연결되고, 제2 접촉 구멍(181b)을 통해 공통 전극선(131)과 연결되는 연결 전극(199)이 더 형성될 수 있다. 즉, 연결 전극(199)은 공통 전압 공급선(177)과 공통 전극선(131)을 서로 연결하여 공통 전압 공급선(177)으로부터 공통 전극선(131)에 공통 전압이 공급될 수 있도록 한다. 이때, 연결 전극(199)은 제2 공통 전극(195)과 동일한 층에 동일한 물질로 형성될 수 있다.
제2 절연막(180)에는 공통 전압 공급선(177)의 일부를 노출시키도록 제3 접촉 구멍(181c)이 형성될 수 있다. 제2 공통 전극(195)은 공통 전압 공급선(177)과 중첩되도록 연장 형성되어 제3 접촉 구멍(181c)을 통해 공통 전압 공급선(177)에 연결되고, 공통 전압 공급선(177)으로부터 공통 전압을 공급받는다.
따라서, 공통 전압 공급선(177)은 공통 전극선(131)과 연결된 제1 공통 전극(133)과 연결되고, 제2 공통 전극(195)과도 연결되는바 제1 공통 전극(133) 및 제2 공통 전극(195)에는 동일한 공통 전압이 공급된다.
이어, 첨부된 도면을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판에 대해 설명하면 다음과 같다.
도 3은 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 평면도이고, 도 4는 도 3의 IV-IV', IV'-IV'', IV''-IV'''선을 따라 나타낸 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판은 제1 실시예에 따른 박막 트랜지스터 표시판과 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점이 있는 부분에 대해서만 이하에서 설명한다.
제2 실시예에 따른 박막 트랜지스터 표시판에서는 제1 실시예에서와 같이 공통 전극선(131)과 제1 공통 전극(133)이 중첩한다는 점에서는 동일한다. 다만, 제1 실시예에서는 공통 전극선(131) 위에 제1 공통 전극(133)이 형성되어 있는 반면에, 제2 실시예에서는 제1 공통 전극(133) 위에 공통 전극선(131), 게이트선(121), 및 게이트 전극(124)이 형성되어 있다.
또한, 제1 공통 전극(133)은 공통 전극선(131)의 일부 영역에만 중첩되는 것이 아니라, 공통 전극선(131), 게이트선(121), 및 게이트 전극(124)의 전체와 중첩되도록 형성되어 있다.
이때, 제1 공통 전극(133), 공통 전극선(131), 게이트선(121), 및 게이트 전극(124)은 하나의 마스크를 이용하여 형성된다.
제1 실시예에서는 반도체층(150)이 소스 전극(173)과 드레인 전극(175)의 아래와 소스 전극(173)과 드레인 전극(175)의 사이 영역에 형성되어 있다. 제2 실시예에서는 반도체층(150)이 소스 전극(173)과 드레인 전극(175)의 아래와 소스 전극(173)과 드레인 전극(175)의 사이 영역뿐만 아니라 데이터선(171)의 아래에도 형성되어 있다.
이때, 반도체층(150), 데이터선(171), 소스 전극(173), 및 드레인 전극(175)은 하나의 마스크를 이용하여 형성된다.
이어, 첨부된 도면을 참조하여 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판에 대해 설명하면 다음과 같다.
도 5는 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 평면도이고, 도 6은 도 5의 VI-VI', VI'-VI'', VI''-VI'''선을 따라 나타낸 본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
본 발명의 제3 실시예에 따른 박막 트랜지스터 표시판은 제1 실시예에 따른 박막 트랜지스터 표시판과 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점이 있는 부분에 대해서만 이하에서 설명한다.
제1 실시예에서 상부 화소 전극(191a)과 제2 공통 전극(195)은 데이터선(171)과 나란한 방향으로 길게 형성된 개구부(193, 197)를 포함한다. 반면에, 제3 실시예에서는 상부 화소 전극(191a)과 제2 공통 전극(195)이 게이트선(121)과 나란한 방향으로 길게 형성된 개구부(193, 197)를 포함한다.
이때, 개구부(193, 197)가 게이트선(121) 또는 데이터선(171)과 나란한 방향으로 길게 형성된다는 의미는 게이트선(121) 또는 데이터선(171)과 평행한 방향으로 길게 형성되는 경우뿐만 아니라 게이트선(121) 또는 데이터선(171)과 비스듬한 방향으로 길게 형성되어 실질적으로 평행한 방향으로 길게 형성되는 경우도 포함한다.
또한, 개구부는(193, 197)는 도면 상에 사각형으로 도시되어 있으나 개구부(193, 197)의 형상은 이에 한정되지 아니하고, 타원형 등 다양한 형상으로 이루어질 수 있다.
이어, 첨부된 도면을 참조하여 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판에 대해 설명하면 다음과 같다.
도 7은 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 평면도이고, 도 8은 도 7의 VIII-VIII', VIII'-VIII'', VIII''-VIII'''선을 따라 나타낸 본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판의 단면도이다.
본 발명의 제4 실시예에 따른 박막 트랜지스터 표시판은 제1 실시예에 따른 박막 트랜지스터 표시판과 동일한 부분이 상당하므로, 이에 대한 설명은 생략하고 차이점이 있는 부분에 대해서만 이하에서 설명한다.
제4 실시예에 따른 박막 트랜지스터 표시판은 제1 공통 전극(133)과 연결되어 하부 화소 영역에 형성되는 유지 전극(135)을 더 포함한다. 제1 공통 전극(133)과 유지 전극(135)은 화소 영역 전체에 걸쳐 일체로 형성될 수 있다.
유지 전극(135)은 제1 공통 전극(133)과 동일한 층의 상부 화소 영역에 있는 빈 공간을 활용하여 형성하였으며, 별도의 추가 공정 없이도 형성할 수 있다. 본 발명에 의한 박막 트랜지스터 표시판을 고해상도의 액정 표시 장치에 적용하는 경우 유지 정전 용량의 부족 현상을 극복할 수 있는 구조이다.
다음으로, 첨부된 도면을 참조하여 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해 설명하면 다음과 같다.
도 9a 내지 9f는 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 평면도이고, 도 10a는 도 9a의 Xa-Xa', Xa'-Xa'', Xa''-Xa'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이며, 도 10b는 도 9b의 Xb-Xb', Xb'-Xb'', Xb''-Xb'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다. 도 10c는 도 9c의 Xc-Xc', Xc'-Xc'', Xc''-Xc'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이고, 도 10d는 도 9d의 Xd-Xd', Xd'-Xd'', Xd''-Xd'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이며, 도 10e는 도 9e의 Xe-Xe', Xe'-Xe'', Xe''-Xe'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이고, 도 10f는 도 9f의 Xf-Xf', Xf'-Xf'', Xf''-Xf'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
본 발명의 제1 실시예에 따라 제조되는 박막 트랜지스터 표시판은 상부 화소 영역과 하부 화소 영역을 포함하는 화소 영역을 포함한다.
먼저, 도 9a 및 도 10a에 도시된 바와 같이 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위에 도전성 물질로 공통 전극선(131), 게이트선(121), 및 게이트선(121)으로부터 돌출되는 게이트 전극(124)을 형성한다. 공통 전극선(131)과 게이트선(121)은 나란한 방향으로 형성할 수 있다.
도 9b 및 도 10b에 도시된 바와 같이 공통 전극선(131)과 일부 중첩되도록 상부 화소 영역에는 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명한 전극 물질로 제1 공통 전극(133)을 형성한다. 제1 공통 전극(133)을 공통 전극선(131)과 중첩되도록 형성함으로써, 직접 연결되어 전압을 전달받을 수 있다.
제1 공통 전극(133)과 연결되도록 하부 화소 영역에 유지 전극(135)을 더 형성할 수 있다. 제1 공통 전극(133)과 유지 전극(135)은 화소 영역 전체에 걸쳐 일체로 형성할 수 있다.
유지 전극(135)은 제1 공통 전극(133)과 동일한 층의 상부 화소 영역에 있는 빈 공간을 활용하여 형성하였으며, 별도의 추가 공정 없이도 형성할 수 있다. 이로 인해 본 발명에 의한 박막 트랜지스터 표시판을 고해상도의 액정 표시 장치에 적용하는 경우 유지 정전 용량의 부족 현상을 극복할 수 있다.
이어, 게이트선(121), 게이트 전극(124), 공통 전극선(131), 및 제1 공통 전극(133)을 포함한 기판(110) 위의 전면에 제1 절연막(140)을 형성한다. 제1 절연막(140)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)을 포함하는 무기 절연 물질로 형성할 수 있고, 약 3500Å 이상 4500 Å이하의 두께로 형성할 수 있다.
도 9c 및 도 10c에 도시된 바와 같이 제1 절연막(140) 위에 반도체층(150)을 형성한다. 반도체층(150)은 게이트 전극(124) 위에 위치하도록 형성한다.
도 9d 및 도 10d에 도시된 바와 같이 반도체층(150) 및 제1 절연막(140) 위에 데이터선(171)과 이로부터 돌출되는 소스 전극(173) 및 드레인 전극(175)을 형성한다.
데이터선(171)은 게이트선(121)과 교차하도록 형성하여 화소 영역을 정의한다. 데이터선(171)은 복수로 이루어지고, 서로 인접한 데이터선(171)에는 서로 반대 극성의 데이터 전압이 인가된다. 즉, 컬럼 인버전에서와 같은 형태의 전압이 인가된다. 데이터선(171)에 인가되는 데이터 전압은 한 프레임 동안 동일한 극성으로 유지되고, 다음 프레임에는 반대 극성의 데이터 전압이 인가된다.
소스 전극(173)은 데이터선(171)으로부터 게이트 전극(124) 위로 돌출되도록 형성하고, 드레인 전극(175)은 게이트 전극(124) 위에 소스 전극(173)과 이격되도록 형성한다.
게이트 전극(124), 반도체층(150), 소스 전극(173), 및 드레인 전극(175)은 박막 트랜지스터를 이룬다.
박막 트랜지스터는 복수이고, 복수의 박막 트랜지스터는 데이터선(171)을 기준으로 동일한 방향으로 돌출되도록 형성한다. 즉, 소스 전극(173)이 데이터선(171)으로부터 돌출되는 방향이 일정하도록 형성한다.
데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 형성하는 단계에서 동일한 물질로 기판(110)의 가장자리에 공통 전압 공급선(177)을 더 형성할 수 있다.
도 9e 및 도 10e에 도시된 바와 같이, 드레인 전극(175)과 일부 중첩되도록 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명한 전극 물질로 화소 전극(191)을 형성한다.
화소 전극(191)은 상부 화소 영역에 형성되는 상부 화소 전극(191a)과 하부 화소 영역에 형성되는 하부 화소 전극(191b)을 포함한다. 상부 화소 전극(191a)과 하부 화소 전극(191b)은 일체로 형성할 수 있다. 상부 화소 전극(191a)에는 데이터선(171)과 나란한 방향으로 긴 형태의 개구부(193)를 형성할 수 있다.
이어, 데이터선(171), 소스 전극(173), 드레인 전극(175), 및 화소 전극(191) 위에 제2 절연막(180)을 형성한다. 제2 절연막(180)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)을 포함하는 무기 절연 물질로 형성할 수 있고, 약 500 Å 이상 2500 Å이하의 두께로 형성할 수 있다.
이어, 제2 절연막(180)에 공통 전압 공급선(177)의 일부를 노출시키도록 제1 접촉 구멍(181a)을 형성하고, 제1 절연막(140) 및 제2 절연막(180)에 공통 전극선(131)의 일부를 노출시키도록 제2 접촉 구멍(181a)을 형성할 수 있다.
또한, 제2 절연막(180)에 공통 전압 공급선(177)의 일부를 노출시키도록 제3 접촉 구멍(181c)을 형성할 수 있다.
도 9f 및 도 10f에 도시된 바와 같이, 제2 절연막(180) 위의 하부 화소 영역에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명한 전극 물질로 제2 공통 전극(195)을 형성한다. 제2 공통 전극(195)은 일방향으로 뻗은 막대형으로 형성할 수 있고, 박막 트랜지스터가 형성된 부분을 제외한 복수의 상기 하부 화소 영역 및 인접한 하부 화소 영역들의 사이에 형성할 수 있다. 제2 공통 전극(195)에는 데이터선(171)과 나란한 방향으로 긴 형태의 개구부(197)를 형성할 수 있다.
제2 공통 전극(195)을 형성하는 단계에서 동일한 물질로 제1 접촉 구멍(181a)을 통해 공통 전압 공급선(177)과 연결되고, 제2 접촉 구멍(181b)을 통해 공통 전극선(131)과 연결되는 연결 전극(199)을 더 형성할 수 있다. 즉, 연결 전극(199)은 공통 전압 공급선(177)과 공통 전극선(131)을 서로 연결하여 공통 전압 공급선(177)으로부터 공통 전극선(131)에 공통 전압이 공급될 수 있도록 한다.
또한, 제2 공통 전극(195)은 공통 전압 공급선(177)과 중첩되도록 연장 형성하여 제3 접촉 구멍(181c)을 통해 공통 전압 공급선(177)에 연결되도록 한다. 즉, 제2 공통 전극(195)은 공통 전압 공급선(177)으로부터 공통 전압을 공급받는다.
따라서, 공통 전압 공급선(177)은 공통 전극선(131)과 연결된 제1 공통 전극(133)과 연결되고, 제2 공통 전극(195)과도 연결되는바 제1 공통 전극(133) 및 제2 공통 전극(195)에는 동일한 공통 전압이 공급된다.
본 발명에 의해 제조된 박막 트랜지스터 표시판의 상부 화소 영역에서는 제1 공통 전극(133)과 상부 화소 전극(191a) 사이에서 전기장이 형성되고, 하부 화소 영역에서는 제2 공통 전극(195)과 하부 화소 전극(191b) 사이에서 전기장이 형성된다. 이때, 제1 공통 전극(133)과 제2 공통 전극(195)에는 동일한 공통 전압이 공급되고, 상부 화소 전극(191a)과 하부 화소 전극(191b)에는 동일한 데이터 전압이 인가된다. 이때, 제1 공통 전극(133)과 상부 화소 전극(191a) 사이에 형성되는 전기장은 제2 공통 전극(195)과 하부 화소 전극(191b) 사이에 형성되는 전기장과 반대의 극성을 가지게 된다.
본 발명의 제1 실시예에 의한 박막 트랜지스터 표시판의 제조 방법에서 상부 화소 전극(191a)과 제2 공통 전극(195)은 데이터선(171)과 나란한 방향으로 긴 형태의 개구부(193, 197)를 형성한다. 이때, 개구부(193, 197)는 게이트선(121)과 나란한 방향으로 긴 형태로도 형성할 수 있다.
또한, 개구부(193, 197)가 게이트선(121) 또는 데이터선(171)과 나란한 방향으로 길게 형성된다는 의미는 게이트선(121) 또는 데이터선(171)과 평행한 방향으로 길게 형성되는 경우뿐만 아니라 게이트선(121) 또는 데이터선(171)과 비스듬한 방향으로 길게 형성되어 실질적으로 평행한 방향으로 길게 형성되는 경우도 포함한다.
이어, 첨부된 도면을 참조하여 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법에 대해 설명하면 다음과 같다.
도 11a 내지 11d는 본 발명의 제2 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 평면도이고, 도 12a는 도 11a의 XIIa-XIIa', XIIa'-XIIa'', XIIa''-XIIa'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이며, 도 12b는 도 11b의 XIIb-XIIb', XIIb'-XIIb'', XIIb''-XIIb'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다. 도 12c는 도 11c의 XIIc-XIIc', XIIc'-XIIc'', XIIc''-XIIc'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이고, 도 12d는 도 11d의 XIId-XIId', XIId'-XIId'', XIId''-XIId'''선을 따라 나타낸 본 발명의 제1 실시예에 따른 박막 트랜지스터 표시판의 제조 방법의 공정 단면도이다.
본 발명의 제2 실시예에 따라 제조되는 박막 트랜지스터 표시판은 상부 화소 영역과 하부 화소 영역을 포함하는 화소 영역을 포함한다.
먼저, 도 11a 및 도 12a에 도시된 바와 같이 투명한 유리 또는 플라스틱 따위로 만들어진 기판(110) 위의 상부 화소 영역에 제1 공통 전극(133)을 형성하고, 제1 공통 전극과 중첩되도록 공통 전극선(131), 게이트선(121), 및 게이트선(121)으로부터 돌출되는 게이트 전극(124)을 형성한다.
제1 공통 전극(133)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명한 전극 물질로 형성하고, 공통 전극선(131), 게이트선(121), 및 게이트 전극(124)은 도전성 물질로 형성할 수 있다. 공통 전극선(131)과 게이트선(121)은 나란한 방향으로 형성할 수 있다.
제1 공통 전극(133), 공통 전극선(131), 게이트선(121), 및 게이트 전극(124)은 하나의 마스크를 이용하여 형성한다. 기판(110) 전면에 투명한 전극 물질과 도전성 물질을 차례로 적층하고 슬릿 마스크 또는 하프톤 마스크를 이용하여 패터닝함으로써, 제1 공통 전극(133), 공통 전극선(131), 게이트선(121), 및 게이트 전극(124)을 형성할 수 있다.
이때, 제1 공통 전극(133)은 상부 화소 영역뿐만 아니라 공통 전극선(131), 게이트선(121), 및 게이트 전극(124)의 아래에도 형성한다.
이어, 제1 공통 전극(133), 공통 전극선(131), 게이트선(121), 및 게이트 전극(124)을 포함한 기판(110) 위의 전면에 제1 절연막(140)을 형성한다. 제1 절연막(140)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)을 포함하는 무기 절연 물질로 형성할 수 있고, 약 3500Å 이상 4500 Å이하의 두께로 형성할 수 있다.
도 11b 및 도 12b에 도시된 바와 같이 제1 절연막(140) 위에 반도체층(150)을 형성하고, 반도체층(150) 위에 데이터선(171)과 이로부터 돌출되는 소스 전극(173) 및 드레인 전극(175)을 형성한다.
반도체층(150), 데이터선(171), 소스 전극(173), 및 드레인 전극(175)은 하나의 마스크를 이용하여 형성한다. 이때, 마스크는 슬릿 마스크 또는 하프톤 마스크를 이용할 수 있다.
반도체층(150)은 게이트 전극(124)의 위뿐만 아니라 데이터선(171)의 아래에도 형성한다.
데이터선(171)은 게이트선(121)과 교차하도록 형성하여 화소 영역을 정의한다.
소스 전극(173)은 데이터선(171)으로부터 게이트 전극(124) 위로 돌출되도록 형성하고, 드레인 전극(175)은 게이트 전극(124) 위에 소스 전극(173)과 이격되도록 형성한다.
게이트 전극(124), 반도체층(150), 소스 전극(173), 및 드레인 전극(175)은 박막 트랜지스터를 이룬다.
박막 트랜지스터는 복수이고, 복수의 박막 트랜지스터는 데이터선(171)을 기준으로 동일한 방향으로 돌출되도록 형성한다. 즉, 소스 전극(173)이 데이터선(171)으로부터 돌출되는 방향이 일정하도록 형성한다.
데이터선(171), 소스 전극(173), 및 드레인 전극(175)을 형성하는 단계에서 동일한 물질로 기판(110)의 가장자리에 공통 전압 공급선(177)을 더 형성할 수 있다.
도 11c 및 도 12c에 도시된 바와 같이, 드레인 전극(175)과 일부 중첩되도록 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명한 전극 물질로 화소 전극(191)을 형성한다.
화소 전극(191)은 상부 화소 영역에 형성되는 상부 화소 전극(191a)과 하부 화소 영역에 형성되는 하부 화소 전극(191b)을 포함한다. 상부 화소 전극(191a)과 하부 화소 전극(191b)은 일체로 형성할 수 있다. 상부 화소 전극(191a)에는 데이터선(171)과 나란한 방향으로 긴 형태의 개구부(193)를 형성할 수 있다.
이어, 데이터선(171), 소스 전극(173), 드레인 전극(175), 및 화소 전극(191) 위에 제2 절연막(180)을 형성한다. 제2 절연막(180)은 실리콘 산화물(SiOx) 및 실리콘 질화물(SiNx)을 포함하는 무기 절연 물질로 형성할 수 있고, 약 500 Å 이상 2500 Å이하의 두께로 형성할 수 있다.
이어, 제2 절연막(180)에 공통 전압 공급선(177)의 일부를 노출시키도록 제1 접촉 구멍(181a)을 형성하고, 제1 절연막(140) 및 제2 절연막(180)에 공통 전극선(131)의 일부를 노출시키도록 제2 접촉 구멍(181a)을 형성할 수 있다.
또한, 제2 절연막(180)에 공통 전압 공급선(177)의 일부를 노출시키도록 제3 접촉 구멍(181c)을 형성할 수 있다.
도 11d 및 도 12d에 도시된 바와 같이, 제2 절연막(180) 위의 하부 화소 영역에 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명한 전극 물질로 제2 공통 전극(195)을 형성한다. 제2 공통 전극(195)은 일방향으로 뻗은 막대형으로 형성할 수 있고, 박막 트랜지스터가 형성된 부분을 제외한 복수의 상기 하부 화소 영역 및 인접한 하부 화소 영역들의 사이에 형성할 수 있다. 제2 공통 전극(195)에는 데이터선(171)과 나란한 방향으로 긴 형태의 개구부(197)를 형성할 수 있다.
제2 공통 전극(195)을 형성하는 단계에서 동일한 물질로 제1 접촉 구멍(181a)을 통해 공통 전압 공급선(177)과 연결되고, 제2 접촉 구멍(181b)을 통해 공통 전극선(131)과 연결되는 연결 전극(199)을 더 형성할 수 있다. 즉, 연결 전극(199)은 공통 전압 공급선(177)과 공통 전극선(131)을 서로 연결하여 공통 전압 공급선(177)으로부터 공통 전극선(131)에 공통 전압이 공급될 수 있도록 한다.
또한, 제2 공통 전극(195)은 공통 전압 공급선(177)과 중첩되도록 연장 형성하여 제3 접촉 구멍(181c)을 통해 공통 전압 공급선(177)에 연결되도록 한다. 즉, 제2 공통 전극(195)은 공통 전압 공급선(177)으로부터 공통 전압을 공급받는다.
따라서, 공통 전압 공급선(177)은 공통 전극선(131)과 연결된 제1 공통 전극(133)과 연결되고, 제2 공통 전극(195)과도 연결되는바 제1 공통 전극(133) 및 제2 공통 전극(195)에는 동일한 공통 전압이 공급된다.
이하에서는 본 발명에 따른 박막 트랜지스터의 구동 모습에 대해 살펴본다.
도 13은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판을 구동할 때 각 화소의 극성을 나타낸 도면이고, 도 14는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 제조 공정에서 오버레이에 오차가 발생하는 경우를 나타낸 도면이며, 도 15는 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판에서 열 방향을 따라 화소의 색상이 동일함을 나타낸 도면이고, 도 16은 본 발명의 일 실시예에 따른 박막 트랜지스터 표시판의 한 화소에서의 투과율을 나타낸 도면이다.
도 13을 참고하면, 본 발명에 따른 박막 트랜지스터의 구동시 복수의 화소에는 도트 인버전의 효과가 나타남을 알 수 있다. 서로 인접한 데이터선에는 서로 반대 극성의 데이터 전압이 인가되어 컬럼 인버전에서와 같은 형태의 전압이 인가된다. 이때, 상부 화소 영역과 하부 화소 영역에 형성되는 전기장의 극성이 서로 반대로 나타나므로, 소비 전력은 줄이면서도 도트 인버전의 효과를 나타낼 수 있다.
도 14를 참고하면, 본 발명에 따른 박막 트랜지스터 표시판의 제조 공정에서 오버레이에 오차가 발생하는 경우 하나의 데이터선을 기준으로 좌측에 위치한 화소 전극과의 거리(a)와 우측에 위치한 화소 전극과의 거리(b)가 서로 상이해지게 된다. 종래의 제트 인버전 방식에서는 하나의 데이터선을 기준으로 박막 트랜지스터가 좌측 및 우측에 모두 형성됨으로써 데이터선의 좌측에 위치한 화소 전극과의 정전 용량과 우측에 위치한 화소 전극과의 정전 용량이 달라지게 되어 화소에 불량이 발생하는 문제점이 있었다. 본 발명에서는 하나의 데이터선을 기준으로 박막 트랜지스터가 동일한 방향으로 돌출되도록 형성함으로써, 하나의 데이터선과 연결된 화소 전극의 정전 용량은 모두 동일한 크기만큼 변화하게 되므로 상기와 같은 문제점을 해결할 수 있다.
도 15를 참고하면, 본 발명에 따른 박막 트랜지스터 표시판에서 적색, 녹색, 청색 중 어느 하나의 색상만을 구동하기 위해서는 해당 데이터선만을 구동함으로써 소비 전력을 감소시킬 수 있음을 알 수 있다. 종래의 제트 인버전 방식에서는 적색, 녹색, 청색 중 어느 하나의 색상만을 구동하기 위해서는 해당 색상의 양측에 인접한 데이터선을 모두 구동해야 하므로 소비 전력이 증가하는 문제점이 있었다. 본 발명에서는 동일한 열에 위치하는 화소 전극은 모두 동일한 데이터선에 연결되어 있으므로, 해당 색상의 일측에 인접한 데이터선만을 구동하면 되므로 상기와 같은 문제점을 해결할 수 있다.
도 16을 참고하면, 좌반면은 본 발명에 따른 박막 트랜지스터 표시판에서 하부 화소 영역의 투과율을 나타내고 우반면은 상부 화소 영역의 투과율을 나타낸다. 하부 화소 영역에서는 제2 공통 전극과 하부 화소 전극 사이에 전기장이 형성되고 제2 공통 전극의 바로 위에 액정이 위치하게 되는 반면에, 상부 화소 영역에서는 제1 공통 전극과 상부 화소 전극 사이에 전기장이 형성되고 그 위에 제2 절연막이 형성된 후 그 위에 액정이 위치하게 된다. 즉, 상부 화소 영역에서는 제2 절연막에 의해 하부 화소 영역에 비해 상대적으로 투과율이 약간 떨어지게 된다.
하나의 화소 내에서 상부 화소 영역과 하부 화소 영역의 투과율을 상이하게 함으로써 시인성이 개선될 수 있다. 다만, 제2 절연막에 의해 상부 화소 영역과 하부 화소 영역의 투과율의 차이를 지나치게 크게 하지 않도록 하기 위해 제2 절연막은 적절한 두께로 형성함이 바람직하다. 제2 절연막은 앞서 설명한 바와 같이 약 500 Å 이상 2500 Å이하의 두께를 가지도록 형성할 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
121 : 게이트선 124 : 게이트 전극
131 : 공통 전극선 133 : 제1 공통 전극
135 : 유지 전극 140 : 제1 절연막
150 : 반도체층 171 : 데이터선
173 : 소스 전극 175 : 드레인 전극
177 : 공통 전압 공급선 181a : 제1 접촉 구멍
181b : 제2 접촉 구멍 181c : 제3 접촉 구멍
191 : 화소 전극 191a : 상부 화소 전극
191b : 하부 화소 전극 195 : 제2 공통 전극
193, 197 : 개구부 199 : 연결 전극

Claims (53)

  1. 기판;
    상기 기판 위에 형성되어 화소 영역을 정의하는 게이트선 및 데이터선;
    상기 게이트선 및 상기 데이터선에 연결되는 박막 트랜지스터;
    상기 박막 트랜지스터에 연결되어 상기 화소 영역에 형성되는 화소 전극;
    상기 화소 전극 아래에 형성되는 제1 공통 전극;
    상기 화소 전극 위에 형성되는 제2 공통 전극; 및
    상기 제1 공통 전극과 연결되어 상기 화소 영역에 일체로 형성되는 유지 전극을 포함하고,
    상기 화소 영역은 상부 화소 영역 및 하부 화소 영역을 포함하고,
    상기 제1 공통 전극은 상기 상부 화소 영역에 형성되고, 상기 제2 공통 전극은 상기 하부 화소 영역에 형성되고,
    상기 화소 전극은 상기 상부 화소 영역에 형성되는 상부 화소 전극 및 상기 하부 화소 영역에 형성되는 하부 화소 전극을 포함하고,
    상기 상부 화소 전극과 상기 하부 화소 전극은 동일한 층에 위치하고, 일체로 형성되어 있는,
    박막 트랜지스터 표시판.
  2. 제1 항에 있어서,
    상기 상부 화소 전극 및 상기 제2 공통 전극에 형성되는 개구부를 더 포함하는,
    박막 트랜지스터 표시판.
  3. 제2 항에 있어서,
    상기 개구부는 상기 게이트선 또는 상기 데이터선과 나란한 방향으로 길게 형성되는,
    박막 트랜지스터 표시판.
  4. 제3 항에 있어서,
    상기 개구부는 사각형 또는 타원형으로 형성되는,
    박막 트랜지스터 표시판.
  5. 제2 항에 있어서,
    상기 제1 공통 전극은 상기 상부 화소 전극 및 상기 상부 화소 전극에 형성된 개구부의 전체와 중첩되도록 형성되고,
    상기 하부 화소 전극은 상기 제2 공통 전극 및 상기 제2 공통 전극에 형성된 개구부의 전체와 중첩되도록 형성되는,
    박막 트랜지스터 표시판.
  6. 제1 항에 있어서,
    상기 데이터선은 복수로 이루어지고, 서로 인접한 데이터선에는 서로 반대 극성의 데이터 전압이 인가되는,
    박막 트랜지스터 표시판.
  7. 제6 항에 있어서,
    상기 데이터선에 인가되는 데이터 전압은 한 프레임 동안 동일한 극성으로 유지되고,
    다음 프레임에는 반대 극성의 데이터 전압이 인가되는,
    박막 트랜지스터 표시판.
  8. 제7 항에 있어서,
    상기 제1 공통 전극 및 상기 상부 화소 전극 사이에 형성되는 전기장은 상기 제2 공통 전극 및 상기 하부 화소 전극 사이에 형성되는 전기장과 반대의 극성을 가지는,
    박막 트랜지스터 표시판.
  9. 제1 항에 있어서,
    상기 기판의 가장자리에 형성되는 공통 전압 공급선을 더 포함하는,
    박막 트랜지스터 표시판.
  10. 제9 항에 있어서,
    상기 기판 위에 형성되어 상기 공통 전압 공급선과 연결되는 공통 전극선을 더 포함하고,
    상기 제1 공통 전극은 상기 공통 전극선에 직접 연결되는,
    박막 트랜지스터 표시판.
  11. 제9 항에 있어서,
    상기 제2 공통 전극은 상기 공통 전압 공급선에 연결되는,
    박막 트랜지스터 표시판.
  12. 제11 항에 있어서,
    상기 하부 화소 영역은 복수이고,
    상기 제2 공통 전극은 상기 박막 트랜지스터가 형성된 부분을 제외한 복수의 상기 하부 화소 영역 및 인접한 하부 화소 영역들의 사이에 형성되는,
    박막 트랜지스터 표시판.
  13. 제1 항에 있어서,
    상기 제1 공통 전극과 상기 화소 전극 사이에 형성되는 제1 절연막;
    상기 화소 전극과 상기 제2 공통 전극 사이에 형성되는 제2 절연막을 더 포함하는,
    박막 트랜지스터 표시판.
  14. 제13 항에 있어서,
    상기 제1 절연막은 3500Å 이상 4500 Å이하의 두께를 가지고, 상기 제2 절연막은 500 Å 이상 2500 Å이하의 두께를 가지는,
    박막 트랜지스터 표시판.
  15. 제14 항에 있어서,
    상기 제1 절연막 및 상기 제2 절연막은 무기 절연 물질로 이루어지는,
    박막 트랜지스터 표시판.
  16. 삭제
  17. 제1 항에 있어서,
    상기 화소 전극, 상기 제1 공통 전극, 및 상기 제2 공통 전극은 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)를 포함하는 투명한 금속으로 이루어지는,
    박막 트랜지스터 표시판.
  18. 제1 항에 있어서,
    상기 박막 트랜지스터는 복수이고, 복수의 상기 박막 트랜지스터는 상기 데이터선을 기준으로 동일한 방향으로 돌출된 형태로 형성되는,
    박막 트랜지스터 표시판.
  19. 제10 항에 있어서,
    상기 게이트선으로부터 돌출되는 게이트 전극; 및
    상기 게이트선, 상기 공통 전극선, 및 상기 게이트 전극의 아래에 위치하는 더미 패턴을 더 포함하고,
    상기 더미 패턴은 상기 제1 공통 전극과 동일한 층에 위치하는,
    박막 트랜지스터 표시판.
  20. 제1 항에 있어서,
    상기 데이터선의 아래에 형성되는 반도체층을 더 포함하는,
    박막 트랜지스터 표시판.
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