JP2009063696A

JP2009063696A - 液晶表示装置

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Publication number: JP2009063696A
Application number: JP2007229847A
Authority: JP
Inventors: Takeshi Kamata; 豪鎌田; Yoji Nagase; 洋二長瀬
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2007-09-05
Filing date: 2007-09-05
Publication date: 2009-03-26
Anticipated expiration: 2027-09-05
Also published as: JP4407732B2; US20090059152A1

Abstract

【課題】画素電極間のスリットを狭くすると共に短絡欠陥を抑えることができる液晶表示装置を提供する。
【解決手段】サブ画素電極Ｐｘ１とサブ画素電極Ｐｘ２との間に、サブ画素間絶縁層５０を設ける。サブ画素電極Ｐｘ１とサブ画素電極Ｐｘ２との間に平面的な欠陥があった場合でも、短絡の発生が抑えられる。サブ画素電極Ｐｘ１とサブ画素電極Ｐｘ２とを限界まで接近させ、両者間のスリットを狭くすることが可能となり、液晶配向の安定により透過率が向上する。サブ画素電極Ｐｘ１の端部およびサブ画素電極Ｐｘ２の端部は、サブ画素間絶縁層５０を間にして平面的に重なり合っていてもよい。サブ画素間絶縁層５０は、サブ画素電極Ｐｘ１のうちサブ画素電極Ｐｘ２の端部と平面的に重ならない領域では除去されていてもよい。
【選択図】図５

Description

本発明は、特にＶＡ（Vertical Alignment；垂直配向）モードに好適な液晶表示装置に関する。

近年、液晶テレビ等に用いられるＶＡモード用液晶表示装置には、中間調における視野角特性を改善するため、マルチ画素といわれる新技術が導入されている。各画素は、図１０に示したように、複数のサブ画素Ａ，Ｂに分けられ、入力階調に対してサブ画素Ａが先に輝度を上げ、サブ画素Ｂは後から輝度を上げる。より優れた視野角特性を得るには、サブ画素Ａ，Ｂの面積比が１：１よりも１：２程度となるようにサブ画素Ａを小さくすることが望ましい。

図１１（Ａ），図１１（Ｂ）は、各サブ画素Ａ，Ｂの画素電極および共通電極の構成をそれぞれ表したものであり、図１１（Ｃ）はその等価回路を表したものである。サブ画素Ａ，Ｂに電位差をつける方法はいくつか存在するが、図１１（Ａ）〜図１１（Ｃ）では、例えば、各サブ画素Ａ，Ｂに専用の薄膜トランジスタ（Thin Film Transistor）ＴＦＴ１，ＴＦＴ２をそれぞれ配置し、同じゲートバスラインＧＬに二本のソースバスラインＳＬ１，ＳＬ２を配置してＴＦＴ１，ＴＦＴ２を駆動するようにした場合を表している。

このマルチ画素は、ＴＦＴ１，ＴＦＴ２と、サブ画素Ａを構成する液晶素子Ｃｌｃ１と、サブ画素Ｂを構成する液晶素子Ｃｌｃ２と、容量素子Ｃｓｔ１，Ｃｓｔ２とを有している。ＴＦＴ１，ＴＦＴ２のゲートはゲートバスラインＧＬに接続されている。ＴＦＴ１のソースはソースバスラインＳＬ１に接続され、ドレインは液晶素子Ｃｌｃ１の一端および容量素子Ｃｓｔ１の一端に接続されている。ＴＦＴ２のソースはソースバスラインＳＬ２に接続され、ドレインは液晶素子Ｃｌｃ２の一端および容量素子Ｃｓｔ２の一端に接続されている。容量素子Ｃｓｔ１の他端および容量素子Ｃｓｔ２の他端は、容量素子バスラインＣＬに接続されている。

サブ画素Ａ用の画素電極Ｐｘ１はＴＦＴ１に接続され、サブ画素Ｂ用の画素電極Ｐｘ２はＴＦＴ２に接続されている。図１１（Ｃ）の等価回路図に示したように、サブ画素Ａ用の画素電極Ｐｘ１と、サブ画素Ｂ用の画素電極Ｐｘ２とは電気的に独立しており、画素電極Ｐｘ１，Ｐｘ２にそれぞれどのような電圧を書き込むかは制御回路によって決定される。

画素電極Ｐｘ１，Ｐｘ２には、ＶＡモード特有の構成として、液晶分子を４５度方向に傾斜させるためのスリット１１２が設けられている。これらのスリット１１２の一部は、画素電極Ｐｘ１，Ｐｘ２を分離するスリットと共用になっている。一方、対向基板に配置される共通電極１２１にも、液晶配向規制のためのスリット１２２が必要である。なお、対向基板側の液晶配向規制手段としては、共通電極１２１上に絶縁突起（図示せず）を形成する場合もある。図１１（Ａ）では、共通電極１２１のスリット１２２を破線で表している。

図１２および図１３は、スリット１１２の幅を説明するためのものである。液晶表示装置のセル厚ｄ、すなわちＴＦＴ基板１１０と対向基板１２０との間の間隔は、通常は約４μｍである。セル厚ｄに対してスリット１１２の幅が十分に広い場合、図１２（Ａ）に示したように、スリット１１２の等電位面はＴＦＴ基板１１０のガラスの中に深く入り、スリット１１２では縦方向の電界が弱まる。そのため、図１２（Ｂ）に示したように、スリット１１２の液晶分子１３１の垂直配向が保たれる一方、スリット１１２近傍の画素電極Ｐｘ１，Ｐｘ２上では十分に斜め方向の電界が発生し、液晶配向方向が安定する。

スリット１１２では液晶分子１３１が倒れず透過率には寄与しないので、スリット１１２の幅を広げると実質的な開口率が低下して透過率が落ちる。一方、スリット１１２の幅を狭くすると開口率は大きくなるが、図１３（Ａ）に示したように、スリット１１２近傍の電界が徐々に斜めではなくなり、図１３（Ｂ）に示したように、液晶分子１３１の配向安定性が悪くなる。液晶分子１３１の方位角が４５度からずれると、偏光に対する液晶分子１３１の効果が変化するので単位面積当たりの透過率が減少し、開口率は増加しても総合的な透過率は低下する。

すなわち、図１４に示したように、透過率に対するスリット１１２の幅には、最適値が存在し、通常は４μｍのセル厚ｄに対してスリット１１２の幅は１０μｍ程度で設計されている。

図１５は、二つの画素電極Ｐｘ１，Ｐｘ２に逆極性の電圧が印加された場合の、スリット１１２における液晶分子１３１の配向を表したものである。この場合、等電位面は図１２（Ａ）および図１３（Ａ）とは大きく異なり、画素電極Ｐｘ１，Ｐｘ２間にスリット１１２に垂直に等電位面が入ることになる。また、スリット１１２には、共通電極１２１と同電位の場所が必ず形成される。この同電位の場所では液晶分子１３１が倒れず垂直に極めて安定する。一方、斜め電界も強く、この結果、液晶分子１３１の配向は極めて安定する。しかも、この効果は、スリット１１２の幅が狭いほど高まることになる。

図１６は、この効果を考慮して図１１のマルチ画素において二つの画素電極Ｐｘ１，Ｐｘ２に逆極性の電圧を印加することを前提に、画素電極Ｐｘ１，Ｐｘ２の間のスリット１１２Ａを狭くしたものである。なお、画素の左下コーナーおよび左上コーナーのスリット１１２Ｂ、および対向基板１２０の共通電極１２１のスリット１２２については、電極Ｐｘ１，Ｐｘ２の間のスリットに該当しないので、従来どおりの設計となっている。

図１７は、図１６のようにスリット１１２Ａの間隔を狭くした場合の透過率を表したものである。二つの画素電極Ｐｘ１，Ｐｘ２に同極性の電圧を印加した場合（同極駆動）には、スリット１１２の間隔が１０μｍ以下になると液晶配向悪化のため透過率が低下していたが、二つの画素電極Ｐｘ１，Ｐｘ２に逆極性の電圧を印加した場合（逆極駆動）には、スリット１１２Ａを狭くすることで透過率を改善できることがわかる（例えば、特許文献１参照。）。
特開２００５−３１６２１１号公報

しかしながら、図１６に示したようにスリット１１２Ａの間隔を狭くすると、画素電極Ｐｘ１，Ｐｘ２間の短絡欠陥が増加する割合が激増してしまうという問題が生じていた。スリット１１２Ａの長さは非常に長いので、製造工程中、画面内にわずかな塵があるだけで欠陥となってしまう。

マルチ画素ではない従来の画素構造では、スリットは液晶配向規制のためだけに存在し、画素電極はすべて同極性の電圧が印加されているので、短絡があっても電気的な欠陥とはならず、液晶配向もマクロ的には微小な異常に過ぎないので、不具合とはならなかった。

また、マルチ画素でも逆極駆動ではない場合、画素電極Ｐｘ１，Ｐｘ２には同極性の電圧が印加されている。そのため、短絡があるときは、画素電極Ｐｘ１，Ｐｘ２の電圧は正常ではなくなるものの、正常との乖離は小さく、ガンマがわずかにずれる程度である。例えば２５５／２５５の全点灯の場合、画素電極Ｐｘ１，Ｐｘ２ともに正極性または負極性でおよそ７Ｖが印加され、正常な画素と見分けはつかない。

しかし、逆極駆動の場合には、図１８（Ｂ）の等価回路図に示したように、サブ画素間の電位差が大きくなるので、図１８（Ａ）に示したように、画素電極Ｐｘ１，Ｐｘ２間に平面的な短絡Ｓがあると、大きなリーク電流ｉが流れる。例えば２５５／２５５の全点灯の場合、画素電極Ｐｘ１が＋７Ｖなら画素電極Ｐｘ２には−７Ｖ、画素電極Ｐｘ１が−７Ｖなら画素電極Ｐｘ２には＋７Ｖが印加され、画素電極Ｐｘ１，Ｐｘ２間でリークすることで画素にはほとんど電圧が残らず、常時電圧無印加の暗点となってしまう。このように、逆極駆動の場合には、歩留まりを考慮するとスリット１１２Ａの間隔を狭くすることには限界があった。

本発明はかかる問題点に鑑みてなされたもので、その目的は、画素電極間のスリットを狭くすると共に短絡欠陥を抑えることができる液晶表示装置を提供することにある。

本発明による液晶表示装置は、複数の画素がマトリクス状に配置されたものであって、各画素は、基板上に形成された複数の非線形素子と、複数の非線形素子にそれぞれ電気的に接続された複数のサブ画素電極と、複数のサブ画素電極のうち少なくとも二つのサブ画素電極の間に形成されたサブ画素間絶縁層とを備えたものである。

本発明による液晶表示装置では、複数のサブ画素電極のうち少なくとも二つのサブ画素電極の間に、サブ画素間絶縁層が設けられているので、その二つのサブ画素電極の間に平面的な欠陥があった場合でも、短絡の発生が抑えられる。よって、その二つのサブ画素電極を限界まで接近させることが可能となる。従って、その二つのサブ画素電極の間のスリットを狭くすることが可能となり、液晶配向の安定により透過率が向上する。

本発明の液晶表示装置によれば、複数のサブ画素電極のうち少なくとも二つのサブ画素電極の間に、サブ画素間絶縁層を設けるようにしたので、その二つのサブ画素電極の間のスリットを狭くすると共に短絡欠陥を抑えることができる。よって、液晶配向を安定させて透過率を向上させるという狭スリット化の利点を最大限に活かすことが可能となる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

（第１の実施の形態）
図１は、本発明の第１の実施の形態に係る液晶表示装置の構成を表したものである。この液晶表示装置は、液晶テレビ等に用いられるＶＡモード用液晶表示装置であり、例えば、液晶表示パネル１と、バックライト部２と、画像処理部３と、フレームメモリ４と、ゲートドライバ５と、データドライバ６と、タイミング制御部７と、バックライト駆動部８とを備えている。

液晶表示パネル１は、ゲートドライバ５から供給される駆動信号によって、データドライバ６から伝達される映像信号Ｄｉに基づいて映像表示を行うものであり、マトリクス状に配置された複数の画素Ｐ１を有し、これらの画素Ｐ１ごとに駆動が行われるアクティブマトリクス方式の液晶表示パネルである。この画素Ｐ１の具体的な構成については後述する。

バックライト部２は、液晶表示パネル１に光を照射する光源であり、例えば、ＣＣＦＬ（Cold Cathode Fluorescent Lamp ：冷陰極傾向ランプ）や、ＬＥＤ（Light Emitting Diode：発光ダイオード）などを含んで構成されている。

画像処理部３は、外部からの映像信号Ｓ１に対して所定の画像処理を施すことにより、ＲＧＢ信号である映像信号Ｓ２を生成するものである。

フレームメモリ４は、画像処理部３から供給される映像信号Ｓ２をフレーム単位で画素Ｐごとに記憶するものである。

タイミング制御部７は、ゲートドライバ５、データドライバ６およびバックライト駆動部８の駆動タイミングを制御するものである。また、バックライト駆動部８は、タイミング制御部７のタイミング制御に従って、バックライト部２の点灯動作を制御するものである。

以下、図２ないし図４を参照して、液晶表示パネル１の各画素Ｐ１の具体的な構成について説明する。各画素Ｐ１は、二つのサブ画素からなるマルチ画素構造を有するものであり、例えば、赤（Ｒ；Red ）、緑（Ｇ；Green ）、青（Ｂ；Blue）の基本色のいずれかを表示するようになっている。

図２は、画素Ｐ１の等価回路を表したものである。画素Ｐ１は、ＴＦＴ１，ＴＦＴ２と、一つのサブ画素（以下、サブ画素Ａという。）を構成する液晶素子Ｃｌｃ１と、もう一つのサブ画素（以下、サブ画素Ｂという。）を構成する液晶素子Ｃｌｃ２と、容量素子Ｃｓｔ１，Ｃｓｔ２とを有している。

ＴＦＴ１，ＴＦＴ２は、サブ画素Ａ，Ｂに対して、映像信号Ｓ３を供給するためのスイッチング素子としての機能を有するものであり、例えばＭＯＳ−ＦＥＴ（Metal Oxide Semiconductor-Field Effect Transistor ）により構成され、３つの電極、ゲート、ソースおよびドレインを有している。ＴＦＴ１，ＴＦＴ２のゲートは、左右方向に延在するゲートバスラインＧＬに接続されている。このゲートバスラインＧＬには、上下方向に延在する二本のソースバスラインＳＬ１，ＳＬ２が直交している。ＴＦＴ１のソースはソースバスラインＳＬ１に接続され、ドレインは液晶素子Ｃｌｃ１の一端および容量素子Ｃｓｔ１の一端に接続されている。ＴＦＴ２のソースはソースバスラインＳＬ２に接続され、ドレインは液晶素子Ｃｌｃ２の一端および容量素子Ｃｓｔ２の一端に接続されている。

液晶素子Ｃｌｃ１，Ｃｌｃ２は、ＴＦＴ１，２を介して供給される信号電圧に応じて表示のための動作を行う表示素子としての機能を有するものである。液晶素子Ｃｌｃ１の他端および液晶素子Ｃｌｃ２の他端は液晶を挟んで対向する基板表面に形成されたコモン電極となる。

容量素子Ｃｓｔ１，Ｃｓｔ２は、両端間に電位差を発生させるものであり、具体的には電荷を蓄積させる誘電体を含んで構成されている。容量素子Ｃｓｔ１の他端および容量素子Ｃｓｔ２の他端は、ゲートバスラインＧＬに平行すなわち左右方向に延在する容量素子バスラインＣＬに接続されている。

図３は液晶表示パネル１の断面構造を表したものである。液晶表示パネル１は、ＴＦＴ基板（駆動基板）１０と対向基板２０との間にＶＡモードの液晶層３０を有している。ＴＦＴ基板１０および対向基板２０の各々には、偏光板４１，４２が、それらの光学軸（図示せず）を直交させるように設けられている。

ＴＦＴ基板１０は、ガラス基板１０Ａに、各画素Ｐ１ごとに、ＴＦＴ１，ＴＦＴ２と、サブ画素電極Ｐｘ１，Ｐｘ２とが形成されたものである。サブ画素電極Ｐｘ１，Ｐｘ２の間には、液晶配向制御のためのスリット１２が設けられている。なお、ガラス基板１０Ａには、図示しないが、図２に示した容量素子Ｃｌｃ１，Ｃｌｃ２等が設けられている。

サブ画素電極Ｐｘ１はサブ画素Ａ、サブ画素電極Ｐｘ２はサブ画素Ｂをそれぞれ構成するものであり、ＴＦＴ１，ＴＦＴ２にそれぞれ電気的に接続されている。サブ画素電極Ｐｘ１，Ｐｘ２は、例えば、酸化スズ（ＳｎＯ₂）と酸化インジウム（Ｉｎ₂Ｏ₃）との固溶体物質であるＩＴＯ（Indium Tin Oxide；インジウムスズ酸化物）により構成されている。なお、図２の等価回路図に示したように、サブ画素電極Ｐｘ１と、サブ画素電極Ｐｘ２とは電気的に独立しており、サブ画素電極Ｐｘ１，Ｐｘ２は同一フレーム内において逆極性に電圧印加されている。これにより、画素Ｐ１内のスリット１２の幅を狭くし、透過率を改善することができる。

サブ画素電極Ｐｘ１とサブ画素電極Ｐｘ２との間には、サブ画素間絶縁層５０が形成されている。これにより、この液晶表示装置では、サブ画素電極Ｐｘ１，Ｐｘ２間のスリット１２を狭くすると共に短絡欠陥を抑えることができるようになっている。

具体的には、ＴＦＴ１およびＴＦＴ２は層間絶縁層６０で覆われており、サブ画素電極Ｐｘ１は層間絶縁層６０の上に形成され、サブ画素間絶縁層５０はサブ画素電極Ｐｘ１および層間絶縁層６０の上に形成され、サブ画素電極Ｐｘ２はサブ画素間絶縁層５０の上に形成されている。サブ画素電極Ｐｘ１は、層間絶縁層６０に設けられた第１接続孔７１を介してＴＦＴ１に電気的に接続されており、サブ画素電極Ｐｘ２は、サブ画素間絶縁層５０および層間絶縁層６０に設けられた第２接続孔７２を介してＴＦＴ２に電気的に接続されている。

サブ画素電極Ｐｘ２の面積は、サブ画素電極Ｐｘ１の面積よりも大きいことが好ましい。下層のサブ画素電極Ｐｘ１では、印加電圧に対して液晶層３０に印加される電圧が、サブ画素間絶縁層５０の厚み分だけ減衰するので、面積の大きなサブ画素電極が上層になったほうが輝度低下が少なくなるからである。

対向基板２０は、ガラス基板２０ＡにＩＴＯよりなる共通電極（コモン電極）２１が形成されたものである。ガラス基板２０Ａには、図示しないが、カラーフィルターおよびブラックマトリクス等が形成されている。共通電極２１には、液晶配向制御のためのスリット２２が、画素電極１１のスリット１２とは重ならない位置に設けられている。

図４は、ＴＦＴ１とサブ画素電極Ｐｘ１との接続構造の一例を表したものである。ＴＦＴ１は、例えば、ガラス基板１０Ａ上に、ゲート電極８１，ゲート絶縁膜８２，非晶質シリコン層８３，ｎ＋非晶質シリコン層８４，並びにソース電極８５およびドレイン電極８６を順に積層したものであり、サブ画素電極Ｐｘ１は、第１接続孔７１を介してＴＦＴ１のドレイン電極８６に接続されている。

この液晶表示装置は、例えば、次のような製造方法により製造することができる。

まず、例えば、ガラス基板１０Ａに、通常の製造方法によりＴＦＴ１，ＴＦＴ２を形成する。次いで、ＴＦＴ１，ＴＦＴ２を覆う層間絶縁層６０を成膜し、パターニングにより第１接続孔７１を設ける。続いて、サブ画素電極Ｐｘ１を形成し、所定の形状にパターニングする。そののち、サブ画素電極Ｐｘ１および層間絶縁層６０の上にサブ画素間絶縁層５０を形成し、パターニングにより第２接続孔７２を設ける。続いて、サブ画素間絶縁層５０の上に、サブ画素電極Ｐｘ２を形成し、所定の形状にパターニングする。これにより駆動基板１０が形成される。

また、ガラス基板２０Ａに、通常の製造方法により、スリット２２を有する共通電極２１を形成し、対向基板２０を形成する。

駆動基板１０および対向基板２０を形成したのち、これらを対向配置して外周部に封止層（図示せず）を形成し、内部に液晶を注入することにより液晶層３０を形成する。これにより、図２ないし図４に示した液晶表示パネル１が形成される。この液晶表示パネル１を、バックライト部２、画像処理部３、フレームメモリ４、ゲートドライバ５、データドライバ６、タイミング制御部７およびバックライト駆動部８を備えたシステムに組み込むことにより、本実施の形態の液晶表示装置が完成する。

この液晶表示パネル１では、図１に示したように、外部から供給された映像信号Ｓ１が画像処理部３により画像処理され、各画素Ｐ１用の映像信号Ｓ２が生成される。この映像信号Ｓ２は、フレームメモリ４において記憶され、映像信号Ｓ３として、データドライバ６へ供給される。このようにして供給された映像信号Ｓ３に基づいて、ゲートドライバ５およびデータドライバ６から出力される各画素Ｐ１内への駆動電圧によって、各画素Ｐ１ごとに線順次表示駆動動作がなされる。具体的には、ゲートドライバ５からゲートバスラインＧＬを介して供給される選択信号に応じて、ＴＦＴ１，ＴＦＴ２のオンオフが切り替えられ、ソースバスラインＳＬと画素Ｐ１を選択的に導通するようになっている。これにより、バックライト部２からの照明光が液晶表示パネル１により変調され、表示光として出力される。

ここでは、サブ画素電極Ｐｘ１とサブ画素電極Ｐｘ２との間に、サブ画素間絶縁層５０が設けられているので、サブ画素電極Ｐｘ１とサブ画素電極Ｐｘ２との間に平面的な欠陥があった場合でも、短絡の発生が抑えられる。よって、サブ画素電極Ｐｘ１とサブ画素電極Ｐｘ２とを限界まで接近させることが可能となる。従って、サブ画素電極Ｐｘ１とサブ画素電極Ｐｘ２との間のスリット１２を狭くすることが可能となり、液晶配向の安定により透過率が向上する。

このように本実施の形態では、サブ画素電極Ｐｘ１とサブ画素電極Ｐｘ２との間に、サブ画素間絶縁層５０を設けるようにしたので、サブ画素電極Ｐｘ１とサブ画素電極Ｐｘ２との間のスリット１２を狭くすると共に短絡欠陥を抑えることができる。よって、液晶配向を安定させて透過率を向上させるという狭スリット化の利点をいっそう活かすことが可能となる。

（第２の実施の形態）
図５は、本発明の第２の実施の形態に係る液晶表示パネル１の断面構成を表したものであり、図６（Ａ）はその平面構成、図６（Ｂ）は等価回路図をそれぞれ表したものである。この液晶パネル１では、サブ画素電極Ｐｘ１の端部およびサブ画素電極Ｐｘ２の端部が、サブ画素間絶縁層５０を間にして平面的に重なり合っており、積層部９０が形成されている。このことを除いては、本実施の形態は上記第１の実施の形態と同様の構成、作用および効果を有し、同様の製造方法を適用することが可能である。よって、対応する構成要素には同一の符号を付して説明する。

積層部９０では、サブ画素電極Ｐｘ１，Ｐｘ２が重なり合っているが、サブ画素間絶縁層５０があるので短絡が起きることはない。また、実質的なスリット幅はほぼ０となり、液晶配向を安定させて透過率を向上させるという狭スリット化の利点を最大限に活かすことが可能となる。

また、積層部９０は、図６（Ｂ）の等価回路に示したように、サブ画素電極Ｐｘ１，Ｐｘ２間に新たな容量を形成しており、画素容量を増やす方向の効果が得られる。

（第３の実施の形態）
図７は、本発明の第３の実施の形態に係る液晶表示パネル１の断面構成を表したものである。この液晶パネル１では、サブ画素間絶縁層５０が、サブ画素電極Ｐｘ２と層間絶縁層６０との間に形成されていると共に、サブ画素電極Ｐｘ１のうちサブ画素電極Ｐｘ２の端部と平面的に重ならない領域では除去されている。このことを除いては、本実施の形態は上記第２の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

サブ画素電極Ｐｘ１のうちサブ画素電極Ｐｘ２の端部と平面的に重ならない領域では、サブ画素間絶縁層５０が除去されていることにより、サブ画素電極Ｐｘ１の電圧が減衰してしまうことなく、液晶層３０に印加され、輝度低下を抑えることができる。また、サブ画素間絶縁層５０は、サブ画素電極Ｐｘ２と層間絶縁層６０との間には形成されているので、サブ画素電極Ｐｘ１，Ｐｘ２の間の短絡を抑えることができる。

この液晶表示装置は、サブ画素間絶縁膜５０をパターニングして第２接続孔７２を形成する際に、サブ画素電極Ｐｘ１のうちサブ画素電極Ｐｘ２の端部と平面的に重ならない領域も除去することを除いては、上記第１の実施の形態と同様の製造方法により製造することができる。

なお、本実施の形態は、第１の実施の形態のようにサブ画素電極Ｐｘ１，Ｐｘ２の端部を重ね合わせない場合にも適用することができることは言うまでもない。

（第４の実施の形態）
図８は、本発明の第４の実施の形態に係る液晶表示パネル１の断面構成を表したものである。この液晶パネル１は、サブ画素電極Ｐｘ１とＴＦＴ１とを電気的に接続する接続部７０を設けることにより、層間絶縁層６０のパターニングを不要とし、製造工程を簡素化することができるようにしたものである。このことを除いては、本実施の形態は上記第２の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

接続部７０は、サブ画素間絶縁層５０に設けられた第３接続孔７３を介してサブ画素電極Ｐｘ１に電気的に接続されると共に、サブ画素間絶縁層５０および層間絶縁層６０に設けられた第４接続孔７４を介してＴＦＴ１に電気的に接続されている。なお、スリット１２は、接続部７０とサブ画素電極Ｐｘ２との間に設けられている。

また、接続部７０は、サブ画素電極Ｐｘ１とＴＦＴ１とが接続される部分に設けられていればよく、それ以外の部分では、サブ画素電極Ｐｘ１，Ｐｘ２は第１ないし第３の実施の形態と同様に構成されていてもよい。

まず、例えば、ガラス基板１０Ａに、通常の製造方法によりＴＦＴ１，ＴＦＴ２を形成する。次いで、ＴＦＴ１，ＴＦＴ２を覆う層間絶縁層６０を成膜する。続いて、サブ画素電極Ｐｘ１を形成し、所定の形状にパターニングする。そののち、サブ画素電極Ｐｘ１および層間絶縁層６０の上にサブ画素間絶縁層５０を形成し、パターニングすることにより第３接続孔７３および第４接続孔７４を形成する。サブ画素間絶縁層５０をパターニングしたのち、このサブ画素間絶縁層５０の上に、サブ画素電極Ｐｘ２および接続部７０を形成し、所定の形状にパターニングする。これにより駆動基板１０が形成される。

また、第１の実施の形態と同様にして、対向基板２０を形成し、駆動基板１０および対向基板２０を対向配置して外周部に封止層（図示せず）を形成し、内部に液晶を注入することにより液晶層３０を形成して液晶表示パネル１を形成する。この液晶表示パネル１を、バックライト部２、画像処理部３、フレームメモリ４、ゲートドライバ５、データドライバ６、タイミング制御部７およびバックライト駆動部８を備えたシステムに組み込むことにより、本実施の形態の液晶表示装置が完成する。

（第５の実施の形態）
図９は、本発明の第５の実施の形態に係る液晶表示パネル１の断面構成を表したものである。この液晶パネル１は、サブ画素間絶縁層５０を線状の突部とし、サブ画素電極Ｐｘ１を、サブ画素間絶縁層５０の一側面５０Ａの側の層間絶縁層６０上に形成し、サブ画素電極Ｐｘ２を、サブ画素間絶縁層５０の上面５０Ｂおよび他側面５０Ｃと層間絶縁層６０上とに形成し、これにより層間絶縁層６０のパターニングを不要とし、製造工程を簡素化することができるようにしたものである。このことを除いては、本実施の形態は上記第１の実施の形態と同様の構成、作用および効果を有している。よって、対応する構成要素には同一の符号を付して説明する。

サブ画素電極Ｐｘ１およびサブ画素電極Ｐｘ２は、後述するように、サブ画素間絶縁層５０の他側面５０Ｃの側からの斜方蒸着により形成されたものである。

まず、例えば、ガラス基板１０Ａに、通常の製造方法によりＴＦＴ１，ＴＦＴ２を形成する。次いで、ＴＦＴ１，ＴＦＴ２を覆う層間絶縁層６０を成膜する。続いて、サブ画素電極Ｐｘ１を形成し、所定の形状にパターニングする。そののち、サブ画素電極Ｐｘ１および層間絶縁層６０の上にサブ画素間絶縁層５０を形成し、パターニングにより線状の突部とする。サブ画素間絶縁層５０をパターニングしたのち、このサブ画素間絶縁層５０の他側面５０Ｃの側からの斜方蒸着により、サブ画素電極Ｐｘ２を、サブ画素間絶縁層５０の上面５０Ｂおよび他側面５０Ｃと層間絶縁層６０上とに形成し、サブ画素電極Ｐｘ１を、サブ画素間絶縁層５０の一側面５０Ａの側の層間絶縁層６０上に形成する。これにより駆動基板１０が形成される。

以上、実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されず、種々の変形が可能である。例えば、上記実施の形態では、各画素が２つのサブ画素に分割される例について説明したが、本発明は、各画素が３つ以上のサブ画素に分割されるようにした場合にも適用可能である。

更に、サブ画素の形状は上記実施の形態に限定されず、他の形状、例えば正方形や長方形などでもよく、実質的に画素の平面積が分割されるような構成であればよい。

加えて、上記実施の形態では非線形素子としてＴＦＴ１，ＴＦＴ２を用いた場合を例として説明したが、非線形素子はＴＦＤ（Thin Film Diode ；薄膜ダイオード）でもよい。

本発明の第１の実施の形態に係る液晶表示パネルを備えた液晶表示装置の全体構成を示す図である。図１に示した液晶表示パネルの画素の等価回路図である。図１に示した液晶表示パネルの一部の構造を表す断面図である。図３に示したサブ画素電極とＴＦＴとの接続構成を表す断面図である。本発明の第２の実施の形態に係る液晶表示パネルの一部の構造を表す断面図である。図５に示した画素の平面図および等価回路図である。本発明の第３の実施の形態に係る液晶表示パネルの一部の構造を表す断面図である。本発明の第４の実施の形態に係る液晶表示パネルの一部の構造を表す断面図である。本発明の第５の実施の形態に係る液晶表示パネルの一部の構造を表す断面図である。従来のマルチ画素による階調表示の一例を表した図である。図１０に示した各サブ画素の画素電極および共通電極の構成、並びにその等価回路図である。図１１に示したスリットの幅を説明するための図である。図１１に示したスリットの幅を説明するための図である。スリットの幅と透過率との関係を表した図である。図１１に示した二つの画素電極に逆極性の電圧を印加した場合の、スリットにおける液晶分子の配向を説明するための図である。逆極駆動の画素の構成を表す平面図である。スリットの幅を狭くした場合の透過率を表す図である。従来の狭スリット化の問題点を説明するための平面図および等価回路図である。

符号の説明

１…液晶表示パネル、１０…ＴＦＴ基板（駆動基板）、１２，２２…スリット、２０…対向基板、２１…共通電極、４１，４２…偏光板、Ｐ１…画素、Ｐｘ１，Ｐｘ２…サブ画素電極。

Claims

複数の画素がマトリクス状に配置された液晶表示装置であって、
各画素は、
基板上に形成された複数の非線形素子と、
前記複数の非線形素子にそれぞれ電気的に接続された複数のサブ画素電極と、
前記複数のサブ画素電極のうち少なくとも二つのサブ画素電極の間に形成されたサブ画素間絶縁層と
を備えたことを特徴とする液晶表示装置。
前記二つのサブ画素電極うち一方のサブ画素電極の面積は、他方のサブ画素電極の面積よりも大きい
ことを特徴とする請求項１記載の液晶表示装置。
前記二つのサブ画素電極の端部は、前記サブ画素間絶縁層を間にして平面的に重なり合っている
ことを特徴とする請求項１または２記載の液晶表示装置。
前記複数の非線形素子を覆う層間絶縁層を備え、
前記二つのサブ画素電極のうち第１のサブ画素電極は、前記層間絶縁層の上に形成され、
前記サブ画素間絶縁層は、前記第１のサブ画素電極および前記層間絶縁層の上に形成され、
前記二つのサブ画素電極のうち第２のサブ画素電極は、前記サブ画素間絶縁層の上に形成されている
ことを特徴とする請求項１ないし３のいずれか１項に記載の液晶表示装置。
前記第１のサブ画素電極は、前記層間絶縁層に設けられた第１接続孔を介して前記複数の非線形素子のうちの第１の非線形素子に電気的に接続されており、
前記第２のサブ画素電極は、前記サブ画素間絶縁層および前記層間絶縁層に設けられた第２接続孔を介して前記複数の非線形素子のうちの第２の非線形素子に電気的に接続されている
ことを特徴とする請求項４記載の液晶表示装置。
前記サブ画素間絶縁層は、前記第２のサブ画素電極と前記層間絶縁層との間に形成されると共に、前記第１のサブ画素電極のうち前記第２のサブ画素電極の端部と平面的に重ならない領域では除去されている
ことを特徴とする請求項４または５記載の液晶表示装置。
前記第１のサブ画素電極と前記複数の非線形素子のうちの第１の非線形素子とを電気的に接続する接続部を備え、
前記接続部は、前記サブ画素間絶縁層に設けられた第３接続孔を介して前記第１のサブ画素電極に電気的に接続されると共に、前記サブ画素間絶縁層および前記層間絶縁層に設けられた第４接続孔を介して前記第１の非線形素子に電気的に接続されている
ことを特徴とする請求項４記載の液晶表示装置。
前記サブ画素間絶縁層は線状の突部であり、
前記二つのサブ画素電極のうち第１のサブ画素電極は、前記サブ画素間絶縁層の一側面の側の前記層間絶縁層上に形成され、
前記二つのサブ画素電極のうち第２のサブ画素電極は、前記サブ画素間絶縁層の上面および他側面と前記層間絶縁層上とに形成されている
ことを特徴とする請求項１または２記載の液晶表示装置。
前記第１のサブ画素電極および前記第２のサブ画素電極は、前記サブ画素間絶縁層の他側面の側からの斜方蒸着により形成されたものである
ことを特徴とする請求項８記載の液晶表示装置。