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KR101807342B1 - 반도체 발광 장치 - Google Patents

반도체 발광 장치 Download PDF

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KR101807342B1
KR101807342B1 KR1020137019679A KR20137019679A KR101807342B1 KR 101807342 B1 KR101807342 B1 KR 101807342B1 KR 1020137019679 A KR1020137019679 A KR 1020137019679A KR 20137019679 A KR20137019679 A KR 20137019679A KR 101807342 B1 KR101807342 B1 KR 101807342B1
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light emitting
phosphor particles
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semiconductor light
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노부히로 우바하라
고이찌로 데구찌
다까오 야마다
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니치아 카가쿠 고교 가부시키가이샤
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Abstract

본 발명의 과제는 대형의 접합 반도체 발광 소자를 사용한 반도체 발광 소자에 있어서, 광 취출 효율을 향상시킨 것을 제공한다. 본 발명의 반도체 발광 장치(90)는, p형 반도체층(43), 활성층(42) 및 n형 반도체층(41)을 순차 적층시킨 반도체 적층체(40)와, 상기 반도체 적층체(40)의 상기 p형 반도체층(43)측에 접합된 도전성의 지지 기판(10)을 포함하는 반도체 발광 소자(1)와, 상기 반도체 적층체(40)를 덮는 투광성 밀봉 수지(92)와, 상기 투광성 밀봉 수지(92) 내에 함유된 형광체 입자(93)를 포함하는 반도체 발광 장치(90)이며, 상기 반도체 적층체(40)는, 상기 p형 반도체층(43), 상기 활성층(42) 및 상기 n형 반도체층(41)을 관통하는 홈(2)에 의해 적어도 2개의 반도체 블록(45a 내지 45d)으로 분할되어 있고, 상기 홈(2)의 폭(W)은, 상기 형광체 입자(93)의 평균 입경보다 좁은 것을 특징으로 한다.

Description

반도체 발광 장치{SEMICONDUCTOR LIGHT-EMITTING DEVICE}
본 발명은 반도체 발광 장치 및 그 제조 방법에 관한 것으로, 특히, 반도체 발광 소자와, 파장 변환용의 형광체를 조합한 반도체 발광 장치에 관한 것이다.
최근, 반도체 발광 소자의 대형화가 요망되고 있다. 그러나, 반도체 발광 소자의 치수가 커지면, 그 소자의 반도체 적층체에 불량 영역이 포함될 가능성이 높아진다. 반도체 적층체의 일부에 불량 영역을 포함한 반도체 발광 소자는, 대부분의 반도체 적층체가 우량품 영역이라도, 불량품이라고 판단된다. 그 때문에, 1매의 웨이퍼로 형성할 수 있는 우량품의 대형 반도체 발광 소자의 수는 감소되어, 결과적으로 수율이 악화된다. 또한, 우량품 영역이 불필요하게 된다고 하는 문제가 있었다.
우량품 영역을 유효하게 사용하는 것을 목적으로서, 복수의 소형 소자를 결합하여 대형 칩을 형성하는 방법이 알려져 있다(예를 들어 특허문헌 1). 이 방법으로는, 불량품의 소형 소자를 포함하지 않도록 대형 칩을 다이싱함과 함께, 불량품 소형 소자와 함께 남겨진 우량품의 소형 소자로부터, 중형 칩을 다이싱하고 있다. 이에 의해, 불필요하게 되는 우량품 영역을 줄여, 대형 칩 및 중형 칩에서 보았을 때에 칩의 수율을 향상시킬 수 있다.
또한, 반도체 적층체를 도전성의 기판(이를 「지지 기판」이라고 칭함)에 접합하여, 반도체 적층체를 성장시키기 위한 기판(이를 「성장 기판」이라고 칭함)을 박리한 반도체 발광 소자(소위 「접합 반도체 발광 소자」)가 알려져 있다(예를 들어, 특허문헌 2 내지 3).
일본 특허 출원 공개 제2010-192837호 공보 일본 특허 출원 공개 제2004-266240호 공보 국제 공개 제2003/065464호 팜플릿
소형 소자를 복수 포함한 반도체 발광 소자를 형성하고, 그것을 파장 변환용의 형광체 입자와 함께 사용해서 백색 발광 장치를 형성하고자 하면, 소형 소자의 사이에 형광체 입자가 충전되어, 거기서부터 출사되는 광이, 형광체 입자에 의해 차광된다. 그 결과, 광 취출 효율이 악화된다.
또한, 반도체 발광 소자가 대형화되었을 때의 문제로서, 광 취출 효율의 저하의 문제가 있다. 반도체 적층체의 활성층에서 발생한 광의 일부는, 반도체 적층체의 상하면에서 반사하면서 횡방향으로 전파한다. 반도체 적층체의 측면까지 도달한 광은, 소자 외측으로 출사된다. 대형의 반도체 발광 소자에서는, 광이 측면에 도달할 때까지의 평균 거리가 길어지므로, 반사 횟수가 증가한다. 광이 반사할 때(특히, 반도체 적층체와 기판 사이의 계면에서 반사할 때), 광의 흡수가 일어나므로, 반사 횟수가 증가하면, 취출되는 광의 강도가 저하된다.
특히, 질화물 반도체 적층체를 사용한 접합 반도체 발광 소자에서는, 활성층과 기판 사이의 거리(p형 반도체층의 두께)가 짧으므로, 활성층에서 발생한 광 중, 외부로 취출되지 않고 반사를 반복하는 광이, 반도체 적층체와 기판과의 계면에서 흡수되는 경향이 있고, 그 때문에, 반도체 발광 소자의 대형화에 의한 광 취출 효율을 향상시키는 것이 요망되고 있다.
따라서, 본 발명은, 대형의 접합 반도체 발광 소자를 사용한 반도체 발광 장치에 있어서, 광 취출 효율을 향상시킨 것 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 반도체 발광 장치는, p형 반도체층, 활성층 및 n형 반도체층을 순차 적층시킨 반도체 적층체와, 상기 반도체 적층체의 상기 p형 반도체층측에 접합된 도전성의 지지 기판을 포함하는 반도체 발광 소자와, 상기 반도체 적층체를 덮는 투광성 밀봉 수지와, 상기 투광성 밀봉 수지 내에 함유된 형광체 입자를 포함하는 반도체 발광 장치로서, 상기 반도체 적층체는, 상기 p형 반도체층, 상기 활성층 및 상기 n형 반도체층을 관통하는 홈에 의해 적어도 2개의 반도체 블록으로 분할되어 있고, 상기 홈의 폭은, 상기 형광체 입자의 평균 입경보다 좁은 것을 특징으로 한다.
본 발명의 반도체 발광 장치의 제조 방법은, p형 반도체층, 활성층 및 n형 반도체층이 적층된 반도체 적층체와, 상기 반도체 적층체의 상기 p형 반도체층측에 접합된 도전성의 지지 기판을 포함하는 반도체 발광 소자와, 상기 반도체 적층체를 덮는 투광성 밀봉 수지와, 상기 투광성 밀봉 수지 내에 함유된 형광체 입자를 포함하는 반도체 발광 장치의 제조 방법으로서, 상기 반도체 발광 소자를 제조하는 소자 제조 공정과, 상기 반도체 발광 소자를, 상기 형광체 입자를 포함하는 상기 투광성 밀봉 수지로 덮는 피복 공정을 포함하고, 상기 반도체 적층체는, 상기 피복 공정보다 이전에, 홈에 의해 적어도 2개의 반도체 블록으로 분할되어 있고, 상기 홈의 폭은, 상기 형광체 입자의 평균 입경보다 좁은 것을 특징으로 한다.
본 발명의 반도체 발광 장치는, 반도체 적층체가 복수의 반도체 블록으로 분할되어 있으므로, 활성층에서 발광한 광이, 측면에 도달할 때까지의 평균 거리를 짧게 할 수 있다. 따라서, 반도체 적층체 내에서의 반사 횟수를 저감할 수 있어, 광 취출 효율을 향상시킬 수 있다. 그리고, 홈의 폭은, 상기 형광체 입자의 평균 입경보다 좁으므로, 반도체 발광 장치를 제조하고 있을 때에, 형광체 입자가 홈 내에 퇴적되는 것을 억제할 수 있다. 따라서, 광 취출 효율을 향상시킬 수 있다.
본 발명의 제조 방법에 따르면, 홈의 폭을, 상기 형광체 입자의 평균 입경보다 좁게 하고 있으므로, 피복 공정에서, 형광체 입자가 홈 내에 퇴적되는 것을 억제할 수 있다. 따라서, 광 취출 효율이 향상된 반도체 발광 장치를 제조할 수 있다.
본 발명의 반도체 발광 장치에 따르면, 홈 내에 형광체 입자가 퇴적되기 어려우므로, 광 취출 효율을 향상시킨 대형의 접합 반도체 발광 소자를 사용한 반도체 발광 장치가 된다. 또한, 본 발명의 제조 방법에 따르면, 광 취출 효율을 향상시킨 대형의 접합 반도체 발광 소자를 사용한 반도체 발광 장치를 제조할 수 있다.
도 1a는 제1 실시 형태에 따른 반도체 발광 장치의 개략 단면도이다.
도 1b는 제1 실시 형태에 따른 반도체 발광 장치의 부분 확대 상면도이다.
도 1c는 도 1b의 Y-Y선에서의 개략 단면도이다.
도 2a는 제1 실시 형태에 따른 반도체 발광 소자의 개략 상면도이다.
도 2b는 도 1의 X-X선에서의 개략 단면도이다.
도 3a는 제1 실시 형태에 따른 반도체 발광 소자의 개략 상면도이다.
도 3b는 제1 실시 형태에 따른 반도체 발광 소자의 개략 상면도이다.
도 4a는 제1 실시 형태에 따른 반도체 발광 소자의 개략 상면도이다.
도 4b는 제1 실시 형태에 따른 반도체 발광 소자의 개략 상면도이다.
도 4c는 제1 실시 형태에 따른 반도체 발광 소자의 개략 상면도이다.
도 5a는 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5b는 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5c는 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5d는 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5e는 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5f는 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5g는 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5h는 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5i는 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5j는 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5k는 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 5l은 도 2의 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 6은 제1 실시 형태의 반도체 발광 소자의 칩화 공정을 설명하기 위한 개략 상면도이다.
도 7은 종래의 대형 반도체 발광 소자의 칩화 공정을 설명하기 위한 개략 상면도이다.
도 8은 제2 실시 형태에 따른 반도체 발광 소자의 개략 단면도이다.
도 9는 제3 실시 형태에 따른 반도체 발광 소자의 개략 단면도이다.
도 10a는 제4 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10b는 제4 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10c는 제4 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10d는 제4 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10e는 제4 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10f는 제4 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10g는 제4 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10h는 제4 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10i는 제4 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 10j는 제4 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 11a는 제5 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 11b는 제5 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 11c는 제5 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 12a는 제6 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 12b는 제6 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 12c는 제6 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
도 12d는 제6 실시 형태에 따른 반도체 발광 소자의 제조 방법을 설명하기 위한 개략 단면도이다.
이하, 도면에 기초하여 본 발명의 실시 형태를 상세하게 설명한다. 또한, 이하의 설명에서는, 필요에 따라서 특정한 방향이나 위치를 나타내는 용어(예를 들어, 「상」, 「하」, 「우」, 「좌」 및 그들의 용어를 포함하는 다른 용어)를 사용한다. 그들 용어의 사용은 도면을 참조한 발명의 이해를 용이하게 하기 위해서이며, 그들 용어의 의미에 의해서 본 발명의 기술적 범위가 한정되는 것은 아니다. 또한, 복수의 도면에 표시되는 동일한 부호의 부분은 동일한 부분 또는 부재를 나타낸다.
<제1 실시 형태>
도 1a 내지 도 1c는 본 실시 형태의 반도체 발광 장치(90)를 도시하고 있고, 하우징(91)의 오목부 내에 실장된 반도체 발광 소자(1)와, 반도체 적층체(1)를 덮는 투광성 밀봉 수지(92)를 포함하고 있고, 투광성 밀봉 수지(92)에는 형광체 입자(93)가 포함되어 있고, 반도체 발광 소자(1)의 주위에 퇴적되어 있다. 도 1b 및 도 2b에는, 형광체 입자(93)가 구형 입자로서 도시되어 있지만, 형광체 입자(93)는 구형이 아니어도 좋다. 예를 들어, 형광체 입자(93)는 불규칙한 형상이어도 좋다. 그 형상에 관계없이, 형광체 입자의 각각은 개개의 평균 입경을 갖고 있다.
도 2a 및 도 2b는 반도체 발광 소자(1)를 도시하고 있고, 도전성의 지지 기판(10)의 상면에는 접합층(20), 보호층(80)과, 반사층(30)과, 반도체 적층체(40)가 적층되어 있다. 반도체 적층체(40)는 홈(2)에 의해 복수(도 1에서는 4개)로 분할되어, 반도체 블록(40a 내지 40d)을 형성하고 있다. 각 반도체 블록(40a 내지 40d)은, 도 2에 도시하는 바와 같이, p형 반도체층(43)(43a, 43d), 활성층(42)(42a, 42d) 및 n형 반도체층(41)(41a, 41d)을 순차 적층시켜 구성되어 있다.
반도체 블록(40a 내지 40d)의 n형 반도체층(41a 내지 41d)에는 n측 패드(50)(50a 내지 50d)가 형성되어 있다. 반도체 블록(40a 내지 40d)의 표면은 n측 패드(50)의 일부를 제외하고, 투광성의 외측 보호막(60)으로 덮여져 있다.
지지 기판(10)의 이면에는 이면 메탈라이즈층(70)이 형성되어 있다. 이면 메탈라이즈층(70)은 지지 기판(10)의 오믹 전극으로서 기능한다.
반사층(30) 내 n측 패드(50)의 바로 아래의 영역에는 반사층(30)을 형성하지 않고, 대신에 절연막(예를 들어 SiO2막)을 배치하는 것이 바람직하다. 즉, 도 2의 반사막(30) 내 n측 패드(50)의 바로 아래에 절연막을 배치하고, 그 주위에 반사막(30)을 형성하는 형태로 된다. 이에 의해, n측 패드(50)의 바로 아래에만 전류가 흐르는 것을 방지할 수 있다.
또한, n측 패드(50)와 전기적으로 접속되어 있는 연신 전극(후술)을 설치하는 경우에는, n측 패드(50) 및 연신 전극의 모두가 n형 반도체층(41)과 접하고 있지 않아도 좋다. 예를 들어, n형 반도체층(41)과 n측 패드(50) 및 연신 전극 사이의 일부분[예를 들어, n측 패드(50)와 n형 반도체층(41) 사이]에 절연막을 배치하고, 그 밖의 부분(예를 들어, 연신 전극)이 n형 반도체층(41)과 접촉하고 있어도 좋다. 이 경우에는, p형 반도체층(43)의 전체면에 반사층(30)을 형성하고 있어도 좋다.
또한, 본 실시 형태에서는, 보호층(80)을 형성하고, 그리고 보호층(80)에 관통 구멍(81a)을 형성하고 있지만, 관통 구멍(81a)은 n측 패드(50)의 바로 아래에 형성하지 않는 것이 바람직하다. 또한, 보호층(80) 및 관통 구멍(81a)은 필수가 아니며, 생략해도 좋다. 관통 구멍(81)을 형성하는 경우, 접합층을 형성할 때에 접합층의 재료가 관통층(81)으로 충전된다.
본 발명의 반도체 발광 장치(90)는, 홈(2)의 폭(W)(도 2a)이, 형광체 입자(93)의 평균 입경보다 좁으므로, 형광체 입자(93)가, 홈(2) 내에 퇴적되는 것을 억제할 수 있다(도 1c). 또한, 홈(2)에 의해, 형광체 입자(93)(93a)를 배열시킬 수 있다. 따라서, 홈(2)으로부터 취출되는 광의 대부분은, 형광체 입자(93a)에 의한 파장 변환을 받아서 형광을 발한다. 한편, 홈(2) 이외에 퇴적된 형광체 입자(93)(93b)는 조밀함이 있으므로, 반도체 발광 소자(1)의 상면으로부터의 광의 일부는 형광체 입자(93b)의 간극으로부터, 파장 변환되지 않고 외부로 취출된다. 홈(2)으로부터의 형광과, 반도체 발광 소자(1)의 상면으로부터의 발광(파장 변환을 받지 않는 광)을 혼색함으로써, 밸런스가 좋은 백색광을 얻을 수 있다.
홈(2)의 폭(W)과, 형광체 입자(93)의 평균 입경과의 비율이 1:1.2 내지 1:10이면, 형광체 입자(93)는 홈(2)을 따라서 효율적으로 배열하므로 바람직하다.
또한, 홈(2) 위에서의 형광체 입자(93)의 밀도가, 반도체 발광 소자(1)의 반도체 적층체(40) 위에서의 형광체 입자(93)의 밀도보다도 큰 것이 바람직하다. 이에 의해, 홈(2)으로부터의 형광과, 반도체 발광 소자(1)의 상면으로부터의 발광을 밸런스 좋게 혼색하여, 백색광을 얻을 수 있다.
또한, 평균 입경이 다른 제2 형광체 입자가, 상기 형광체 입자 위에 퇴적되어 있는 것이 바람직하다. 제2 형광체 입자의 평균 입경은, 형광체 입자(93)의 평균 입경보다 작아도 좋다. 또한, 제2 형광체 입자의 평균 입경은, 홈 폭보다 작아도 좋다. 이에 의해, 형광체 입자(93)의 간극에 제2 형광체 입자를 퇴적시킬 수 있으므로, 형광체 입자로 이루어지는 형광체층의 두께가 비교적 균일해지기 쉽다. 따라서, 색도 불균일이 적은 반도체 발광 장치(90)를 얻을 수 있다.
또한, 제조 공정에서, 평균 입경이 큰 형광체 입자(93)가 앞서 침강하여 홈(2)을 밀봉하므로, 그 후에, 평균 입경이 작은 제2 형광체 입자가 침강해도, 홈(2) 내에 퇴적되기 어렵다.
도 2a 및 도 2b를 참조하면서, 본 실시 형태의 반도체 발광 장치(90)에 적합한 반도체 발광 소자(1)를 상세하게 설명한다.
본 실시 형태의 반도체 발광 소자(1)는, 지지 기판(10)이, 반도체 블록(40a 내지 40d)의 p형 반도체층(43a, 43d)측에, 보호층(80)과 반사층(30)을 개재하여 접합되어 있다고 할 수 있다. 그리고, 반도체 적층체(40a, 40d)는, p형 반도체층(43a, 43d), 활성층(42a, 42d) 및 n형 반도체층(41a, 41d)을 관통하는 홈(2)에 의해, 복수의 반도체 블록(40a 내지 40d)으로 분할되어 있다.
반도체 적층체(40)가 홈(2)에 의해 복수의 반도체 블록(40a 내지 40d)으로 분할되어 있으면, 활성층(42a, 42d)으로부터 횡방향으로 전파하는 광은, 반도체 블록(40a 내지 40d)의 측면 중, 외측에 면한 외측면(45a 내지 45d) 및 홈(2)에 면한 내측면(46a 내지 46d) 중 어느 것으로부터로 출사할 수 있다. 내측면(46a 내지 46d)으로부터 출사된 광은, 홈(2) 내에서 반사[예를 들어, 반도체 블록(40a, 40b)의 사이의 홈(2)에 출사된 광은, 내측면(46a, 46b)의 사이에서 반사]하여, 홈(2)의 외측으로 취출된다.
홈(2)이 존재하지 않는 대형의 반도체 발광 소자에서는, 반도체 적층체 내를 횡방향으로 전파하는 광은, 반도체 적층체의 상하면에서 반사되면서, 외측면[도 1의 외측면(45a 내지 45d)에 상당]으로부터 외부로 출사한다. 한편, 도 1에 도시한 본 발명의 반도체 발광 소자(1)에서는, 광은 외측면(45a 내지 45d)뿐만 아니라, 내측면(46a 내지 46d)으로부터도 외부로 출사할 수도 있다. 따라서, 본 발명의 반도체 발광 소자(1)는, 종래의 대형 반도체 발광 소자에 비해, 발광하고 나서 출사할 때까지의 평균 전파 거리는 약 1/2로 감소한다. 따라서, 반도체 적층체(40)의 내부에서 반사되는 횟수도, 약 1/2로 감소한다. 반도체 적층체(40)의 내부에서의 반사시에 광의 흡수가 일어나므로, 반사 횟수가 감소하면, 외부로 취출되는 광의 강도는 높아진다.
이와 같이, 반도체 적층체(40)를 복수의 반도체 블록(40a 내지 40d)으로 분할함으로써, 활성층(42)에서 발광한 광이 측면(45a 내지 45d, 46a 내지 46d)에 도달할 때까지의 평균 거리를 짧게 할 수 있으므로, 반도체 적층체(40)의 내부에서의 반사 횟수를 저감할 수 있어, 광 취출 효율을 향상시킬 수 있다.
본 실시 형태에서는, 지지 기판(10)과 반도체 적층체(40) 사이에 반사층(30)을 포함하고 있는 것이 바람직하다(도 2). 광의 흡수는, 반도체 적층체(40)와 지지 기판(10) 사이의 계면에서 반사할 때에 크지만, 이것은 지지 기판(10)에 의한 광의 흡수가 일어나기 쉽기 때문이다. 따라서, 본 실시 형태와 같이, 반도체 적층체(40)로부터 지지 기판(10) 방향을 향하는 광을 효율적으로 반사하여, 광의 흡수를 억제할 수 있다. 반사층(30)을 포함함으로써, 반도체 적층체(40) 내를 전파하는 광 강도를 높게 유지할 수 있어, 광 취출 효율을 향상시킬 수 있다.
본 발명의 반도체 발광 소자에서는, p형 반도체층(43)과 n형 반도체층(41)과의 두께의 비율을 1:3 내지 1:50과, p형 반도체층(43)을 비교적 얇게 할 수 있다. 본 발명은, 접합 반도체 발광 소자이므로, p형 반도체층(43)이 얇으면, 활성층(42)이 지지 기판(10)에 근접하게 된다(도 2). 즉, 활성층(42)에서 발광한 광이, 근접하는 지지 기판(10)에 의해 흡수되기 쉬우므로, 광 취출 효율이 악화되기 쉽다. 그러나, 본 발명에서는, 반도체 적층체(40)를 홈(2)에서 복수의 반도체 블록(40a 내지 40d)으로 분할하고 있으므로, 광이 외부로 출사될 때까지의 흡수를 억제할 수 있으므로, 광 취출 효율의 악화를 완화시킬 수 있다.
p형 반도체층(43)이 얇은 경우에는, 지지 기판(10)과 반도체 적층체(40) 사이에 반사층(30)을 형성하면 특히 바람직하다. 활성층(42)에서 발광한 광이, 근접하는 지지 기판(10)에 의해 흡수되기 전에 반사층(30)에서 반사되므로, 지지 기판(10)에서의 광 흡수를 효과적으로 억제할 수 있다.
반사층(30)은 금속막으로 형성할 수 있다. 이에 의해, 반사층(30)을, p형 반도체층(43)과 지지 기판(10) 사이를 도통시키기 위한 p측 전극으로서도 기능시킬 수 있다. 특히, 금속막이 Ag막 또는 Al막이면, 광의 반사율이 높으므로, 반도체 발광 소자(1)의 광 취출 효율을 향상시킬 수 있다.
도 2와 마찬가지로는, 지지 기판(10)과 반도체 적층체(40) 사이에, 지지 기판(10)측으로부터 순서대로, 절연성의 보호막(80)과, 반사층(30)을 더 포함하고 있는 것이 바람직하다.
활성층(42)과 지지 기판(10) 사이에 반사층(30)을 배치함으로써, 반도체 적층체(40)의 내부를 전파하는 광의 흡수를 억제할 수 있다.
그리고, 지지 기판(10)과 반사층(30) 사이에 절연성의 보호막(80)을 배치하면, 반사층(30)과 지지 기판(10) 사이의 도통이 저해된다. 따라서, 보호막(80)에 관통 구멍(81)(81a 내지 81d)을 형성하여 그들 사이의 도통을 확보할 필요가 있다. 이 관통 구멍(81)의 형상, 치수 및 형성 위치를 적절하게 설계함으로써, 반도체 적층체(40) 내를 흐르는 전류의 경로를 제어할 수 있다. 예를 들어, 도 1의 직사각형의 반도체 블록(40a)에서는, n측 패드(50a)와 관통 구멍(81a)이 대각으로 위치하도록 형성하면, 반도체 블록(40a) 내의 넓은 범위에 전류를 흘릴 수 있다. 홈(2)의 저부(2b)에도 보호막(80)을 포함하고 있으면, 반도체 블록(40a 내지 40d)의 사이를 절연할 수 있다.
또한, 반사층(30)이 마이그레이션을 일으키기 쉬운 재료(예를 들어 Ag) 등으로 이루어지는 경우에, 홈(2)의 저부(2b)까지 반사층(30)을 형성하면, 반도체 블록(40a 내지 40d)의 사이나, 반도체 블록(40a 내지 40d) 내의 p형 반도체층(43), 활성층(42) 및 n형 반도체층(41) 사이가, 마이그레이션에 의해 단락을 일으킬 우려가 있다. 그러나, 본 실시 형태와 같이, 홈(2)의 저부(2b)에는 보호막(80)을 형성하는 것만으로 함으로써, 단락의 문제를 억제할 수 있다.
보호막(80)을 유전체 다층막으로 형성하여, 광을 반사하는 반사 부재로서의 기능을 구비할 수도 있다. 예를 들어, 도 2의 반도체 발광 소자(1)에서는, 홈(2)의 저부(2b)에 보호막(80)은 형성되어 있지만, 반사층(30)은 형성되어 있지 않다. 반도체 블록(40a 내지 40d)의 내측면(46a 내지 46d)으로부터 출사한 광의 일부는, 홈(2)의 저부(2b)를 향하여, 보호막(80)에 조사된다. 여기서 보호막(80)을 유전체 다층막으로 형성함으로써, 광을 보호막(80)에서 반사하여, 홈(2)의 외측으로 취출할 수 있다. 따라서, 보호막(80)을 유전체 다층막으로 형성함으로써, 반도체 발광 소자(1)의 광 취출 효율을 향상시킬 수 있다.
홈(2)의 폭(W)(도 1)은, 25㎛ 이하인 것이 바람직하다. 대형의 반도체 발광 소자에서는, 전류가 전체적으로 흐르지 않고, 발광면이 균일하게 발광하지 않는 문제가 있다. 따라서, 연신 전극을 길게 둘러쌈으로써, 소자 전체적으로 전류를 흘리고 있었다. 연신 전극은, 통상은 폭 5 내지 50㎛의 금속막으로 형성하고 있고, 연신 전극의 형성 부분은 광이 차광된다. 본 발명에서는, 홈(2)에 의해 반도체 블록(40a 내지 40d)으로 분할함으로써, 연신 전극을 사용하지 않고, 또는 짧은 연신 전극으로, 비교적 균일한 발광을 실현할 수 있다. 그러나, 홈(2)을 형성한 영역은 반도체 적층체(40)가 제거되므로, 비발광 영역이 된다. 광 취출 효율의 관점에서 비교하면, 홈(2)의 폭을 25㎛ 이상으로 하면, 긴 연신 전극을 설치한 대형의 반도체 발광 소자(1)보다도 광 취출 효율이 저하되므로 바람직하지 않다.
또한, 홈(2)의 폭은, 통상은 3㎛ 이상으로 형성된다. 현재의 에칭 기술(웨트 에칭 및 드라이 에칭)을 사용한 경우, 3㎛ 미만의 폭의 홈을 정확하게 형성하는 것이 곤란하기 때문이다. 도시된 홈(2)은, 가늘고 길게 신장된 단면 직사각형의 홈이 되도록, 수직인 측벽을 갖고 있다. 그러나, 다른 형상의 홈으로 할 수도 있다. 예를 들어, 홈(2)은 가늘고 길게 신장된 단면 V자 형상의 홈이 되도록, 경사진 측벽을 가질 수도 있다. 그 경우, 「폭」이란, 홈의 최대폭을 가리키고 있다. 당연히, 홈(2)의 단면 형상은 홈(2)을 형성하는 방법에 의존한다.
반도체 발광 소자(1)의 상면에서 본 형상이 직사각형이며, 직사각형의 1변의 길이 A와, 그 변과 직교하는 방향으로 연장되는 홈(2)의 폭(W)과의 비율이 100:25 이하인 것이 바람직하다. 홈(2)을 형성함으로써, 반도체 블록(40a 내지 40d)의 내측면(46a 내지 46d)으로부터 광이 출사되므로, 광 취출 효율이 상승한다. 그러나, 홈(2)을 형성한 영역은 반도체 적층체(40)가 제거되므로, 비발광 영역이 된다. 광 취출 효율의 관점에서 비교하면, 반도체 발광 소자(1)의 1변의 길이 A와 홈(2)의 폭(W)과의 비율이 100:25 이상이면, 홈(2)을 형성하지 않는 경우보다도 광 취출 효율이 저하되므로 바람직하지 않다.
또한, 반도체 발광 소자(1)의 1변의 길이 A와 홈(2)의 폭(W)과의 비율은, 통상은 100:0.28 이상이다. 이것은, 1변의 길이 A=1.4㎜이고, 홈의 폭(W)=3㎛로 하였을 때의 하한이다.
또한, 각 반도체 블록(40a 내지 40d)의 상면에서 본 형상이 직사각형이고, 1변의 길이 B와, 그 변과 직교하는 방향으로 연장되는 홈(2)의 폭(W)과의 비율은 10:1 이하인 것이 바람직하다. 비율이 10:1 이상이면, 홈(2)을 형성하지 않는 경우보다도 광 취출 효율이 저하되므로 바람직하지 않다.
반도체 블록(40a 내지 40h)의 상면에서 본 형상이, 정사각형(도 2), 직사각형(예를 들어, 도 3a) 또는 삼각형(예를 들어, 도 3b)인 것이 바람직하다. 이들의 형상에서는, 반도체 발광 소자(1)의 상면을 등분으로 분할할 수 있고, 그리고, 반도체 적층체(40)의 면적을 넓게 취할 수 있다. 또한, 반도체 블록(40a 내지 40h)을 육각형으로 해도, 반도체 발광 소자(1)의 상면을 등분으로 분할할 수 있지만, 반도체 발광 소자(1)를 직사각형으로 할 수 없는 결점이 있다.
도 2, 도 3a, 도 3b에 도시하는 바와 같이, 각각의 반도체 블록(40a 내지 40h)의 n형 반도체층(41)에, 와이어 본딩용의 n측 패드(50a 내지 50h)가 형성되어 있고, n측 패드(50a 내지 50h)는 반도체 블록(40a 내지 40h)의 1개의 변에 인접하여 배치되어 있는 것이 바람직하다. n측 패드(50a 내지 50h)로부터 외부 단자(도시하지 않음)까지 도전 와이어(51a 내지 51h)를 배선할 때에, 반도체 블록(40a 내지 40h) 위를 가로지르는 도전 와이어의 길이를 짧게 할 수 있다. 따라서, 도전 와이어(51a 내지 51h)에 의한 차광량이 줄어들므로, 광 취출 효율을 향상시킬 수 있다.
특히, 반도체 블록(40a 내지 40h)의 적어도 1개의 변이 반도체 발광 소자(1)의 외주와 근접하도록 배열되어 있고, n측 패드(50a 내지 50h)는 외주와 인접하는 변 중 어느 하나에 인접하여 배치되어 있는 것이 바람직하다. 이에 의해, 반도체 블록(40a 내지 40h)에 접속된 도전 와이어(51a 내지 51h)는, 다른 반도체 블록(40a 내지 40h)을 가로지르는 일은 없다. 따라서, 도전 와이어(51a 내지 51h)에 의한 차광량이 더 줄어들므로, 광 취출 효율을 더욱 향상시킬 수 있다.
반도체 블록(40a 내지 40h) 내에서의 전류 확산을 보다 이상적인 것으로 하기 위해, n형 반도체층(41) 위에, n측 패드(50)와 전기적으로 접속되어 있는 연신 전극(55)(55a 내지 55h)을 형성할 수 있다(도 4a 내지 도 4c). 반도체 블록(40a 내지 40h)은, 대형의 반도체 발광 소자에 비해 작으므로, 대형의 반도체 발광 소자의 연신 전극에 비해, 짧은 연신 전극(55)으로 충분한 효과를 발휘할 수 있다.
n형 반도체층(41)의 표면[즉, 반도체 적층체(40)의 상면]은 조면화되어 있으면, n형 반도체층(41)의 표면에서 반사하는 광을 저감할 수 있으므로 바람직하다. 이에 의해, 반도체 적층체(40) 상면으로부터 출사하는 광을 증가할 수 있는 이점과, 반도체 적층체(40)의 횡방향으로 전파하는 광[반도체 적층체(40)의 상하면에서 반사함]을 저감하여 반도체 적층체(40)의 내부에서의 광 흡수량을 저감할 수 있는 이점이 얻어진다.
이하에, 도 2에 도시한 반도체 발광 소자(1)의 제조 방법에 대해서, 도 5a 내지 도 5l을 참조하면서 설명한다.
(1) 성장 공정(도 5a)
성장 기판(100) 위에 n형 반도체층(41), 활성층(42) 및 p형 반도체층(43)을 순차 성장시켜, 반도체 적층체(40)를 형성한다. 반도체 성장용 기판(100)은 후공정에서 박리되는 기판이고, 예를 들어, C면, R면 및 A면 중 어느 하나를 주면으로 하는 사파이어로 구성된다. 또한, 반도체 성장용 기판(100)으로서 사파이어와 다른 이종 기판을 이용해도 좋다. 이종 기판으로서는, 예를 들어, 스피넬(MgAl2O4)과 같은 절연성 기판, SiC(6H, 4H, 3C를 포함함), ZnS, ZnO, GaAs 및 질화물 반도체와 격자 정합하는 산화물 기판 등, 질화물 반도체를 성장시키는 것이 가능하고, 종래부터 알려져 있는 기판 재료를 사용할 수 있다.
(2) 반사층 형성 공정(도 5b)
반도체 적층체(40)의 p형 반도체층측의 표면(p형 반도체층측 표면)(40u)에, 반사층(30)을 형성한다. 반사층(30)은, 예를 들어 마그네트론 스퍼터법을 사용해서 형성된 금속막(Ag막, Al막 등)이 바람직하다.
(3) 보호막 형성 공정(도 5c)
반사막(30)의 표면에 절연성의 보호막(80)을 형성한다. 보호막(80)은 유전체단층막, 또는 유전체 다층막으로 형성하는 것이 바람직하다.
보호막(30)은, 예를 들어, 스퍼터링법, ECR(Electron Cyclotron Resonance:전자 사이클로트론 공명) 스퍼터링법, CVD(Chemical Vapor Deposition:화학 기상 성장)법, ECR-CVD법, ECR-플라즈마 CVD법, 증착법, EB법(Electron Beam:전자 빔 증착법) 등의 공지의 방법으로 형성할 수 있다. 그 중에서도, ECR 스퍼터링법, ECR-CVD법, ECR-플라즈마 CVD법 등으로 형성하는 것이 바람직하다.
(4) 반도체측 접합층(21)의 형성 공정(도 5d)
보호막(80)의 표면에, 지지 기판에의 접합용의 반도체측 접합층(21)을 형성한다. 또한, 지지 기판(10)에는 기판측 접합층을 형성한다(도시하지 않음).
(5) 접합 공정(도 5e 내지 도 5f)
지지 기판(10)의 기판측 접합층(22)을, 기판측 접합층(22)과 반도체측 접합층(21)에 대향시켜(도 5e), 기판측 접합층(22)과 반도체측 접합층(21)을 접합함으로써, p형 반도체층(43)과 지지 기판(10)을 접합한다(도 5f). 기판측 접합층(22)과 반도체측 접합층(21)이 융합되어, 접합층(20)이 형성된다.
접합 공정에서, 이후에 형성되는 홈(2)의 연신 방향과, 지지 기판(10)의 결정 방향이 일치하도록, p형 반도체층(43)과 지지 기판(10)을 접합하는 것이 바람직하다. 이에 의해, 이후의 「칩화 공정」에 있어서, 지지 기판(10)을 분할할 때에, 분할선이 지지 기판(10)의 벽개 방향과 일치한다. 따라서, 지지 기판(10)의 분할이 용이해지고, 또한 분할 후의 지지 기판(10)의 측면이 매끄러워진다.
(5) 성장 기판 제거 공정(도 5g)
지지 기판(10)을 접합한 후에, 성장 기판(100)을 제거한다. 이에 의해, 반도체 적층체(40)의 n형 반도체층측의 표면(40t)이 노출된다.
(6) 연마 공정(도 5h)
반도체 성장용 기판(100)을 박리한 후에, 지지 기판(10)이 아래가 되도록 반대로 함으로써, 최상면이 된 반도체 적층체(40)의 n형 반도체층측의 표면(n측 표면)(40t)을 CMP(Chemical Mechanical Polishing:화학 기계 연마)에 의해 연마한다. 또한 이 CMP에 의한 연마 공정은 RIE(반응성 이온 에칭)에 의해 표면을 제거해도 좋다.
(7) 조면화 공정
연마한 반도체 적층체(40)의 n측 표면(40t)에 미세한 요철을 형성하여, 조면화한다. 조면화에는, 드라이 에칭법 또는 웨트 에칭법을 사용할 수 있다.
웨트 에칭법의 용액으로서는, 이방성의 에칭 용액으로서, KOH 수용액, 4메틸수산화암모늄(TMAH:Tetramethyl ammonium hydroxide 수산화테트라메틸암모늄)이나 에틸렌디아민ㆍ피로카테콜(EDP:Ethylene diamine pyrocatechol) 등을 사용할 수 있다.
드라이 에칭법의 경우, RIE(Reactive Ion Etching 반응성 이온 에칭)를 이용할 수 있다.
(8) 블록 분할 공정(도 5i)
반도체 적층체(40)를, 홈(2)에 의해 복수의 반도체 블록(40a 내지 40d)으로 분할한다. 홈(2)은 드라이 에칭법 또는 웨트 에칭법에 의해 형성하면, 폭이 좁은 홈(2)을 정확하게 형성할 수 있다.
반도체 적층체(40)의 내부에는, 지지 기판(10)과의 열팽창 계수의 차에 기인하는 응력이 가해지고 있다. 그 결과, 반도체 적층체(40)와 지지 기판(10)의 전체적으로 휨[반도체 적층체(40)측이 볼록하게 됨]이 생긴다. 대형의 반도체 발광 소자의 경우에는, 소자에 칩화한 후에도 휨이 남고, 와이어 본딩 등에 있어서 문제가 된다. 그러나, 본 발명에서는, 홈(2)에 의해 반도체 적층체(40)를 분할함으로써, 반도체 적층체(40) 내의 휨이 완화되어, 휨을 해소할 수 있다.
반도체 적층체(40)에 홈(2)을 형성할 때에, 반도체 적층체(40)와 지지 기판(10) 사이에 형성된 반사층(30)까지 제거할 수 있다. 이에 의해, 홈(2)의 형성과 동시에, 홈(2)의 저부(2b)로부터 반사층(30)을 제거할 수 있다. 또한, 이후의 「칩화 공정」에서, 어느 홈(2)으로 분할되어도, 반도체 발광 소자(1)의 외주에 반사층(30)이 노출되는 일은 없다. 이에 의해, 반도체 발광 소자(1)에서의 반사층(30)의 마이그레이션을 억제할 수 있다.
(9) 칩화 공정(도 5j)
지지 기판(10)을, 홈(2)을 따라서 복수의 반도체 발광 소자(1)로 분할한다. 각 반도체 발광 소자(1)에는, 적어도 2개의 반도체 블록[예를 들어, 도 1과 같이 4개의 반도체 블록(40a 내지 40d)]을 포함하고 있다. 분할에는, 스크라이브, 다이싱, 레이저 스크라이브 등의 방법을 이용할 수 있다.
칩화 공정에서, 각 반도체 블록(40a 내지 40d) 중 적어도 1개의 변이 반도체 발광 소자(1)의 외주와 근접하도록, 반도체 블록(40a 내지 40d)이 칩화되어 있는 것이 바람직하다.
칩화 공정에서는, 원하는 개수 및 원하는 배열의 반도체 블록(40a 내지 40d)을 포함하면 좋다. 따라서, 예를 들어 도 1과 같이, 4개의 반도체 블록을 2행×2열로 배열하는 경우, 불량인 반도체 블록(40X)을 피하여, 3개의 우량품의 반도체 발광 소자(1A 내지 1C)를 얻을 수 있다(도 6). 한편, 홈(2)을 형성하지 않는 대형의 반도체 발광 소자의 경우, 불량인 반도체 영역을 피할 수 없으므로, 2개의 반도체 발광 소자(1C', 1D')는 불량품이 되고, 2개의 우량품의 반도체 발광 소자(1A', 1B')밖에 얻어지지 않는다(도 7). 즉, 본 발명과 같이, 복수의 반도체 블록(40a 내지 40d)으로부터 반도체 발광 소자(1)를 형성함으로써, 불량 영역을 반도체 블록(40a 내지 40d) 단위로 회피할 수 있으므로, 반도체 발광 소자(1)의 수율을 향상시킬 수 있다.
(10) n측 패드 형성 공정(도 5k)
반도체 블록(40a 내지 40d)의 n측 표면(40t)에, n측 패드(50)를 형성한다. n측 패드(50)가, 각 반도체 블록(40a 내지 40d)의 당해 1개의 변에 인접하여 배치되는 것이 바람직하다(도 1, 도 3a, 도 3b).
(11) 외측 보호막 형성 공정(도 5l)
표면의 일부(와이어 본딩되는 영역)를 제외한 n측 패드(50)와, 반도체 적층체(40)의 상면(40t), 외측면(45a 내지 45d) 및 내측면(46a 내지 46d)을 보호막(60)으로 피복한다. 외측 보호막(60)은, 예를 들어, 스퍼터링법, ECR(Electron Cyclotron Resonance:전자 사이클로트론 공명) 스퍼터링법, CVD(Chemical Vapor Deposition:화학 기상 성장)법, ECR-CVD법, ECR-플라즈마 CVD법, 증착법, EB법(Electron Beam:전자 빔 증착법) 등의 공지의 방법으로 형성할 수 있다. 그 중에서도, ECR 스퍼터링법, ECR-CVD법, ECR-플라즈마 CVD법 등으로 형성하는 것이 바람직하다.
(12) 이면 메탈라이즈층 형성 공정
지지 기판(10)의 이면측에, 오믹 전극으로서의 이면 메탈라이즈층(70)을 형성한다.
(13) 실장 공정(도 1a)
하우징(91)의 오목부의 저부에 설치된 제1 단자(도시하지 않음) 위에, 반도체 발광 소자(1)의 이면 메탈라이즈층(70)을 다이 본드한다. 또한, 하우징(91)의 오목부의 저부에 설치된 제2 단자와, n측 패드(50) 사이를, 도전 와이어(51)에 의해 접속한다.
(13) 피복 공정(도 1a)
형광체 입자(93)를 포함하는 투광성 밀봉 수지(92)를 하우징(91)의 오목부에 포팅하여, 반도체 발광 소자(1)를, 투광성 밀봉 수지(92)로 덮는다. 투광성 밀봉 수지(92) 전체적으로 분산되었던 형광체 입자(93)는, 투광성 밀봉 수지(92)가 고화되기까지의 사이에 침강하여, 반도체 발광 소자(1)의 주위에 퇴적된다. 형광체 입자(93)의 평균 입경보다도, 홈(2)의 폭(W)이 좁게 되어 있으므로, 형광체 입자(93)는 홈(2) 내에는 퇴적되기 어렵다(도 1c). 또한, 형광체 입자(93) 중에는, 평균 입경보다도 작은 입자가 포함되어 있고, 그와 같은 작은 입자의 평균 입경의 쪽이, 홈(2)의 폭(W)보다 작을 경우도 있을 수 있다. 그러나, 평균 입경이 큰 형광체 입자(93)가 앞서 침강하여, 홈(2)의 입구를 밀봉하므로, 그 후에 침강하는 작은 입자가 홈(2)에 들어가는 것을 저해할 수도 있다.
피복 공정에서는, 투광성 밀봉 수지(92)가 고화되기 전에, 원심 분리에 의해 형광체 입자(93)를 침강시키는 원심 분리 과정을 포함하는 것이 바람직하다. 이에 의해, 투광성 밀봉 수지(92)의 고화 전에, 형광체 입자(93)를 반도체 발광 소자(1)의 주위에 퇴적시킬 수 있다.
또한, 투광성 밀봉 수지(92)가 고화되기 전에, 초음파 진동에 의해 형광체 입자(93)에 진동을 부여하는 초음파 과정을 포함하는 것이 바람직하다. 이에 의해, 형광체 입자(93)에 횡방향의 진동을 부여할 수 있으므로, 형광체 입자(93)를 홈(2)에 배열시키는 데 유효하다.
원심 분리 과정과, 초음파 과정은, 어느 한쪽만 행해도 좋지만, 원심 분리 과정 후에, 초음파 과정을 행하는 것이 바람직하다.
홈(2)의 폭(W)과, 형광체 입자(93)의 평균 입경과의 비율이 1:1.2 내지 1:10이면, 형광체 입자(93)는 홈(2)을 따라서 효율적으로 배열하므로 바람직하다.
피복 공정은, 형광체 입자(93)를 포함하는 제1 투광성 수지를 반도체 발광 소자(1)의 반도체 적층체(40)에 도포하는 제1 도포 과정과, 제1 투광성 수지가 고화되기 전에, 평균 입경이 다른 제2 형광체 입자를 포함하는 제2 투광성 수지를, 제1 투광성 수지에 도포하는 제2 도포 공정을 포함할 수 있다.
본 실시 형태에서 얻어진 반도체 발광 장치(90)는 색도 불균일이 적고, 화이트 밸런스가 좋은 발광을 발할 수 있다.
<제2 실시 형태>
본 실시 형태에서는, 홈(2)의 저부(2b)까지 반사층(30)을 형성하는 점에서, 제1 실시 형태와 서로 다르다(도 8). 반사층(30)이 마이그레이션을 일으키기 어려운 재료 등으로 이루어지는 경우에는, 본 변형예가 바람직하다. 반사층(30)은, 일반적으로 유전체 다층막보다도 반사율이 높으므로, 홈(2)의 저부(2b)를 향한 광을 효율적으로 반사하여, 홈(2)의 외측으로 취출할 수 있다. 따라서, 홈(2)의 저부(2b)까지 반사층(30)을 형성함으로써, 반도체 발광 소자(1)의 광 취출 효율을 더욱 향상시킬 수 있다.
본 실시 형태의 반도체 발광 소자(1)를 제조하는 경우에는, 제1 실시 형태에 기재한 제조 방법의 「(8) 블록 분할 공정(도 5i)」을 변경한다. 구체적으로는, 반도체 적층체(40)에 홈(2)을 형성할 때에, 반도체 적층체(40)와 지지 기판(10) 사이에 형성된 반사층(30)은 제거하지 않음으로써, 홈(2)의 저부(2b)에 반사층(30)을 남길 수 있다. 또한, 그 밖의 공정에 대해서는, 제1 실시 형태와 마찬가지이다.
<제3 실시 형태>
본 실시 형태에서는, 상기 지지 기판과 상기 반도체 적층체 사이에, 반사막(30)을 형성하지 않고, 보호막(80)만을 형성하고 있는 점에서, 제1 실시 형태와 서로 다르다(도 9). 제1 실시 형태와 마찬가지로, 보호막(80)을 홈(2)의 저부(2b)에도 형성할 수 있다. 반사막(30)의 재료가, 마이그레이션하기 쉬운 재료인 경우나, 반도체 적층체(40)에 반사층(30)이 확산되는 것이 문제가 되는 경우에는, 반사층(30)을 형성하지 않는 쪽이 바람직하다. 반사층(30) 대신에, 보호막(80)을 형성하고, 그 보호막(80)을 유전체 다층막으로 형성함으로써, 반도체 적층체(40)로부터 지지 기판(10) 방향을 향하는 광을 반사하여, 광의 흡수를 억제할 수 있다. 유전체 다층막으로 이루어지는 보호막(80)을 포함함으로써, 반도체 적층체(40) 내를 전파하는 광 강도를 높게 유지할 수 있어, 광 취출 효율을 향상시킬 수 있다.
본 실시 형태의 반도체 발광 소자(1)를 제조하는 경우에는, 제1 실시 형태에 기재한 제조 방법의 「(2) 반사층 형성 공정(도 5b)」을 행하지 않는다. 또한, 「(3) 보호막 형성 공정(도 5c)」에서는, 보호막(80)은 유전체 다층막으로 형성한다. 그 밖의 공정에 대해서는, 제1 실시 형태와 마찬가지이다.
<제4 실시 형태>
본 실시 형태에서는, 제1 실시 형태와 다른 제조 방법에 의해, 반도체 발광 소자(1)를 형성하는 것이다. 얻어지는 반도체 발광 소자(1)는, 홈(2)의 저부(2b)에, 보호막(80) 및 반사막(30)이 존재하지 않는 점에서, 제1 실시 형태 내지 제3 실시 형태의 반도체 발광 소자(1)와 서로 다르다.
본 실시 형태의 제조 방법을 이하에 설명한다.
(1) 성장 공정(도 10a)
제1 실시 형태와 마찬가지로, 성장 기판(100) 위에 n형 반도체층(41), 활성층(42) 및 p형 반도체층(43)을 순차 성장시켜, 반도체 적층체(40)를 형성한다.
(1') 블록 분할 공정(도 10b)
제1 실시 형태와는 서로 다르며, 반도체 적층체(40)의 성장 공정의 다음에, 블록 분할 공정을 행한다.
블록 분할 공정의 상세 내용은, 제1 실시 형태와 마찬가지이다. 즉, 블록 분할 공정에서는, 반도체 적층체(40)를, 홈(2)에 의해 복수의 반도체 블록(40a 내지 40d)으로 분할한다. 홈(2)은 드라이 에칭법 또는 웨트 에칭법에 의해 형성하면, 폭이 좁은 홈(2)을 정확하게 형성할 수 있다. 또한, 홈(2)에 의해 반도체 적층체(40)를 분할함으로써, 반도체 적층체(40) 내의 응력이 완화되어, 휨을 해소할 수 있는 점도, 제1 실시 형태와 마찬가지이다.
(2) 반사층 형성 공정(도 10c), (3) 보호막 형성 공정(도 10d),
(4) 반도체측 접합층(21)의 형성 공정(도 10e)
이들의 공정은, 제1 실시 형태와 거의 마찬가지이다. 그러나, 반도체 적층체(40)가, 이미 홈(2)에 의해 분할되어 있으므로, 반사막(40), 보호막(80) 및 반도체측 접합층(21)도, 홈(2)으로 분할된 상태로 형성되는 점이, 제1 실시 형태와 서로 다르다.
(5) 접합 공정(도 10f 내지 도 10g)
이들의 공정은, 제1 실시 형태와 거의 마찬가지이다. 그러나, 반도체측 접합층(21)이, 홈(2)으로 분할된 상태이므로, 반도체 적층체(40)와 지지 기판(10)과의 접합은, 홈(2)을 제외하는 영역만으로 형성되는 점이, 제1 실시 형태와 서로 다르다.
(5) 성장 기판 제거 공정(도 10h), (6) 연마 공정(도 10i), (7) 조면화 공정
이들의 공정은, 제1 실시 형태와 마찬가지이다.
(9) 칩화 공정(도 10j)
본 실시 형태에서는, 「(1') 블록 분할 공정」을 포함하고 있는 대신에, 제1 실시 형태에서의 「(8) 블록 분할 공정」을 포함하지 않는다. 따라서, 「(7) 조면화 공정」의 다음에, 칩화 공정을 행한다.
그 이외의 점에 대해서는, 제1 실시 형태와 마찬가지이다.
(10) n측 패드 형성 공정(도 5k), (11) 외측 보호막 형성 공정(도 5l), (12) 이면 메탈라이즈층 형성 공정
이들의 공정은, 제1 실시 형태와 마찬가지이다.
본 실시 형태의 제조 방법에 의해 형성하면, 지지 기판(10)에 접합하기 전에 반도체 적층체(40)의 내부의 응력을 완화시킬 수 있으므로, 접합 후의 반도체 발광 소자(1) 내의 응력 완화 효과가 높을 것으로 예상된다
<제5 실시 형태>
본 실시 형태는, (1) 내지 (2)의 공정의 순번이 제4 실시 형태와 서로 다르다.
(3) 내지 (12)의 공정은, 제4 실시 형태와 마찬가지이다.
이하에, 제4 실시 형태와 다른 점을 설명한다.
(1) 성장 공정(도 11a)
제1 실시 형태 및 제4 실시 형태와 마찬가지로, 성장 기판(100) 위에 n형 반도체층(41), 활성층(42) 및 p형 반도체층(43)을 순차 성장시켜, 반도체 적층체(40)를 형성한다.
(2) 반사층 형성 공정(도 11b)
제1 실시 형태와 마찬가지이다.
(2') 블록 분할 공정(도 11c)
제1 실시 형태 및 제4 실시 형태와는 서로 다르며, 반사층 형성 공정의 다음에, 블록 분할 공정을 행한다.
블록 분할 공정의 상세 내용은, 제1 실시 형태 및 제4 실시 형태와 마찬가지이다. 즉, 블록 분할 공정에서는, 반도체 적층체(40)를, 홈(2)에 의해 복수의 반도체 블록(40a 내지 40d)으로 분할한다. 홈(2)은 드라이 에칭법 또는 웨트 에칭법에 의해 형성하면, 폭이 좁은 홈(2)을 정확하게 형성할 수 있다. 또한, 홈(2)에 의해 반도체 적층체(40)를 분할함으로써, 반도체 적층체(40) 내의 응력이 완화되어, 휨을 해소할 수 있는 점도, 제1 실시 형태와 마찬가지이다.
본 실시 형태의 제조 방법에 의해 형성하면, 제4 실시 형태와 마찬가지로, 지지 기판(10)에 접합하기 전에 반도체 적층체(40)의 내부의 응력을 완화시킬 수 있으므로, 접합 후의 반도체 발광 소자(1) 내의 응력 완화 효과가 높을 것으로 예상된다
<제6 실시 형태>
본 실시 형태는, (1) 내지 (3)의 공정의 순번이 제4 실시 형태와 서로 다르다.
(4) 내지 (12)의 공정은, 제4 실시 형태와 마찬가지이다.
이하에, 제4 실시 형태와 다른 점을 설명한다.
(1) 성장 공정(도 11a)
제1 실시 형태, 제4 실시 형태 및 제5 실시 형태와 마찬가지로, 성장 기판(100) 위에 n형 반도체층(41), 활성층(42) 및 p형 반도체층(43)을 순차 성장시켜, 반도체 적층체(40)를 형성한다.
(2) 반사층 형성 공정(도 11b)
제1 실시 형태 및 제5 실시 형태와 마찬가지이다.
(3) 보호막 형성 공정(도 11c)
제1 실시 형태와 마찬가지이다.
(3') 블록 분할 공정(도 11c)
제1 실시 형태, 제4 실시 형태 및 제5 실시 형태와는 서로 다르며, 보호막 형성 공정의 다음에, 블록 분할 공정을 행한다.
블록 분할 공정의 상세 내용은, 제1 실시 형태, 제4 실시 형태 및 제5 실시 형태와 마찬가지이다. 즉, 블록 분할 공정에서는, 반도체 적층체(40)를, 홈(2)에 의해 복수의 반도체 블록(40a 내지 40d)으로 분할한다. 홈(2)은 드라이 에칭법 또는 웨트 에칭법에 의해 형성하면, 폭이 좁은 홈(2)을 정확하게 형성할 수 있다. 또한, 홈(2)에 의해 반도체 적층체(40)를 분할함으로써, 반도체 적층체(40) 내의 응력이 완화되어, 휨을 해소할 수 있는 점도, 제1 실시 형태와 마찬가지이다.
본 실시 형태의 제조 방법에 의해 형성하면, 제4 실시 형태 및 제5 실시 형태와 마찬가지로, 지지 기판(10)에 접합하기 전에 반도체 적층체(40)의 내부의 응력을 완화시킬 수 있으므로, 접합 후의 반도체 발광 소자(1) 내의 응력 완화 효과가 높을 것으로 예상된다
<제7 실시 형태>
본 실시 형태는, (1) 성장 공정에서, p형 반도체층, 활성층 및 n형 반도체층을 복수로 분할한 상태에서 성장시켜, 복수의 반도체 블록을 얻는 점에서, 제4 실시 형태와 서로 다르다. 즉, 본 실시 형태에서는, 성장 공정에서, 도 10b와 같은 반도체 블록이 얻어진다. 따라서, 본 실시 형태에서는, 제4 실시 형태의 「(1') 블록 분할 공정」을 포함하지 않는다.
그리고, (2) 내지 (12)의 공정은, 제4 실시 형태와 마찬가지이다.
본 실시 형태의 제조 방법에 의해 형성하면, 제4 실시 형태와 마찬가지로, 지지 기판(10)에 접합하기 전에 반도체 적층체(40)의 내부의 응력을 완화시킬 수 있으므로, 접합 후의 반도체 발광 소자(1) 내의 응력 완화 효과가 높을 것으로 예상된다
또한, 블록 분할 공정을 생략할 수 있으므로, 공정수를 절감할 수 있다.
<제1 실시예>
본 발명의 반도체 발광 장치(90)와, 반도체 발광 장치(90)에 사용되는 반도체 발광 소자(1)에 적합한 재료에 대해서 이하에 상술한다.
[형광체 입자(93)]
형광체 입자(93)로서는, 반도체 발광 소자(1)로부터의 발광을 흡수하여, 서로 다른 파장의 광에 파장 변환하는 것이 선택된다. 예를 들어 반도체 발광 소자(1)에 발광 스펙트럼의 피크 파장이 365㎚ 내지 470㎚의 범위인 것을 사용한 경우에는, 형광체에는 구리로 도핑된 황화 카드뮴 아연이나 세륨으로 도핑된 YAG계 형광체 및 LAG계 형광체를 들 수 있다. 특히, 고휘도 또한 장시간의 사용시에서는, (Re1 - xSmx)3(Al1 - yGay)5O12:Ce(0≤x<1, 0≤y≤1, 단, Re는, Y, Gd, La, Lu로 이루어지는 군으로부터 선택되는 적어도 일종의 원소임) 등이 바람직하다. 또한 YAG, LAG, BAM, BAM:Mn, CCA, SCA, SCESN, SESN, CESN, CASBN 및 CaAlSiN3:Eu로 이루어지는 군으로부터 선택되는 적어도 1종을 포함하는 형광체를 사용할 수 있다.
형광체 입자(93)는, 평균 입경이 예를 들어 10 내지 50㎛인 것을 사용할 수 있다.
[투광성 밀봉 수지(92)]
투광성 밀봉 수지(92)는 하우징(91)의 오목부 내에 실장된 반도체 발광 소자(1)를 밀봉하도록 도포되어 있고, 에폭시, 실리콘, 변성 아크릴 수지 등의 투광성을 갖는 절연 수지를 사용할 수 있다.
[하우징(91)]
하우징(91)은 반도체 발광 소자(1) 등을 보호할 수 있는 것이면, 어떠한 재료에 의해 형성되어 있어도 좋다. 그 중에서도, 세라믹이나 유백색의 수지 등, 절연성 및 차광성을 갖는 재료인 것이 바람직하다. 수지 재료로서는, 방향족 폴리아미드 수지 등의 열가소성 수지나, 에폭시 수지 등의 열경화 수지를 이용할 수 있어, 공지의 방법(예를 들어, 열가소성 수지는 사출 성형, 열경화성 수지는 트랜스퍼 성형 등)에 의해 형성할 수 있다.
또한, 하우징(91)은 리드 프레임을 기초로 한 타입(예를 들어, 표면 실장 타입이나, 포탄 타입 등을 들 수 있음) 외에, 전극이 배선되어 있는 세라믹 기판이나, 글래스 에폭시 기판 타입의 것을 사용할 수 있다.
[도전 와이어(51)]
도전 와이어(51)는 적절한 와이어 본딩이 가능하면 어떠한 금속 재료로 형성할 수도 있지만, 와이어 본딩의 결합력이 높고, 신뢰성이 높은 발광 장치(1)를 얻기 위해서는, Au, Cu, Al, W 및 스테인리스로 이루어지는 군으로부터 선택된 1종을 포함하는 금속 재료로 형성하는 것이 바람직하다. 특히, Au 또는 Au 합금은, 반도체 발광 소자(1)의 n측 패드(50)와의 오믹성이 양호하고, 기계적 접속성(본딩성)이 양호하며, 그리고, 전기 전도성 및 열전도성이 양호한 금속 재료이므로, 도전 와이어(51)에 적절하다.
[기판(10)]
기판(10)은 실리콘(Si)으로 구성된다. 또한, Si 외에, 예를 들어, Ge, SiC, GaN, GaAs, GaP, InP, ZnSe, ZnS, ZnO 등의 반도체로 이루어지는 반도체 기판, 또는, 금속 단체 기판, 또는, 서로 비고용 혹은 고용 한계가 작은 2종 이상의 금속 복합체로 이루어지는 금속 기판을 사용할 수 있다. 이 중, 금속 단체 기판으로서 구체적으로는 Cu를 사용할 수 있다. 또한, 금속 기판의 재료로서 구체적으로는 Ag, Cu, Au, Pt 등의 고도전성 금속으로부터 선택된 1종 이상의 금속과, W, Mo, Cr, Ni 등의 고경도의 금속으로부터 선택된 1종 이상의 금속으로 이루어지는 것을 사용할 수 있다. 반도체 재료의 기판(10)을 사용하는 경우에는, 그에 소자 기능, 예를 들어 제너 다이오드를 부가한 기판(10)으로 할 수도 있다. 또한, 금속 기판으로서는, Cu-W 혹은 Cu-Mo의 복합체를 사용하는 것이 바람직하다.
[접합층(20)]
접합층(20)은, 이 반도체 발광 소자(1)를 제조하는 공정에서, 2개의 기판을 접합하는 공정이다. 상세하게는, 도 5d에 도시하는 반도체측 접합층(21)과, 도 5e에 도시하는 기판측 접합층(22)을 접합하여 구성된다. 이 중 반도체측 접합층(21)의 재료로서는, 예를 들어, 도 5d에 있어서 아래로부터[보호막(80)측으로부터] 티탄(Ti)/백금(Pt)/금(Au)/ 주석(Sn)/금(Au)의 순서대로 적층한 것을 들 수 있다. 또한, 기판측 접합층(22)의 재료로서는, 예를 들어, 도 5e에 있어서 아래[지지 기판(10)과 반대측]로부터 금(Au)/백금(Pt)/티타늄 디실리사이드(TiSi2), 또는, 티타늄 디실리사이드(TiSi2)/백금(Pt)/ 팔라듐(Pd)의 순서대로 적층한 것을 들 수 있다.
[반사층(30)]
반사층(30)은 광의 반사율이 높고, 또한 전극으로서 사용할 수 있는 재료가 사용된다. 예를 들어, 은(Ag), 알루미늄(Al), 아연(Zn), 니켈(Ni), 백금(Pt), 팔라듐(Pd), 로듐(Rh), 루테늄(Ru), 오스뮴(Os), 이리듐(Ir), 티탄(Ti), 지르코늄(Zr), 하프늄(Hf), 바나듐(V), 니오븀(Nb), 탄탈(Ta), 코발트(Co), 철(Fe), 망간(Mn), 몰리브덴(Mo), 크롬(Cr), 텅스텐(W), 랜턴(La), 구리(Cu), 이트륨(Y) 등의 금속을 사용할 수 있다. 특히, 반사율이 높은 은(Ag), 알루미늄(Al)이 바람직하다.
[보호막(80)]
보호막(80)은 절연막으로 이루어지는 것이며, 특히 산화막으로 이루어지는 것이 바람직하다. 보호막(80)은, 예를 들어, 이산화규소(SiO2)나 Zr 산화막(ZrO2)으로 형성할 수 있다. 보호막(80)을 유전체 다층막으로 형성하는 경우에는, SiO2와 그 밖의 산화물을 반복하여 적층시킨 막, 예를 들어, ZrO2나 TiO2와, SiO2를 반복하여 적층시킨 막으로 형성할 수 있다.
[반도체 적층체(40)]
반도체 적층체(40)는, 일반식이 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)으로 나타내어지는 질화갈륨계 화합물 반도체로 이루어진다. 구체적으로는, 예를 들어, GaN, AlGaN, InGaN, AlGaInN 등이다. 특히, 에칭된 면의 결정성이 좋은 등의 점에서 GaN인 것이 바람직하다.
n형 반도체층(41)은, 예를 들어, n형 불순물로서 Si나 Ge, O 등을 포함하는 GaN으로 구성된다. 또한, n형 반도체층(41)은, 복수의 층으로 형성되어 있어도 좋다.
발광층(42)은, 예를 들어, InGaN으로 구성된다.
p형 반도체층(43)은, 예를 들어, p형 불순물로서 Mg를 포함하는 GaN으로 구성된다.
[n측 패드(50)]
n측 패드(50)는 와이어 본딩에 의해 외부와 접속된다. n측 패드(50)는 n형 반도체층(41)의 상면측으로부터, 예를 들어, Ti/Pt/Au, Ti/Pt/Au/Ni, Ti/Al, Ti/Al/Pt/Au, W/Pt/Au, V/Pt/Au, Ti/TiN/Pt/Au, Ti/TiN/Pt/Au/Ni와 같은 복수의 금속을 포함하는 다층막으로 구성된다. 또한, n측 패드(50)는 오믹 전극과 패드 전극으로 구성되도록 해도 좋다.
[외부 보호막(60)]
외부 보호막(60)은 n형 반도체층(41)보다도 굴절률이 낮고 투명한 재료로 구성되고, n측 패드(50)의 상기 표면의 와이어 본딩되는 영역을 제외한 표면과, n형 반도체층(41)의 표면 및 측면을 피복하고 있다. 외부 보호막(60)은 절연막으로 이루어지는 것이며, 특히 산화막으로 이루어지는 것이 바람직하다. 외부 보호막(60)은, 예를 들어, 이산화규소(SiO2)나 Zr 산화막(ZrO2)으로 이루어진다.
[이면 메탈라이즈층(70)]
이면 메탈라이즈층(70)은 지지 기판(10)의 접합층(20)이 형성되어 있는 면과 반대측으로 형성되어 오믹 전극으로서 기능한다. 이면 메탈라이즈층(70)의 재료로서는, 예를 들어, 도 2에 있어서 위[지지 기판(10)측]로부터, 티타늄 디실리사이드(TiSi2)/백금(Pt)/금(Au)의 순서대로 적층한 것을 들 수 있다.
본 발명에 관한 반도체 발광 소자는, 반도체 발광 소자를 디바이스로서 응용할 수 있는 모든 용도, 예를 들어, 조명, 노광, 디스플레이, 각종 분석, 광 네트워크 등의 다양한 분야에서 이용할 수 있다.
본 명세서의 실시 형태는, 단순한 예시로서 고려되는 것을 목적으로 하는 것이다. 본 발명은, 기재된 실시 형태에 한정되는 것이 아니라, 본 발명의 범위 내에서 다양한 변경을 추가해도 되는 것은 물론이다.
1, 1' : 반도체 발광 소자
2 : 홈
2b : 홈의 저부
10 : 지지 기판
20 : 접합층
30 : 반사층
40 : 반도체 적층체
40a 내지 40h : 반도체 블록
41 : n형 반도체층
42 : 발광층
43 : p형 반도체층
45 : 외측면
46 : 내측면
50 : n측 전극
51 : 도전 와이어
55 : 연신 전극
60 : 외측 보호막
70 : 이면 메탈라이즈층
80 : 보호막
81 : 관통 구멍
90 : 발광 장치
91 : 하우징
92 : 밀봉 수지
93 : 발광체층
93a : 형광체 입자
93b : 형광체 입자
A : 반도체 발광 소자의 폭
B : 반도체 블록의 폭
W : 홈의 폭

Claims (10)

  1. p형 반도체층, 활성층 및 n형 반도체층을 순차 적층시킨 반도체 적층체와, 상기 반도체 적층체의 상기 p형 반도체층측에 접합된 도전성의 지지 기판을 포함하는 반도체 발광 소자와,
    상기 반도체 적층체를 덮는 투광성 밀봉 수지와,
    상기 투광성 밀봉 수지 내에 함유되고, 상기 반도체 발광 소자의 주위에 퇴적되어 있는 형광체 입자를 포함하는 반도체 발광 장치로서,
    상기 반도체 적층체는, 상기 p형 반도체층, 상기 활성층 및 상기 n형 반도체층을 관통하는 홈에 의해 적어도 2개의 반도체 블록으로 분할되어 있고,
    상기 홈의 폭은, 상기 형광체 입자의 평균 입경보다 좁고,
    상기 홈 위에서의 상기 형광체 입자의 밀도가, 상기 반도체 적층체 위에서의 상기 형광체 입자의 밀도보다도 큰 것을 특징으로 하는 반도체 발광 장치.
  2. 제1항에 있어서,
    상기 홈의 폭과, 상기 형광체 입자의 평균 입경과의 비율이, 1:1.2 내지 1:10인 것을 특징으로 하는 반도체 발광 장치.
  3. 제1항 또는 제2항에 있어서,
    평균 입경이 다른 제2 형광체 입자가, 상기 형광체 입자 위에 퇴적되어 있는 것을 특징으로 하는 반도체 발광 장치.
  4. p형 반도체층, 활성층 및 n형 반도체층이 적층된 반도체 적층체와, 상기 반도체 적층체의 상기 p형 반도체층측에 접합된 도전성의 지지 기판을 포함하는 반도체 발광 소자와,
    상기 반도체 적층체를 덮는 투광성 밀봉 수지와,
    상기 투광성 밀봉 수지 내에 함유된 형광체 입자를 포함하며,
    상기 형광체 입자는 제1 형광체 입자와 제2 형광체 입자를 포함하고, 상기 제2 형광체 입자의 평균 입경이 상기 제1 형광체 입자의 평균 입경보다 작은, 반도체 발광 장치의 제조 방법으로서,
    상기 반도체 발광 소자를 제조하는 소자 제조 공정과,
    상기 반도체 발광 소자를, 상기 형광체 입자를 포함하는 상기 투광성 밀봉 수지로 덮는 피복 공정을 포함하고,
    상기 반도체 적층체는, 상기 피복 공정보다 이전에, 홈에 의해 적어도 2개의 반도체 블록으로 분할되어 있고,
    상기 홈의 폭은, 상기 형광체 입자의 평균 입경보다 좁고,
    상기 피복 공정은,
    상기 제1 형광체 입자를 포함하는 제1 투광성 수지를 상기 반도체 적층체에 도포하는 제1 도포 공정과,
    상기 제1 투광성 수지가 고화되기 전에, 상기 제2 형광체 입자를 포함하는 제2 투광성 수지를 상기 제1 투광성 수지에 도포하는 제2 도포 공정과,
    상기 제1 및 제2 투광성 수지가 고화되기 전에, 원심 분리에 의해 상기 제2 형광체 입자를 침강시키고, 제2 형광체 입자를 제1 형광체 입자의 위에 퇴적시키는 공정을 포함하는 것을 특징으로 하는 반도체 발광 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 피복 공정은, 상기 투광성 밀봉 수지가 고화되기 전에, 초음파 진동에 의해 상기 형광체 입자에 진동을 부여하는 과정을 포함하는 것을 특징으로 하는 반도체 발광 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 홈의 폭과, 상기 형광체 입자의 평균 입경과의 비율이, 1:1.2 내지 1:10인 것을 특징으로 하는 반도체 발광 장치의 제조 방법.
  7. 제4항 내지 제6항 중 어느 한 항에 있어서,
    상기 소자 제조 공정은,
    성장 기판 위에 상기 n형 반도체층, 상기 활성층 및 상기 p형 반도체층을 순차 성장시켜, 상기 반도체 적층체를 형성하는 성장 공정과,
    상기 p형 반도체층과 상기 지지 기판을 접합하는 접합 공정과,
    상기 성장 기판을 제거하는 성장 기판 제거 공정과,
    상기 지지 기판을 상기 반도체 발광 소자로 분할하는 칩화 공정을 포함하고,
    상기 반도체 적층체는, 상기 칩화 공정보다 이전에, 복수의 상기 반도체 블록으로 분할되어 있고,
    상기 칩화 공정에서는, 상기 홈을 따라서 상기 지지 기판을 분할하여, 적어도 2개의 상기 반도체 블록을 포함한 상기 반도체 발광 소자를 얻는 것을 특징으로 하는 반도체 발광 장치의 제조 방법.
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