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KR101807334B1 - 멀티 소오스 jfet 디바이스 - Google Patents

멀티 소오스 jfet 디바이스 Download PDF

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KR101807334B1
KR101807334B1 KR1020130040395A KR20130040395A KR101807334B1 KR 101807334 B1 KR101807334 B1 KR 101807334B1 KR 1020130040395 A KR1020130040395 A KR 1020130040395A KR 20130040395 A KR20130040395 A KR 20130040395A KR 101807334 B1 KR101807334 B1 KR 101807334B1
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오인택
이경호
김광일
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매그나칩 반도체 유한회사
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Abstract

본 발명은 멀티 소오스 JFET 디바이스에 관한 것으로, 이를 위해 전원을 입력받는 드레인 영역, 상기 드레인 영역을 둘러싸는 정션 게이트 영역, 상기 정션 게이트 영역을 둘러싸면서 형성되고 독립적인 전류 경로를 제공하도록 적어도 둘 이상의 소오스 단자로 구성되는 소오스 영역 및 상기 소오스 단자 사이를 분리하는 소오스 단자 분리부를 포함하고 있다. 그리고 상기 소오스 단자 분리부는, 상기 소오스 단자를 형성하는 도펀트와 다른 도펀트 타입으로 도핑된 영역을 포함하여 소오스 단자 사이를 격리하고 있다. 이와 같은 본 발명에 따르면, 하나의 JFET 디바이스가 여러 개의 전류원(current source)을 제공할 수 있어 사용용도에 따라 전류량 및 전류 경로를 다양하게 조절할 수 있다.

Description

멀티 소오스 JFET 디바이스{MULTI SOURCE JFET DEVICE}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 상시 전류를 공급해야 하는 어플리케이션(Application)의 사용 용도에 따라 전류량을 필요한 만큼 조절하여 공급될 수 있도록 적어도 둘 이상의 소오스 영역이 형성되는 멀티 소오스 JFET 디바이스에 관한 것이다.
전압제어소자인 접합형 전계 효과 트랜지스터(JFET)는 포화영역에서 동작할 때 전기적 스위치 역할을 하고, 저항성 영역에서 동작할 경우에는 전압 제어 가변 저항과 같은 역할을 하게 된다. 이러한 JFET 소자는 고입력 임피던스 신호원이나 트랜스 임피던스에 사용하기에 이상적인 특징을 제공한다. 또한 낮은 전류 노이즈와 신호왜곡 특성은 오디오 및 고주파수 응용에 적합하고, 온도에 따른 입력 임피던스의 변화, DC 성능, 전압 성분 노이즈 특성은 JFET 증폭기 어플리케이션 사용의 한계 특성으로 작용하게 된다.
이와 같은 특성을 제공하는 JFET의 구조를 도 1을 참조하면서 설명한다. 도 1은 종래 기술에 따른 JFET의 개략적인 평면도이다.
도 1에 도시된 바와 같이, JFET(10)는 중앙에 드레인 영역(20)이 형성되고, 그 드레인 영역(20) 주변에 게이트 영역(30)이 형성된다. 아울러 게이트 영역(30)의 바깥 방향에는 고정된 면적을 가지는 하나의 소오스 영역(40)이 형성되고 있다.
그리고 JFET(10)의 구조 중 도면부호 50은 벌크(bulk) 영역이고, 도면부호 60은 벌크(50) 영역에 연결된 메탈(metal)을 말한다.
이하에서는 도 1에 도시된 FET 구조를 싱글 소오스(Single source) FET 라고 칭하면서 설명하기로 한다.
상기 싱글 소오스 FET(10)는 이처럼 소오스 영역(40)이 하나로 고정되어 있기 때문에 전류 사용에 대한 제한이 뒤따른다. 즉 항상 LED을 온 시켜야 하는 어플리케이션인 경우에 싱글 소오스 FET(10)는 하나의 정해진 전류 경로를 통해서만 전류가 공급되게 동작하기 때문에 전류량을 조절할 수 없었다.
따라서, 싱글 소오스 FET(10)가 제공하는 전류량보다 어플리케이션이 더 많은 전류량이 필요한 경우에는 싱글 소오스 FET를 복수 개 연결하여 사용해야 하는 불편한 점이 있다.
또는 이에 적합한 다른 구조의 새로운 FET를 제조해야 하는 부담이 초래된다.
미국 등록특허 US 4,143,392
이에 본 발명의 목적은 상기한 문제점을 해결하기 위한 것으로, 하나의 JFET에서 필요에 따라 전류량을 조절하여 공급할 수 있도록 JFET의 구조가 개선된 멀티 소오스 JFET 디바이스를 제공하는 것이다.
상기한 목적을 달성하기 위한 본 발명의 특징에 따르면, 드레인 영역; 상기 드레인 영역을 둘러싸는 정션 게이트 영역; 및 상기 정션 게이트 영역을 둘러싸면서 형성되고, 적어도 둘 이상의 소오스 단자로 구성되는 소오스 영역을 포함하는 멀티 소오스 JFET 디바이스를 제공한다.
상기 드레인 영역, 정션 게이트 영역 및 소오스 영역 하부에 형성된 웰-영역을 더 포함하고, 상기 정션 게이트 영역 하부의 웰 영역 깊이가 상기 드레인 영역 및 소오스 영역 하부의 웰 영역 깊이보다 얕게 형성된다.
그리고 상기 드레인 영역, 정션 게이트 영역 및 소오스 영역 상에 실리사이드(silicide)가 형성된다.
또한, 기판 표면에 형성된 절연막; 상기 절연막 하부에 형성된 배리어층; 및 상기 절연막 상에 형성되고 상기 배리어층 하부 영역의 전기장을 완화시키는 플레이트를 더 포함하고, 상기 플레이트는 다결정 실리콘(Poly-Si) 또는 금속으로 형성된다.
한편, 본 실시 예는 상기 소오스 단자 사이를 분리하는 소오스 단자 분리부를 더 포함한다.
상기 소오스 단자 분리부는, 상기 소오스 단자를 형성하는 도펀트와 다른 도펀트 타입으로 도핑된 영역을 포함한다.
상기 소오스 단자 분리부는, 상기 소오스 단자와 다른 도펀트 타입으로 고농도 도핑된 바디 영역 및 상기 바디 영역을 감싸면서 저농도로 도핑된 웰 영역을 포함한다.
상기 멀티 소오스 JFET 디바이스는 상기 소오스 단자의 연결을 통해 전류량을 조절한다.
상기 소오스 단자 중 전류 공급과 관계없는 소오스 단자는 플로우팅(floating) 된다.
상기 소오스 단자는 각각 동일하거나 서로 상이한 면적을 가질 수 있다.
이와 같은 본 발명의 멀티 소오스 JFET 디바이스에 따르면 다음과 같은 효과가 있다.
즉, 본 발명의 JFET 디바이스 소자는 소오스 영역을 적어도 둘 이상의 소오스 단자가 포함되게 하면서 아울러 각 소오스 단자의 면적을 각각 다르게 형성하여 그 구조를 개선하고 있다.
따라서 기존 하나의 소오스 영역으로 구성된 JFET 디바이스에 비하여 사용 용도에 따라 필요한 전류량과 전류 경로를 다양하게 제공하는 효과가 있다.
도 1은 종래 기술에 따른 JFET의 개략적인 평면도
도 2는 본 발명의 실시 예에 따른 멀티 소오스 JFET 디바이스의 평면도
도 3은 도 2의 A-A' 단면도
도 4는 도 2의 B-B' 단면도
도 5a 내지 도 5e는 도 2에 도시된 멀티 소오스 JFET의 소오스 단자를 이용하여 전류량 조절을 설명하기 위한 예시 회로도
도 6a 및 도 6b는 본 발명에 따른 멀티 소오스 JFET 디바이스의 변형된 구조를 보인 도면
본 실시 예는 JFET의 구조를 개선하여 하나의 JFET가 복수의 전류 공급원을 갖도록 하여 필요로 하는 적어도 둘 이상의 경로를 통해 전류가 공급되게 함을 기술적 특징으로 한다.
이하 본 발명에 의한 멀티 소오스 JFET 디바이스의 실시 예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시 예에 따른 멀티 소오스 JFET 디바이스의 평면도이다.
도 2에 도시된 바와 같이, 멀티 소오스 JFET 디바이스는 원형 타입이다. 중심에는 외부로부터 입력 전원을 제공받는 n-타입 드레인 영역(110)이 위치한다. 드레인 영역(110)은 하나로 형성된다.
그리고 드레인 영역(110)을 둘러싸는 형태로 하나의 p-타입 정션 게이트(120)가 형성된다.
또한 정션 게이트(120)의 외측 방향에는 전류 경로를 제공하는 기능을 수행하는 소오스 영역이 형성된다. 실시 예에서 상기 소오스 영역은 총 4개의 소오스 단자(130a)(130b)(130c)(130d)로 이루어지고, 소오스 단자(130a)(130b)(130c)(130d)는 모두 동일한 크기이고 각각은 대략 원호 형상으로 형성되고 있다. 따라서 멀티 소오스 JFET 디바이스는 제 1 내지 제 4 소오스 단자(130a)(130b)(130c)(130d)에 의해 4개의 전류 경로를 각각 제공할 수 있게 된다. 이때 상기 제 1 내지 제 4 소오스 단자(130a)(130b)(130c)(130d)를 선택적으로 사용하여 필요한 전류량을 공급할 수 있는바, 이에 대한 설명 예는 후술하는 도 5를 참조하기로 한다.
이어서는 상기와 같이 구성되는 멀티 소오스 JFET 디바이스의 단면 구조를 도 3 및 도 4를 참조하여 살펴보기로 한다.
도 3은 도 2의 A-A' 단면도이다.
이를 보면, p형 기판(200)상에 저농도의 n 웰 영역(210)(212)이 형성된다.
그리고 n웰 영역(210)(220)의 중앙 부분에는 p형 바디 영역(220)이 형성되고, 정션(Junction) 게이트 역할을 하는 p형 바디 영역(220)에는 정션 게이트 전극(G)과 연결되는 고농도 p형의 콘택 영역(222)이 형성된다.
여기서, 도면에는 미 도시하고 있지만 상기 n 웰 영역(210)(212)은 초기에는 서로 떨어진 상태를 유지하였다. 그 상태에서 멀티 소오스 JFET 디바이스의 제조 공정 중 열처리(heat treatment) 공정에 따라 도펀스(불순물)가 확산되면서 도 3과 같이 서로 접촉된 상태가 되는 것이다. 이때 n 웰 영역(210)(212)의 접촉 부위(A)는 오목하게 들어가는 모양으로 형성된다. 이에 따라 정션(Junction) 게이트 역할을 하는 p형 바디 영역(220)의 아래 부분에 형성된 n 웰 영역의 깊이(depth)가 다른 영역, 예컨대 후술하는 p형 배리어층(p-buried)(260)이나 n형 소오스 영역(230), n형 드레인 영역(240)보다 얕게 형성된다. 이처럼 p형 바디 영역(220) 하부의 n 웰 영역의 깊이(depth)가 얕게 형성되면, p형 바디 영역(220)의 영역이 확장되어 p형 기판(200)과 맞닿게 되는 단절(off)을 쉽게 만들 수 있는 장점이 있다.
p형 바디 영역(220)의 일측에는 소오스 전극(S)이 연결되는 n형 소오스 영역(230)이 형성되고, p형 바디 영역(220)의 타측에는 드레인 전극(D)이 연결되는 n형 드레인 영역(240)이 형성된다.
상기 각각의 영역을 분리하기 위한 절연막, 즉 로코스(LOCOS) 산화막(250)이 p형 기판(200)의 표면에 형성되고 있다. 그리고 상기 p형 바디 영역(220)의 좌우 방향으로는 n 웰 영역(210)(212)의 저항을 감소시키기 위한 p형 배리어층(p-buried)(260)이 형성된다.
상기 로코스 산화막(250)에는 금속 또는 폴리 실리콘 플레이트(Poly-Si plate)(252)(254)가 형성된다. 이러한 금속 또는 폴리 실리콘 플레이트(252)(254)는 p형 배리어층(260)의 아래 영역에 대하여 전기장(electric field)를 완화시키는 효과를 제공한다.
한편, n형 소오스 영역(230), 고농도 p형 콘택 영역(222) 및 n 형 드레인 영역(240) 위에는 저항을 감소시키는 역할을 하는 실리사이드 층(290)이 형성되고 있다. 물론 실리사이드 층(290)을 반드시 형성하지 않아도 된다.
이러한 멀티 소오스 JFET 디바이스는 정션 게이트(G)와 소오스(S) 간의 전위차가 없을 경우에는 항상 온(on) 상태를 유지하다가 상기 정션 게이트(G)와 소오스(S) 간에 전위차가 발생하여 핀치-오프(pinch -off)가 발생하는 지점까지 전위차가 가해지면 오프(off) 상태가 된다. 즉 P형 바디 영역(220)의 영역이 확장되어 P형 기판(200)과 맞닿게 되어 전류의 흐름이 단절(off)된다.
한편, 본 발명의 멀티 소오스 JFET 디바이스는 하나의 소오스 영역이 제 1 내지 제 4 소오스 단자(130a)(130b)(130c)(130d)로 구분된다는 것은 앞에서 설명한 바 있다. 이 경우 제 1 내지 제 4 소오스 단자(130a)(130b)(130c)(130d)는 물리적으로 서로 분리된 상태가 되어야 한다. 이는 도 2의 B-B' 단면도를 보인 도 4를 보면 알 수 있다.
도 4를 살펴보면, p형 기판(200)상에 소오스 단자 분리부(280)가 형성되어 있다. 소오스 단자 분리부(280)는 실질적으로 정션 게이트 영역의 확장 영역으로 볼 수 있다. 즉, 소오스 단자 분리부(280)는 정션 게이트 전극(G)이 연결되는 영역의 고농도 p형 콘택 영역(222)을 포함하는 p형 바디 영역(220)과, 상기 p형 바디 영역(220)을 감싸고 있는 상대적으로 저농도인 p 웰 영역(270)으로 이루어진다.
이처럼 소오스 단자 분리부(280)는 소오스 도핑 타입과 다른 도핑 타입으로 이루어져서 소오스 단자(130a)(130b)(130c)(130d) 사이를 물리적, 전기적으로 격리시키는 역할을 한다.
다음에는 도 5 및 도 2를 함께 참조하여 멀티 소오스 JFET의 사용 예를 설명한다. 도 5a 내지 도 5e는 도 2에 도시된 멀티 소오스 JFET의 소오스 단자를 이용하여 전류량 조절을 설명하기 위한 예시 회로도이다.
도 5a 내지 도 5e에서 S1, S2, S3 및 S4는 도 2에서 설명한 제 1 내지 제 4 소오스 단자(130a)(130b)(130c)(130d)를 의미한다.
도 5a는 제 1 내지 제 4 소오스 단자(130a)(130b)(130c)(130d)를 각각 개별적으로 연결하여 사용하는 예이다.
반면, 어느 하나의 소오스 단자의 전류량만이 필요한 경우 또는 둘 이상의 소오스 단자에 의한 전류량이 필요한 경우에는 해당하는 소오스 단자를 서로 연결하면 된다. 즉, 도 5b는 제 1 소오스 단자(130a)의 전류량과, 제 2 내지 제 4 소오스 단자(130b)(130c)(130d)의 전류량이 필요한 경우이다. 그리고 5c는 제 1 소오스 단자(130a) 및 제 2 소오스 단자(130b)의 전류량과, 제 3 소오스 단자와 제 4 소오스 단자(130c0(130d)가 가산된 전류량이 각각 필요한 경우가 된다.
또한 하나의 소오스 단자의 전류량만이 필요한 경우에는 도 5d와 같이 제 1 소오스 단자(130a)만 연결하고, 나머지 소오스 단자(130b)(130c)(130d)는 플로우팅(floating) 시키면 된다. 물론 플로우팅 되는 소오스 단자의 개수는 전류량에 따라 변경될 수 있다.
그리고 모든 소오스 단자의 전류량이 필요한 경우에는 도 5e와 같이 제 1 내지 제 4 소오스 단자(130a)(130b)(130c)(130d)를 모두 연결하면 된다.
이와 같이, 본 발명에 따른 멀티 소오스 JFET는 기존 1개의 소오스 영역을 복수 개의 소오스 단자로 구성함으로써 전류량을 조절할 수 있음을 알 수 있다.
한편, 본 발명은 소오스 단자의 면적을 다르게 구성할 수도 있다. 즉 소오스 단자의 면적과 대응되어 전류량의 크기도 달라지기 때문이다.
이와 관련하여 본 발명에 따른 멀티 소오스 JFET 디바이스의 다양한 구조의 예는 도 6에 도시하고 있다.
도 6a을 살펴보면, 중앙에 외부로부터 입력 전원을 제공받는 하나의 드레인 영역(310)과, 그 드레인 영역(310)을 둘러싸는 형태로 하나의 정션 게이트 영역(320)이 형성된다.
그리고 정션 게이트 영역(320)의 외측 방향에는 전류 경로를 제공하는 기능을 수행하는 소오스 영역이 형성된다. 소오스 영역을 형성하는 단자는 제 1 소오스 단자(330a) 및 제 2 소오스 단자(330b)로 구성된다. 이때, 제 2 소오스 단자(330b)는 제 1 소오스 단자(330a)에 비해 대략 3배 더 큰 면적으로 형성될 수 있다. 이렇게 하면 제 1 소오스 단자(330a)와 제 2 소오스 단자(330b)의 전류 비는 1:3이 되고, 필요한 전류량을 손쉽게 제공할 수 있게 된다.
도 6b은 제 1 소오스 단자(330a)와 제 2 소오스 단자(330b)인 2개의 소오스 단자가 형성되고, 각각의 소오스 단자(330a)(330b)는 그 면적은 동일하다. 이의 구조를 도 2와 비교하면, 도 2에서는 향상된 전류량을 공급하기 위하여 제 1 소오스 단자(130a)와 제 2 소오스 단자(130b), 제 3 소오스 단자(130c)와 제 4 소오스 단자(130d)를 서로 연결하였다. 하지만 도 6b는 면적이 크게 형성된 제 1 소오스 단자(330a) 및 제 2 소오스 단자(330b)의 전류량을 사용하면 된다.
한편, 상술한 본 실시 예에 따라 도시된 소오스 단자는 일 실시 예에 불과하다. 필요한 전류량에 따라 소오스 단자를 5개 이상으로 형성할 수도 있고, 이때 각각의 소오스 단자를 동일하게 하거나 서로 상이하게 형성할 수 있음은 당연하다.
이상에서 설명한 바와 같이, 본 발명의 실시 예에서는 하나의 JFET 디바이스에 복수 개의 소오스 단자를 구성하고, 또한 소오스 단자의 면적을 필요에 따라 각각 다르게 형성하고 있어, 하나의 JFET 디바이스가 여러 개의 전류원(current source)을 제공할 수 있게 됨을 알 수 있다.
이상과 같이 본 발명의 도시된 실시 예를 참고하여 설명하고 있으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진자라면 본 발명의 요지 및 범위에 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 청구범위의 기술적인 사상에 의해 정해져야 할 것이다.
110 : 드레인 영역 120 : 정션 게이트 영역
130a, 130b, 130c, 130d : 소오스 단자
220 : p형 바디 영역, 222 : p 형 콘택 영역
270 : p 웰 영역 280 : 소오스 단자 분리부

Claims (14)

  1. 드레인 영역;
    상기 드레인 영역을 둘러싸는 정션 게이트 영역;을 포함하고.
    복수의 소오스 영역들은 상기 정션 게이트 영역을 둘러싸면서 형성되는 멀티 소오스 JFET 디바이스.
  2. 제 1 항에 있어서,
    상기 드레인 영역, 정션 게이트 영역 및 복수의 소오스 영역들 하부에 형성된 웰-영역을 더 포함하고,
    상기 정션 게이트 영역 하부의 웰 영역 깊이가 상기 드레인 영역 및 복수의 소오스 영역들 하부의 웰 영역 깊이보다 얕게 형성된 멀티 소오스 JFET 디바이스.
  3. 제 2 항에 있어서,
    상기 드레인 영역, 정션 게이트 영역 및 복수의 소오스 영역들 상에 실리사이드(silicide)가 형성되는 멀티 소오스 JFET 디바이스.
  4. 제 2 항에 있어서,
    기판 표면에 형성된 절연막;
    상기 절연막 하부에 형성된 배리어층;
    상기 절연막 상에 형성되고 상기 배리어층 하부 영역의 전기장을 완화시키는 플레이트를 더 포함하는 멀티 소오스 JFET 디바이스.
  5. 제 4 항에 있어서,
    상기 플레이트는 다결정 실리콘(Poly-Si) 또는 금속으로 형성된 멀티 소오스 JFET 디바이스.
  6. 제 1 항에 있어서,
    상기 복수의 소오스 영역들 사이를 분리하는 소오스 영역 분리부를 더 포함하는 멀티 소오스 JFET 디바이스.
  7. 제 6 항에 있어서,
    상기 소오스 영역 분리부는,
    상기 소오스 영역을 형성하는 도펀트와 다른 도펀트 타입으로 도핑된 영역을 포함하는 멀티 소오스 JFET 디바이스.
  8. 제 6 항에 있어서,
    상기 소오스 영역 분리부는,
    상기 복수의 소오스 영역들와 다른 도펀트 타입으로 고농도 도핑된 바디 영역 및 상기 바디 영역을 감싸면서 저농도로 도핑된 웰 영역을 포함하는 멀티 소오스 JFET 디바이스.
  9. 제 6 항에 있어서,
    상기 멀티 소오스 JFET 디바이스는 상기 복수의 소오스 영역들의 연결을 통해 전류량을 조절하는 멀티 소오스 JFET 디바이스.
  10. 제 9 항에 있어서,
    상기 복수의 소오스 영역들 중 전류 공급과 관계없는 소오스 단자는 플로우팅(floating)되는 멀티 소오스 JFET 디바이스.
  11. 제 6 항에 있어서,
    상기 복수의 소오스 영역들은 각각 동일하거나 서로 상이한 면적을 가지는 멀티 소오스 JFET 디바이스.
  12. 드레인 영역;
    복수의 소오스 영역들; 및
    상기 드레인 영역과 상기 복수의 소오스 영역들 사이에 배치된 정션 게이트 영역을 포함하는 멀티 소오스 JFET 디바이스.
  13. 제 12 항에 있어서,
    상기 복수의 소오스 영역들은 웰 영역 위에 배치된 원형 영역의 형태이며, 상기 복수의 소오스 영역들은 원호 형태인 멀티 소오스 JFET 디바이스.
  14. 제 12 항에 있어서,
    상기 복수의 소오스 영역들은 제 1 도전형으로 도핑되고, 제 2 도전형으로 도핑된 소오스 영역 분리부에 의해 서로 분리되는 것을 특징으로 하는 멀티 소오스 JFET 디바이스.
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