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KR101799668B1 - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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KR101799668B1
KR101799668B1 KR1020160042986A KR20160042986A KR101799668B1 KR 101799668 B1 KR101799668 B1 KR 101799668B1 KR 1020160042986 A KR1020160042986 A KR 1020160042986A KR 20160042986 A KR20160042986 A KR 20160042986A KR 101799668 B1 KR101799668 B1 KR 101799668B1
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substrate
dielectric layer
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conductive pattern
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이태용
신민철
오세만
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앰코 테크놀로지 코리아 주식회사
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Abstract

본 발명은 반도체 패키지 및 그 제조 방법에 관한 것으로, 해결하고자 하는 기술적 과제는 다수의 도전성 포스트를 더미 금속판에 에칭을 통해 형성할 수 있으므로, 반도체 디바이스가 안착될 수 있는 공간 확보가 용이하고, 도전성 포스트를 제조하는 비용 및 공정 시간을 감소시키는데 있다.

Description

반도체 패키지 및 그 제조 방법{SEMICONDUCTOR PACKAGE AND MANUFACTURING METHOD THEREOF}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이다.
오늘날 반도체 산업은 전기전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라, 고용량의 반도체 패키지를 제공하기 위한 다양한 기술들이 연구 개발되고 있다. 고용량의 반도체 패키지를 제공하기 위해서는 한정된 기판 상에 많은 수의 수동 및 능동 전자 소자를 집적하거나 적층함으로써 고집적화를 구현할 수 있다.
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명의 목적은 다수의 도전성 포스트를 더미 금속판에 에칭을 통해 형성할 수 있으므로, 반도체 디바이스가 안착될 수 있는 공간 확보가 용이할 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
또한, 본 발명의 다른 목적은 도전성 포스트를 제조하는 비용 및 공정 시간을 감소시킬 수 있는 반도체 패키지 및 그 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위해 본 발명에 의한 반도체 패키지 및 그 제조 방법은 평평한 더미 금속판의 상면으로부터 하부방향으로 에칭을 통해 다수의 도전성 포스트를 형성하는 단계와, 상기 다수의 도전성 포스트 사이에 개재되도록 충진제를 충진하고, 잔류하는 더미 금속판을 제거하는 단계와, 상기 다수의 도전성 포스트와 전기적으로 접속되도록, 상기 충진제와 상기 도전성 포스트 상면에 다수의 제1도전성 패턴을 형성하는 단계와, 상기 다수의 제1도전성 패턴을 덮도록 상기 충진제와 상기 도전성 포스트 상에 유전층을 형성하고, 상기 유전층의 상면과 하면 사이를 관통하여 상기 제1도전성 패턴과 전기적으로 접속된 다수의 도전성 비아를 형성하는 단계와, 상기 유전층의 상면으로 노출된 상기 도전성 비아와 전기적으로 접속되도록 다수의 제2도전성 패턴을 형성하는 단계와, 상기 충진제를 제거하여, 상기 유전층의 하면과 적어도 하나의 제1도전성 패턴을 하부로 노출시켜 기판을 제조하는 단계와, 상기 기판에서 하부로 노출된 상기 제1도전성 패턴 또는 기판에서 상부로 노출된 제2도전성 패턴과 전기적으로 접속되도록 적어도 하나의 반도체 디바이스를 안착시키는 단계 및, 상기 적어도 하나의 반도체 디바이스를 모두 덮도록 인캡슐란트로 인캡슐레이션하는 단계를 포함할 수 있다.
상기 기판을 제조하는 단계에서는 상기 다수의 도전성 포스트 사이에 개재된 충진제를 제거하여, 상기 제1도전성 패턴과 전기적으로 접속된 상기 다수의 도전성 포스트의 측면이 외부로 노출되고, 상기 다수의 도전성 포스트가 상기 유전층의 하면으로부터 하부 방향으로 돌출될 수 있다.
상기 다수의 도전성 포스트는 폭방향 서로 이격된 거리가 90㎛ 내지 500㎛ 중 어느 하나의 값을 가질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 다수의 도전성 포스트는 상면부터 하면까지의 거리인 높이가 60㎛ 내지 100㎛ 중 어느 하나의 값을 가질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 다수의 도전성 포스트는 폭이 200㎛ 내지 450㎛중 어느 하나의 값을 가질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 반도체 디바이스는 상기 다수의 제1도전성 패턴 중에서, 상기 유전층의 하면인 상기 기판의 하면에서 중심 영역의 상기 제1도전성 패턴과 전기적으로 접속되고, 상기 다수의 도전성 포스트는 상기 다수의 제1도전성 패턴 중에서, 상기 유전층의 하면에서 상기 중심 영역의 외주부 영역의 상기 제1도전성 패턴에 전기적으로 접속될 수 있다.
상기 제1도전성 패턴을 형성하는 단계에서는 상기 충진제와 상기 도전성 포스트의 상면을 모두 덮도록 제1시드층을 형성한 후, 상기 제1시드층 상에 마스크 패턴을 형성한 후 전해도금을 통해 상기 제1도전성 패턴을 형성할 수 있다.
상기 도전성 비아를 형성하는 단계에서는 상기 충진제의 상면, 상기 도전성 포스트의 상면 및 상기 제1도전성 패턴을 덮도록 일정 두께의 유전층을 형성한 후, 상기 다수의 제1도전성 패턴을 상부로 노출시키는 다수의 비아 홀을 형성하고, 상기 비아홀을 모두 채우도록 도전성 비아를 전해도금을 통해 형성할 수 있다.
상기 제2도전성 패턴을 형성하는 단계에서는 상기 유전층과 상기 도전성 비아의 상면을 모두 덮도록 제2시드층을 형성한 후, 상기 제2시드층 상에 마스크 패턴을 형성한 후 전해도금을 통해 상기 제2도전성 패턴을 형성할 수 있다.
상기 제2도전성 패턴을 형성하는 단계 이후에는 상기 유전층의 상면에 형성된 제2도전성 패턴중 적어도 하나를 덮도록 보호층을 형성하는 단계를 더 포함할 수 있다.
상기 보호층은 상기 유전층의 상면인 상기 기판의 상면에서, 중심 영역에 구비된 제2도전성 패턴은 외부로 노출시키고, 상기 중심 영역이외의 외주부 영역의 제2도전성 패턴을 덮도록 형성될 수 있다.
상기 반도체 디바이스를 안착시키는 단계에서는 상기 반도체 디바이스를 안착시키는 단계에서는 상기 기판의 상면에서 상기 보호층을 통해 외부로 노출된 상기 제2도전성 패턴과 전기적으로 접속되도록, 상기 기판의 상면에 적어도 하나의 반도체 디바이스를 안착시키거나, 상기 기판의 하면으로 노출된 상기 제1도전성 패턴과 전기적으로 접속되도록, 상기 기판의 하면에 적어도 하나의 반도체 디바이스를 안착시킬 수 있다.
상기 인캡슐레이션하는 단계에서는 상기 제2도전성 패턴에 전기적으로 접속된 적어도 하나의 반도체 디바이스를 덮도록 상기 기판의 상면을 상기 인캡슐란트를 통해 인캡슐레이션하고, 상기 제1도전성 패턴에 전기적으로 접속된 적어도 하나의 반도체 디바이스를 덮고, 상기 다수의 도전성 포스트의 하면은 외부로 노출되도록 상기 기판의 하면을 상기 인캡슐란트를 통해 인캡슐레이션할 수 있다.
상기 인캡슐레이션하는 단계 이후에는 상기 인캡슐란트의 외부로 노출된 상기 도전성 포스트의 하면에 전기적으로 접속되도록 다수의 도전성 범프를 형성하는 단계를 더 포함할 수 있다.
상기 더미 금속판 제거 단계에서는 상기 충진제를 형성한 후, 플립 되어 상기 더미 금속판이 상기 충진제와 상기 도전성 포스트 상부에 위치하도록 한 후, 그라인딩을 통해 상기 더미 금속판을 제거하여, 상기 충진제의 상면과, 상기 도전성 포스트의 상면이 동일 평면상에 위치할 수 있다.
또한 본 발명에 의한 반도체 패키지 및 그 제조 방법은 유전층과, 상기 유전층의 하면으로 부터 상기 유전층 내부 방향으로 형성된 다수의 제1도전성 패턴과, 상기 유전층의 상면에 형성된 다수의 제2도전성 패턴과, 상기 유전층의 상면과 하면 사이를 관통하여 상기 다수의 제1도전성 패턴과 상기 다수의 제2도전성 패턴 사이를 각각 전기적으로 연결하는 다수의 도전성 비아와, 상기 제1도전성 패턴의 하면으로부터, 하부 방향으로 돌출된 다수의 도전성 포스트를 포함하는 기판과, 상기 기판의 상면 또는 하면에 안착된 적어도 하나의 반도체 디바이스 및, 상기 적어도 하나의 반도체 디바이스를 모두 덮도록 상기 기판에 형성된 인캡슐란트를 포할 수 있다.
상기 적어도 하나의 반도체 디바이스는 상기 기판의 상면에 안착되어, 상기 제2도전성 패턴과 전기적으로 접속된 제1반도체 디바이스와, 상기 기판의 하면에 안착되어, 상기 제1도전성 패턴과 전기적으로 접속된 제2반도체 디바이스를 포함할 수 있다.
상기 제2반도체 디바이스는 상기 다수의 제1도전성 패턴 중에서, 상기 유전층의 하면인 상기 기판의 하면에서 중심 영역의 상기 제1도전성 패턴과 전기적으로 접속되고, 상기 다수의 도전성 포스트는 상기 다수의 제1도전성 패턴 중에서, 상기 유전층의 하면에서 상기 중심 영역의 외주부 영역의 상기 제1도전성 패턴에 전기적으로 접속될 수 있다.
상기 인캡슐란트는 상기 제1반도체 디바이스와 상기 기판의 상면을 덮도록 형성된 제1인캡슐란트와, 상기 제2반도체 디바이스와 상기 기판의 하면을 덮도록 형성되며 상기 도전성 포스트의 하면은 외부로 노출시키는 제2인캡슐란트를 포함할 수 있다.
상기 다수의 도전성 포스트의 하면에 전기적으로 접속된 다수의 도전성 범프를 더 포함할 수 있다.
본 발명에 의한 반도체 패키지 및 그 제조 방법은 다수의 도전성 포스트를 더미 금속판에 에칭을 통해 형성할 수 있으므로, 반도체 디바이스가 안착될 수 있는 공간 확보가 용이할 수 있게 된다.
또한 본 발명에 의한 반도체 패키지 및 그 제조 방법은 도전성 포스트를 제조하는 비용 및 공정 시간을 감소시킬 수 있게 된다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도이다.
도 2를 참조하면, 도 1의 반도체 패키지의 제조 방법을 도시한 순서도이다.
도 3a 내지 도 3l은 도 2의 반도체 패키지의 제조 방법에서, 기판의 제조 방법의 각 단계에 대한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. 또한, 본 명세서에서 "연결된다"라는 의미는 A 부재와 B 부재가 직접 연결되는 경우뿐만 아니라, A 부재와 B 부재의 사이에 C 부재가 개재되어 A 부재와 B 부재가 간접 연결되는 경우도 의미한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
"하부(beneath)", "아래(below)", "낮은(lower)", "상부(above)", "위(upper)"와 같은 공간에 관련된 용어가 도면에 도시된 한 요소 또는 특징과 다른 요소 또는 특징의 용이한 이해를 위해 이용된다. 이러한 공간에 관련된 용어는 반도체 패키지의 다양한 공정 상태 또는 사용 상태에 따라 본 발명의 용이한 이해를 위한 것이며, 본 발명을 한정하기 위한 것은 아니다. 예를 들어, 도면의 반도체 패키지가 뒤집어지면, "하부" 또는 "아래"로 설명된 요소는 "상부" 또는 "위에"로 된다. 따라서 "아래"는 "상부" 또는 "아래"를 포괄한다.
도 1을 참조하면, 본 발명의 일실시예에 따른 반도체 패키지를 도시한 단면도가 도시되어 있다.
도 1에 도시된 바와 같이 반도체 패키지(100)는 기판(110), 상기 기판(110)에 전기적으로 접속된 반도체 디바이스(120), 상기 반도체 디바이스(120)를 덮는 인캡슐란트(130) 및 상기 기판(110)에 전기적으로 접속된 도전성 범프(140)를 포함한다.
상기 기판(110)은 유전층(111)과, 상기 유전층(111)의 상면(111a)과 하면(111b) 사이를 관통하는 다수의 도전성 비아(113)를 포함할 수 있다. 또한 기판(110)은 유전층(111)의 하면(111b)으로부터 내부 방향으로 형성되며, 다수의 도전성 비아(113)와 각각 전기적으로 접속된 다수의 제1도전성 패턴(112)을 더 포함할 수 있다. 또한 기판(110)은 유전층(111)의 상면(111a)상에 형성되며 다수의 도전성 비아(113)와 각각 전기적으로 접속된 다수의 제2도전성 패턴(114)을 더 포함할 수 있다. 또한 기판(110)은 제1도전성 패턴(112)의 하면(112b)에 형성되어, 제1도전성 패턴(112)과 전기적으로 접속된 다수의 도전성 포스트(115)를 더 포함할 수 있다.
또한 기판(110)의 상면(110a)은 상기 유전층(111)의 상면(111a)과 동일하고, 기판(110)의 하면(110b)은 유전층(111)의 하면(111b)과 동일하다.
또한 도 2 및, 도 3a 내지 도 3l을 참조하면, 반도체 패키지의 제조 방법에 대한 순서도와, 도 2의 반도체 패키지(100)의 제조 방법에서 기판(110)의 제조 방법의 각 단계에 대한 단면도가 되어 있다. 이하에서는 반도체 패키지(100)의 기판(110)의 구성 및 제조 방법을 도 2 및 도 3a 내지 도 3l을 참조하여 설명하고자 한다.
상기 도 2에 도시된 바와 같이, 반도체 패키지(100)의 제조 방법은 기판 제조 단계(S1), 반도체 디바이스 안착단계(S2), 인캡슐레이션 단계(S3) 및 도전성 범프 형성 단계(S4)를 포함한다. 또한 도 2 및 도 3a 내지 도 3l에 도시된 바와 같이, 기판 제조 단계(S1)는 도전성 포스트 형성 단계(S11), 그라인딩 단계(S12), 제1도전성 패턴 형성 단계(S13), 도전성 비아 형성 단계(S14), 제2도전성 패턴 형성 단계(S15), 보호층 형성 단계(S16) 및 충진제 제거 단계(S17)를 포함한다.
도 3a 내지 도 3c에 도시된 도전성 포스트 형성 단계(S11)에서는 평평한 더미 금속판(115x)을 준비한 후, 더미 금속판(115x)의 상면(115xa)에 다수의 마스크 패턴(1)을 형성 한 후, 상기 다수의 마스크 패턴(1)을 통해 외부로 노출된 더미 금속판(115x)을 일정 깊이로 제거하여 다수의 도전성 포스트(115)를 형성한다. 상기 도전성 포스트(115)는 상기 마스크 패턴(1)을 통해 외부로 노출된 더미 금속판(115x)을 에칭(etching)을 통해 상면(115xa)으로부터 하부 방향으로 일정 깊이로 제거하여, 형성될 수 있다. 이때 다수의 도전성 포스트(115)는 하부가 잔류하는 더미 금속판(115x)에 의해서 연결되어 있을 수 있다. 즉 잔류하는 더미 금속판(115x)의 에칭된 상면(115xb)에는 서로 이격된 다수의 도전성 포스트(115)가 형성된다.
상기 다수의 도전성 포스트(115)의 폭(A)은 200㎛ 내지 450㎛중 어느 하나의 값으로 형성할 수 있고, 상기 다수의 도전성 포스트(115)사이의 폭방향 이격 거리(B)는 90㎛ 내지 500㎛ 중 어느 하나의 값으로 형성할 수 있으나, 본 발명에서 상기 값으로 한정하는 것은 아니다. 또한 상기 다수의 도전성 포스트(115)의 높이(C)는 60㎛ 내지 100㎛중 선택된 어느 하나의 값을 가질 수 있으나, 본 발명에서 상기 값으로 한정하는 것은 아니다. 상기 도전성 포스트(115)의 폭(A)과 높이(C)중 적어도 어느 하나를 증가시키기 위해서는, 피치(B)값도 함께 증가시켜야 한다. 이와 같은 도전성 포스트(115)의 폭(A)과 높이(C)는 반도체 패키지(100)의 구조 및 기능에 따라 상기 폭(A), 폭방향 이격거리(B) 및 높이(C)값 중에서 다양하게 변경 가능하다.
또한 다수의 도전성 포스트(115)는 판 형상의 더미 금속판(115x)에 에칭을 통해 형성할 수 있으므로, 전해 도금 및 무전해 도금과 같은 도금방법에 의해서 형성할 때에 비해서, 비용 및 제조 공정 시간을 감소시킬 수 있다.
상기 도전성 포스트(115)를 형성한 후, 상기 도전성 포스트(115) 상에 잔류하는 마스크 패턴(1)은 제거될 수 있다. 상기 더미 금속판(115x)은 구리(Cu)로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다. 또한 상기 마스크 패턴(1)은 포토레지스트로 형성할 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 3d 내지 도 3f에 도시된 그라인딩 단계(S12)에서는 도전성 포스트(115)가 형성된 잔류하는 더미 금속판(115x)의 에칭된 상면(115xb)을 모두 덮도록 충진제(2)를 형성하고, 잔류하는 더미 금속판(115x)을 제거한다.
우선 도 3d에 도시된 바와 같이 상기 충진제(2)는 도전성 포스트(115)가 형성된 잔류하는 더미 금속판(115x)의 에칭된 상면(115xb)을 모두 덮고, 상면(2b)이 도전성 포스트(115)의 상면(115b)과 동일한 평면상에 위치하거나, 더 높게 위치하도록 형성될 수 있다. 즉 충진제(2)는 다수의 도전성 포스트(115)의 이격된 공간내에 개재되도록 형성되며, 그 상면(2b)이 상기 도전성 포스트(115)의 상면(115b)과 그 높이가 같거나 더 높게 형성될 수 있다. 상기 충진제(2)는 포토레지스트, 에폭시 등의 절연물질로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 충진제(2)가 형성된 후, 도 3e에 도시된 바와 같이 상기 더미 금속판(115x)은 플립(flip)되어 잔류하는 더미 금속판(115x)이 다수의 도전성 포스트(115)와 충진제(2)의 상부에 위치할 수 있다. 또한 충진제(2)의 상면(2b)과 도전성 포스트(115)의 상면(115b)은, 플립(flip)되어 하면이 된다.
플립된 후에 도 3f에 도시된 바와 같이, 다수의 도전성 포스트(115)와 충진제(2)의 상부에 위치하는 더미 금속판(115x)은 그라인딩에 의해서 제거된다. 또한 더미 금속판(115x)이 제거되면, 도전성 포스트(115)와 충진제(2)의 상면(115a, 2a)은 외부로 노출된다. 그리고 상기 더미 금속판(115x)의 제거에 의해 외부로 노출된 도전성 포스트(115)의 상면(115a)과 충진제(2)의 상면(2a)은 동일 평면상에 위치할 수 있다. 상기 그라인딩은 다이아몬드 그라인더 및 그 등가물을 이용하여 수행할 수 있으며, 여기서 상기 그라인딩 방법을 한정하는 것은 아니다.
도 3g 및 도 3h에 도시된 제1도전성 패턴 형성 단계(S13)에서는 도전성 포스트(115)의 상면(115a)과 충진제(2)의 상면(2a)을 모두 덮도록 도전성 재료로 이루어진 제1시드층(112s)을 형성하고, 상기 제1시드층(112s)으로부터 전해 도금을 통해 제1도전성 패턴(112)을 형성한다.
우선 도 3g에 도시된 바와 같이, 상기 제1시드층(112s)은 도전성 포스트(115)의 상면(115a)과 충진제(2)의 상면(2a)을 덮도록 균일한 두께로 형성될 수 있다. 상기 제1시드층(112s)은 구리층, 티타늄층 또는 티타늄텅스텐층일 수 있으나, 이러한 재질로 본 발명이 한정하는 것은 아니다.
도 3h에 도시된 바와 같이, 상기 제1도전성 패턴(112)을 형성하기 위해서는 상기 제1시드층(112s)상에 상기 제1도전성 패턴(112)이 형성될 영역 이외의 영역에 다수의 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 통해 외부로 노출된 제1시드층(112s)으로부터 전해 도금을 통해 일정한 두께를 갖는 제1도전성 패턴(112)을 형성할 수 있다. 상기 제1도전성 패턴(112)이 형성된 후, 상기 제1시드층(112s) 상에 잔류하는 마스크 패턴은 제거된다. 또한 마스크 패턴(1)이 제거된 후, 제1도전성 패턴(112)이 형성되지 않은 영역의 제1시드층(112s)도 제거되어, 충진제(2)의 상면(2a)을 외부로 노출시킬 수 있다. 즉, 제1시드층(112s)과 제1도전성 패턴(112)은 동일한 영역 및 동일한 패턴으로 형성될 수 있다. 상기 제1도전성 패턴(112)은 상기 제1시드층(112s)을 통해, 상기 도전성 포스트(115)와 전기적으로 접속될 수 있다. 또한 제1시드층(112s)은 제1도전성 패턴(112)을 전해도금으로 형성하기 위한 기준층으로, 이하에서는 제1시드층(112s)과 제1도전성 패턴(112)을 하나의 층인 제1도전성 패턴(112)으로 설명하고자 한다. 상기 제1도전성 패턴(112)은 구리(Cu)로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
도 3i에 도시된 바와 같이 도전성 비아 형성 단계(S14)에서는 상기 제1도전성 패턴(112)과, 상기 충진제(2)의 상면(2a)을 모두 덮도록 유전층(111)을 형성한 후에, 상기 다수의 제1도전성 패턴(112)을 외부로 노출시키는 다수의 비아홀(111h)을 형성한 후, 상기 비아홀(111h)을 채우도록 다수의 도전성 비아(113)를 각각 형성할 수 있다.
상기 유전층(111)은 상기 충진제(2) 및 제1도전성 패턴(112)을 모두 덮도록 일정한 두께로 형성된다. 상기 유전층(111)은 상기 제1도전성 패턴(112) 및 제1시드층(112s)을 전기적으로 보호할 수 있다. 상기 제1도전성 패턴(112)은 유전층(111)의 하면(111b)으로부터 상부 방향으로 상면(112a)과 측면(112c)이 덮여진 형태를 가질 수 있다. 상기 유전층(111)은 프리프레그, 빌드업 필름, 실리콘 산화막, 실리콘 질화막 및 그 등가물 중에서 선택된 어느 하나로 형성될 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 유전층(111)은 상면(111a)으로부터 하부 방향으로 다수의 비아홀(111h)이 형성되어, 다수의 비아홀(111h)을 통해 각각 다수의 제1도전성 패턴(112)을 외부로 노출시킨다. 또한 상기 다수의 비아홀(111h)을 채우며, 상기 제1도전성 패턴(112)과 전기적으로 접속되도록 다수의 도전성 비아(113)가 형성된다.
상기 다수의 도전성 비아(113)는 상기 다수의 비아홀(111h)을 통해 외부로 노출된 다수의 제1도전성 패턴(112)과 전기적으로 접속되도록, 전해도금을 통해 비아홀(111h)내를 채우도록 형성될 수 있다. 즉, 도전성 비아(113)는 상기 제1도전성 패턴(112)을 시드층으로 하여, 전해도금을 통해 상기 비아홀(111h)을 각각 채우도록 형성될 수 있다. 또한 상기 도전성 비아(113)는 제1도전성 패턴(112)이 형성된 방법과 같이, 비아 시드층(113s)을 비아홀(111h)의 내벽과, 제1도전성 패턴(112)에 형성하고, 상기 비아 시드층(113s)으로 부터 전해도금에 의해서 형성될 수도 있다. 이와같이 도전성 비아(113)는 전해도금을 위한 기준층이 되는 시드층을 제1도전성 패턴(112)을 이용하거나, 별도의 비아 시드층(113s)을 이용할 수 있으며, 본 발명에서 이를 한정하는 것은 아니다. 상기 비아 시드층(113s)은 구리층, 티타늄층 또는 티타늄텅스텐층일 수 있고, 상기 도전성 비아(113)는 구리로 이루어질 수 있으나, 본 발명에서 이러한 재질로 한정하는 것은 아니다.
도 3j에 도시된 바와 같이 제2도전성 패턴 형성 단계(S15)에서는 상기 도전성 비아(113)와 전기적으로 접속되도록 유전층(111) 및 도전성 비아(113)의 상면에 다수의 제2도전성 패턴(114)을 형성한다.
상기 제2도전성 패턴(114)은 제1도전성 패턴(112)이 형성된 방법과 동일하게, 유전층(111)의 상면(111a)과 도전성 비아(113)의 상면(113a)을 모두 덮도록 제2시드층(114s)을 형성하고, 제2도전성 패턴(114)이 형성될 이외의 영역의 제2시드층(114s)상에 마스크 패턴을 형성한 후, 상기 제2시드층(114s)으로 부터 전해도금에 의해서 형성될 수 있다. 상기 제2시드층(114s)은 구리층, 티타늄층 또는 티타늄텅스텐층일 수 있고, 상기 제2도전성 패턴(114)은 구리로 이루어질 수 있으나, 본 발명에서 이러한 재질로 한정하는 것은 아니다. 또한 제2시드층(114s)은 제2도전성 패턴(114)을 전해도금으로 형성하기 위한 기준층으로, 이하에서는 제2시드층(114s)과 제2도전성 패턴(114)을 하나의 층인 제2도전성 패턴(114)으로 설명하고자 한다.
상기 유전층(111)의 상면(111a) 및 도전성 비아(113)상에 형성된 제2도전성 패턴(114)은 도전성 비아(113)를 통해, 제1도전성 패턴(112)과 전기적으로 접속될 수 있다.
상기 도 3k에 도시된 바와 같이 보호층 형성 단계(S16)에서는 유전층(111)의 상면(111a)과 제2도전성 패턴(114)을 덮도록 보호층(116)을 형성한다. 이때, 적어도 하나의 제2도전성 패턴(114)은 상기 보호층(116)의 외부로 노출될 수 있다. 외부로 노출된 제2도전성 패턴(114)은 상기 반도체 디바이스(120)와 전기적으로 접속되기 위한 패턴이 된다.
상기 다수의 제2도전성 패턴(114)에서, 기판(110)의 상면(110a)에서 중심 영역의 제2도전성 패턴(114)은 외부로 노출되고, 중심영역 이외의 외주부 영역의 제2도전성 패턴(114)은 보호층(116)에 의해서 덮여질 수 있다.
상기 도 3l에 도시된 바와 같이 충진제 제거 단계(S17)에서는 충진제(2)를 제거하여, 유전층(111)의 하면(111b)과 다수의 제1도전성 패턴(112)을 외부로 노출시킨다. 이때, 상기 충진제(2)가 제거되면, 다수의 도전성 포스트(115)는 측면(115c)이 외부로 노출될 수 있다. 이와 같이 충진제(2)가 제거되어, 도 3l에 도시된 바와 같이 기판(110)이 제조될 수 있다. 상기 기판(110)은 서로 이격된 다수의 도전성 포스트(115)가 제1도전성 패턴(112)의 하면(112b)에 각각 접촉 및 전기적으로 접속되며, 하부 방향으로 돌출되도록 구비된다.
또한 충진제(2)가 제거되면서 외부로 노출된 제1도전성 패턴(112)은 상기 반도체 디바이스(120)와 전기적으로 접속되기 위한 패턴이 된다. 상기 다수의 제1도전성 패턴(112)에서, 기판(110)의 하면(110b)에서 중심 영역의 제1도전성 패턴(112)은 외부로 노출되고, 중심영역 이외의 외주부 영역의 제1도전성 패턴(112)은 다수의 도전성 포스트(115)와 각각 전기적으로 접속될 수 있다.
상기 반도체 디바이스 안착단계(S2)에서는 기판(110)의 상면(110a) 또는 하면(110b)으로 노출된 제2도전성 패턴(114) 또는 제1도전성 패턴(112)과 전기적으로 접속되도록 적어도 하나의 반도체 디바이스(120)를 안착시킨다. 즉, 반도체 디바이스(120)는 기판(100)의 제2도전성 패턴(114)과 전기적으로 접속되도록 기판(110)의 상면(110a)에 안착되거나, 기판(100)의 제1도전성 패턴(112)과 전기적으로 접속되도록 기판(110)의 하면(110b)에 안착되거나, 기판(110)의 상면(110a)과 하면(110b) 모두에 다 안착될 수 있다.
예를들어, 반도체 디바이스 안착단계(S2)에서는 기판(110)의 상면(110a)으로 노출된 다수의 제2도전성 패턴(114)과 전기적으로 접속되도록 적어도 하나의 제1반도체 디바이스(121)를 기판(110)의 상면(110a)상에 안착시키고, 기판(110)의 하면(110b)으로 노출된 다수의 제1도전성 패턴(112)과 전기적으로 접속되도록 적어도 하나의 제2반도체 디바이스(122)를 기판(110)의 하면(110b)상에 안착시킬 수 있다. 상기 제2반도체 디바이스(122)는 기판(110)의 하면(110b)에서 중심부 영역에 안착될 수 있으며, 그 외주연에는 다수의 도전성 포스트(115)가 하부 방향으로 돌출될 수 있다. 즉, 도전성 포스트(115)의 높이(C)에 의해서, 기판(110)의 하면(110b)에 제2반도체 디바이스(122)를 안착시킬 수 있는 충분한 공간이 확보될 수 있다.
상기 제1반도체 디바이스(121)는 플립칩(flip chip) 타입의 반도체 다이로, 마이크로 범프(121a)를 통하여 기판(110)의 제2도전성 패턴(114)과 전기적으로 접속될 수 있다. 또한 제2반도체 디바이스(122)는 플립칩(flip chip) 타입의 반도체 다이로, 마이크로 범프(122a)를 통하여 기판(110)의 제1도전성 패턴(112)과 전기적으로 접속될 수 있다. 상기 마이크로 범프(121a, 122a)는 솔더볼과 같은 도전성 볼, 카파 필라와 같은 도전성 필라, 및/또는 카파 필라 위에 솔더 캡이 형성된 도전성 포스트를 포함하는 개념이다. 또한 다수의 반도체 디바이스(120)는 본드 패드를 구비하고 와이어 본딩을 통해 기판(110)의 제1도전성 패턴(112) 또는 제2도전성 패턴(114)과 전기적으로 접속될 수 있으며, 본 발명에서 다수의 반도체 디바이스들(120)과 도전성 패턴(112, 114) 사이의 연결 관계를 한정하는 것은 아니다. 상기 다수의 반도체 디바이스(120)는, 예를 들면, 매스 리플로우(mass reflow) 방식, 열적 압착(thermal compression) 방식 또는 레이저 본딩 방식에 의해 기판(110)에 전기적으로 접속될 수 있다. 또한 상기 다수의 반도체 디바이스(120)는 다수개가 수직 방향으로 더 구비될 수 있음은 당연하다.
더욱이, 반도체 디바이스(120)는 반도체 웨이퍼로부터 분리된 집적 회로 칩을 포함할 수 있다. 예를 들면, 반도체 디바이스(120)는 중앙처리장치(CPUs), 디지털 신호 프로세서(DSPs), 네트워크프로세서, 파워 매니지먼트 유닛, 오디오 프로세서, RF 회로, 와이어리스 베이스밴드 시스템 온 칩(SoC) 프로세서, 센서 및 주문형 집적 회로들과 같은 전기적 회로를 포함할 수 있다. 또한 반도체 디바이스(120)는 저항, 커패시터, 인덕터 및 커넥터와 같은 전자 소자일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
상기 인캡슐레이션 단계(S3)에서는 기판(110)의 상면(110a) 및 하면(110b)을 모두 덮도록 인캡슐란트(130)를 형성한다. 상기 인캡슐레이션 단계(S3)에서는 기판(110)의 상면(110a)과 제1반도체 디바이스(121)를 모두 덮도록 제1인캡슐란트(131)를 형성하고, 기판(110)의 하면(110b)과 제2반도체 디바이스(122)를 모두 덮도록 제2인캡슐란트(132)를 형성할 수 있다. 상기 제2인캡슐란트(132)를 형성할 때, 다수의 도전성 포스트(115)의 하면(115b)은 외부로 노출될 수 있다.
상기 인캡슐란트(130)는 기판(110)과 반도체 디바이스(120)에서 도전성 포스트(115)의 하면(115b)을 제외한 모든면을 감싸도록 형성되어, 반도체 디바이스(120)를 외부의 기계적/전기적/화학적 오염이나 충격으로부터 보호할 수 있다.
상기 제1인캡슐란트(131)와 제2인캡슐란트(132)는 몰딩 프레임 내에 몰드를 주입함으로써, 동시에 형성될 수 있으나 본 발명에서 이를 한정하는 것은 아니다.
또한, 상기 인캡슐란트(130)에서 제1인캡슐란트(131)는 제1반도체 디바이스(121)를 기판(110)의 상면(110a)에 안착 시킨 후 제1반도체 디바이스(121)와 기판의 상면(110a)을 모두 덮도록 형성되고, 제2인캡슐란트(132)는 제2반도체 디바이스(122)를 기판(110)의 하면(110b)에 안착 시킨 후 제2반도체 디바이스(122)와 기판의 하면(110b)을 모두 덮도록 형성될 수 있다. 이와 같은 반도체 디바이스(120)의 안착과, 인캡슐란트(130)를 형성 순서는 변경 가능할 수 있다.
상기 인캡슐란트(130)는 폴리이미드(PolyImide, PI), BCB(Benzo Cyclo Butene), PBO(Poly Benz Oxazole), BT(BismaleimideTriazine), 페놀 수지(phenolic resin) 및 에폭시 등으로 구성될 수도 있으나, 상기 재질로 본 발명의 내용을 한정하는 것은 아니다.
상기 도전성 범프 형성 단계(S4)에서는 인캡슐란트(130)의 외부로 노출된 다수의 도전성 포스트(115)와 각각 전기적으로 접속되도록, 도전성 포스트(115)의 하면(115b)에 다수의 도전성 범프(140)를 각각 형성한다. 상기 도전성 범프(140)는 출력 패드로, 반도체 패키지(100)가 전자기기의 외부 보드에 실장되도록 하는 역할을 한다. 상기 도전성 범프(140)는 도전성 필러, 카파 필러, 도전성볼, 솔더볼 또는 카파볼로 이루어질 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
이와 같은 제조 방법에 의해서 제조된 반도체 패키지(100)는 다수의 도전성 포스트(115)를 더미 금속판(115x)에 에칭을 통해 형성할 수 있으므로, 반도체 디바이스(120)가 안착될 수 있는 공간 확보가 용이하고, 도전성 포스트(115)를 도금에 의해서 쌓아올릴 때 발생되는 비용 및 제조 공정 시간에 비해서 감소일 수 있다.
이상에서 설명한 것은 본 발명에 의한 반도체 패키지 및 그 제조 방법을 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
110; 기판 115; 도전성 포스트
120; 반도체 디바이스 130; 인캡슐란트
140; 도전성 범프

Claims (20)

  1. 평평한 더미 금속판의 상면으로부터 하부방향으로 에칭을 통해 다수의 도전성 포스트를 형성하는 단계;
    상기 다수의 도전성 포스트 사이에 개재되도록 충진제를 충진하고, 잔류하는 더미 금속판을 제거하는 단계;
    상기 다수의 도전성 포스트와 전기적으로 접속되도록, 상기 충진제와 상기 도전성 포스트 상면에 다수의 제1도전성 패턴을 형성하는 단계;
    상기 다수의 제1도전성 패턴을 덮도록 상기 충진제와 상기 도전성 포스트 상에 유전층을 형성하고, 상기 유전층의 상면과 하면 사이를 관통하여 상기 제1도전성 패턴과 전기적으로 접속된 다수의 도전성 비아를 형성하는 단계;
    상기 유전층의 상면으로 노출된 상기 도전성 비아와 전기적으로 접속되도록 다수의 제2도전성 패턴을 형성하는 단계;
    상기 충진제를 제거하여, 상기 유전층의 하면과 적어도 하나의 상기 제1도전성 패턴을 하부로 노출시켜 기판을 제조하는 단계;
    상기 기판에서 하부로 노출된 상기 제1도전성 패턴 또는 상기 기판에서 상부로 노출된 상기 제2도전성 패턴과 전기적으로 접속되도록 적어도 하나의 반도체 디바이스를 안착시키는 단계; 및
    상기 적어도 하나의 반도체 디바이스를 모두 덮도록 인캡슐란트로 상기 기판을 인캡슐레이션하는 단계를 포함하는 반도체 패키지의 제조 방법.
  2. 청구항 1에 있어서,
    상기 기판을 제조하는 단계에서는
    상기 다수의 도전성 포스트 사이에 개재된 충진제를 제거하여, 상기 제1도전성 패턴과 전기적으로 접속된 상기 다수의 도전성 포스트의 측면이 외부로 노출되고, 상기 다수의 도전성 포스트가 상기 유전층의 하면으로부터 하부 방향으로 돌출된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  3. 청구항 2에 있어서,
    상기 다수의 도전성 포스트는 폭방향 서로 이격된 거리가 90㎛ 내지 500㎛ 중 어느 하나의 값인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  4. 청구항 2에 있어서,
    상기 다수의 도전성 포스트는 상면부터 하면까지의 거리인 높이가 60㎛ 내지 100㎛ 중 어느 하나의 값인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  5. 청구항 2에 있어서,
    상기 다수의 도전성 포스트는 폭이 200㎛ 내지 450㎛중 어느 하나의 값인 것을 특징으로 하는 반도체 패키지의 제조 방법.
  6. 청구항 1에 있어서,
    상기 반도체 디바이스는 상기 다수의 제1도전성 패턴 중에서, 상기 유전층의 하면인 상기 기판의 하면에서 중심 영역의 상기 제1도전성 패턴과 전기적으로 접속되고,
    상기 다수의 도전성 포스트는 상기 다수의 제1도전성 패턴 중에서, 상기 유전층의 하면에서 상기 중심 영역의 외주부 영역의 상기 제1도전성 패턴에 전기적으로 접속된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  7. 청구항 1에 있어서,
    상기 제1도전성 패턴을 형성하는 단계에서는
    상기 충진제와 상기 도전성 포스트의 상면을 모두 덮도록 제1시드층을 형성한 후, 상기 제1시드층 상에 마스크 패턴을 형성한 후 전해도금을 통해 상기 제1도전성 패턴을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  8. 청구항 1에 있어서,
    상기 도전성 비아를 형성하는 단계에서는
    상기 충진제의 상면, 상기 도전성 포스트의 상면 및 상기 제1도전성 패턴을 덮도록 일정 두께의 유전층을 형성한 후, 상기 다수의 제1도전성 패턴을 상부로 노출시키는 다수의 비아홀을 형성하고, 상기 비아홀을 모두 채우도록 도전성 비아를 전해도금을 통해 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  9. 청구항 1에 있어서,
    상기 제2도전성 패턴을 형성하는 단계에서는
    상기 유전층과 상기 도전성 비아의 상면을 모두 덮도록 제2시드층을 형성한 후, 상기 제2시드층 상에 마스크 패턴을 형성한 후 전해도금을 통해 상기 제2도전성 패턴을 형성하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  10. 청구항 1에 있어서,
    상기 제2도전성 패턴을 형성하는 단계 이후에는
    상기 유전층의 상면에 형성된 제2도전성 패턴중 적어도 하나를 덮도록 보호층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  11. 청구항 10에 있어서,
    상기 보호층은
    상기 유전층의 상면인 상기 기판의 상면에서, 중심 영역에 구비된 제2도전성 패턴은 외부로 노출시키고, 상기 중심 영역이외의 외주부 영역의 제2도전성 패턴을 덮도록 형성된 것을 특징으로 하는 반도체 패키지의 제조 방법.
  12. 청구항 11에 있어서,
    상기 반도체 디바이스를 안착시키는 단계에서는
    상기 기판의 상면에서 상기 보호층을 통해 외부로 노출된 상기 제2도전성 패턴과 전기적으로 접속되도록, 상기 기판의 상면에 적어도 하나의 반도체 디바이스를 안착시키거나,
    상기 기판의 하면으로 노출된 상기 제1도전성 패턴과 전기적으로 접속되도록, 상기 기판의 하면에 적어도 하나의 반도체 디바이스를 안착시키는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  13. 청구항 12에 있어서,
    상기 인캡슐레이션하는 단계에서는
    상기 제2도전성 패턴에 전기적으로 접속된 적어도 하나의 반도체 디바이스를 덮도록 상기 기판의 상면을 상기 인캡슐란트를 통해 인캡슐레이션하고,
    상기 제1도전성 패턴에 전기적으로 접속된 적어도 하나의 반도체 디바이스를 덮고, 상기 다수의 도전성 포스트의 하면은 외부로 노출되도록 상기 기판의 하면을 상기 인캡슐란트를 통해 인캡슐레이션하는 반도체 패키지의 제조 방법.
  14. 청구항 13에 있어서,
    상기 인캡슐레이션하는 단계 이후에는
    상기 인캡슐란트의 외부로 노출된 상기 도전성 포스트의 하면에 전기적으로 접속되도록 다수의 도전성 범프를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  15. 청구항 1에 있어서,
    상기 더미 금속판 제거 단계에서는
    상기 충진제를 형성한 후, 플립 되어 상기 더미 금속판이 상기 충진제와 상기 도전성 포스트 상부에 위치하도록 한 후, 그라인딩을 통해 상기 더미 금속판을 제거하여, 상기 충진제의 상면과, 상기 도전성 포스트의 상면이 동일 평면상에 위치하는 것을 특징으로 하는 반도체 패키지의 제조 방법.
  16. 유전층; 상기 유전층의 하면으로 부터 상기 유전층 내부 방향으로 형성된 다수의 제1도전성 패턴; 상기 유전층의 상면에 형성된 다수의 제2도전성 패턴; 상기 유전층의 상면과 하면 사이를 관통하여 상기 다수의 제1도전성 패턴과 상기 다수의 제2도전성 패턴 사이를 각각 전기적으로 연결하는 다수의 도전성 비아; 및 상기 제1도전성 패턴의 하면으로부터, 하부 방향으로 돌출된 다수의 도전성 포스트를 포함하는 기판;
    상기 기판의 상면에 안착된 제1반도체 디바이스;
    상기 기판의 하면에 안착된 제2반도체 디바이스;
    상기 제1반도체 디바이스를 모두 덮도록 상기 기판의 상면에 형성된 제1인캡슐란트; 및
    상기 제2반도체 디바이스 및 상기 도전성 포스트를 동시에 모두 덮도록 상기 기판의 하면에 형성된 제2인캡슐란트를 포함하는 반도체 패키지.
  17. 청구항 16에 있어서,
    상기 제1반도체 디바이스는 상기 기판의 상면에 안착되어, 상기 제2도전성 패턴과 전기적으로 접속되고,
    상기 제2반도체 디바이스는 상기 기판의 하면에 안착되어, 상기 제1도전성 패턴과 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  18. 청구항 17에 있어서,
    상기 제2반도체 디바이스는 상기 다수의 제1도전성 패턴 중에서, 상기 유전층의 하면인 상기 기판의 하면에서 중심 영역의 상기 제1도전성 패턴과 전기적으로 접속되고,
    상기 다수의 도전성 포스트는 상기 다수의 제1도전성 패턴 중에서, 상기 유전층의 하면에서 상기 중심 영역의 외주부 영역의 상기 제1도전성 패턴에 전기적으로 접속된 것을 특징으로 하는 반도체 패키지.
  19. 청구항 18에 있어서,
    상기 제2인캡슐란트는
    상기 도전성 포스트의 하면을 외부로 노출시키는 것을 특징으로 하는 반도체 패키지.
  20. 청구항 16에 있어서,
    상기 다수의 도전성 포스트의 하면에 전기적으로 접속된 다수의 도전성 범프를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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