KR101762430B1 - 이면 조사형 실리콘 광전자 증배센서 및 그 제조방법 - Google Patents

Abstract

광검출 효율을 향상시킬 수 있는 실리콘 광전자 증배센서가 제공된다. 본 발명의 일 실시예에 따른 실리콘 광전자 증배센서는 p층 위에 n웰이 형성되는 복수개의 가이거 모드 아발란치 포토다이오드(Geiger mode avalanche photodiode; GAPD) 구조체; 및 상기 가이거 모드 아발란치 포토다이오드 구조체 상의 IC 기판;을 구비하는 실리콘 광전자 증배센서이며, 센싱하고자 하는 광은 상기 p층에서 상기 IC 기판 방향으로 조사되는 광을 포함하는 이면 조사형 실리콘 광전자 증배센서이다.

Description

이면 조사형 실리콘 광전자 증배센서 및 그 제조방법{Backside illumination-typed silicon photomultiplier and method of fabricating the same}

본 발명은 저조도용 광 검출 센서에 관한 것으로서, 특히 광검출 효율을 향상시킬 수 있는 실리콘 광전자 증배센서에 관한 것이다.

실리콘 광전자 증배센서는 저조도용 광 검출 센서의 하나로 기존 진공관 기반의 광증배관을 대체할 수 있는 소자이다. 기존 광증배관과 동일한 증폭률을 가지면서도 낮은 가격, 낮은 동작전압, 소형화 등의 장점을 가지고 있고, 자기장에 민감하지 않아 다양한 적용이 가능하다.

관련 선행기술로는 대한민국 특허출원번호 KR10-2014-7017990호(2012.11.26.출원, 발명의 명칭 : HgCdTe 에 자기 정렬된 제어 헤테로 구조를 포함하는 적외선 이미저를 위한 p-n 다이오드)가 있다.

본 발명은 광검출 효율을 향상시킬 수 있는 실리콘 광전자 증배센서를 제공하는 것을 목적으로 한다.

본 발명의 일 관점에 따른 이면 조사형 실리콘 광전자 증배센서는 p층 위에 n웰이 형성되는 복수개의 가이거 모드 아발란치 포토다이오드(Geiger mode avalanche photodiode; GAPD) 구조체; 및 상기 가이거 모드 아발란치 포토다이오드 구조체 상의 IC 기판;을 구비하는 실리콘 광전자 증배센서이다. 센싱하고자 하는 광은 상기 p층에서 상기 IC 기판 방향으로 조사되는 광을 포함한다.

상기 이면 조사형 실리콘 광전자 증배센서에서, 상기 가이거 모드 아발란치 포토다이오드 구조체는 상기 광이 조사되는 방향을 따라서 순차적으로 배치된 p+웰, p-에피택셜층, n+웰을 포함하고, 상기 n+웰의 에지에 추가적인 n 타입 도핑을 통해 형성된 n-웰 가드링(guard ring)을 더 포함하며, 센싱하고자 하는 광은 상기 p+웰에서 상기 IC 기판 방향으로 조사되는 광을 포함할 수 있다.

상기 이면 조사형 실리콘 광전자 증배센서에서, 상기 n+웰은 상기 p-에피택셜층의 양면 중 상기 IC 기판과 대면하는 면을 통한 n 타입 도핑에 의하여 상기 p-에피택셜층 내에 형성될 수 있다.

상기 이면 조사형 실리콘 광전자 증배센서는, 상기 복수개의 가이거 모드 아발란치 포토다이오드 구조체와 상기 IC 기판 사이에 개재되어, 하나의 가이거 모드 아발란치 포토다이오드 구조체에서 발생하는 2차 광자가 인접한 가이거 모드 아발란치 포토다이오드 구조체로 이동하는 것을 차단하는, 광자 차단막을 더 구비할 수 있다.

상기 이면 조사형 실리콘 광전자 증배센서에서, 상기 광자 차단막은 광자를 반사하는 광자 반사막 또는 광자를 흡수하는 광자 흡수막을 포함할 수 있다.

본 발명의 다른 관점에 따른 이면 조사형 실리콘 광전자 증배센서의 제조방법은 p 타입 기판 상에 p-에피택셜층을 형성하는 제 1 단계; 상기 p-에피택셜층에 p 타입 도핑을 통해 p+웰을 형성하는 제 2 단계; 상기 p+웰 상에 산화막을 형성하는 제 3 단계; 상기 산화막 상에 기판 웨이퍼를 접합하는 제 4 단계; 상기 p 타입 기판을 제거하는 제 5 단계; 상기 기판 웨이퍼를 플립(flip)한 후에 상기 p-에피택셜층에 n 타입 도핑을 통해 복수개의 n+웰 및 상기 n+웰의 에지에 n-웰 가드링(guard ring)을 형성하는 제 6 단계; 상기 n+웰 및 상기 n-웰 가드링(guard ring)이 형성된 상기 p-에피택셜층 상에 IC 기판을 접합하는 제 7 단계; 및 상기 기판 웨이퍼를 제거하는 제 8 단계;를 포함한다.

상기 이면 조사형 실리콘 광전자 증배센서의 제조방법에서, 상기 제 6 단계는, 하나의 n+웰에서 발생하는 2차 광자가 인접한 n+웰로 이동하는 것을 차단하도록, 상기 복수개의 n+웰 각각의 상에 광자 차단막을 형성하는 단계;를 더 포함할 수 있다.

상기한 바와 같이 이루어진 본 발명의 실시예에 따르면, 광검출 효율을 향상시킬 수 있는 실리콘 광전자 증배센서를 구현할 수 있다. 물론 이러한 효과에 의해 본 발명의 범위가 한정되는 것은 아니다.

도 1 및 도 2는 본 발명의 일부 실시예들에 따른 실리콘 광전자 증배센서의 일부 구조를 도해하는 단면도들이다.
도 3 및 도 4는 본 발명의 일부 실시예들에 따른 실리콘 광전자 증배센서의 다양한 구조에 따른 전기장 분포 및 트리거링 확률을 나타낸 도면이다.
도 5는 본 발명의 일부 실시예들에 따른 실리콘 광전자 증배센서에서 차단막에 의하여 2차 광자가 차단되는 양상을 도해하는 도면이다.
도 6 내지 도 14는 본 발명의 일부 실시예들에 따른 실리콘 광전자 증배센서를 제조하는 방법을 순차적으로 도해하는 도면들이다.

이하, 첨부된 도면들을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있는 것으로, 이하의 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한 설명의 편의를 위하여 도면에서는 적어도 일부의 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 도면들에서 동일한 부호는 동일한 요소를 지칭한다.

명세서 전체에 걸쳐서, 층 또는 영역과 같은 하나의 구성요소가 다른 구성요소 "상에" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 상기 다른 구성요소 "상에" 접하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다.

또한, "상의" 또는 "하의" 와 같은 상대적인 위치를 나타내는 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 위치 관계를 기술하기 위해 사용될 수 있다. 나아가, 이러한 상대적 용어들은 도면들에서 묘사되는 방향 뿐만 아니라 구성요소의 다른 방향들을 포함하는 것을 의도한다고 이해될 수도 있다. 예를 들어, 도면들에서 구성요소가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수도 있다.

본 발명의 일 실시예에 따른 실리콘 광전자증배센서의 구조는 각각 가이거 모드로 동작하는 병렬로 연결된 수 천개의 가이거 모드 아발란치 포토다이오드 구조체(GAPD)로 이루어져 있다. 동작 시 각 GAPD에는 항복전압(Breakdown voltage) 보다 살짝 더 높은 전압을 인가하게 되고, 각 GAPD들은 빛에 의해 발생한 전하에 의해 아발란치 브레이크다운(Avalanche Breakdown)을 일으킨다. 이 때의 증폭률은 약 100만 배이다. 한편 아발란치 브레이크다운을 발생하기 위해 소자 내부에는 강한 전기장을 형성하는 높은 농도의 p, n 층이 사용되는데 정션(junction) 가장자리 부분에서 발생하는 높은 전기장에 의한 에지 브레이크다운(edge breakdown)을 막기 위해 가드링(guard ring)이 사용될 수 있다. 이후 전류는 quenching 저항에 의해 소멸되어 브레이크다운은 멈추게 되고 다시 충전(recharging) 되어 다음 신호를 출력하게 된다. 이런 동작을 통해 광 신호의 크기는 아발란치 브레이크다운이 발생한 하위셀의 총 갯수에 비례하게 된다.

실리콘 광전자증배센서의 광검출효율은 광자가 신호에 기여할 확률인 양자효율(Quantum Efficiency), 전체 면적에 대한 검출 면적 비인 필 팩터(Fill Factor) 그리고 발생된 광 전자에 의해 아발란치가 일어날 확률인 트리거링 확률(Triggering probability)의 곱으로 표현될 수 있다.

트리거링 확률은 실리콘 내부 공핍층(depletion layer)의 전기장 분포에 의해 결정되므로 깊이에 대한 함수로 표현되고 입사 광자의 반응 깊이에 따라 광검출효율에 영향을 미친다. 실리콘 광증배센서에서 이면조사 구조를 적용할 경우, 필팩터가 향상되고 입사광자에 대한 트리거링 확률이 개선되어 광검출 효율이 높아질 수 있다.

실리콘 광증배 센서의 정션은 p층 위에 n-well 이 형성되는 n-on-p 구조 또는 n층 위에 p-well 이 형성되는 p-on-n 구조를 가질 수 있다. n-on-p 구조는 표면 근처에서 트리거링 확률이 상대적으로 낮지만 높은 전기장 영역(약 수백 nm 부근)을 지나며 점차 증가하여 그 값이 유지되는 분포를 가진다. 반면 p-on-n 구조는 표면에서는 트리거링 확률이 상대적으로 높지만 높은 전기장 영역을 지나며 점차 감소하여 유지되는 분포를 가진다. 그러므로 표면에서 주로 반응하는 단파장 영역에서는 p-on-n 구조가 유리하고, 깊이 입사되는 장파장 영역에서는 n-on-p 구조가 유리할 수 있다. 한편 이면조사 방식을 적용할 경우 빛이 반대 측에서 입사되므로 이 영역의 트리거링 확률이 높은 n-on-p 구조가 전체 광 영역에 대해 유리하다.

실리콘 광증배센서의 문제점 중 하나는 아발란치 시 발생하는 높은 전류에 의한 2차 광자방출현상이다. 이 2차 광자는 인접한 GAPD에 입사되어 또 다른 아발란치 브레이크 다운을 발생시키는데 이를 크로스톡이라 한다. 본 발명의 일 실시예에 의하면, 크로스톡을 제거하기 위해서, 각 GAPD 사이에 트렌치(trench) 공정을 통해 반사막 혹은 흡수막을 설치하게 되고 이는 옆으로 입사되는 광자를 차단할 수 있다.

본 발명의 일 측면에 따른 기술적 사상은 실리콘 광전자 증배센서에 이면 조사 방식을 채용하는 것이다. 이면 조사 방식의 실리콘 광증배 센서의 경우 상기한 바와 같이 n-on-p 구조를 기본으로 제작 후 빛을 p 타입 쪽으로 입사시키는 것이 유리하다.

도 1 및 도 2는 본 발명의 일부 실시예들에 따른 실리콘 광전자 증배센서의 일부 구조를 도해하는 단면도들이다.

도 1을 참조하면, 실리콘 광전자 증배센서 중 n-on-p 구조의 일 예로서, 산화막(113a), p+기판(112), p-에피택셜층인 π층(111), p웰(134), n+웰(131)이 순차적으로 배치된다. n+웰(131)의 에지에는 버추얼 가드링(V)이 적용될 수 있다. 즉, n-on-p 구조의 일 예로서, n+/p/π/p+ 의 순서로 제작 후 p층(134)을 n+층(131)보다 작게 형성한 버추얼 가드링(virtual guard ring)을 적용할 수 있다. 예시적인 크기로서, n+웰(131)의 깊이(h1)는 대략 100nm이며, p-에피택셜층인 π층(111)의 깊이(h2)는 대략 4㎛일 수 있다.

도 2를 참조하면, 도 1의 n-on-p 구조에서 p층(134)을 형성하지 않는 구조로서, n+/π/p+의 순서로 배치된다. 이러한 구조에서 이면 조사를 하는 경우 더 높은 트리거링 확률을 얻을 수 있다. 도 2의 구조에서는 p층(도 1의 134)이 없어 버추얼 가드링이 형성되지 않으므로 추가적인 n-well 도핑을 통해 n-well 가드링(132)을 사용해야 한다. n-well 가드링(132)의 도입으로 정션 가장자리 부분에서 발생하는 높은 전기장에 의한 에지 브레이크다운을 방지할 수 있다.

도 3 및 도 4는 본 발명의 일부 실시예들에 따른 실리콘 광전자 증배센서의 다양한 구조에 따른 전기장 분포 및 트리거링 확률을 나타낸 도면이다.

도 3을 참조하면, 상술한 두 가지 구조에 대한 깊이에 따른 전기장의 분포의 차이를 확인할 수 있는 바, 도 2에 도시된 n+/π/p+방식은 도 1에 도시된 n+/p/π/p+ 방식에 비해 최대 전기장은 낮지만 공핍층 전 영역에 걸쳐 높은 전기장이 유지된다. 이 전기장 값은 도 4에 도시된 것처럼 트리거링 확률로 계산되어 진다. 도 4는 도 1 및 도 2에 개시된 각 구조에 대한 깊이에 따른 트리거링 확률 분포를 나타낸다. 도 4를 참조하면, 도 1 및 도 2에서 빛이 윗방향에서 입사된다면 도 4의 그래프 좌측을 참조할 때 이 영역의 트리거링 확률이 높은 n+/p/π/p+ 구조가 더 유리하다. 하지만, 도 1 및 도 2의 아랫방향에서 빛이 입사된다면 도 4의 그래프 우측을 참조할 때 이 영역의 트리거링 확률은 n+/π/p+ 구조가 월등히 높다. 또한 그 값이 n+/p/π/p+ 구조에 비해 약 5um 이상 높게 유지되기 때문에 장파장 영역에서도 n+/π/p+ 구조가 n+/p/π/p+ 구조 보다 더 유리하다.

본 발명의 다른 측면에 따른 기술적 사상은 실리콘 광전자 증배센서에 크로스톡을 방지할 수 있는 차단막을 채용하는 것이다. 크로스톡은 아발란치 브레이크다운 시 발생하는 2차 광자에 의해 인접한 GAPD가 아발란치를 일으키는 현상을 말한다.

도 5는 본 발명의 일부 실시예들에 따른 실리콘 광전자 증배센서에서 차단막구조를 나타내는 도면이다. 도 5를 참조하면, 2차 광자(L)에 의한 크로스톡을 방지하기 위하여, 각 GAPD사이에 트렌치 공정을 이용한 차단막(135)을 설치할 수 있다. 하지만 2차 광자는 등방형으로 방출되기 때문에 바닥면으로 방출된 후 반사되어 다른 GAPD에 영향을 주기도 하여 완벽한 제거가 불가능할 수 있다. 이면 조사형 실리콘 광증배 센서는 웰(well) 공정 시 웨이퍼 표면, 즉 추후 빛이 입사되는 면(B)의 반대편(F)에 메탈 공정이 가능하므로 바닥으로 입사되는 2차 광자를 막기 위한 차단막(137)을 설치할 수도 있다. 상술한 차단막(135, 137)은 2차 광자를 통과시키지 않고 반사하는 반사막이거나 2차 광자를 통과시키지 않고 흡수하는 흡수막일 수 있다.

도 6 내지 도 14는 본 발명의 일부 실시예들에 따른 실리콘 광전자 증배센서를 제조하는 방법을 순차적으로 도해하는 도면들이다.

도 6을 참조하면, p-에피택셜 웨이퍼를 제공한다. 예를 들어, p+ 기판(110) 상에 p-에피택셜층인 π층(111)을 형성한다. 도 7을 참조하면, p-에피택셜층(111)상에 p+ 도핑 공정을 수행하여 p+웰(112)을 형성한다. 도 8을 참조하면, p+웰(112) 상에 증착 공정을 수행하여 산화막(113)을 형성한다. 도 9를 참조하면, 산화막(113) 상에 기판 웨이퍼(120, substrate wafer)를 접합한다. 도 10을 참조하면, p+ 기판(110)을 제거한다. 상기 제거 공정은 폴리싱 공정이나 식각 공정에 의하여 수행될 수 있다. 도 11을 참조하면, 기판 웨이퍼(120)를 플립한(flip over) 후에 p-에피택셜층(111)에 n 타입 도핑을 통해 복수개의 n+웰(131) 및 상기 n+웰(131)의 에지에 n-웰 가드링(132)을 형성한다.

도 12를 참조하면, 하나의 n+웰(131)에서 발생하는 2차 광자가 인접한 n+웰(131)로 이동하는 것을 차단하도록, 상기 복수개의 n+웰(131) 각각의 사이에 개재되는 트렌치(trench)를 p-에피택셜층(111)에 형성하고 상기 트렌치를 충전(filling)함으로써 구현되는 차단막(135)을 형성할 수 있다. 한편, 하나의 n+웰(131)에서 발생하는 2차 광자가 인접한 n+웰(131)로 이동하는 것을 차단하도록, 상기 복수개의 n+웰(131) 각각의 상에 차단막(137)을 형성할 수 있다. 복수개의 n+웰(131) 각각의 상에 형성된 차단막(137)들은 서로 이격되어 배치될 수 있다. 차단막(137)은 n+웰(131)과 IC 기판(140) 사이에 개재된다. 이러한 차단막(135, 137)은 크로스톡을 방지하기 위하여 2차 광자를 통과시키지 않고 반사시키는 광자 반사막이거나 2차 광자를 통과시키지 않고 흡수하는 광자 흡수막일 수 있다. 광자 반사막은, 예를 들어, 2차 광자를 반사시킬 수 있는 금속 물질을 포함할 수 있다. 한편, n+웰(131) 및 n-웰 가드링(132)이 형성된 p-에피택셜층(111)과 차단막(137) 사이에는 산화막과 같은 절연막(133)이 개재될 수 있으며, 차단막(137)과 n+웰(131)을 연결하는 도전 통로인 콘택 패턴(139)이 더 형성될 수도 있다.

도 13을 참조하면, n+웰(131) 및 n-웰 가드링(132)이 형성된 p-에피택셜층(111) 상에 IC 기판(140)을 접합할 수 있다. IC 기판(140)에는 IC 회로가 형성될 수 있다. IC 기판(140)과 p-에피택셜층(111)의 접합은 플립칩 본딩 공정으로 구현될 수 있다.

도 14를 참조하면, 기판 웨이퍼(120)를 제거한다. 제거 공정은 폴리싱 공정이나 식각 공정으로 구현될 수 있다. 제거 공정을 수행하는 동안 산화막(113)의 일부도 제거될 수도 있다.

도 14에 의하여 도시된 실리콘 광전자 증배센서(100)는 광검출 효율 향상된 웰 구조와 2차 광자를 차단하는 차단막 구조를 가진다. 실리콘 광전자 증배센서(100)는 p층 위에 n웰이 형성되는 n-on-p 구조를 가지는 복수개의 가이거 모드 아발란치 포토다이오드 구조체(130a, 130b, 130c); 및 상기 가이거 모드 아발란치 포토다이오드 구조체 상의 IC 기판(140);을 구비하며, 센싱하고자 하는 광은 상기 p층에서 상기 IC 기판 방향으로 조사되는 광을 포함하는, 이면 조사형 실리콘 광전자 증배센서이다. 즉, 본 발명의 일부 실시예에들에 따른 실리콘 광전자 증배센서(100)는 이면(B)에서 입사되는 광을 센싱하는 이면 조사형 실리콘 광전자 증배센서일 수 있다.

병렬로 연결되는 복수개의 가이거 모드 아발란치 포토다이오드 구조체의 각각(130a, 130b, 130c)은 광이 조사되는 방향을 따라서 순차적으로 배치된 p+웰(112), p-에피택셜층(111), n+웰(131)을 포함하고, 상기 n+웰(131)의 에지에 추가적인 n 타입 도핑을 통해 형성된 n-웰 가드링(132)을 더 포함할 수 있다. n+웰(131)은 p-에피택셜층(111)의 양면 중 IC 기판(140)과 대면하는 면을 통한 n 타입 도핑에 의하여 p-에피택셜층(111) 내에 형성된다.

실리콘 광전자 증배센서(100)는 복수개의 가이거 모드 아발란치 포토다이오드 구조체 각각(130a, 130b, 130c)의 사이에 개재되어, 하나의 가이거 모드 아발란치 포토다이오드 구조체에서 발생하는 2차 광자가 인접한 가이거 모드 아발란치 포토다이오드 구조체로 이동하는 것을 차단하는 차단막(135)을 포함할 수 있다. 차단막(135)은 p-에피택셜층(111)에 트렌치(trench)를 형성하고 차단 물질을 충전함으로써 구현될 수 있다. 차단막(135)은 2차 광자를 반사하는 광자 반사막이거나 2차 광자를 흡수하는 광자 흡수막일 수 있다.

또한, 실리콘 광전자 증배센서(100)는 복수개의 가이거 모드 아발란치 포토다이오드 구조체 각각(130a, 130b, 130c)과 IC 기판(140) 사이에 개재되어, 하나의 가이거 모드 아발란치 포토다이오드 구조체에서 발생하는 2차 광자가 인접한 가이거 모드 아발란치 포토다이오드 구조체로 이동하는 것을 차단하는 차단막(137)을 포함할 수 있다. 차단막(137)은 2차 광자를 반사하는 광자 반사막이거나 2차 광자를 흡수하는 광자 흡수막일 수 있다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

Claims (7)

1. p층 위에 n웰이 형성되는 복수개의 가이거 모드 아발란치 포토다이오드(Geiger mode avalanche photodiode; GAPD) 구조체; 및 상기 가이거 모드 아발란치 포토다이오드 구조체 상의 IC 기판;을 구비하는 실리콘 광전자 증배센서이며,
   상기 가이거 모드 아발란치 포토다이오드 구조체는 광이 조사되는 방향을 따라서 순차적으로 배치된 p+웰, p-에피택셜층, n+웰을 포함하고, 상기 n+웰의 에지에 추가적인 n 타입 도핑을 통해 형성된 n-웰 가드링(guard ring)을 더 포함하며, 센싱하고자 하는 광은 상기 p+웰에서 상기 IC 기판 방향으로 조사되는 광을 포함하고,
   상기 복수개의 가이거 모드 아발란치 포토다이오드 구조체와 상기 IC 기판 사이에 개재되어, 하나의 가이거 모드 아발란치 포토다이오드 구조체에서 발생하는 2차 광자가 인접한 가이거 모드 아발란치 포토다이오드 구조체로 이동하는 것을 차단하는, 서로 이격된 복수개의 광자 차단막을 더 포함하고,
   상기 복수개의 가이거 모드 아발란치 포토다이오드 구조체 각각과 상기 광자 차단막 사이에 개재되고, 산화막으로 이루어진 절연막을 더 포함하고,
   상기 광자 차단막은 금속을 포함하여 상기 2차 광자를 통과시키지 않고 반사하는 반사막으로 이루어지며,
   상기 절연막을 관통하여 상기 n+웰과 상기 복수개의 광자 차단막을 연결하는 도전 통로인 콘택 패턴; 및
   하나의 가이거 모드 아발란치 포토다이오드 구조체에서 발생하는 2차 광자가 인접한 가이거 모드 아발란치 포토다이오드 구조체로 이동하는 것을 차단하도록, 상기 복수개의 가이거 모드 아발란치 포토다이오드 구조체 각각의 사이에 개재되는 복수개의 다른 차단막을 더 포함하는, 이면 조사형 실리콘 광전자 증배센서.
2. 삭제
3. 제 1 항에 있어서,
   상기 n+웰은 상기 p-에피택셜층의 양면 중 상기 IC 기판과 대면하는 면을 통한 n 타입 도핑에 의하여 상기 p-에피택셜층 내에 형성된, 이면 조사형 실리콘 광전자 증배센서.
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