KR101725868B1

KR101725868B1 - Method and Apparatus for Power-On-Reset

Info

Publication number: KR101725868B1
Application number: KR1020150134515A
Authority: KR
Inventors: 문제철
Original assignee: (주)에프씨아이
Priority date: 2015-09-23
Filing date: 2015-09-23
Publication date: 2017-04-13
Anticipated expiration: 2035-09-23
Also published as: KR20170036164A

Abstract

본 실시예는, 외부 핀과 외부 소자의 추가적인 사용 없이도 내부 또는 외부에서 인가되는 다양한 형태의 클럭 신호를 이용하여 순차 로직의 초기화를 위한 신호를 생성 가능토록 하는 방법 및 그 장치에 관한 것이다.The present embodiment relates to a method and apparatus for generating signals for initialization of sequential logic using various types of clock signals applied from inside or outside without using additional pins and external elements.

Description

METHOD AND APPARATUS FOR POWER-ON-RESET GENERATING METHOD THEREFOR

본 실시예는 저장소자를 초기화하기 위한 신호를 생성하는 방법 및 그 장치에 관한 것이다.This embodiment relates to a method and apparatus for generating a signal for initializing a storage element.

이 부분에 기술된 내용은 단순히 본 실시예에 대한 배경 정보를 제공할 뿐 종래기술을 구성하는 것은 아니다.The contents described in this section merely provide background information on the present embodiment and do not constitute the prior art.

일반적으로 래치나 플립플롭이 포함된 집적회로는 전원이 인가된 이후 저장 소자로서 동작을 하기 위해서 기 저장된 내용을 소거해야 할 필요가 있다. 이렇게 기 저장된 내용을 제거하는 것을 초기화(리셋)라고 한다.In general, an integrated circuit including a latch or a flip-flop needs to erase the stored contents in order to operate as a storage element after power is applied. The removal of such stored contents is called initialization (reset).

초기화하는 방식으로, 전원이 인가된 이후 모든 래치와 플립플롭을 초기화하는 방식을 사용하는데, 일반적으로 래치와 플립플롭이 포함된 소자 외부에서 리셋 신호를 생성하여 래치와 플립플롭이 포함된 소자 내부에 인가하는 방식을 사용한다. 이런 경우에는 추가적으로 리셋을 위한 핀 및 리셋 신호를 위한 추가적인 외부 소자가 필요해지는 단점이 생긴다. 따라서, 칩 내부에서 리셋 신호를 생성할 수 있다면 칩의 설계의 측면에서 많은 이점이 발생하게 된다.In the initialization method, all the latches and flip-flops are initialized after the power is applied. In general, a reset signal is generated outside the device including the latches and flip-flops, . In this case, additional external devices for the reset and reset signals are required. Therefore, if the reset signal can be generated in the chip, many advantages are obtained in terms of chip design.

이전에도 파워온 리셋(Power-On-Reset)에 관계된 기술은 구현되어 있었다.Previously, technologies related to Power-On-Reset were implemented.

첫 번째로, 카운터만 사용해서 전원이 공급된 지 일정 시간이 지난 후 리셋 신호를 생성하는 회로(한국 공개 공보 제10-1997-016951호)를 구현한 예가 있는데, 발진회로의 초기 값에 따라서 카운팅 횟수가 달라져서 부정확한 리셋 신호를 생성할 수 있다.First, there is an example of implementing a circuit (Korean Unexamined Patent Application Publication No. 10-1997-016951) that generates a reset signal after a certain period of time after power is supplied by using only a counter. According to the initial value of the oscillation circuit, An incorrect reset signal can be generated because the number of times is changed.

두 번째는, 기준전압을 만들고 전압 검출 회로 및 펄스 발생 회로를 이용해서 리셋신호를 생성하는 회로(한국 공개 공보 제10-2003-0028289호)가 있는데, 추가적으로 리셋 신호 생성회로 내부 또는 외부에 전원 전압을 분압하여 기준전압을 생성하는 기준전압 회로를 추가로 구현하여야 하는 단점이 있었다.Second, there is a circuit (Korean Patent Publication No. 10-2003-0028289) which generates a reference voltage and generates a reset signal using a voltage detection circuit and a pulse generation circuit. In addition, a power supply voltage A reference voltage circuit for generating a reference voltage is required to be further implemented.

본 실시예는, 외부 핀과 외부 소자의 추가적인 사용 없이도 내부 또는 외부에서 인가되는 다양한 형태의 클럭 신호를 이용하여 순차 로직의 초기화를 위한 신호(파워온 리셋 신호)를 생성 가능토록 하는 방법 및 그 장치를 제공하는 데 주된 목적이 있다.This embodiment is directed to a method for generating a signal (power-on reset signal) for initializing sequential logic by using various types of clock signals applied from the inside or the outside without using additional pins and external devices, The main purpose is to provide.

본 실시예는, 저장소자를 초기화하기 위한 신호를 생성하는 파워온 리셋 회로에 있어서, 상기 초기화를 위한 입력으로서 클럭 신호를 수신하고, 상기 클럭 신호를 버퍼링하여 출력하는 클럭 버퍼; 상기 클럭 버퍼에서 출력되는 상기 클럭 신호의 출력 시점을 제어하는 신호 제어기; 상기 클럭 버퍼로부터 상기 클럭 신호를 수신하여 상기 클럭 신호의 피크 전압을 검출하는 검출기; 및 상기 피크 전압을 기 설정된 기준 전압과 비교하고, 비교결과에 따라 상기 피크 전압이 상기 기준 전압보다 크거나 같은 경우 상기 초기화를 위한 트리거 신호를 발생하는 비교기를 포함하는 것을 특징으로 하는 파워온 리셋 회로를 제공한다.The power-on reset circuit generates a signal for initializing a storage element. The power-on reset circuit includes a clock buffer for receiving a clock signal as an input for initialization, buffering the clock signal, and outputting the clock signal; A signal controller for controlling the output timing of the clock signal output from the clock buffer; A detector receiving the clock signal from the clock buffer and detecting a peak voltage of the clock signal; And a comparator for comparing the peak voltage with a preset reference voltage and generating a trigger signal for initialization when the peak voltage is equal to or greater than the reference voltage according to a result of the comparison, Lt; / RTI >

또한, 본 실시예의 다른 측면에 의하면, 적어도 하나의 저장소자를 포함하는 정보저장회로; 상기 저장소자의 초기화를 위한 입력으로서 클럭 신호를 수신하고, 상기 클럭 신호를 버퍼링하여 출력하는 클럭 버퍼; 상기 클럭 버퍼에서 출력되는 상기 클럭 신호의 출력 시점을 제어하는 신호 제어기; 상기 클럭 버퍼로부터 상기 클럭 신호를 수신하여 상기 클럭 신호의 피크 전압을 검출하는 검출기; 상기 피크 전압을 기 설정된 기준전압과 비교하고, 비교결과에 따라 상기 피크 전압이 상기 기준전압보다 크거나 같은 경우 상기 초기화를 위한 트리거 신호를 발생하는 비교기; 및 상기 클럭 신호 및 상기 트리거 신호에 근거하여 최종 리셋 신호를 생성하는 리셋 신호 생성기를 포함하는 것을 특징으로 하는 반도체 집적회로를 제공한다.According to another aspect of the present invention, there is also provided an information storage circuit comprising at least one storage element; A clock buffer for receiving a clock signal as an input for initializing the storage device, buffering the clock signal, and outputting the clock signal; A signal controller for controlling the output timing of the clock signal output from the clock buffer; A detector receiving the clock signal from the clock buffer and detecting a peak voltage of the clock signal; A comparator for comparing the peak voltage with a preset reference voltage and generating a trigger signal for initialization if the peak voltage is greater than or equal to the reference voltage according to a comparison result; And a reset signal generator for generating a final reset signal based on the clock signal and the trigger signal.

또한, 본 실시예의 다른 측면에 의하면, 파워온 리셋 회로가 저장소자를 초기화하기 위한 신호를 생성하는 방법에 있어서, 상기 초기화를 위한 입력으로서 클럭 신호를 수신하고, 상기 클럭 신호의 출력 시점을 제어하여 출력하는 과정; 상기 출력하는 과정에서 출력된 상기 클럭 신호의 피크 전압을 검출하는 과정; 및 상기 피크 전압을 수신하여 기 설정된 기준전압과 비교하고, 비교결과에 따라 상기 피크 전압이 상기 기준전압보다 크거나 같은 경우 상기 초기화를 위한 트리거 신호를 발생하는 과정을 포함하는 것을 특징으로 하는 파워온 리셋 회로의 저장소자 초기화 방법을 제공한다.According to another aspect of the present invention, there is provided a method of generating a signal for initializing a reservoir by a power-on reset circuit, the method comprising: receiving a clock signal as an input for initialization; Process; Detecting a peak voltage of the clock signal output in the outputting step; And generating the trigger signal for initialization when the peak voltage is greater than or equal to the reference voltage according to a result of the comparison, and receiving the peak voltage and comparing the peak voltage with a preset reference voltage. A method of initializing a storage element of a reset circuit is provided.

본 실시 예에 의하면, 내부 또는 외부에서 인가되는 다양한 형태의 클럭 신호를 이용하여 순차 로직의 초기화를 위한 신호를 생성하는 회로를 칩 내부에 설계함으로써 외부 핀의 추가적인 사용 없이도 저장소자의 초기화를 수행할 수 있는 효과가 있다.According to this embodiment, by designing a circuit for generating a signal for initializing the logic sequentially using various types of clock signals applied from the inside or the outside, it is possible to perform initialization of the regulator without additional use of the external pin There is an effect.

또한, 본 실시예에 의하며, 내부 또는 외부에서 인가되는 다양한 형태의 클럭 신호를 이용하여 순차 로직의 초기화를 위한 신호를 생성하는 회로를 집적화함으로써 외부와의 연결을 위한 입출력 단자의 개수를 줄일 수 있으며, 이를 통해, 입출력 단자에 대한 추가적인 사용 개선이 가능한 효과가 있다.According to the present embodiment, by integrating a circuit for generating a signal for initializing sequential logic using various types of clock signals applied from the inside or the outside, the number of input / output terminals for connection with the outside can be reduced , Thereby making it possible to further improve the use of the input / output terminals.

도 1은 본 실시예에 따른 파워온 리셋 회로의 블럭도이다.
도 2는 도 1의 신호 제어기의 예시적인 회로도이다.
도 3은 도 1의 검출기의 예시적인 회로도이다.
도 4는 도 1의 비교기의 예시적인 회로도이다.
도 5는 도 1의 N비트 카운터가 포함된 리셋 신호 생성기의 N비트 카운터의 신호 입출력을 나타낸 도면이다.
도 6은 본 실시예에 따른 저장소자를 초기화하기 위한 신호를 생성하는 방법 을 설명하기 위한 순서도이다.
도 7은 본 실시예에 따른 각 블럭에서 생성하는 신호의 파형을 나타낸 시간-전압 그래프이다.1 is a block diagram of a power-on reset circuit according to the present embodiment.
2 is an exemplary circuit diagram of the signal controller of FIG.
Figure 3 is an exemplary circuit diagram of the detector of Figure 1;
4 is an exemplary circuit diagram of the comparator of Fig.
5 is a diagram illustrating a signal input / output of an N-bit counter of a reset signal generator including the N-bit counter of FIG.
6 is a flowchart illustrating a method of generating a signal for initializing a reservoir according to the present embodiment.
7 is a time-voltage graph showing waveforms of signals generated in each block according to the present embodiment.

이하, 첨부된 도면을 참조하여 상세하게 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 실시예에 따른 파워온 리셋 회로의 블럭도이다.1 is a block diagram of a power-on reset circuit according to the present embodiment.

본 실시예에 따른 파워온 리셋 회로(100)는 내부 또는 외부에서 인가되는 다양한 형태의 클럭 신호를 이용하여 저장 소자의 초기화를 위한 리셋 신호를 생성한다. 이때, 리셋 신호는 저장 소자 예컨대, 래치 또는 플립플롭의 상태를 디지털 신호 "0"으로 초기화하기 위한 신호를 의미한다.The power-on reset circuit 100 according to the present embodiment generates a reset signal for initializing the storage element using various types of clock signals applied internally or externally. At this time, the reset signal means a signal for initializing the state of the storage element, e.g., latch or flip-flop, to the digital signal "0 ".

파워온 리셋 회로(100)는 초기화가 필요한 집적 소자와 함께 동일한 칩셋에 구현될 수 있으며, 래치 또는 플릿플롭과 같은 저장소자를 포함한 회로와 함께 단일 반도체 집적회로로서 구현될 수 있다.The power-on reset circuit 100 may be implemented in the same chipset as the integrated device requiring initialization, and may be implemented as a single semiconductor integrated circuit with circuitry including a latch or a reservoir such as a frit-flop.

도 1에 도시하듯이, 본 실시예에 따른 파워온 리셋 회로(100)는 신호 제어기(130), 트리거 신호 생성기(140) 및 리셋 신호 생성기(170)를 포함하며, 클럭 제공부(110) 및 클럭 버퍼(122, 124, 126)를 추가 구비하는 형태로 구현될 수 있다.1, the power-on reset circuit 100 according to the present embodiment includes a signal controller 130, a trigger signal generator 140, and a reset signal generator 170, It may be implemented in the form of additionally providing clock buffers 122, 124, and 126.

클럭 제공부(110)는 저장소자의 초기화를 위한 입력으로서 클럭 신호를 제공한다. 클럭 제공부(110)는 파워온 리셋 회로(100)의 내부에 구비되며, 내부 클럭 생성기를 포함하는 형태로 구현될 수 있다. 내부 클럭 생성기는 전원이 공급되고 일정 시간이 경과되면 일정한 주파수와 크기를 가진 클럭 신호를 생성하여 파워온 리셋 회로(100)에 제공한다. 내부 클럭 생성기는 정확한 주파수의 클럭 신호를 생성하기 위하여 통상적으로 수정진동자가 사용될 수 있다.The clock supply 110 provides a clock signal as an input for the initialization of the reservoir. The clock providing unit 110 is provided in the power-on reset circuit 100 and may be implemented in a form including an internal clock generator. The internal clock generator generates a clock signal having a predetermined frequency and magnitude and supplies the generated clock signal to the power-on reset circuit 100 when power is supplied and a predetermined time elapses. The internal clock generator may be a quartz oscillator typically used to generate a clock signal of the correct frequency.

한편, 본 실시예에 따른 파워온 리셋 회로(100)는 파워온 리셋 회로의 내부에 구비된 내부 클럭 생성기로부터 생성된 클럭 신호를 저장소자의 초기화를 위한 입력으로서 제공받을 수도 있지만, 파워온 리셋 회로(100)의 외부에 구비된 외부 클럭 생성기로부터 생성된 클럭 신호를 저장소자의 초기화를 위한 입력으로서 제공받을 수도 있다. 예컨대, 반도체 칩을 복수 개 같이 사용하는 시스템인 경우 하나의 클럭 신호를 만들어서 여러 칩에 클럭 신호를 공유하는 형태로 설계되며, 마찬가지로, 파워온 리셋 회로(100)는 해당 클럭 신호를 저장소자의 초기화를 위한 입력으로서 수신할 수 있다. 이 경우, 클럭 제공부(110)는 외부 클럭 생성기로부터 생성된 클럭 신호를 수신하여 파워온 리셋 회로(100)에 제공하는 역할을 수행한다.On the other hand, the power-on reset circuit 100 according to the present embodiment may receive the clock signal generated from the internal clock generator provided in the power-on reset circuit as an input for initializing the regulator, The clock signal generated from the external clock generator provided outside of the controller 100 may be provided as an input for initializing the controller. For example, in the case of a system using a plurality of semiconductor chips, a clock signal is generated to share a clock signal to a plurality of chips. Likewise, the power-on reset circuit 100 initializes a corresponding clock signal Lt; / RTI > In this case, the clock providing unit 110 receives the clock signal generated from the external clock generator and provides the clock signal to the power-on reset circuit 100.

클럭 버퍼(122, 124, 126)는 클럭 제공부(110)로부터 제공되는 클럭 신호를 수신하고, 수신한 클럭 신호를 버퍼링하여 출력한다. 클럭 버퍼(122, 124, 126)의 경우 실시예에 따라 복수 개가 구비될 수 있으며, 각각의 클럭 버퍼는 도 1에 도시된 바와 같이 클럭 제공부(110)가 생성한 클럭 신호를 1차적으로 입력받는 부위에 구비되거나(122, 124), 다른 클럭 버퍼(122)와 직렬로 연결되어 다른 클럭 버퍼(122)로부터 버퍼링된 클럭 신호를 수신하는 형태로 구비될 수 있다. 본 실시예에서는 파워온 리셋 회로(100) 내 클럭 버퍼(122, 124, 126)의 구비 형태에서 대해서 특정 형태로 한정하지는 않는다.The clock buffers 122, 124, and 126 receive the clock signal provided from the clock supplier 110 and buffer the received clock signal. In the case of the clock buffers 122, 124, and 126, a plurality of clock buffers 122, 124, and 126 may be provided, and each of the clock buffers may be configured to primarily input a clock signal generated by the clock providing unit 110, (122, 124), or in series with other clock buffers (122) to receive a buffered clock signal from another clock buffer (122). In the present embodiment, the form of the clock buffers 122, 124, 126 in the power-on reset circuit 100 is not limited to a specific form.

한편, 클럭 버퍼(122, 124, 126) 중 트리거 신호 생성기(140), 보다 자세하게는 검출기(150)의 앞단에 구비되는 클럭 버퍼(124)는 일종의 모니터링 버퍼로서 클럭 제공부(110)로부터 제공되는 클럭 신호를 실질적으로 저장소자의 초기화를 위한 입력으로서 파워온 리셋 회로(100)에 제공하는 역할을 수행한다. 본 실시예에 따른 클럭 버퍼(124)는 신호 제어기(130)로부터 클럭 신호의 출력 시점을 제어하는 제어신호를 수신하고, 수신한 제어신호에 기초하여 특정 출력 시점에 클럭 신호를 출력한다. 이에 대한 자세한 설명은 신호 제어기(130)를 설명하는 부분에서 보다 자세하게 후술토록 한다.The trigger signal generator 140 of the clock buffers 122, 124 and 126, more specifically, the clock buffer 124 provided at the front end of the detector 150 is provided as a kind of monitoring buffer from the clock supplier 110 And provides the clock signal to the power-on reset circuit 100 as an input for substantially initializing the regulator. The clock buffer 124 according to the present embodiment receives a control signal for controlling the output timing of the clock signal from the signal controller 130 and outputs a clock signal at a specific output timing based on the received control signal. A detailed description thereof will be given in more detail later in the description of the signal controller 130.

신호 제어기(130)는 클럭 버퍼(124)에서 출력되는 클럭 신호의 출력 시점을 제어한다. 즉, 신호 제어기(130)는 클럭 버퍼(124)가 파워온 리셋 회로(100)에 전원이 인가된 시점을 기준으로 기 설정된 시간이 경과된 이후 클럭 신호를 검출기(150)로 출력하도록 하는 제어신호를 생성한다. 이를 위해, 신호 제어기(130)는 클럭 제공부(110)로부터 클럭 신호를 제공받을 수 있다.The signal controller 130 controls the output timing of the clock signal output from the clock buffer 124. That is, the signal controller 130 controls the clock buffer 124 such that the clock buffer 124 outputs a clock signal to the detector 150 after a predetermined time has elapsed based on a time point when power is supplied to the power-on reset circuit 100 . To this end, the signal controller 130 may receive a clock signal from the clock supplier 110.

앞서 명시된 바와 같이, 본 실시예에 따른 파워온 리셋 회로(100)는 파워온 리셋 회로의 내부에 구비된 내부 클럭 생성기로부터 생성된 클럭 신호를 저장소자의 초기화를 위한 입력으로서 제공받을 수도 있지만, 파워온 리셋 회로(100)의 외부에 구비된 외부 클럭 생성기로부터 생성된 클럭 신호를 저장소자의 초기화를 위한 입력으로서 제공받을 수도 있다. 한편, 클럭 신호가 파워온 리셋 회로(100)의 외부에 구비된 외부 클럭 생성기로부터 생성된 클럭 신호인 경우 클럭 버퍼(124)는 전원이 인가되는 것과 동시에 클럭 신호를 출력하게 된다. 이 경우, 검출기(150)와 비교기(160)는 자체의 초기화 시간을 확보하지 못하게 되며, 결국, 파워온 리셋 회로(100)로부터 생성되는 트리거 신호가 비정상적으로 나올 확률을 가지게 된다. 마찬가지로, 내부 클럭 생성기로부터 생성된 클럭 신호의 경우에도 전원이 공급되고 일정 시간이 경과되면 일정한 주파수와 크기를 가진 클럭 신호가 생성되기 때문에 일정 시간만큼의 시간이 확보되어야 한다.As described above, the power-on reset circuit 100 according to the present embodiment may receive the clock signal generated from the internal clock generator provided in the power-on reset circuit as an input for initializing the regulator, The clock signal generated from the external clock generator provided outside the reset circuit 100 may be provided as an input for initializing the regenerator. On the other hand, when the clock signal is a clock signal generated from an external clock generator provided outside the power-on reset circuit 100, the clock buffer 124 outputs a clock signal at the same time when power is applied. In this case, the detector 150 and the comparator 160 can not secure their initialization time, and as a result, the trigger signal generated from the power-on reset circuit 100 has a probability of abnormal occurrence. Similarly, in the case of the clock signal generated from the internal clock generator, since a clock signal having a constant frequency and magnitude is generated when power is supplied and a predetermined time has elapsed, a certain time must be secured.

이러한, 문제점을 해결하기 위해, 본 실시예에 따른 신호 제어기(130)는 클럭 버퍼(124)가 파워온 리셋 회로(100)에 전원이 인가된 시점을 기준으로 기 설정된 시간이 경과된 이후 클럭 신호를 검출기(150)로 출력하도록 제어함으로써 정상적인 트리거링 신호가 생성될 수 있도록 동작한다. 이때, 신호 제어기(130)로부터 생성되는 제어신호는 전원이 인가된 후 일정 시간 이후에 0에서 전원 전압의 높이로 올라가는 형상을 가지며, 이를 통해, 클럭 버퍼(124)는 전원이 인가된 후 일정 시간 이후에 클럭 신호를 출력하게 된다.In order to solve such a problem, the signal controller 130 according to the present embodiment controls the clock buffer 124 such that the clock buffer 124 outputs the clock signal < RTI ID = 0.0 > To the detector 150 so that a normal triggering signal can be generated. At this time, the control signal generated from the signal controller 130 has a shape rising from 0 to the power supply voltage after a certain time after the power is applied. Through this, the clock buffer 124 outputs a control signal And then outputs a clock signal.

기 설정된 시간은 클럭 신호가 내부 클럭 생성기로부터 생성된 경우에는 클럭 신호의 클럭 주기에 의해 결정된다. 예컨대, 기 설정된 시간은 전원이 공급된 후 내부 클럭 생성기로부터 생성된 클럭 신호가 안정기에 도달되는 시점에 대응되는 클럭 주기의 반복 횟수에 따라 결정될 수 있다.The predetermined time is determined by the clock period of the clock signal when the clock signal is generated from the internal clock generator. For example, the preset time may be determined according to the number of repetitions of the clock cycle corresponding to the time point at which the clock signal generated from the internal clock generator reaches the ballast after power is supplied.

기 설정된 시간은 클럭 신호가 외부 클럭 생성기로부터 생성된 경우에는 기 파악된 검출기(150) 및 비교기(160)의 초기화 시간에 따라 결정된다.The predetermined time is determined according to the initialization time of the detector 150 and the comparator 160 when the clock signal is generated from the external clock generator.

본 실시예의 경우, 신호 제어기(130)가 클럭 버퍼(124)에서 출력되는 클럭 신호의 출력 시점을 제어함으로써 상기와 같은 문제점을 해결하고, 내부뿐만 아니라 외부에서 생성된 다양한 형태의 클럭 신호를 이용하여 저장소자의 초기화를 위한 리셋 신호를 생성할 수 있는 효과가 있다.In the present embodiment, the signal controller 130 controls the output timing of the clock signal output from the clock buffer 124 to solve the above-described problem, and uses various internally generated clock signals as well as internal clock signals There is an effect that a reset signal for initializing the storage element can be generated.

한편, 신호 제어기(130)는 생성된 제어 신호를 검출기(150) 및 비교기(160)로 추가 전달하고, 이를 통해, 검출기(150) 및 비교기(160)가 제어 신호가 인가되는 시점에 제공되는 클럭 신호를 이용하여 저장소자의 초기화를 위한 리셋 신호의 생성 동작을 수행하도록 한다.The signal controller 130 further transmits the generated control signal to the detector 150 and the comparator 160 so that the detector 150 and the comparator 160 output the clock signal So that a reset signal generation operation for initializing the storage is performed.

트리거 신호 생성기(140)는 클럭 버퍼(124)로부터 클럭 신호를 입력받아 클럭 신호의 정상 출력 여부를 판단하고, 판단결과에 따라 클럭 신호가 정상적으로 출력되는 것으로 판단되는 경우 해당 타이밍에 OFF 상태에서 ON 상태로 천이하는 신호인 트리거 신호를 생성한다. 트리거 신호 생성기(140)는 검출기(150) 및 비교기(160)를 포함한다.The trigger signal generator 140 receives a clock signal from the clock buffer 124 and determines whether the clock signal is normally output. If the clock signal is determined to be normally output according to the determination result, And generates a trigger signal. The trigger signal generator 140 includes a detector 150 and a comparator 160.

검출기(150)는 클럭 버퍼(124)로부터 입력된 클럭 신호로부터 클럭 신호의 포락선에 해당하는 전압인 피크 전압을 산출한다. 검출기(150)는 상용화된 어떠한 구조를 사용하여도 무방하다.The detector 150 calculates a peak voltage, which is a voltage corresponding to the envelope of the clock signal, from the clock signal input from the clock buffer 124. The detector 150 may be any commercially available structure.

검출기(150)는 비교기(160)의 기준 전압으로 사용되는 바이어스 전압 또는 검출기(150)의 전압 보조용 바이어스 전압을 추가로 생성할 수 있다.The detector 150 may further generate a bias voltage used as a reference voltage of the comparator 160 or a bias voltage for voltage assistance of the detector 150. [

비교기(160)는 기 설정된 기준 전압과 앞서 검출기(150)로부터 산출된 피크 전압을 비교하여 피크 전압이 기준 전압 대비 더 크거나 같은 경우 제1 신호를, 피크 전압이 기준 전압 대비 더 작은 경우에는 제2 신호를 출력한다. 여기서 제1 신호와 제2 신호는 서로 구분만 된다면 어떠한 신호도 관계없다. 본 실시예에서의 비교기(160) 역시 통상적인 비교기를 그대로 사용할 수 있다.The comparator 160 compares the preset reference voltage with the peak voltage calculated previously from the detector 150 and outputs a first signal when the peak voltage is greater than or equal to the reference voltage and a second signal when the peak voltage is smaller than the reference voltage 2 signal. Here, if the first signal and the second signal are distinguished from each other, no signal is involved. The comparator 160 in this embodiment can also use a conventional comparator as it is.

비교기(160)는 기준 전압으로서, 전원 전압과 접지 전극 사이에 부하를 연결하여 바이어스 전압을 생성하고, 생성된 바이어스 전압을 기준 전압으로 사용할 수 있다.As a reference voltage, the comparator 160 may connect a load between the power supply voltage and the ground electrode to generate a bias voltage, and use the generated bias voltage as a reference voltage.

비교기(160)는 기 설정된 기준 전압과 검출기(150)로부터 산출된 피크 전압을 입력으로 하여 ON/OFF의 두 가지 상태를 나타내는 신호를 생성함으로써, 피크 전압이 기준 전압보다 크거나 같은 시점을 기준으로 오프 상태에서 온 상태로 전환되는 트리거 신호를 발생한다. 이러한, 트리거 신호는 그 자체로 저장소자의 초기화를 위한 리셋 신호로서 사용될 수도 있다.The comparator 160 receives a preset reference voltage and a peak voltage calculated from the detector 150 and generates a signal indicative of two states of ON and OFF so that the peak voltage is higher than or equal to the reference voltage And generates a trigger signal that is switched from the OFF state to the ON state. This trigger signal may itself be used as a reset signal for the initialization of the depot.

본 실시예에 따른 비교기(160)는 히스테리시스를 가진 비교기가 사용될 수 있다. 히스테리시스를 가진 비교기(160)를 사용하면 피크 전압 신호에 유동이 있는 경우라도 변화가 작은 안정된 출력을 얻을 수 있다. 히스테리시스를 가진 비교기(160)는 피크 전압이 증가하는 방향일 때보다 피크 전압이 감소하는 방향일 때 기준 전압보다 낮은 전압에서 출력 전압이 전환된다. 따라서, 히스테리시스를 가진 비교기(160)를 사용하는 경우 피크 전압이 일시적으로 비교 전압보다 작아지는 값을 갖는다고 하여도 변하지 않고 불필요한 트리거 신호를 만들어내지 않는 효과가 있다.A comparator having hysteresis may be used as the comparator 160 according to the present embodiment. Using the hysteresis comparator 160, a stable output with a small change can be obtained even when there is a flow in the peak voltage signal. The comparator 160 having the hysteresis switches the output voltage at a voltage lower than the reference voltage when the peak voltage is decreasing in the direction in which the peak voltage is increasing. Therefore, when the comparator 160 having a hysteresis is used, even if the peak voltage temporarily becomes lower than the comparison voltage, the effect is not produced and an unnecessary trigger signal is not produced.

리셋 신호 생성기(170)는 트리거 신호 생성기(140)로부터 트리거 신호를 입력받고, 클럭 제공부(110)로부터 클럭 버퍼(126)를 경유하여 제공되는 클럭 신호를 입력받아 최종 리셋 신호를 생성한다.The reset signal generator 170 receives the trigger signal from the trigger signal generator 140 and receives the clock signal from the clock supplier 110 via the clock buffer 126 to generate a final reset signal.

리셋 신호 생성기(170)는 트리거 신호 및 클럭 신호에 기초하여 트리거 신호에 OFF 신호로 전환되는 타이밍을 추가한다. 여기서 OFF 신호로 전환되는 시점은 클럭 신호를 기준으로 최초 클럭 신호가 입력된 후 기설정된 시간이 지난 후로 정한다. 보다 구체적으로 설명하면, 신호의 전환 타이밍은, 기 설정된 횟수의 클럭 신호의 주기가 경과했을 때이며, 이때에 입력된 트리거 신호를 ON에서 OFF로 전환하여 출력한다. 따라서, 최종적으로 생성된 리셋 신호는 전원이 인가되었을 때 기설정된 기간 동안 특정 전압으로 ON 되었다가 일정 시간이 지난 후 OFF 되는 신호이다.The reset signal generator 170 adds timing to switch the trigger signal to the OFF signal based on the trigger signal and the clock signal. Here, the time point of switching to the OFF signal is determined after a predetermined time after the input of the first clock signal based on the clock signal. More specifically, the signal switching timing is when a predetermined number of clock signal cycles have elapsed. At this time, the input trigger signal is switched from ON to OFF and output. Therefore, the finally generated reset signal is a signal that is turned on at a specific voltage for a predetermined period when the power is applied, and then turned off after a predetermined time.

도 2는 도 1의 신호 제어기의 예시적인 회로도이다.2 is an exemplary circuit diagram of the signal controller of FIG.

신호 제어기(130)는 클럭 버퍼(124)에서 출력되는 클럭 신호의 출력 시점을 제어한다.The signal controller 130 controls the output timing of the clock signal output from the clock buffer 124.

본 실시예에 따른, 신호 제어기(130)는 복수 개의 전압 디바이더 및 복수 개의 인버터를 포함하는 형태로 구현되어 클럭 버퍼(124)에서 출력되는 클럭 신호의 출력 시점을 제어하기 위한 제어신호를 생성할 수 있다. 예컨대, 신호 제어기(130)로부터 생성되는 제어신호는 전원이 인가된 후 일정 시간 이후에 0에서 전원 전압의 높이로 올라가는 형상을 가지며, 이를 통해, 클럭 버퍼(124)는 전원이 인가된 후 일정 시간 이후에 클럭 신호를 출력하게 된다.The signal controller 130 according to the present embodiment includes a plurality of voltage dividers and a plurality of inverters to generate a control signal for controlling the output timing of a clock signal output from the clock buffer 124 have. For example, the control signal generated from the signal controller 130 has a shape that rises from 0 to a power supply voltage after a predetermined time after power is applied. Through this, the clock buffer 124 outputs a control signal And then outputs a clock signal.

본 실시예에서는 신호 제어기(130)의 형태에 대해서 특정 형태로 한정하지 않는다. 예컨대, 신호 제어기(130)는 클럭 버퍼(124)에서 출력되는 클럭 신호의 출력 시점을 제어하기 위한 제어신호를 생성할 수 있다면 어떠한 형태로도 구현 가능하다.In the present embodiment, the form of the signal controller 130 is not limited to a specific form. For example, the signal controller 130 can be implemented in any form as long as it can generate a control signal for controlling the output timing of the clock signal output from the clock buffer 124.

도 3은 도 1의 검출기의 예시적인 회로도이다.Figure 3 is an exemplary circuit diagram of the detector of Figure 1;

검출기(150)는 클럭 신호를 입력받아서, 클럭 신호의 피크값들을 연결한 포락선 형태의 전압을 출력한다.The detector 150 receives a clock signal and outputs a voltage in the form of an envelope connecting the peak values of the clock signal.

검출기(150)는 전원 전압(VDD)과 일단을 연결하고 정전류가 흐르도록 제어된 트랜지스터에 연결된 부하의 중간 또는 말단에 바이어스 전압(Bias Voltage) 단자를 연결하여 검출기(150) 자체와 비교기(160)에서 사용할 바이어스 전압을 생성하도록 구성할 수 있다.The detector 150 is connected to the detector 150 itself and the comparator 160 by connecting a bias voltage terminal to the intermediate or terminal of the load connected to the controlled transistor so as to connect the power supply voltage VDD and one end, May be configured to generate a bias voltage to be used in the transistor.

본 실시예에서 검출기(150)는 클럭 신호의 피크 값의 크기를 출력할 수 있다면 어떠한 형태를 가진다고 해도 관계없다. 여기서 제시한 회로도와 예는 단순한 구성을 가진 검출기(150)를 예시한 것일 뿐, 본 발명이 본 실시예에 한정되는 것은 아니다.In this embodiment, the detector 150 may have any form as long as it can output the magnitude of the peak value of the clock signal. The circuit diagram and examples presented herein are merely illustrative of a detector 150 having a simple configuration, and the present invention is not limited to this embodiment.

도 4는 도 1의 비교기의 예시적인 회로도이다.4 is an exemplary circuit diagram of the comparator of Fig.

비교기(160)는 검출기(150)에서 출력된 피크 전압 신호를 입력받아서 기준전압과 비교한다. 비교기(160)는 피크 전압이 기준전압보다 크거나 같은 경우 기 설정된 전압을 출력하고 기준 전압보다 낮을 경우 또 다른 기 설정된 전압을 출력한다. 다시 말해서 비교기(160)는 서로 다른 두 개의 신호를 입력받아서 그 중 하나의 신호 크기를 기준으로 다른 신호의 크기가 더 큰지 여부를 판단하여 크거나 같은 경우 제1 신호를 출력하고 작을 경우 제2 신호를 출력한다. 출력되는 신호의 종류에는 제1 신호와 제2 신호가 서로 구분될 수만 있다면 특별한 제한이 없다. 예를들어, 제1 신호가 ON, 제2 신호가 OFF 신호가 될 수 있으며, 그 역도 될 수 있다.The comparator 160 receives the peak voltage signal output from the detector 150 and compares it with a reference voltage. The comparator 160 outputs a predetermined voltage when the peak voltage is greater than or equal to the reference voltage and outputs another predetermined voltage when the peak voltage is lower than the reference voltage. In other words, the comparator 160 receives two different signals, determines whether the size of the other signal is larger based on the signal size of the two signals, and outputs a first signal when it is greater than or equal to the second signal, . There is no particular restriction on the type of the output signal as long as the first signal and the second signal can be distinguished from each other. For example, the first signal may be ON, the second signal may be OFF, and vice versa.

비교기(160)는 기 설정된 기준 전압과 검출기(150)로부터 산출된 피크 전압을 입력으로 하여 ON/OFF의 두 가지 상태를 나타내는 신호를 생성함으로써, 피크 전압이 기준 전압보다 크거나 같은 시점을 기준으로 오프 상태에서 온 상태로 전환되는 트리거 신호를 발생한다.The comparator 160 receives a preset reference voltage and a peak voltage calculated from the detector 150 and generates a signal indicative of two states of ON and OFF so that the peak voltage is higher than or equal to the reference voltage And generates a trigger signal that is switched from the OFF state to the ON state.

본 실시예에 따른 비교기(160)는 제1 트랜지스터(410)와 제2 트랜지스터(420)에 흐르는 전류비에 비례하는 히스테리시스 전압을 가진다. 도 3에서 설명한 바와 같이 검출기(150)에서 생성된 신호는 노이즈를 일부 포함하고 있어서 일시적인 변동이 있을 수 있다. 본 실시 예에서는 히스테리시스를 가진 비교기(160)를 사용함으로써 이러한 일시적인 변동이 없는 안정된 트리거 신호를 생성할 수 있다.The comparator 160 according to the present embodiment has a hysteresis voltage proportional to a current ratio flowing through the first transistor 410 and the second transistor 420. As described with reference to FIG. 3, the signal generated by the detector 150 includes a part of noise, so that there may be a temporary variation. In this embodiment, by using the hysteresis comparator 160, it is possible to generate a stable trigger signal free from such temporal fluctuation.

본 실시에서 설명한 비교기(160)는 통상적인 비교기를 사용하여 입력받은 피크 전압 신호를 트리거 신호로 변환하는 방법을 예시한 것이다. 따라서 피크 전압 신호를 기설정된 전압과 비교하여 피크 전압 신호가 기설정된 전압보다 더 높은 전압을 갖는 시점을 특정하여 출력전압이 ON으로 전환되는 트리거 신호를 생성할 수 있다면, 상용되는 비교기 중 어느 것을 사용하여도 무방하다.The comparator 160 described in this embodiment exemplifies a method of converting a peak voltage signal input using a conventional comparator into a trigger signal. Therefore, if the peak voltage signal is compared with the preset voltage, and the trigger signal that the output voltage is turned ON can be generated by specifying the time when the peak voltage signal has a voltage higher than the predetermined voltage, any of the commonly used comparators It is also acceptable.

도 5는 도 1의 N비트 카운터가 포함된 리셋 신호 생성기의 N비트 카운터의 신호 입출력을 나타낸 도면이다.5 is a diagram illustrating a signal input / output of an N-bit counter of a reset signal generator including the N-bit counter of FIG.

리셋 신호 생성기(170)는 기 설정된 기간이 결과한 후 트리거 신호를 OFF 상태로 만드는 신호를 생성한다. 따라서 리셋 신호 생성기(170)는 트리거 신호를 입력받고, 트리거 신호와 동기화된 기설정된 기간 측정기를 통해 하강점을 특정한다. 본 실시예에서는 N비트의 클럭신호 구간이 경과된 후 트리거 신호를 OFF 상태로 전환하도록 하는 N비트 카운터(510)를 사용한다.The reset signal generator 170 generates a signal that turns off the trigger signal after a predetermined period of time has elapsed. Therefore, the reset signal generator 170 receives the trigger signal and specifies the falling point through a predetermined period measuring device synchronized with the trigger signal. In this embodiment, the N-bit counter 510 is used to switch the trigger signal to the OFF state after the N-bit clock signal period has elapsed.

N비트 카운터(510)는 트리거 신호 생성기(140)에 입력되는 클럭 신호와 동일한 클럭 신호를 입력받아서 클럭 신호의 주기가 기설정된 횟수인 N회 반복된 것을 카운트한 후 트리거 신호를 OFF로 전환한다. OFF로 전환하기 이전의 N비트 카운터(510)는 트리거 신호를 그대로 출력하지만, 클럭 신호의 주기가 N회 반복된 후 N비트 카운터(510)는 트리거 신호를 OFF로 전환하여 출력한다. 이렇게 함으로써 N비트 카운터(510)가 생성하는 리셋 신호가 일정 기간 동안 ON 상태로 유지되도록 한다. 여기서, N비트 카운터(510)의 OFF로의 전환 시점은 카운트하는 N의 크기에 따라 결정된다. N의 크기는 기설정될 수도 있고, 필요시마다 조절되도록 제어될 수도 있다.The N-bit counter 510 receives the same clock signal as the clock signal input to the trigger signal generator 140, counts the number of times the cycle of the clock signal is repeated N times, and then switches the trigger signal to OFF. The N bit counter 510 before switching to OFF outputs the trigger signal as it is, but after the cycle of the clock signal is repeated N times, the N bit counter 510 switches the trigger signal to OFF and outputs it. Thus, the reset signal generated by the N-bit counter 510 is maintained in the ON state for a predetermined period of time. Here, the switching point of the N-bit counter 510 to OFF is determined according to the magnitude of N to be counted. The size of N may be preset or controlled to be adjusted as needed.

도 6은 본 실시예에 따른 저장소자를 초기화하기 위한 신호를 생성하는 방법 을 설명하기 위한 순서도이다.6 is a flowchart illustrating a method of generating a signal for initializing a reservoir according to the present embodiment.

파워온 리셋 회로(100)는 저장 소자의 초기화를 위한 입력으로서 클럭 신호를 수신하고, 클럭 신호의 출력 시점을 제어하여 출력한다(S602). 단계 S602에서 클럭 신호는 파워온 리셋 회로의 내부에 구비된 내부 클럭 생성기로부터 생성된 클럭 신호일 수도 있으며, 파워온 리셋 회로(100)의 외부에 구비된 외부 클럭 생성기로부터 생성된 클럭 신호일 수도 있다.The power-on reset circuit 100 receives the clock signal as an input for initializing the storage element, and controls the output timing of the clock signal to output the clock signal (S602). In step S602, the clock signal may be a clock signal generated from an internal clock generator provided inside the power-on reset circuit, or may be a clock signal generated from an external clock generator provided outside the power-on reset circuit 100. [

단계 S602에서 파워온 리셋 회로(100)는 클럭 신호를 버퍼링하여 출력하는 클럭 버퍼(124)가 파워온 리셋 회로(100)에 전원이 인가된 시점을 기준으로 기 설정된 시간이 경과된 이후 클럭 신호를 검출기(150)로 출력하도록 제어한다.In step S602, the power-on reset circuit 100 outputs a clock signal after a predetermined time has elapsed based on a time point at which power is supplied to the power-on reset circuit 100 by the clock buffer 124 that buffers and outputs the clock signal And outputs it to the detector 150.

파워온 리셋 회로(100)는 클럭 신호의 피크 전압을 검출한다(S604).The power-on reset circuit 100 detects the peak voltage of the clock signal (S604).

파워온 리셋 회로(100)는 단계 S604에서 검출한 피크 전압을 기 설정된 기준 전압과 비교하고, 피크 전압이 기준 전압보다 크거나 같은 경우 저장 소자의 초기화를 위한 트리거 신호를 발생한다(S606). 단계 S606에서 파워온 리셋 회로(100)는 기 설정된 기준 전압과 단계 S604에서 산출된 피크 전압을 입력으로 하여 ON/OFF의 두 가지 상태를 나타내는 신호를 생성함으로써, 피크 전압이 기준 전압보다 크거나 같은 시점을 기준으로 오프 상태에서 온 상태로 전환되는 트리거 신호를 발생한다.The power-on reset circuit 100 compares the peak voltage detected in step S604 with a predetermined reference voltage, and generates a trigger signal for initializing the storage element when the peak voltage is greater than or equal to the reference voltage (S606). In step S606, the power-on reset circuit 100 receives the preset reference voltage and the peak voltage calculated in step S604, and generates a signal indicative of two ON / OFF states, so that the peak voltage is greater than or equal to the reference voltage And generates a trigger signal that switches from the off state to the on state based on the viewpoint.

파워온 리셋 회로(100)는 단계 S602에서 수신한 클럭 신호 및 단계 S606에서 발생한 트리거 신호에 근거하여 저장 소자의 초기화를 위한 최종 리셋 신호를 생성한다(S608). 단계 S608에서 파워온 리셋 회로(100)는 클럭 신호가 최초 입력된 시점을 기준으로 기 설정된 시간이 경과한 후 트리거 신호가 온 상태에서 오프 상태로 전화되도록 하여 최종 리셋 신호를 생성한다.The power-on reset circuit 100 generates a final reset signal for initializing the storage element based on the clock signal received in step S602 and the trigger signal generated in step S606 (S608). In step S608, the power-on reset circuit 100 causes the trigger signal to be switched from the on state to the off state after a predetermined time has elapsed based on the timing at which the clock signal is initially input, thereby generating the final reset signal.

여기서, 단계 S62 내지 S608은 앞서 설명된 파워온 리셋 회로(100)의 각 구성요소의 동작에 각각 대응되므로 더 이상의 상세한 설명은 생략한다.Here, steps S62 to S608 correspond to the operations of the respective components of the power-on reset circuit 100 described above, respectively, and thus detailed description will be omitted.

도 7은 본 실시예에 따른 각 블럭에서 생성하는 신호의 파형을 나타낸 시간-전압 그래프이다.7 is a time-voltage graph showing waveforms of signals generated in each block according to the present embodiment.

(a)는 래치나 플립플롭 및 본 실시예에 따른 파워온 리셋회로를 포함하는 전체 회로에 전원이 인가되는 타이밍을 나타내는 파형이다. 도 7의 (a)에 도시된 바와 같이 특정한 시간(T₁)에서 일정한 전원 전압(VDD)이 인가된다.(a) is a waveform showing timing at which power is applied to the entire circuit including the latch or flip-flop and the power-on reset circuit according to the present embodiment. A constant power source voltage VDD is applied at a specific time T ₁ as shown in FIG. 7 (a).

(b)는 파워온 리셋 회로(100)의 외부에 구비된 외부 클럭 생성기로부터 생성된 클럭 신호의 파형이다. 반도체 칩을 복수 개 같이 사용하는 시스템인 경우 하나의 클럭 신호를 만들어서 여러 칩에 클럭 신호를 공유하는 형태로 설계되며, 마찬가지로, 파워온 리셋 회로(100)는 해당 클럭 신호를 저장소자의 초기화를 위한 입력으로서 수신할 수 있다. 이러한, 클럭 신호는 파워온 리셋 회로(100)에 인가되는 시점부터 일정한 주파수와 크기를 갖는다.(b) is a waveform of a clock signal generated from an external clock generator provided outside the power-on reset circuit 100. In the case of a system using a plurality of semiconductor chips, a clock signal is generated to share a clock signal to a plurality of chips. Likewise, the power-on reset circuit 100 outputs a corresponding clock signal to an input As shown in Fig. The clock signal has a constant frequency and magnitude from the point of time when it is applied to the power-on reset circuit 100.

(c)는 파워온 리셋 회로(100)의 내부에 구비된 내부 클럭 생성기로부터 생성된 클럭 신호의 파형이다. 이러한, 클럭 신호는 내부 클럭 생성기에 전원이 인가된 후 통상적인 지연(Delay)를 거쳐 ON 되며, 일정 시간 동안(T₁-T₂)의 과도기 상태를 지나서 정상 상태의 클럭신호를 생성한다.(c) is a waveform of a clock signal generated from an internal clock generator provided in the power-on reset circuit 100. [ The clock signal is turned on by a typical delay after power is applied to the internal clock generator, and generates a clock signal in a steady state after a transient state of (T ₁ -T ₂ ) for a predetermined time.

(d)는 신호 제어기(130)로부터 생성되는 제어신호의 파형이다. 도 7의 (d)에 도시하듯이, 신호 제어기(130)는 파워온 리셋 회로(100)에 전원이 인가된 시점을 기준으로 기 설정된 시간이 경과된 이후(T₃ ₎ 클럭 버퍼(124)가 클럭 신호를 검출기(150)로 출력하도록 하는 제어신호를 생성한다. 예컨대, 신호 제어기(130)로부터 생성되는 제어신호는 전원이 인가된 후 일정 시간 이후에 0에서 전원 전압의 높이로 올라가는 형상을 가지며, 이를 통해, 클럭 버퍼(124)는 전원이 인가된 후 일정 시간 이후에 클럭 신호를 출력하게 된다.(d) is a waveform of the control signal generated from the signal controller 130. [ The signal controller 130 controls the clock buffer 124 to be turned on after a predetermined time has elapsed based on the time when the power is applied to the power-on reset circuit 100 (T ₃ ₎ And generates a control signal to output the clock signal to the detector 150. For example, the control signal generated from the signal controller 130 has a shape that rises from 0 to a power supply voltage after a predetermined time after power is applied. Through this, the clock buffer 124 outputs a control signal And then outputs a clock signal.

기 설정된 시간은 클럭 신호가 내부 클럭 생성기로부터 생성된 경우에는 클럭 신호의 클럭 주기에 의해 결정되며, 클럭 신호가 외부 클럭 생성기로부터 생성된 경우에는 기 파악된 검출기(150) 및 비교기(160)의 초기화 시간에 따라 결정된다.The predetermined period of time is determined by the clock period of the clock signal when the clock signal is generated from the internal clock generator. If the clock signal is generated from the external clock generator, the initialization of the detected detector 150 and the comparator 160 It depends on the time.

(e)는 신호 제어기(130)로부터 생성되는 제어신호에 따라 클럭 버퍼(124)로부터 출력되는 클럭 신호의 파형으로서 실제 파워온 리셋 회로(100)에서 인식되는 클럭 신호의 파형을 도시하였다. 본 실시예의 경우 클럭 버퍼(124)가 파워온 리셋 회로(100)에 전원이 인가된 시점을 기준으로 기 설정된 시간이 경과된 이후 클럭 신호를 검출기(150)로 출력함으로써 내부 클럭 생성기로부터 생성된 클럭 신호를 이용하는 경우에는 안정화된 클럭 신호가 파워온 리셋 회로(100)에 인가될 수 있도록 한다. 또한, 외부 클럭 생성기로부터 생성된 클럭 신호를 이용하는 경우에는 검출기(150)와 비교기(160)의 초기화 시간을 확보하여 파워온 리셋 회로(100)가 정상적인 트리거 신호를 생성할 수 있도록 한다.(e) shows a waveform of a clock signal recognized by the actual power-on reset circuit 100 as a waveform of a clock signal output from the clock buffer 124 in accordance with a control signal generated from the signal controller 130. FIG. In this embodiment, the clock buffer 124 outputs a clock signal to the detector 150 after a lapse of a predetermined time based on the time when the power-on reset circuit 100 is powered on, thereby generating a clock generated from the internal clock generator Signal is used, a stabilized clock signal can be applied to the power-on reset circuit 100. When the clock signal generated from the external clock generator is used, the initialization time of the detector 150 and the comparator 160 is secured to allow the power-on reset circuit 100 to generate a normal trigger signal.

(f)는 트리거 신호의 파형이다. 트리거 신호 생성기(140)는 클럭 신호의 피크 전압을 검출하고, 이 피크 전압이 기 설정된 크기보다 크거나 같은 경우 특정 신호(일반적으로 ON 신호)를 생성한다. 다시 말해 클럭 신호가 정상 상태에 도달했을 때(T₄), 트리거 신호가 ON이 된다.(f) is a waveform of the trigger signal. Trigger signal generator 140 detects a peak voltage of the clock signal, and generates a specific signal (generally an ON signal) when this peak voltage is equal to or greater than a predetermined size. In other words, when the clock signal reaches the steady state (T ₄ ), the trigger signal turns ON.

(g)는 최종 리셋 신호의 파형으로서, 리셋 신호 생성기(170)는 트리거 신호 및 클럭 신호에 기초하여 트리거 신호에 OFF 신호로 전환되는 타이밍(T₆)을 추가한다. 한편, 최종 리셋 신호는 N비트 카운터(510)가 포함된 리셋 신호 생성기(170)를 거치면서 트리거 신호 자체의 지연이 발생하기 때문에 시작점(T₅)이 지연될 수 있다. 즉, 리셋 신호 생성기(190)는 클럭 신호를 입력 받아서 N 비트를 카운트하는 방법으로 트리거 신호의 OFF 타이밍을 산출하고, N 비트를 모두 카운트하여 OFF 타이밍에 도달 시 온 상태의 트리거 신호를 오프 상태로 전환하여 최종 리셋 신호를 생성한다.(g) is added to a final waveform of the reset signal, the reset signal generator 170 includes a timing (T ₆₎ is switched to the OFF signal to the trigger signal on the basis of the trigger signal and the clock signal. On the other hand, since the final reset signal passes through the reset signal generator 170 including the N-bit counter 510 and the delay of the trigger signal itself occurs, the start point T ₅ may be delayed. That is, the reset signal generator 190 calculates the OFF timing of the trigger signal by counting N bits by receiving the clock signal, counts all N bits, and turns off the trigger signal in the ON state when the OFF timing is reached And generates a final reset signal.

이상의 설명은 본 실시예의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 실시예가 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 실시예들은 본 실시예의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 실시예의 기술 사상의 범위가 한정되는 것은 아니다. 본 실시예의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 실시예의 권리범위에 포함되는 것으로 해석되어야 할 것이다.The foregoing description is merely illustrative of the technical idea of the present embodiment, and various modifications and changes may be made to those skilled in the art without departing from the essential characteristics of the embodiments. Therefore, the present embodiments are to be construed as illustrative rather than restrictive, and the scope of the technical idea of the present embodiment is not limited by these embodiments. The scope of protection of the present embodiment should be construed according to the following claims, and all technical ideas within the scope of equivalents thereof should be construed as being included in the scope of the present invention.

100: 파워온 리셋 회로 110: 클럭 제공부
122, 124, 126: 클럭 버퍼 130: 신호 제어기
140: 트리거 신호 생성기 150: 검출기
160: 비교기 170: 리셋 신호 생성기
410: 제1 트랜지스터 420: 제2 트랜지스터
510: N비트 카운터100: Power-on reset circuit 110:
122, 124, 126: clock buffer 130: signal controller
140: Trigger signal generator 150: Detector
160: comparator 170: reset signal generator
410: first transistor 420: second transistor
510: N-bit counter

Claims

A power-on reset circuit for generating a signal for initializing a storage element,
On reset circuit as an input for initialization or a clock signal generated from an external clock generator provided outside the power-on reset circuit, and buffers and outputs the clock signal A clock buffer;
A signal controller for controlling the output time of the clock signal output from the clock buffer so that the clock signal is output after a predetermined time elapses based on a time point at which power is supplied to the power-on reset circuit;
A detector receiving the clock signal from the clock buffer and detecting a peak voltage of the clock signal; And
And a comparator for comparing the peak voltage with a preset reference voltage and generating a trigger signal for initialization if the peak voltage is greater than or equal to the reference voltage according to a comparison result,
Wherein the predetermined time is determined in accordance with an initialization time of the detector and the comparator when the clock signal is generated from the external clock generator.

delete

The method according to claim 1,
The predetermined time may be,
Wherein the clock signal is determined by a clock period of the clock signal when the clock signal is generated from an internal clock generator.

The method according to claim 1,
The comparator comprising:
And generates the trigger signal that is switched from an off state to an on state based on a time point when the peak voltage is equal to or greater than the reference voltage.

The method according to claim 1,
The comparator comprising:
Wherein the power-on reset circuit is a comparator having a hysteresis voltage.

The method according to claim 1,
The power-on reset circuit includes:
Further comprising a reset signal generator receiving the clock signal and the trigger signal, and generating a final reset signal based on the clock signal and the trigger signal.

8. The method of claim 7,
The reset signal generator includes:
Wherein the reset signal generator generates the final reset signal by switching the trigger signal from an ON state to an OFF state after a predetermined time has elapsed based on a time point at which the clock signal is initially input to the reset signal generator, Circuit.

9. The method of claim 8,
The reset signal generator includes:
And an N-bit counter (N? 1) for receiving the clock signal and measuring an off timing of the trigger signal.

An information storage circuit including at least one storage element;
A clock generator for receiving a clock signal generated from an internal clock generator provided in the semiconductor integrated circuit or an external clock generator provided outside the semiconductor integrated circuit as an input for initializing the storage element, buffer;
A signal controller for controlling the output timing of the clock signal output from the clock buffer so that the clock signal is output after a predetermined time elapses based on a time point when power is applied to the semiconductor integrated circuit;
A detector receiving the clock signal from the clock buffer and detecting a peak voltage of the clock signal;
A comparator for comparing the peak voltage with a preset reference voltage and generating a trigger signal for initialization if the peak voltage is greater than or equal to the reference voltage according to a comparison result; And
And a reset signal generator for generating a final reset signal based on the clock signal and the trigger signal,
Wherein the predetermined time is determined in accordance with an initialization time of the detector and the comparator, when the clock signal is generated from an external clock generator.

A method of generating a signal for a power-on reset circuit to initialize a reservoir,
On reset circuit as an input for receiving the clock signal generated from an internal clock generator provided in the power-on reset circuit or an external clock generator provided outside the power-on reset circuit, Controlling the output time of the circuit so that a predetermined time elapses after the power is applied to the circuit;
Detecting a peak voltage of the clock signal output in the outputting step; And
Generating a trigger signal for initialization when the peak voltage is greater than or equal to the reference voltage according to a comparison result,
The predetermined time may be determined depending on the initial time of the detector for detecting the peak voltage of the clock signal in the power-on reset circuit and the comparator for generating the trigger signal when the clock signal is generated from the external clock generator Wherein the power-on reset circuit initializes the storage element of the power-on reset circuit.

12. The method of claim 11,
Further comprising the step of generating a final reset signal for initialization based on the clock signal and the trigger signal.