KR101701212B1 - 박막 트랜지스터 기판 및 이의 제조 방법 - Google Patents
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Abstract
산화물 반도체 패턴의 열화에 따른 소자의 열화를 감소시키는 박막 트랜지스터 기판 및 이의 제조 방법이 제공된다. 박막 트랜지스터 기판은, 게이트 전극이 형성된 절연 기판, 절연 기판 상에 형성된 게이트 절연막, 게이트 절연막 위에 배치된 산화물 반도체 패턴, 산화물 반도체 패턴 상에 형성된 식각 방지 패턴, 및 식각 방지 패턴 상에 형성된 소오스 전극 및 드레인 전극을 포함하되, 산화물 반도체 패턴은 소오스 전극 및 드레인 전극 사이에 위치하는 에지부를 포함하며, 에지부는 적어도 하나의 전도성 영역 및 적어도 하나의 비전도성 영역을 포함한다.
Description
본 발명은 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것으로서, 더욱 상세하게는 산화물 반도체 패턴의 열화에 따른 소자의 열화를 감소시키는 박막 트랜지스터 기판 및 이의 제조 방법에 관한 것이다.
액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display: FPD) 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어지며, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하여 영상을 표시하는 장치이다.
일반적으로, 액정 표시 장치는 각 화소를 스위칭하기 위한 박막 트랜지스터를 포함한다. 박막 트랜지스터는 스위칭 신호를 인가받는 게이트 전극과, 데이터 전압이 인가되는 소오스 전극과, 데이터 전극을 출력하는 드레인 전극을 삼 단자로 하여 스위칭 소자를 이룬다. 이러한 박막 트랜지스터는 게이트 전극과 소오스 전극 및 드레인 전극 사이에 형성된 액티브층을 포함한다. 이때, 박막 트랜지스터에 포함되는 액티브층은 비정질 실리콘층이 주로 사용되고 있다. 최근에는 표시 장치가 대형화됨에 따라 고성능의 소자가 필요하게 되어 산화물 반도체가 크게 주목 받고 있다.
산화물 반도체를 이용하여 박막 트랜지스터를 제작하는 경우, 에칭 공정과 증착 과정에서 산화물 반도체층의 열화가 발생하는 문제가 있었다. 이에, 산화물 반도체층의 열화에 따른 소자의 열화를 감소시킬 수 있는 구조와 방법이 필요하게 되었다.
본 발명이 해결하려는 과제는, 산화물 반도체 패턴의 열화에 따른 소자의 열화를 감소시킬 수 있는 박막 트랜지스터 기판을 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 산화물 반도체 패턴의 열화에 따른 소자의 열화를 감소시킬 수 있는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판은, 게이트 전극이 형성된 절연 기판, 상기 절연 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 위에 배치된 산화물 반도체 패턴, 상기 산화물 반도체 패턴 상에 형성된 식각 방지 패턴, 및 상기 식각 방지 패턴 상에 형성된 소오스 전극 및 드레인 전극을 포함하되, 상기 산화물 반도체 패턴은 상기 소오스 전극 및 상기 드레인 전극 사이에 위치하는 에지부를 포함하며, 상기 에지부는 적어도 하나의 전도성 영역 및 적어도 하나의 비전도성 영역을 포함한다.
상기 과제를 해결하기 위한 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은, 게이트 전극이 형성된 절연 기판, 상기 절연 기판 상에 형성된 게이트 절연막, 상기 게이트 절연막 위에 배치된 산화물 반도체 패턴, 상기 산화물 반도체 패턴 상에 형성된 식각 방지 패턴, 상기 식각 방지 패턴 상에 형성된 보호막, 및 상기 보호막 및 상기 게이트 절연막을 관통하여 형성된 컬럼 스페이서를 포함하되, 상기 컬럼 스페이서는, 상기 보호막, 상기 식각 방지 패턴, 상기 산화물 반도체 패턴, 및 상기 게이트 절연막과 접하는 제1 측벽과, 상기 보호막 및 상기 게이트 절연막과 접하는 제2 측벽을 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 몇몇 실시예에 따른 박막 트랜지스터 기판의 제조 방법은, 게이트 전극이 형성된 절연 기판 상에 게이트 절연막, 산화물 반도체층 및 식각 방지막을 차례로 적층하고, 상기 식각 방지막을 패터닝하여 예비 식각 방지 패턴을 형성하고, 상기 산화물 반도체층 및 상기 예비 식각 방지 패턴 상에 서로 분리된 소오스 전극 및 드레인 전극을 형성하고, 상기 예비 식각 방지 패턴, 상기 소오스 전극 및 상기 드레인 전극을 마스크로 상기 산화물 반도체층을 패터닝하여 예비 산화물 반도체 패턴을 형성하고, 상기 예비 식각 방지 패턴 및 상기 소오스 전극 및 드레인 전극 상에 보호막을 형성하고, 상기 보호막을 관통하는 적어도 하나의 컬럼 스페이서용 개구부를 형성하는 것을 포함하되, 상기 적어도 하나의 컬럼 스페이서용 개구부를 형성하는 것은, 상기 예비 식각 방지 패턴의 일부와, 상기 예비 식각 방지 패턴의 일부와 중첩되는 영역의 상기 예비 산화물 반도체 패턴을 식각하여 식각 방지 패턴 및 산화물 반도체 패턴을 형성하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 1b는 도 1a의 X 부분을 확대한 확대도이다.
도 2a는 도 1b의 박막 트랜지스터 기판을 A-A'선 및 B-B'선을 따라 절단한 단면도이다.
도 2b는 또 다른 실시예에서 도 2a의 Y 부분을 확대한 확대도이다.
도 3은 도 1b의 박막 트랜지스터 기판을 C-C'선을 따라 절단한 단면도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9a는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 9b는 도 9a의 A-A' 및 B-B'을 따라 절단한 단면도이다.
도 10a는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 10b는 도 10a의 Y 영역을 확대한 확대도이다.
도 11은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 12a는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 12b는 도 12a의 Z 영역을 확대한 확대도이다.
도 12c는 도 12a의 C-C' 선을 따라 절단한 단면도이다.
도 1b는 도 1a의 X 부분을 확대한 확대도이다.
도 2a는 도 1b의 박막 트랜지스터 기판을 A-A'선 및 B-B'선을 따라 절단한 단면도이다.
도 2b는 또 다른 실시예에서 도 2a의 Y 부분을 확대한 확대도이다.
도 3은 도 1b의 박막 트랜지스터 기판을 C-C'선을 따라 절단한 단면도이다.
도 4 내지 도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 9a는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 9b는 도 9a의 A-A' 및 B-B'을 따라 절단한 단면도이다.
도 10a는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 10b는 도 10a의 Y 영역을 확대한 확대도이다.
도 11은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이다.
도 12a는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다.
도 12b는 도 12a의 Z 영역을 확대한 확대도이다.
도 12c는 도 12a의 C-C' 선을 따라 절단한 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작 시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
이하, 첨부된 도 1a 내지 도 3을 참조하여 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 대하여 상세히 설명한다. 도 1a는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 1b는 도 1a의 X 부분을 확대한 확대도이고, 도 2a는 도 1b의 박막 트랜지스터 기판을 A-A'선 및 B-B'선을 따라 절단한 단면도이고, 도 2b는 또 다른 실시예에서 도 2a의 Y 부분을 확대한 확대도이며, 도 3은 도 1b의 박막 트랜지스터 기판을 C-C'선을 따라 절단한 단면도이다.
도 1a 내지 도 3을 참조하면, 절연 기판(10) 위에 게이트 신호를 전달하는 게이트 배선(22, 24)이 형성되어 있다. 게이트 배선(22, 24)은 가로 방향으로 뻗어 있는 게이트선(22)과, 게이트선(22)에 연결되어 돌기 형태로 형성된 박막 트랜지스터의 게이트 전극(24)을 포함할 수 있다. 이 때, 게이트 전극(24)은 게이트 전극(24)을 관통하여 형성된 게이트 전극 개구부(26)를 포함할 수 있으며, 게이트 전극 개구부(26) 내에 컬럼 스페이서(94)가 배치될 수 있다. 이에 대한 구체적인 설명은 후술한다.
절연 기판(10) 상에는 스토리지 전압을 전달하는 스토리지 배선(28, 29)이 형성될 수 있다. 스토리지 배선(28, 29)은 화소 영역을 가로질러 게이트선(22)과 실질적으로 평행하게 형성된 스토리지선(28)과, 스토리지선(28)으로부터 분지되어 데이터선(62)과 평행하게 연장된 스토리지 전극(29)을 포함할 수 있다.
스토리지 전극(29)은 데이터선(62)을 따라 형성된 사각 링(ring) 형태로 형성될 수 있다. 즉, 스토리지 전극(29)의 중심부에는 개구 영역이 형성되어 데이터선(62)이 위치하며, 스토리지 전극(29)의 링부분은 화소 전극(80)과 적어도 일부가 중첩될 수 있다. 스토리지 전극(29)은 화소 전극(80)과 중첩되어 화소의 전하 보존 능력을 향상시키는 스토리지 커패시터(storage capacitor)를 형성할 수 있다. 또한, 스토리지 전극(29)은 화소 전극(80)과 데이터선(62) 사이의 커플링을 방지할 수 있는 차단 전극 역할을 할 수 있다.
도면에 도시된 스토리지 전극(29) 및 스토리지선(28)의 모양 및 배치는 하나의 예시에 불과하며, 다양한 형태로 변형되어 형성될 수 있다. 나아가, 화소 전극(80)과 게이트선(22)의 중첩으로 발생하는 스토리지 커패시턴스(storage capacitance)가 충분할 경우 스토리지 전극(29) 및 스토리지선(28)은 형성되지 않을 수도 있다.
절연 기판(10) 및 게이트 배선(22, 24)의 위에는 게이트 절연막(30)이 형성된다. 예를 들어, 게이트 절연막(30)은 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON) 등으로 형성될 수 있으나, 본 발명에서는 이에 한정되지 않는다.
게이트 절연막(30) 위에는 산화물 반도체 패턴(42)이 형성된다. 산화물 반도체 패턴(42)은 박막 트랜지스터의 채널 영역을 형성할 수 있다. 채널 영역은 게이트 전극과 중첩되어 있는 산화물 반도체 패턴(42)에 의해 형성될 수 있다. 이와 같은, 산화물 반도체 패턴(42)은 후술할 데이터선(62) 및 식각 방지 패턴(52)과 중첩되어 형성될 수 있다.
더욱 구체적으로, 도 2a에 도시된 바와 같이, 식각 방지 패턴(52)의 일 측벽은 보호막(70) 및 산화물 반도체 패턴(42)의 일 측벽과 수직 정렬될 수 있다. 다시 말하면, 후술할 컬럼 스페이서(92, 94)의 일 측벽을 따라 보호막(70), 식각 방지 패턴(52), 및 산화물 반도체 패턴(42)의 측벽이 수직 정렬되어 형성될 수 있으며, 이에 대한 구체적인 설명은 후술한다.
나아가, 도 2b에 도시된 바와 같이, 산화물 반도체 패턴(42)의 일부가 식각 방지 패턴(52)보다 내측에 형성될 수 있다. 다시 말하면, 산화물 반도체 패턴(42)의 일 측벽이 식각 방지 패턴(52)의 일 측벽보다 일정 거리(D)만큼 안쪽으로 형성될 수 있다.
다시 말하면, 식각 방지 패턴(52)의 일 측벽은 산화물 반도체 패턴(42)의 일 측벽보다 일정 거리(D)만큼 돌출되어 형성될 수 있다. 도면에서는 식각 방지 패턴(52)의 돌출된 영역 하부가 보호막(70)으로 매립된 경우를 도시하고 있으나, 몇몇 다른 실시예에서 상기 돌출된 영역의 하부에 빈 공간이 형성될 수도 있다. 이는, 산화물 반도체 패턴(42)을 습식 식각을 이용하여 형성하는 경우, 식각 방지 패턴(52) 하부에 언더컷(under-cut)이 발생할 수 있기 때문이다.
산화물 반도체 패턴(42)은 예를 들어, AxBxOx 또는 AxBxCxOx로 표현되는 화학식을 갖는 화합물을 포함한다. A는 Zn 또는 Cd, B는 Ga, Sn 또는 In, C는 Zn, Cd, Ga, In, Ta 또는 Hf를 포함한다. x는 0이 아니며, A, B, C, 및 D는 서로 다르다. 또 다른 실시예에 따르면, InZnO, InGaO, InSnO, ZnSnO, GaSnO, GaZnO, GaZnSnO, GaInZnO, HfInZnO, TaInSnO 및 ZnO로 이루어진 군으로부터 선택된 어느 하나의 물질 또는 이들의 조합을 포함할 수 있다. 이러한 산화물 반도체는 수소화 비정질 규소에 비하여 전하의 유효 이동도(effective mobility)가 2 내지 100배 정도로 뛰어난 반도체 특성을 갖고 있다. 산화물 반도체 패턴(42)은 비정질 상(amorphous phase)을 가지거나 결정질 상(crystalline phase), 또는 비정질과 결정질이 혼합된 상(mixed phase)을 가질 수 있다.
도 1b 및 도 2a를 참조하면, 산화물 반도체 패턴(42)은 소오스 전극(65) 및 드레인 전극(66) 사이에 위치하는 에지부(42Ec, 42En)를 포함하며, 에지부(42Ec, 42En)는 적어도 하나의 전도성 영역(42Ec) 및 적어도 하나의 비전도성 영역(42En)을 포함한다. 여기서, 에지부(42Ec, 42En)는 산화물 반도체 패턴(42)의 측벽을 따라 형성된 영역 중 소오스 전극(65) 및 드레인 전극(66) 사이에 위치하는 영역을 의미할 수 있다. 예를 들어, 도 1b에 도시된 바와 같이, 산화물 반도체 패턴(42)의 에지부(42Ec, 42En)는 산화물 반도체 패턴(42)의 가장자리로부터, 산화물 반도체 패턴(42)의 형상을 따라 정의된 가상의 에지 선(EL)까지의 영역으로 정의될 수 있다.
상술한 바와 같이, 산화물 반도체 패턴(42)의 에지부는 적어도 하나의 전도성 영역(42Ec)과 적어도 하나의 비전도성 영역(42En)을 포함한다. 상술한 바와 같이, 에지부를 따라 소오스 전극(65)에서 드레인 전극(66)으로 진행하면, 에지부는 소오스 전극(65)에 인접한 전도성 영역(42Ec), 비전도성 영역(42En), 및 드레인 전극(66)에 인접한 전도성 영역(42Ec)을 차례로 거칠 수 있다. 이는 소오스 전극(65) 및 드레인 전극(66)을 기준으로 에지부의 상부와 하부 어느 쪽으로 진행하여도 동일하다.
또 다른 관점에서, 도 1b 및 도 3에 도시된 바와 같이, 소오스 전극(65) 및 드레인 전극(66)과, 컬럼 스페이서(92, 94) 사이의 제3 영역(III)에서 산화물 반도체 패턴(42)은 전도성 영역(42Ec)의 에지부를 포함할 수 있고, 컬럼 스페이서(92, 94)와 인접하는 제4 영역(IV)에서 산화물 반도체 패턴(42)은 비전도성 영역(42En)의 에지부를 포함할 수 있다.
후술할 예비 산화물 반도체 패턴(도 5의 42a 참조)의 에지부는, 예를 들어 보호막(도 5의 70 참조) 형성 과정에서 의한 손상으로 도전성을 가질 수 있다.
그러나, 도 1a 및 도 1b에 도시된 바와 같이, 컬럼 스페이서용 개구부(93, 95) 내의 빗금 영역은 예비 식각 방지 패턴(도 5의 52a 참조) 및 예비 산화물 반도체 패턴(42a) 중 컬럼 스페이서용 개구부(93, 95)와 중첩되는 영역으로, 전도성을 가지는 예비 산화물 반도체 패턴(42a)의 에지부 중 일부가 상기 빗금 영역과 중첩된다. 다시 말하면, 상기 빗금 영역은 컬럼 스페이서용 개구부(93, 95)의 형성 과정에서 제거된다. 이에 따라, 컬럼 스페이서(92, 94)와 인접한 제4 영역(IV)의 산화물 반도체 패턴(42)은 비전도성의 에지부(42En)를 가질 수 있다.
요컨대, 산화물 반도체 패턴(42)의 에지부 중 적어도 일부, 예를 들어 컬럼 스페이서(92, 94)와 접하지 않는 영역의 적어도 일부는 전도성 영역(42Ec)을 가질 수 있다. 반대로, 산화물 반도체 패턴(42)의 에지부 중 컬럼 스페이서(92, 94)와 접하거나 인접한 영역의 적어도 일부는 비전도성 영역(42En)을 가질 수 있다.
이와 같이, 산화물 반도체 패턴(42)의 에지부 중 적어도 일부가 비전도성 영역(42En)을 가지므로, 산화물 반도체 패턴(42)의 에지부 중 나머지 영역이 전도성 영역(42Ec)이더라도, 산화물 반도체 패턴(42)의 에지부를 따라 소오스 전극(65)과 드레인 전극(66)이 전기적으로 연결되는 것을 방지할 수 있다.
산화물 반도체 패턴(42) 상에는 식각 방지 패턴(52)이 형성된다. 도면에 도시된 바와 같이, 절연 기판(10)은 식각 방지 패턴(52)이 게이트 전극(24)과 중첩된 제1 영역(I)과, 식각 방지 패턴(52)이 게이트 전극(24)과 중첩되지 않는 제2 영역(II)을 포함한다.
이 때, 제2 영역(II)은 하나 이상이 형성될 수 있으며, 제2 영역(II) 중 적어도 하나는 게이트 전극 개구부(26) 내부에 형성될 수 있다. 도 1b에 도시된 바와 같이, 게이트 라인(22)에서 연장된 게이트 전극(24)의 끝단으로부터 돌출된 식각 방지 패턴(52)의 일부와, 게이트 전극(24)을 관통하여 형성된 게이트 전극 개구부(26) 내부로 연장된 식각 방지 패턴(52)의 일부가 제2 영역(II)에 해당될 수 있다.
나아가, 식각 방지 패턴(52)은 제1 폭(W1)과, 제1 폭(W1)보다 작은 제2 폭(W2)을 가질 수 있으며, 예를 들어 T자 형상으로 형성될 수 있다. 더욱 구체적으로, 게이트 전극 개구부(26) 내부에 배치된 제2 영역(II)의 식각 방지 패턴(52)은 제2 폭(W2)을 가지고, 게이트 전극 개구부(26)의 외부에 배치된 식각 방지 패턴(52)은 제1 폭(W1)을 가질 수 있다.
도 2a에 도시된 바와 같이, 제2 영역(II)의 식각 방지 패턴(52)의 측벽 중 적어도 일부는 산화물 반도체 패턴(42)의 측벽과 수직 정렬될 수 있다. 앞서 설명한 바와 같이, 도 1b에 도시된 빗금 영역은, 컬럼 스페이서용 개구부(93, 95) 형성을 위한 식각 공정을 진행함에 따라 제거되는 예비 식각 방지 패턴(52a) 및 예비 산화물 반도체 패턴(42a)의 일부 영역을 의미한다. 즉, 컬럼 스페이서용 개구부(93, 95)로 정의된 영역과 중첩되는 예비 식각 방지 패턴(52a) 및 예비 산화물 반도체 패턴(42a)의 일부가 식각 공정에 의해 제거됨으로써, 해당 영역의 식각 방지 패턴(52)의 측벽과 산화물 반도체 패턴(42)의 측벽은 수직 정렬될 수 있다.
몇몇 다른 실시예에서는, 도 2b에 도시된 바와 같이, 제1 영역(I)의 식각 방지 패턴(52)의 측벽 중 일부가 산화물 반도체 패턴(42)의 측벽 보다 돌출되어 형성될 수 있다. 후술할 산화물 반도체층의 식각 공정으로 인해, 예비 식각 방지 패턴(52a)의 일 측벽이 예비 산화물 반도체 패턴(42a)의 일 측벽보다 일정 거리(D)만큼 돌출되어 형성될 수 있다. 그러나, 제1 영역(I)의 식각 방지 패턴(52)은 제2 영역(II)과 달리 컬럼 스페이서용 개구부(93, 95)와 중첩되는 영역이 존재하지 않을 수 있다. 따라서, 상기 산화물 반도체층의 식각 공정을 진행한 후에도, 제1 영역(I)의 식각 방지 패턴(52)의 측벽은 산화물 반도체 패턴(42)의 측벽보다 돌출된 상태로 유지될 수 있다.
한편, 식각 방지 패턴(52)은 SiOx 및 SiNx 로 이루어진 군으로부터 선택된 어느 하나의 물질을 포함할 수 있다.
산화물 반도체 패턴(42)은 박막 트랜지스터의 채널 영역을 제외하고는 데이터 배선(62, 65, 66)과 실질적으로 동일한 형상으로 패터닝될 수 있다. 이는 산화물 반도체 패턴(42)과 데이터 배선(62, 65, 66)을 하나의 식각 마스크를 이용하여 패터닝하기 때문이다.
게이트 절연막(30), 산화물 반도체 패턴(42) 및 식각 방지 패턴(52) 상에는 데이터 배선(62, 65, 66)이 형성될 수 있다. 데이터 배선(62, 65, 66)은 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(62)과, 데이터선(62)으로부터 가지(branch) 형태로 분지되어 산화물 반도체 패턴(42)의 상부까지 연장되어 있는 소오스 전극(65)과, 소오스 전극(65)과 분리되어 있으며 게이트 전극(24) 또는 박막 트랜지스터의 채널 영역을 중심으로 소오스 전극(65)과 대향하도록 산화물 반도체 패턴(42) 및 식각 방지 패턴(52)의 상부에 형성되어 있는 드레인 전극(66)을 포함할 수 있다.
식각 방지 패턴(52)은 소오스 전극(65) 및 드레인 전극(66) 사이로 적어도 일부가 노출될 수 있다. 식각 방지 패턴(52), 소오스 전극(65) 및 드레인 전극(66)의 하부에는 산화물 반도체 패턴(42)이 배치될 수 있다.
데이터 배선(62, 65, 66)은 산화물 반도체 패턴(42)과 직접 접촉하여 오믹 콘택(Ohmic contact)을 형성하는 물질로 구성될 수 있다. 데이터 배선(62, 65, 66)이 산화물 반도체 패턴(42)을 구성하는 물질보다 일함수(work function)가 작은 물질로 이루어지면 두 층간에 오믹 콘택이 형성될 수 있다.
데이터 배선(62, 65, 66) 및 식각 방지 패턴(52) 상에는 보호막(70)이 형성될 수 있다. 예를 들어, 보호막(70)은 산화 규소(SiOx), 질화 규소(SiNx) 또는 산질화 규소(SiON) 등으로 형성될 수 있으나, 이에 한정되지 않음은 물론이다. 또한, 보호막(70)에는 컨택홀(75)과 컬럼 스페이서(92, 94)가 형성될 수 있다.
컨택홀(75)은 보호막(70)을 관통하여 형성되고, 컨택홀(75)을 통해 드레인 전극(66)과 화소 전극(80)이 전기적으로 연결될 수 있다. 화소 전극(80)은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있으나, 이에 한정되지 않음은 물론이다.
컬럼 스페이서(92, 94)는 보호막(70) 및 게이트 절연막(30)을 관통하여 형성된다. 도면에 도시된 바와 같이, 컬럼 스페이서(92, 94)는 제1 및 제2 측벽을 포함할 수 있다. 컬럼 스페이서(92, 94)의 제1 측벽은 보호막(70), 식각 방지 패턴(52), 산화물 반도체 패턴(42) 및 게이트 절연막(30)과 접하고, 제2 측벽은 보호막(70) 및 게이트 절연막(30)과 접할 수 있다. 이 때, 보호막(70), 식각 방지 패턴(52), 및 산화물 반도체 패턴(42) 각각의 일 측벽은 컬럼 스페이서(92, 94)의 일 측벽을 따라 수직 정렬될 수 있다.
또한, 컬럼 스페이서(92, 94)는 상부 영역 및 하부 영역을 포함할 수 있다. 컬럼 스페이서(92, 94)의 상부 영역은, 컬럼 스페이서(92, 94)의 하부 영역보다 제1 측벽과 제2 측벽 사이의 거리가 크도록 형성될 수 있다. 더욱 구체적으로, 컬럼 스페이서(92, 94)의 상부 영역의 제1 측벽은, 보호막(70), 식각 방지 패턴(52), 산화물 반도체 패턴(42)과 접하고, 하부 영역의 제1 측벽은 게이트 절연막(30)과 접할 수 있다. 컬럼 스페이서(92, 94)의 상부 영역의 제2 측벽은, 보호막(70)과 접하고, 하부 영역의 제2 측벽은 게이트 절연막(30)과 접할 수 있다. 나아가, 컬럼 스페이서(92, 94)의 상부 영역, 더욱 구체적으로, 컬럼 스페이서용 개구부(93, 95)의 상부 영역은, 게이트 전극(24)과 중첩되지 않을 수 있다.
도 2a에 도시된 바와 같이, 컬럼 스페이서(92, 94)는 보호막(70)의 일부와 중첩될 수 있다. 더욱 구체적으로, 제2 영역 상에 형성된 보호막(70)의 적어도 일부와 중첩될 수 있다. 도 1b 및 도 2a를 참조하면, 컬럼 스페이서(92, 94)는 보호막(70) 및 게이트 절연막(30) 내에 형성된 컬럼 스페이서용 개구부(93, 95)를 매립하고 보호막(70) 상부 표면 상에 연장될 수 있다. 도 1b에서 도시된 바와 같이, 레이아웃의 관점에서 볼 때, 컬럼 스페이서(92, 94)는 점선으로 표시된 컬럼 스페이서용 개구부(93, 95)를 포함하여 형성될 수 있다. 따라서, 컬럼 스페이서(92, 94)는 컬럼 스페이서용 개구부(93, 95)를 정의하는 보호막(70)의 일부와 중첩될 수 있다.
제2 영역(II)과 마찬가지로, 컬럼 스페이서(92, 94)도 하나 이상 형성될 수 있으며, 컬럼 스페이서(92, 94) 중 적어도 하나는 게이트 전극 개구부(26) 내부에 형성될 수 있다. 도 1a 및 도 1b에 도시된 바와 같이, 컬럼 스페이서(92, 94)는 게이트 라인(22)에서 연장된 게이트 전극(24)의 끝단으로부터 돌출된 식각 방지 패턴(52)의 일부와 접하는 것(92)과, 게이트 전극 개구부(26) 내부로 연장된 식각 방지 패턴(52)의 일부와 접하는 것(94)을 포함할 수 있다.
나아가, 컬럼 스페이서(92, 94)는 투명 유기 물질 또는 광차단 물질로 이루어질 수 있다.
데이터 전압이 인가된 화소 전극(80)은 박막 트랜지스터 기판과 대향하는 상부 기판의 공통 전극과 함께 전기장을 생성함으로써 화소 전극(80)과 공통 전극 사이의 액정층의 액정 분자들의 배열을 결정한다.
이하, 도 1 내지 도 7을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 상세히 설명한다. 도 4 내지 도 7은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 순차적으로 나타낸 공정 단면도들이다.
먼저, 도 1 내지 도 4에 도시된 바와 같이, 게이트 전극(24)이 형성된 절연 기판(10) 상에 게이트 절연막(30), 산화물 반도체층(40) 및 식각 방지막을 차례로 적층하고, 식각 방지막을 패터닝하여 예비 식각 방지 패턴(52a)을 형성한다. 도면으로 도시되지는 않았으나, 게이트선(22), 스토리지선(28) 및 스토리지 전극(29)은 게이트 전극(24)과 동일 마스크 공정으로 함께 형성할 수 있다.
구체적으로, 절연 기판(10)은, 예를 들어 소다석회유리(soda lime glass) 또는 보로 실리케이트 유리와 같은 유리 또는 플라스틱으로 이루어질 수 있다. 그러나, 이는 하나의 예시에 불과할 뿐, 이에 한정되지 않음은 물론이다.
게이트 배선(22, 24)을 형성하기 위해, 예를 들어, 스퍼터링(sputtering) 방법을 이용하여 절연 기판(10) 상에 게이트 배선용 도전막을 형성할 수 있다. 예를 들어, 절연 기판(10)으로 열에 취약한 소다석회유리를 사용하는 경우, 저온 스퍼터링 방식을 이용할 수 있다.
이어서, 게이트 배선용 도전막을 습식 식각 또는 건식 식각을 이용하여 패터닝하여 게이트 배선(22, 24)을 형성할 수 있다. 습식 식각을 이용하는 경우, 예를 들어, 인산, 질산, 초산 등의 식각액을 사용할 수 있다. 건식 식각을 이용하는 경우, 예를 들어, 염소 계열의 식각 가스, 예를 들어 Cl2, BCl3 등을 사용할 수 있다. 또한, 게이트 배선(22)을 형성할 때, 게이트 전극(24)이 게이트 전극(24)을 관통하는 게이트 전극 개구부(26)를 포함하도록 형성할 수 있다.
이어서, 절연 기판(10)과 게이트 배선(22, 24) 상에, 예를 들어 플라즈마 강화 화학 기상 증착(plasma enhanced chemical vapor deposition, PECVD), 반응성 스퍼터링(reactive sputtering) 등을 이용하여 게이트 절연막(30)을 형성할 수 있다. 게이트 절연막(30)은 절연 기판(10)의 전면(全面) 상에 형성할 수 있다.
이어서, 게이트 절연막(30) 상에 예를 들어, 스퍼터링 방법 등을 이용하여 산화물 반도체 물질을 전체적으로 형성하여 산화물 반도체층(40)을 형성할 수 있다.
이어서, 산화물 반도체층(40) 상에 식각 방지막을 형성한다. 식각 방지막은 예를 들어, 화학 기상 증착(chemical vapor deposition, CVD) 등의 방법으로 산화물 반도체층(40)의 전면에 형성될 수 있다. 식각 방지막은 예를 들어, 실리콘 산화막 또는 실리콘 질화막일 수 있으나, 이에 한정되지 않는다. 또한, 식각 방지막을 예를 들어, 건식 식각 등의 방법으로 패터닝하여 예비 식각 방지 패턴(52a)을 형성할 수 있다.
이어서, 도 1a 내지 도 3 및 도 5를 참조하여, 산화물 반도체층(40) 및 예비 식각 방지 패턴(52a) 상에 서로 분리된 소오스 전극(65) 및 드레인 전극(66)을 형성하고, 예비 식각 방지 패턴(52a), 소오스 전극(65), 및 드레인 전극(66)을 마스크로 산화물 반도체층(도 4의 40 참조)을 패터닝하여 예비 산화물 반도체 패턴(42a)을 형성한다.
구체적으로, 산화물 반도체층(40) 및 예비 식각 방지 패턴(52a) 상에 데이터 배선용 도전층을 형성하고, 데이터 배선용 도전층과 산화물 반도체층(40)을 예를 들어, 습식 식각 방법으로 동시 또는 순차적으로 식각하여 데이터 배선(62, 65, 66)과 예비 산화물 반도체 패턴(42a)을 형성할 수 있다. 다시 말하면, 예비 식각 방지 패턴(52a), 소오스 전극, 및 드레인 전극(66)을 마스크로 산화물 반도체층(40)을 패터닝할 수 있다.
이 때, 습식 식각 방법을 이용하여 산화물 반도체층(40)을 식각하는 경우, 식각액에 의한 언더컷(under-cut)이 발생할 수 있다. 이에 따라, 도 2b에 도시된 바와 같이, 산화물 반도체 패턴(42)의 일부가 식각 방지 패턴(52)보다 내측에 형성될 수 있다. 다시 말하면, 산화물 반도체 패턴(42)의 일 측벽이 식각 방지 패턴(52)의 일 측벽보다 일정 거리(D)만큼 안쪽으로 형성될 수 있으며, 식각 방지 패턴(52)의 일 측벽은 산화물 반도체 패턴(42)의 일 측벽보다 일정 거리(D)만큼 돌출되어 형성될 수 있다.
소오스 전극(65) 및 드레인 전극(66)은 게이트 전극(24)을 중심으로 양쪽으로 분리되어 형성되며, 소오스 전극(65) 및 드레인 전극(66)이 분리된 영역에는 식각 방지 패턴(52)이 노출될 수 있다.
이어서, 도 1 내지 도 3 및 도 6을 참조하여, 예비 식각 방지 패턴(52a), 소오스 전극(65), 및 드레인 전극(66) 상에 보호막(70)을 형성하고, 제2 영역(II)의 예비 식각 방지 패턴(도 5의 52a 참조)의 적어도 일부를 식각하여 식각 방지 패턴(52)을 형성한다.
더욱 구체적으로, 보호막(70)은 예를 들어, PECVD 또는 반응성 스퍼터링 등을 이용하여 형성할 수 있다. 또한, 보호막(70)은 예를 들어, 실리콘 산화막 또는 실리콘 질화막일 수 있다.
이 때, 예비 산화물 반도체 패턴(42a)의 에지부, 특히 예비 산화물 반도체 패턴(42a) 중 보호막(70)과 접하는 영역은, 보호막(70)의 증착 공정 동안 플라즈마 가스 등에 노출될 수 있다. 더욱 구체적으로, 예비 산화물 반도체 패턴(42a) 상에는 예비 식각 방지 패턴(52a)이 배치되어, 예비 산화물 반도체 패턴(42a)의 상면이 상기 플라즈마 가스 등에 노출되는 것으로부터 보호할 수 있다. 예비 산화물 반도체 패턴(42a)의 하면은 게이트 절연막(30)에 의해 보호될 수 있다. 그러나, 예비 식각 방지 패턴(42a) 및 데이터 배선(62, 65, 66) 등에 정렬되어 형성된 예비 산화물 반도체 패턴(42a)의 측벽은 여전히 플라즈마 가스 등에 노출될 수 있다. 이에 따라, 예비 산화물 반도체 패턴(42a)의 에지부, 특히 보호막(70)에 노출된 영역은, 증착 공정 동안 손상되어 전도성을 가질 수 있다.
이어서, 보호막(70) 상에 컬럼 스페이서용 개구부(93, 95)를 형성하기 위한 마스크 패턴(200)을 형성하고, 상기 마스크 패턴(200)을 마스크로 보호막(70)을 패터닝할 수 있다. 예를 들어, 사진 식각 공정을 이용할 수 있다. 이 때, 드레인 전극(66)의 일부를 노출시키는 컨택홀(75)을 함께 형성할 수 있다.
상술한 바와 같이, 절연 기판(10)은 예비 식각 방지 패턴(52a)이 게이트 전극(24)과 중첩하는 제1 영역(I)과, 예비 식각 방지 패턴(52a)이 게이트 전극(24)과 중첩하지 않는 제2 영역(II)을 포함할 수 있다.
도 6에 도시된 바와 같이, 제2 영역(II)의 예비 식각 방지 패턴(52a)의 적어도 일부(점선 부분)과 중첩되는 영역의 보호막(70)과, 상기 예비 식각 방지 패턴(52a)의 적어도 일부(점선 부분)를 동시 또는 순차로 식각하여 식각 방지 패턴(52)을 형성할 수 있다.
이 때, 제2 영역(II)의 예비 식각 방지 패턴(52a)의 적어도 일부(점선 부분)는 하부에 중첩되는 예비 산화물 반도체 패턴(42a) 보다 먼저 식각될 수 있다. 더욱 구체적으로, 보호막(70) 상에 형성된 마스크 패턴(200)을 이용하여 보호막(70)을 패터닝할 때, 보호막(70)과 유사한 식각 선택비를 가지는 예비 식각 방지 패턴(52a)의 일부가 함께 제거될 수 있다. 예를 들어, 예비 식각 방지 패턴(52a) 및 보호막(70)이 모두 실리콘 산화물일 때, 보호막(70)과 예비 식각 방지 패턴(52a)을 동시에 제거할 수 있다. 이와 달리, 예비 식각 방지 패턴(52a) 및 보호막(70)이 서로 다른 물질로 형성된 경우에는, 상기 마스크 패턴(200)을 이용하여 보호막(70)과 예비 식각 방지 패턴(52a)을 순차적으로 제거할 수 있다.
여기서, 보호막(70) 상에 형성된 마스크 패턴(200)은 도 1a에 도시된 바와 같이, 컬럼 스페이서용 개구부(93)가 예비 식각 방지 패턴(52a) 및 예비 산화물 반도체 패턴(42a)의 일부와 중첩되도록 정의할 수 있다. 더욱 구체적으로, 마스크 패턴(200)은 전도성을 가지는 예비 산화물 반도체 패턴(42a)의 에지부 중 제2 영역(II)에 해당하는 영역의 적어도 일부와 컬럼 스페이서용 개구부(93)가 중첩된 영역이 노출되도록 정의할 수 있다. 따라서, 마스크 패턴(200)에 의해 노출된 영역을 제거하여 컬럼 스페이서용 개구부(93)를 형성함에 따라, 산화물 반도체 패턴(42)의 에지부 중 일부가 비전도성을 가지게 된다. 따라서, 산화물 반도체 패턴(42)의 에지부를 따라 소오스 전극(65)과 드레인 전극(66)이 전기적으로 연결되는 것을 방지할 수 있다.
나아가, 보호막(70)을 패터닝할 때, 게이트 절연막(30)을 동시에 또는 순차적으로 제거할 수 있다. 도면에 도시된 바와 같이, 식각 방지 패턴(52) 보다 돌출된 예비 산화물 반도체 패턴(42a)이 식각 마스크의 역할을 할 수 있다. 이에 따라, 게이트 절연막(30)과 접하는 컬럼 스페이서용 개구부(93, 95)의 하부 영역의 일 측벽은 예비 산화물 반도체 패턴(42a)의 일 측벽에 의해 정의될 수 있다. 이에 따라, 적어도 하나의 컬럼 스페이서용 개구부(93, 95)는 제1 크기의 폭을 가지는 상부 영역과, 제1 폭보다 좁은 제2 폭을 가지는 하부 영역을 포함할 수 있다. 컬럼 스페이서용 개구부(93, 95)의 하부 영역의 일 측벽은 예비 산화물 반도체 패턴(42a)에 수직 정렬되도록 게이트 절연막(30)을 식각할 수 있다.
이 때, 예비 산화물 반도체 패턴(42a)은 보호막(70), 예비 식각 방지 패턴(52a), 및 게이트 절연막(30)과 다른 식각 선택비를 가질 수 있다. 이에 따라, 예비 산화물 반도체 패턴(42a)이 식각 방지 패턴(52)보다 돌출된 상태로 유지될 수 있다.
이어서, 도 1 내지 도 3 및 도 7을 참조하여, 제2 영역(II)의 예비 식각 방지 패턴(52a)의 적어도 일부(도 6의 점선 부분 참조)와 중첩되는 영역의 예비 산화물 반도체 패턴(42a)을 식각하여 산화물 반도체 패턴(42)을 형성한다.
더욱 구체적으로, 식각 방지 패턴(52)을 형성한 후, 보호막(70) 상에 데이터 배선(62, 65, 66)의 일부와 연결되는 화소 전극용 도전막을 형성할 수 있다. 이 때, 화소 전극용 도전막은 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide) 등의 투명 도전체 또는 알루미늄 등의 반사성 도전체로 이루어질 수 있다. 화소 전극용 도전막은 컨택홀(75)을 통해 드레인 전극(66)과 연결될 수 있다.
이어서, 화소 전극 형성용 마스크 패턴(미도시)을 이용하여 화소 전극용 도전막과, 식각 방지 패턴(52)으로부터 돌출된 영역의 예비 산화물 반도체 패턴(42a)의 일부를 식각함으로써, 화소 전극(80) 및 산화물 반도체 패턴(42)을 형성할 수 있다. 이 때, 화소 전극(80) 및 예비 산화물 반도체 패턴(42a)이 예를 들어, 유사한 식각 선택비를 가지는 경우, 화소 전극용 도전막과 예비 산화물 반도체 패턴(42a)이 동시에 제거될 수 있다. 또는, 화소 전극(80) 및 예비 산화물 반도체 패턴(42a)이 서로 다른 선택비를 가지는 경우, 순차적으로 이들을 식각할 수도 있다.
이에 따라, 상부 영역과 하부 영역이 서로 다른 크기의 폭을 가지는 컬럼 스페이서용 개구부(93, 95)가 형성될 수 있다.
요컨대, 적어도 하나의 컬럼 스페이서용 개구부(93, 95)를 형성하는 것은, 예비 식각 방지 패턴(52a)의 일부와, 상기 예비 식각 방지 패턴(52a)의 일부와 중첩되는 영역의 예비 산화물 반도체 패턴(42a)을 식각하여 식각 방지 패턴(52) 및 산화물 반도체 패턴(42)을 형성하는 것을 포함할 수 있다.
다시 도 2a를 참조하여, 적어도 하나의 컬럼 스페이서용 개구부(93, 95)를 매립하여 적어도 하나의 컬럼 스페이서(92, 94)를 형성할 수 있다. 컬럼 스페이서(92, 94)는 예를 들어, 투명 유기 물질 또는 광차단 물질일 수 있다.
이상의 실시예들에서는 게이트 전극이 산화물 반도체층 아래에 배치된 바텀 게이트 구조(bottom gate structure)에 대해서 설명하였으나, 본 발명은 이에 한정되지 않으며 게이트 전극이 산화물 반도체층 위에 배치된 탑 게이트 구조(top gate structure)에서도 적용될 수 있다.
이하, 도 8을 참조하여 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(2)에 대하여 상세히 설명한다. 도 8은 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 단면도이다. 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판(2)은 보호막(도 2a의 70 참조) 대신에 컬러 필터(71R, 71G)가 형성되는 COA(color filter on array) 구조를 가진다는 점에서 상기 일 실시예에 따른 박막 트랜지스터 기판(1)과 구별된다. 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)과 실질적으로 동일한 구성요소에 대해서는 구체적인 설명을 생략한다.
도 8에 도시된 바와 같이, 보호막 대신에 컬러 필터(71R, 71G)를 형성하거나, 유기막을 이용할 수 있다. 이와 같이, 게이트 절연막(30), 식각 방지 패턴(52), 소오스 전극(65) 및 드레인 전극(66) 상에 컬러 필터(71R, 71G)나 유기막을 형성하더라도 산화물 반도체 패턴(42)의 에지부를 따라 소오스 전극(65)과 드레인 전극(66)이 전기적으로 연결되는 것을 방지할 수 있다.
이하, 도 9a 및 도 9b를 참조하여, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(3)을 상세히 설명한다. 도 9a는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 9b는 도 9a의 A-A' 및 B-B'을 따라 절단한 단면도이다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(3)은 컬럼 스페이서용 개구부(93, 97)를 컬럼 스페이서가 아닌 절연막(72)에 의해 매립된다는 점에서 상술한 실시예들과 구별된다. 이하에서는 이러한 구별점을 중심으로 설명하며, 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하거나 간략화한다. 또한, 컬럼 스페이서에 의해 매립되지 않는다는 점에서 도면 부호 93 및 97를 '개구부'로 지칭한다.
더욱 구체적으로, 도 9a 및 도 9b에 도시된 바와 같이, 산화물 반도체 패턴(42)과 식각 방지 패턴(56)의 일측은 개구부(93, 97)에 접하여 형성된다. 이는 상술한 바와 같이 개구부(93, 97)에 의해 정의된 영역과 예비 산화물 반도체 패턴 및 예비 식각 방지 패턴이 중첩되므로, 개구부(93, 97) 형성에 의해 상기 중첩된 영역이 제거되기 때문이다. 이에 따라, 산화물 반도체 패턴(42)의 에지부는 전도성 영역(42Ec)과 비전도성 영역(42En)을 포함할 수 있다. 에지부가 전도성 영역(42Ec)과 비전도성 영역(42En)을 가지는 것에 대한 것은 앞서 설명하였으므로, 이에 대한 중복 설명은 생략한다.
개구부(93, 97)는 절연 물질층(72)으로 매립된다. 도면에서는 보호막(70)과 절연 물질층(72)을 서로 다른 층으로 도시하였으나, 이에 한정되지 않고, 하나의 층으로 형성될 수 있다. 여기서, 하나의 층이라고 하는 것은, 보호막(70)과 절연 물질층(72)이 서로 동일한 물질로 이루어진 것을 의미할 수 있다. 그러나, 두 층의 물질이 동일한 경우만을 의미하는 것은 아니며, 발명의 목적에 따라 다양하게 변형할 수 있음은 물론이다.
이하, 도 10a 및 도 10b를 참조하여, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(4)을 상세히 설명한다. 도 10a는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판의 배치도이고, 도 10b는 도 10a의 Y 영역을 확대한 확대도이다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(4)은 식각 방지 패턴(54)이 열 십자(+) 형상을 가진다는 점에서 본 발명의 일 실시예들 따른 박막 트랜지스터 기판(1)과 구별된다. 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(1)과 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략한다.
도 10a 및 도 10b를 참조하면, 제1 영역(I)의 식각 방지 패턴(54)은 제1 폭(W1)을 가지고, 제2 영역(II)의 식각 방지 패턴(54)은 제2 폭(W2) 및 제3 폭(W3)을 가지되, 제1 폭(W1)은 제2 폭(W2) 및 제3 폭(W3)보다 크다.
더욱 구체적으로, 제2 영역(II)의 식각 방지 패턴(54) 중, 게이트 라인(22)에서 연장된 게이트 전극(24)의 끝단으로부터 돌출된 영역의 제3 폭(W3)을 제1 영역(I)의 식각 방지 패턴(54)의 제1 폭(W1)보다 작게 형성함으로써, 컬럼 스페이서(94, 96)가 차지하는 면적이 상대적으로 감소한다. 따라서, 컬럼 스페이서(94, 96)가 광차단 물질로 이루어진 경우, 개구율을 향상시킬 수 있는 장점이 있다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(4)의 제조 방법은, 식각 방지막을 패터닝하여 예비 식각 방지 패턴(52a)을 형성할 때를 제외하면 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)의 제조 방법과 실질적으로 동일하다. 즉, 컬럼 스페이서용 개구부(97, 95)에 의해 정의된 영역과 예비 산화물 반도체 패턴 및 예비 식각 방지 패턴이 중첩되어, 컬럼 스페이서용 개구부(97, 95) 형성에 의해 상기 중첩된 영역이 제거된다. 이에 따라, 산화물 반도체 패턴(44)의 에지부는 전도성 영역(44Ec)과 비전도성 영역(44En)을 포함할 수 있다. 또한, 식각 방지막을 패터닝하는 공정에서도, 열 십자 형상을 반영한 예비 식각 방지 패턴(52a)용 마스크 패턴의 형상에서만 차이가 있을 뿐이다.
이하, 도 11을 참조하여, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(5)을 설명한다. 도 11은 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(5)의 배치도이다.
본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(5)은 컬럼 스페이서(92)가 하나의 컬럼 스페이서용 개구부(93)를 매립한다는 점에서 본 발명의 일 실시예에 따른 박막 트랜지스터 기판(1)과 구별된다. 다시 말하면, 둘 이상의 컬럼 스페이서용 개구부(93, 97) 중 적어도 하나는 컬럼 스페이서(92)가 아닌 절연 물질로 매립된다. 즉, 둘 이상의 컬럼 스페이서용 개구부(93, 97) 중 어느 하나는 컬럼 스페이서(92)로 매립되고, 어느 하나는 컬럼 스페이서(92)가 아닌 절연 물질로 매립될 수 있다.
더욱 구체적으로, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(5)은 두 개의 컬럼 스페이서용 개구부(93, 97)를 형성하되, 하나의 컬럼 스페이서용 개구부(93)가 컬럼 스페이서(92)에 의해 매립될 수 있다. 도면에서는 컬럼 스페이서용 개구부(93, 97)가 두 개인 경우를 도시하였으나, 컬럼 스페이서용 개구부(93, 97)는 둘 이상으로 형성될 수 있으며, 컬럼 스페이서(92)는 복수 개의 컬럼 스페이서용 개구부(93, 97) 중 일부 만을 매립할 수 있다. 여기서, 컬럼 스페이서(92)가 복수의 컬럼 스페이서용 개구부(93, 97) 중 '일부'를 매립한다는 것은, 복수 "개"의 개구부 중에서 일부 "개"의 개구부를 매립한다는 것을 의미한다. 나머지의 개구부는 앞선 실시예와 같이 절연 물질로 매립될 수 있다.
또한, 도면에 도시된 바와 같이, 본 발명의 또 다른 실시예에 따른 식각 방지 패턴(56)은 폭 변화 없이 단일 폭으로 형성될 수 있다. 즉, 직사각형의 형상으로 형성될 수 있다.
이하, 도 12a 내지 도 12c를 참조하여 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(6)에 대하여 설명한다. 도 12a는 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(6)의 단면도이다. 도 12b는 도 12a의 Z 영역을 확대한 확대도이다. 도 12c는 도 12a의 C-C' 선을 따라 절단한 단면도이다.
본 발명의 또 다른 박막 트랜지스터 기판(6)은 게이트 전극(24) 상에 개구부를 형성하지 않는다는 점에서 앞선 실시예들과 구별된다.
도 12a 내지 도 12c를 참조하면, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(6)은 게이트 전극(24)을 포함하고, 컬럼 스페이서용 개구부(93, 95)는 게이트 전극(24) 내부에 개구부를 형성하지 않는다. 이 때, 컬럼 스페이서용 개구부(93, 95)는 식각 방지 패턴(52) 및 산화물 반도체 패턴(42)의 일 측벽에 접하여 형성된다.
나아가, 도 12c에 도시된 바와 같이, 컬럼 스페이서용 개구부(95)는 식각 방지 패턴(52) 및 산화물 반도체 패턴(42)을 관통하여 형성되되, 게이트 전극(24)을 관통하지는 않는다. 도면에서는 컬럼 스페이서용 개구부(95)가 게이트 절연막(30)도 관통하지 않는 것으로 개시하고 있으나, 게이트 절연막(30)을 관통하는지 여부는 공정 방식에 따라 변경될 수 있다. 즉, 몇몇 다른 실시예에서는 컬럼 스페이서용 개구부(95)가 게이트 절연막(30)을 관통하여 형성될 수도 있다.
예를 들어, 컬럼 스페이서용 개구부(95)를 형성할 때, 슬릿 마스크 등을 사용하여 컬럼 스페이서용 개구부(95)에 대응하는 영역의 게이트 절연막(30)의 적어도 일부가 잔존할 수 있도록 할 수 있다. 이에 따라, 게이트 절여막(30) 하부에 게이트(24)가 배치될 수 있어, 게이트(24)가 직접 노출되는 것을 방지할 수 있다.
상술한 실시예들과 마찬가지로, 본 발명의 또 다른 실시예에 따른 박막 트랜지스터 기판(6)의 컬럼 스페이서용 개구부(93, 95) 중 적어도 하나는 컬럼 스페이서(94)가 아닌 절연 물질로 매립될 수 있다. 물론 컬럼 스페이서용 개구부(93, 95) 모두가 컬럼 스페이서(92)로 매립되거나, 절연 물질로 모두 매립될 수도 있음은 물론이다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 절연 기판 22: 게이트선
24: 게이트 전극 28: 스토리지선
29: 스토리지 전극 32: 게이트 절연막
42a: 예비 산화물 반도체 패턴 42: 산화물 반도체 패턴
52a: 예비 식각 방지 패턴 52: 식각 방지 패턴
62: 데이터선 65: 소오스 전극
66: 드레인 전극 70: 보호막
75: 컨택홀 80: 화소 전극
92, 94, 96: 컬럼 스페이서 93, 95, 97: 컬럼 스페이서용 개구부
200: 마스크 패턴
24: 게이트 전극 28: 스토리지선
29: 스토리지 전극 32: 게이트 절연막
42a: 예비 산화물 반도체 패턴 42: 산화물 반도체 패턴
52a: 예비 식각 방지 패턴 52: 식각 방지 패턴
62: 데이터선 65: 소오스 전극
66: 드레인 전극 70: 보호막
75: 컨택홀 80: 화소 전극
92, 94, 96: 컬럼 스페이서 93, 95, 97: 컬럼 스페이서용 개구부
200: 마스크 패턴
Claims (21)
- 게이트 전극이 형성된 절연 기판;
상기 절연 기판 상에 형성된 게이트 절연막;
상기 게이트 절연막 위에 배치된 산화물 반도체 패턴;
상기 산화물 반도체 패턴 상에 형성된 식각 방지 패턴;
상기 식각 방지 패턴 상에 형성된 소오스 전극 및 드레인 전극;
상기 식각 방지 패턴, 상기 소오스 전극 및 상기 드레인 전극 상에 형성된 보호막; 및
상기 게이트 절연막을 관통하여 형성된 컬럼 스페이서를 포함하고,
상기 산화물 반도체 패턴은 상기 소오스 전극 및 상기 드레인 전극 사이에 위치하는 에지부를 포함하며, 상기 에지부는 적어도 하나의 전도성 영역 및 적어도 하나의 비전도성 영역을 포함하고,
상기 컬럼 스페이서는 상기 비전도성 영역 상의 상기 보호막의 적어도 일부와 중첩된 박막 트랜지스터 기판. - 삭제
- 제1 항에 있어서,
상기 컬럼 스페이서는, 상기 보호막, 상기 식각 방지 패턴, 상기 산화물 반도체 패턴, 및 상기 게이트 절연막과 접하는 제1 측벽과, 상기 보호막 및 상기 게이트 절연막과 접하는 제2 측벽을 포함하는 박막 트랜지스터 기판. - 제1 항에 있어서,
상기 전도성 영역 상의 상기 식각 방지 패턴의 측벽 중 일부는 상기 산화물 반도체 패턴의 측벽 보다 돌출되어 형성되고, 상기 비전도성 영역 상의 상기 식각 방지 패턴의 측벽 중 적어도 일부는 상기 산화물 반도체 패턴의 측벽과 수직 정렬된 박막 트랜지스터 기판. - 제1 항에 있어서,
상기 비전도성 영역 및 상기 컬럼 스페이서는 하나 이상이고,
상기 게이트 전극은 상기 게이트 전극을 관통하여 형성된 게이트 전극 개구부를 포함하되,
상기 비전도성 영역 및 상기 컬럼 스페이서 중 적어도 하나는 상기 게이트 전극 개구부 내에 형성된 박막 트랜지스터 기판. - 제5 항에 있어서,
상기 게이트 전극 개구부 외부에 배치된 상기 비전도성 영역 상의 상기 식각 방지 패턴은 제1 폭을 가지고, 상기 게이트 전극 개구부 내부에 배치된 상기 비전도성 영역 상의 상기 식각 방지 패턴은 제2 폭을 가지되, 상기 제1 폭은 상기 제2 폭보다 큰 박막 트랜지스터 기판. - 게이트 전극이 형성된 절연 기판;
상기 절연 기판 상에 형성된 게이트 절연막;
상기 게이트 절연막 위에 배치된 산화물 반도체 패턴;
상기 산화물 반도체 패턴 상에 형성된 식각 방지 패턴; 및
상기 식각 방지 패턴 상에 형성된 소오스 전극 및 드레인 전극을 포함하되,
상기 산화물 반도체 패턴은 상기 소오스 전극 및 상기 드레인 전극 사이에 위치하는 에지부를 포함하며, 상기 에지부는 적어도 하나의 전도성 영역 및 적어도 하나의 비전도성 영역을 포함하고,
상기 식각 방지 패턴은,
상기 식각 방지 패턴이 상기 게이트 전극과 중첩된 제1 영역과, 상기 식각 방지 패턴이 상기 게이트 전극과 중첩되지 않는 제2 영역을 포함하고,
상기 식각 방지 패턴의 상기 제1 영역은 제1 폭을 가지고, 상기 식각 방지 패턴의 제2 영역은 제2 폭을 가지되, 상기 제1 폭은 상기 제2 폭보다 큰 박막 트랜지스터 기판. - 게이트 전극이 형성된 절연 기판;
상기 절연 기판 상에 형성된 게이트 절연막;
상기 게이트 절연막 위에 배치된 산화물 반도체 패턴;
상기 산화물 반도체 패턴 상에 형성된 식각 방지 패턴;
상기 식각 방지 패턴 상에 형성된 보호막; 및
상기 보호막 및 상기 게이트 절연막을 관통하여 형성된 컬럼 스페이서를 포함하되,
상기 컬럼 스페이서는, 상기 보호막, 상기 식각 방지 패턴, 상기 산화물 반도체 패턴, 및 상기 게이트 절연막과 접하는 제1 측벽과, 상기 보호막 및 상기 게이트 절연막과 접하는 제2 측벽을 포함하는 박막 트랜지스터 기판. - 제8 항에 있어서,
상기 산화물 반도체 패턴은 상기 산화물 반도체 패턴의 외곽을 따라 정의된 에지부를 포함하며, 상기 에지부는 적어도 하나의 전도성 영역 및 적어도 하나의 비전도성 영역을 포함하는 박막 트랜지스터 기판. - 제9 항에 있어서,
상기 적어도 하나의 전도성 영역은 상기 컬럼 스페이서와 접하는 영역을 포함하는 박막 트랜지스터 기판. - 제8 항에 있어서,
상기 보호막, 상기 식각 방지 패턴, 및 상기 산화물 반도체 패턴은 상기 컬럼 스페이서의 제1 측벽을 따라 수직 정렬된 박막 트랜지스터 기판. - 제8 항에 있어서,
상기 컬럼 스페이서는 상부 영역 및 하부 영역을 포함하되, 상기 상부 영역의 상기 제1 측벽과 상기 제2 측벽 사이의 거리는, 상기 하부 영역의 상기 제1 측벽과 상기 제2 측벽 사이의 거리보다 큰 박막 트랜지스터 기판. - 제12 항에 있어서,
상기 컬럼 스페이서의 상부 영역은 상기 게이트 전극과 중첩되지 않는 박막 트랜지스터 기판. - 제8 항에 있어서,
상기 컬럼 스페이서는 상기 보호막의 일부와 중첩된 박막 트랜지스터 기판. - 제8 항에 있어서,
상기 컬럼 스페이서는 투명 유기 물질 또는 광차단 물질로 이루어진 박막 트랜지스터 기판. - 제8 항에 있어서,
상기 식각 방지 패턴은 상기 게이트 전극과 중첩된 제1 영역과, 상기 게이트 전극과 중첩되지 않는 제2 영역을 포함하는 박막 트랜지스터 기판. - 게이트 전극이 형성된 절연 기판 상에 게이트 절연막, 산화물 반도체층 및 식각 방지막을 차례로 적층하고,
상기 식각 방지막을 패터닝하여 예비 식각 방지 패턴을 형성하고,
상기 산화물 반도체층 및 상기 예비 식각 방지 패턴 상에 서로 분리된 소오스 전극 및 드레인 전극을 형성하고,
상기 예비 식각 방지 패턴, 상기 소오스 전극 및 상기 드레인 전극을 마스크로 상기 산화물 반도체층을 패터닝하여 예비 산화물 반도체 패턴을 형성하고,
상기 예비 식각 방지 패턴 및 상기 소오스 전극 및 드레인 전극 상에 보호막을 형성하고,
상기 보호막을 관통하는 적어도 하나의 컬럼 스페이서용 개구부를 형성하는 것을 포함하되,
상기 적어도 하나의 컬럼 스페이서용 개구부를 형성하는 것은, 상기 예비 식각 방지 패턴의 일부와, 상기 예비 식각 방지 패턴의 일부와 중첩되는 영역의 상기 예비 산화물 반도체 패턴을 식각하여 식각 방지 패턴 및 산화물 반도체 패턴을 형성하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법. - 제17 항에 있어서,
상기 산화물 반도체 패턴은 상기 소오스 전극 및 상기 드레인 전극 사이에 위치하는 에지부를 포함하고,
상기 산화물 반도체 패턴을 형성하는 것은, 상기 에지부는 적어도 하나의 전도성 영역 및 적어도 하나의 비전도성 영역을 포함하는 산화물 반도체 패턴을 형성하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법. - 제17 항에 있어서,
상기 예비 식각 방지 패턴은 상기 게이트 전극과 중첩하는 제1 영역과, 상기 게이트 전극과 중첩하지 않는 제2 영역을 포함하고,
상기 식각 방지 패턴을 형성하는 것은, 상기 제2 영역의 상기 예비 식각 방지 패턴의 적어도 일부와 중첩되는 영역의 보호막과, 상기 예비 식각 방지 패턴의 적어도 일부를 동시 또는 순차로 식각하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법. - 제19 항에 있어서,
상기 적어도 하나의 컬럼 스페이서용 개구부는 제1 폭을 가지는 상부 영역과 상기 제1 폭보다 좁은 제2 폭을 가지는 하부 영역을 포함하되,
상기 식각 방지 패턴을 형성하는 것은, 상기 하부 영역의 일 측벽이 상기 예비 산화물 반도체 패턴에 수직 정렬되도록 상기 게이트 절연막을 식각하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법. - 제20 항에 있어서, 상기 산화물 반도체 패턴을 형성하는 것은,
상기 식각 방지 패턴을 형성한 후, 상기 보호막 상에 화소 전극용 도전막을 형성하고,
상기 화소 전극용 도전막 및 상기 예비 산화물 반도체 패턴의 일부를 식각하여 화소 전극 및 상기 산화물 반도체 패턴을 형성하는 것을 더 포함하는 박막 트랜지스터 기판의 제조 방법.
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