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KR101656955B1 - 트랜지스터, 집적 회로 및 그 제조 방법 - Google Patents

트랜지스터, 집적 회로 및 그 제조 방법 Download PDF

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KR101656955B1
KR101656955B1 KR1020140186025A KR20140186025A KR101656955B1 KR 101656955 B1 KR101656955 B1 KR 101656955B1 KR 1020140186025 A KR1020140186025 A KR 1020140186025A KR 20140186025 A KR20140186025 A KR 20140186025A KR 101656955 B1 KR101656955 B1 KR 101656955B1
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South Korea
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type transistor
drain
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silicide
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치아-하오 창
밍-산 시에
청-롱 첸
와이-이 리엔
치-하오 왕
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

트랜지스터, 집적 회로 및 집적 회로의 제조 방법이 제공된다. 다양한 실시형태에 있어서, 트랜지스터는 소스 전극, 적어도 하나의 반도체 채널, 게이트 전극, 드레인 전극 및 드레인 패드를 포함한다. 소스 전극은 기판 내에 배치된다. 반도체 채널은 소스 전극에 실질적으로 수직으로 연장된다. 게이트 전극은 반도체 채널을 둘러싼다. 드레인 전극은 반도체 채널의 상단 상에 배치된다. 다중 도전성층을 포함하는 드레인 패드가 드레인 전극 상에 배치된다.

Description

트랜지스터, 집적 회로 및 그 제조 방법{TRANSISTOR, INTEGRATED CIRCUIT AND METHOD OF FABRICATING THE SAME}
집적 회로의 집적도가 상승함에 따라, 한정된 기판 면적 내에 트랜지스터 등의 보다 많은 디바이스들을 집적하기 위해 애를 많이 쓰고 있다. 하나의 트랜지스터가 차지하는 기판 면적을 줄이기 위해, 기판 상에 설치된 수직 반도체 채널을 갖는 다양한 수직 트랜지스터 구조가 제안되고 있다.
나노와이어 전계 효과 트랜지스터(FET)도 이들 수직 트랜지스터 구조 중 하나이다. 나노와이어 FET의 경우, 나노와이어 FET의 소스 전극과 드레인 전극 사이에 배치된 복수의 수직 나노와이어를 통해 신호 전류가 흐르고, 복수의 수직 나노와이어는 소스 전극과 드레인 전극 사이의 수직 반도체 채널이다. 수직 반도체 채널은 복수의 수직 나노와이어 각각을 둘러싸는 수직 게이트 전극 상에서 전압에 의해 제어된다. 그러므로, 나노와이어 FET는 버티컬 게이트 올 어라운드(vertical gate-all-around, VGAA) 전계 효과 트랜지스터라고도 불린다. 제안된 다양한 수직 트랜지스터 구조 중에서는 나노 와이어 FET가 많은 관심을 끌고 있으며, 차세대 집적 회로의 집적도를 상승시키는 잠재성이 높은 후보로서 간주되고 있다.
따라서, 나노와이어 FET를 갖는 다양한 집적 회로가 제안되고 있다. 그러나, 나노와이어 FET를 갖는 집적 회로의 구조 설계에서의 기술적 진보는, 고도의 성능을 갖는 집적 회로를 제공할 때의 요건이 더욱 곤란해지고 있기 때문에 다양한 어려움을 해결하는 것이 필요하다. 이처럼, 집적 회로 및 그 제조 방법에 있어서 계속적으로 개선이 요구되고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준적 실무에 따라, 다양한 특징부를 실척으로 도시하지는 않는다. 사실상, 다양한 특징부의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 적어도 일부의 개략도이다.
도 2는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법을 나타내는 흐름도이다.
도 3은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 중간 단계에서의 기판의 적어도 일부의 개략도이다.
도 4는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 3에 도시한 기판의 개략도이다.
도 5는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 4에 도시한 기판의 개략도이다.
도 6은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 5에 도시한 기판의 개략도이다.
도 7은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 6에 도시한 기판의 개략도이다.
도 8은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 7에 도시한 기판의 개략도이다.
도 9은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 8에 도시한 기판의 개략도이다.
도 10은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 9에 도시한 기판의 개략도이다.
도 11은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 10에 도시한 기판의 개략도이다.
도 12는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 11에 도시한 기판의 개략도이다.
도 13은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 12에 도시한 기판의 개략도이다.
도 14는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 3에 도시한 기판의 개략도이다.
도 15는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 적어도 일부의 개략도이다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시를 단순화하기 위해 구성요소 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 위(over) 또는 상(on)의 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 또한 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 및 제2 특징부 사이에 추가 특징부가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시는 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 간의 관계를 지시하지는 않는다.
본 명세서에서 사용하는 단수형은 문맥에서 다른 식으로 명백하게 지시하지 않는다면 복수의 대상을 포함하는 것이다. 이에, 예를 들어 라이너 층을 언급하면, 문맥에서 다른 식으로 명백하게 지시하지 않는 한, 라이너 층은 2개 이상의 그 라이너층을 갖는 실시형태를 포함한다. 본 명세서 전반에 있어서 "하나의 실시형태" 또는 "일 실시형태"라는 언급은, 그 실시형태와 함께 설명하는 특정 특징부, 구조, 또는 특징이 본 개시내용의 적어도 하나의 실시형태에 포함되는 것을 의미한다. 따라서, 본 명세서 전반에 있어서 다양한 곳에서의 "하나의 실시형태" 또는 "일 실시형태"라는 문구의 등장은 반드시 같은 실시형태를 칭하는 것이 아니다. 또한, 특정 특징부, 구조, 또는 특징이 하나 이상의 실시형태에서 임의의 적절한 방식으로 조합될 수 있다. 다음의 도면들은 실척으로 도시되는 것이 아니라, 예시의 목적임을 알아야 한다.
전술한 바와 같이, 나노와이어 FET를 갖는 집적 회로의 요건이 점점 곤란해지고 있다. 예를 들어, 드레인측 접촉 저항성 및 상호접속 시트 저항 등의, 나노와이어 FET를 갖는 집적 회로의 저항은 계속해서 개선될 것이 요구되고 있다. 또한, 나노와이어 FET 제조 중에 드레인 소모 및 실리사이드화의 제어 등의, 나노와이어 FET를 갖는 집적 회로의 제조에 있어서 우수한 공정 유연성(process flexibility)도, 제조된 나노와이어 FET를 갖는 집적 회로의 성능에 결정적이다. 이점에 있어서, 본 개시내용의 다양한 실시형태에 따라 트랜지스터, 집적 회로 및 집적 회로의 제조 방법이 제공된다.
도 1은 본 개시내용의 다양한 실시형태에 따른 집적 회로(10)의 적어도 일부의 개략도이다. 집적 회로(10)는 적어도 하나의 n형 트랜지스터(100), 적어도 하나의 p형 트랜지스터(200), 층간 유전체(300), 및 복수의 컨택 금속(400)을 포함한다. n형 트랜지스터(100)는 기판(15) 상에 배치된다. p형 트랜지스터(200)는 기판(15) 상에 배치되고, p형 트랜지스터(200)는 n형 트랜지스터(100)에 인접하다. n형 트랜지스터(100)와 p형 트랜지스터(200)는 기판(15) 상에 형성된 나노와이어 FET 등의 수직 금속-산화물-반도체 전계 효과 트랜지스터(MOSFET)이며, n형 트랜지스터(100)와 p형 트랜지스터 사이에는 절연을 위해 STI(shallow trench isolation)(116)가 배치된다. n형 트랜지스터(100)와 p형 트랜지스터(200)는 각각 소스 전극, 적어도 하나의 반도체 채널, 게이트 전극, 드레인 전극 및 드레인 패드를 포함한다. 도 1에 도시하는 바와 같이, n형 트랜지스터(100)는 소스 전극(110), 적어도 하나의 반도체 채널(120), 게이트 전극(130), 드레인 전극(140) 및 드레인 패드(150)를 포함한다. 소스 전극(110)은 기판(15) 내에 배치된다. 예를 들어, 도 1에 도시하는 바와 같이, 소스 전극(110)은 기판(15) 내에 형성된 도핑 영역(112)과, 그 도핑 영역(112)에 대한 오믹 컨택으로서, 도핑 영역(112) 상에 형성된 실리사이드(114)를 포함한다. 오믹 접촉으로서 실리사이드(114)는, 종종 기판(15) 내에 형성된 도핑 영역(112) 상에 전이 금속을 적층하여 어닐링함으로써 형성된다. 오믹 컨택으로서 실리사이드(114)는 또한 그 화합물(compound)의 직접 스퍼터링에 의해 또는 전이 금속의 이온 주입에 의해 적층된 다음 어닐링될 수 있다.
반도체 채널(120)은 소스 전극(110)에 실질적으로 수직으로 연장된다. 예를 들어, 반도체 채널(120)은 도 1에 도시하는 바와 같이 에피택시(122), 반도체 기둥부(124), 및 절연층(126)을 포함할 수 있다. 에피택시(122)는 도핑 영역(112) 상에 형성된다. 반도체 기둥부(124)는 에피택시(122) 상에 형성되고 절연층(126)에 의해 둘러싸인다. 게이트 전극(130)은 반도체 채널(120)을 둘러싼다. 예를 들어, 게이트 전극(130)은 도 1에 도시하는 바와 같이 제1 금속 게이트(132), 제2 금속 게이트(134), 및 게이트 유전체층(136)을 포함할 수 있다. 반도체 채널(120)은 게이트 유전체층(136)으로 둘러싸인다. 게이트 유전체층(136)은 제2 금속 게이트(134)로 둘러싸인다. 게이트 유전체층(136)에 사용되기에 적절한 재료의 예는 열적 성장한 이산화실리콘(SiO2), 적층된 SiO2, 또는 스퍼터링 적층 또는 원자층 적층에 의해 적층된 산화하프늄(HfO2) 등의 하이 k 유전체를 포함하나, 이들에 한정되지는 않는다. 본 명세서에 사용되는 용어인 "하이 k 유전체(high-k dielectric)"는 유전 상수(k)가 SiO2의 k 값보다 높은, 약 4.0보다 높은 유전체를 가리킨다. 또한 게이트 유전체층(290)은 하이 k 유전체 재료를 포함할 수 있다. 하이 k 재료는 열산화실리콘의 유전 상수인 약 3.9보다 유전 상수가 높은 유전체 재료로서 정의될 수 있다. 예를 들어, 하이 k 유전체 재료는 유전 상수가 대략 18 내지 대략 40의 범위에 있는 산화하프늄(HfO2)을 포함할 수 있다. 대안적으로, 하이 k 재료는 ZrO2, Y2O3, La2O5, Gd2O5, TiO2, Ta2O5, HfErO, HfLaO, HfYO, HfGdO, HfAlO, HfZrO, HfTiO, HfTaO, SrTiO, 또는 이들의 조합 중 하나를 포함할 수 있다. 제2 금속 게이트(134)는 제1 금속 게이트(132)로 둘러싸인다. 드레인 전극(140)은 반도체 채널(120)의 상단 상에 배치된다. 예를 들어, 드레인 전극(140)은 반도체 채널(120)의 상단 상에 형성된 에피택시일 수 있다.
드레인 패드(150)는 드레인 전극(140) 상에 배치된다. 도 1에 도시하는 바와 같이, 드레인 패드(150)는 반도체 채널(120)에 대응하는 드레인 전극(140)을 취합하고, 드레인 패드(150)는 컨택 금속(400) 중 하나에 의해 전기적으로 접속된다. 드레인 패드(150)는 도 1에 도시하는 바와 같이 다중 도전성층을 포함하는 것임을 주목해야 한다. 다시 말해, 드레인 패드(150)는 단일체(simple substance), 예컨대 단일 티타늄 실리사이드(TiSi)막이 아니라, 도 1에 도시하는 바와 같이 다중 도전성층이다. 이에, n형 트랜지스터(100)에 대응하는 드레인측 접촉 저항성 및 상호접속 시트 저항은 적합한 재료를 선택하고 다중 도전성층 내에서의 그 재료의 적절한 두께를 선택함으로써 상당히 저감될 수 있다. 도 1에 도시하는 바와 같이, 본 개시내용의 다양한 실시형태에 있어서, 드레인 패드(150)는 실리사이드층(152), 캡핑층(156) 및 컨택 금속층(158)을 포함한다. 실리사이드층(152)은 드레인 전극(140)과 직접 접촉한다. 캡핑층(156)은 실리사이드층(152) 상에 배치된다. 컨택 금속층(158)은 캡핑층(156) 상에 배치된다. 전술한 바와 같이, 실리사이드층(152)은 전이 금속을 적층하고 적층된 전이 금속을 어닐링함으로써 형성될 수 있다. 또한, 실리사이드층(152)은 화합물의 직접 스퍼터링에 의해 또는 전이 금속의 직접 스퍼터링에 의해 적층된 다음 어닐링될 수 있다. 본 개시내용의 다양한 실시형태에 있어서, 실리사이드층(152)은 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 이들의 조합을 포함한다. 실리사이드층(152) 상에 배치되는 캡핑층(156)은 실리사이드층(152)을 보호할 수 있으며, 또한 실리사이드층(152)과 컨택 금속층(158)을 결합하기 위한 점착층으로서 간주될 수 있다. 캡핑층(156)은 임의의 적절한 도전성 재료일 수 있다. 본 개시내용의 다양한 실시형태에 있어서, 캡핑층(156)은 질화티탄(TiN), 질화탄탈(TaN), 또는 이들의 조합을 포함한다. 컨택 금속층(158)은 금속층이기 때문에, 실리사이드층(152)보다 저항이 낮다. 본 개시내용의 다양한 실시형태에 있어서, 컨택 금속층(156)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 이들의 조합을 포함한다. 전술한 바와 같이, 드레인 패드(150)는 단일 티타늄 실리사이드(TiSi)막 등의 단일체가 아니라, 도 1에 도시하는 바와 같이 다중 도전성층이다. 이에, n형 트랜지스터(100)에 대응하는 드레인측 접촉 저항성 및 상호접속 시트 저항은 실리사이드층(152)보다 저항이 낮은 컨택 금속층(158)을 도입함으로써 상당히 저감될 수 있다. 게다가, 본 개시내용의 다양한 실시형태에 있어서, 드레인 패드(150)는 실리사이드층(152)과 캡핑층(156) 사이에 배치된 금속층(154)을 더 포함한다. 금속층(154)은 임의의 적절한 금속 재료일 수 있다. 본 개시내용의 다양한 실시형태에 있어서, 금속층(158)은 티타늄(Ti), 니켈(Ni), 코발트(Co), 또는 이들의 조합을 포함한다. 도 1에 도시하는 바와 같이, 본 개시내용의 다양한 실시형태에 있어서, n형 트랜지스터(100)는 패시베이션층(160)을 더 포함한다. 패시베이션층(160)은 드레인 패드(150)를 캡슐화한다. 본 개시내용의 다양한 실시형태에 있어서, 패시베이션층(160)은 질화실리콘을 포함한다. 이에, 드레인 패드(150)는 이하의 제조 공정 시에 보호받을 수 있으며, n형 트랜지스터(100)의 신뢰성이 더욱 개선될 수 있다.
또한, 도 1에 도시하는 바와 같이, p형 트랜지스터(200)는 소스 전극(210), 적어도 하나의 반도체 채널(220), 게이트 전극(230), 드레인 전극(240) 및 드레인 패드(250)를 포함한다. 소스 전극(210)은 또한 기판(15) 내에 배치된다. 도 1에 도시하는 바와 같이, 소스 전극(210)은 기판(15) 내에 형성된 도핑 영역(212)과, 그 도핑 영역(212)에 대한 오믹 컨택으로서, 도핑 영역(112) 상에 형성된 실리사이드(214)를 포함한다. 오믹 접촉으로서 실리사이드(214)는, 종종 기판(15) 내에 형성된 도핑 영역(212) 상에 전이 금속을 적층하여 어닐링함으로써 형성된다. 실리사이드(214)는 또한 그 화합물의 직접 스퍼터링에 의해 또는 전이 금속의 이온 주입에 의해 적층된 다음 어닐링될 수 있다. 반도체 채널(220)은 소스 전극(210)에 실질적으로 수직으로 연장된다. 예를 들어, 반도체 채널(220)은 도 1에 도시하는 바와 같이 에피택시(222), 반도체 기둥부(224), 및 절연층(226)을 포함할 수 있다. 에피택시(222)는 도핑 영역(212) 상에 형성된다. 반도체 기둥부(224)는 에피택시(222) 상에 형성되고 절연층(226)에 의해 둘러싸인다. 게이트 전극(230)은 반도체 채널(220)을 둘러싼다. 예를 들어, 게이트 전극(230)은 도 1에 도시하는 바와 같이 금속 게이트(232) 및 게이트 유전체층(236)을 포함할 수 있다. 반도체 채널(220)은 게이트 유전체층(236)으로 둘러싸인다. 게이트 유전체층(236)은 금속 게이트(232)로 둘러싸인다. 드레인 전극(240)은 반도체 채널(220)의 상단 상에 배치된다. 예를 들어, 드레인 전극(240)은 반도체 채널(220)의 상단 상에 형성된 에피택시일 수 있다. 드레인 패드(250)는 드레인 전극(240) 상에 배치된다. 도 1에 도시하는 바와 같이, 드레인 패드(250)는 반도체 채널(220)에 대응하는 드레인 전극(240)과 접촉하고, 드레인 패드(250)는 컨택 금속(400) 중 하나에 의해 전기적으로 접속된다. 드레인 패드(250)는 도 1에 도시하는 바와 같이 다중 도전성층을 포함한다. 다시 말해, 드레인 패드(250)는 단일체(simple substance), 예컨대 단일 티타늄 실리사이드(TiSi)막이 아니라, 도 1에 도시하는 바와 같이 다중 도전성층이다. 이에, p형 트랜지스터(200)에 대응하는 드레인측 접촉 저항성 및 상호접속 시트 저항은 적합한 재료를 선택하고 다중 도전성층 내에서의 그 재료의 적절한 두께를 선택함으로써 상당히 저감될 수 있다. 도 1에 도시하는 바와 같이, 본 개시내용의 다양한 실시형태에 있어서, 드레인 패드(250)는 실리사이드층(252), 캡핑층(256) 및 컨택 금속층(258)을 포함한다. 실리사이드층(252)은 드레인 전극(240)과 직접 접촉한다. 캡핑층(256)은 실리사이드층(252) 상에 배치된다. 컨택 금속층(258)은 캡핑층(256) 상에 배치된다. 전술한 바와 같이, 실리사이드층(252)은 전이 금속을 적층하고 적층된 전이 금속을 어닐링함으로써 형성될 수 있다. 또한, 실리사이드층(252)은 화합물의 직접 스퍼터링에 의해 또는 전이 금속의 직접 스퍼터링에 의해 적층된 다음 어닐링될 수 있다. 본 개시내용의 다양한 실시형태에 있어서, 실리사이드층(252)은 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 이들의 조합을 포함한다. 실리사이드층(252) 상에 배치되는 캡핑층(256)은 실리사이드층(252)을 보호할 수 있으며, 또한 실리사이드층(252)과 컨택 금속층(256)을 결합하기 위한 점착층으로서 간주될 수 있다. 캡핑층(256)은 임의의 적절한 도전성 재료일 수 있다. 본 개시내용의 다양한 실시형태에 있어서, 캡핑층(156)은 질화티탄(TiN), 질화탄탈(TaN), 또는 이들의 조합을 포함한다. 컨택 금속층(258)은 금속층이기 때문에, 실리사이드층(252)보다 저항이 낮다. 본 개시내용의 다양한 실시형태에 있어서, 컨택 금속층(258)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 이들의 조합을 포함한다. 전술한 바와 같이, 드레인 패드(250)는 단일 티타늄 실리사이드(TiSi)막 등의 단일체가 아니라, 도 1에 도시하는 바와 같이 다중 도전성층이다. 이에, p형 트랜지스터(200)에 대응하는 드레인측 접촉 저항성 및 상호접속 시트 저항은 실리사이드층(252)보다 저항이 낮은 컨택 금속층(258)을 도입함으로써 상당히 저감될 수 있다. 게다가, 본 개시내용의 다양한 실시형태에 있어서, 드레인 패드(250)는 실리사이드층(252)과 캡핑층(256) 사이에 배치된 금속층(254)을 더 포함한다. 금속층(254)은 임의의 적절한 금속 재료일 수 있다. 본 개시내용의 다양한 실시형태에 있어서, 금속층(254)은 티타늄(Ti), 니켈(Ni), 코발트(Co), 또는 이들의 조합을 포함한다. 도 1에 도시하는 바와 같이, 본 개시내용의 다양한 실시형태에 있어서, p형 트랜지스터(200)는 패시베이션층(260)을 더 포함한다. 패시베이션층(260)은 드레인 패드(250)를 캡슐화한다. 본 개시내용의 다양한 실시형태에 있어서, 패시베이션층(260)은 질화실리콘을 포함한다. 이에, 드레인 패드(250)는 이하의 제조 공정 시에 보호받을 수 있으며, p형 트랜지스터(200)의 신뢰성이 더욱 개선될 수 있다.
도 1에 도시하는 바와 같이, 층간 유전체(300)는 n형 트랜지스터(100), p형 트랜지스터(200) 및 기판(15)을 덮는다. 층간 유전체(300)는, 원자층 적층(ALD), 화학적 기상 증착(CVD), 저압 화학적 기상 증착(LPCVD), 플라즈마 강화 화학적 기상 증착(PECVD), 고밀도 플라즈마 화학적 기상 증착(HDPCVD), 대기압 미만(sub-atmospheric) 화학적 기상 증착(SACVD), 급속 열 화학적 기상 증착(RTCVD), 고온 산화물 적층(HTO), 저온 산화물 적층(LTO), 제한적 반응 처리 CVD(limited reaction processing CVD, LRPCVD)를 포함하나 이들에 한정되지 않는 임의의 적절한 적층 공정으로 산화실리콘을 적층하여 형성될 수 있다. 복수의 컨택 금속(400)이 층간 유전체(300) 내에 배치되고, 컨택 금속(400)은 각각 n형 트랜지스터(100) 및 p형 트랜지스터(200)의 소스 전극(110, 210), 게이트 전극(130, 230) 및 드레인 패드(150, 250)와 직접 접촉한다.
도 2는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법(800)을 나타내는 흐름도이다. 방법(800)은 기판을 수용하는 블록 802에서 시작된다. 기판은 n형 또는 p형 도펀트가 약간 도핑된 단결정질 실리콘을 포함하는 반도체 기판일 수 있다. 기판은 적어도 하나의 n형 트랜지스터와 적어도 하나의 p형 트랜지스터를 갖는다. n형 트랜지스터와 p형 트랜지스터는 각각, 기판 내에 배치되는 소스 전극과, 소스 전극에 실질적으로 수직으로 연장되는 적어도 하나의 반도체 채널과, 반도체 채널을 둘러싸는 게이트 전극과, 반도체 채널의 상단 상에 배치되는 드레인 전극을 포함한다. 방법(800)은 캡핑층과 실리사이드층을 형성하는 블록 804에서 계속된다. 실리사이드층은 n형 트랜지스터와 p형 트랜지스터의 드레인 전극을 덮는다. 캡핑층은 실리사이드층 상에 형성된다. 방법(800)은 금속층을 형성하는 블록 806에서 계속된다. 금속층은 캡핑층을 덮는다. 방법(800)은 제1 패시베이션층을 형성하는 블록 808에서 계속된다. 제1 패시베이션층은 금속층을 덮는다. 방법(800)은 블록 810에 나타내는 바와 같이 n형 트랜지스터와 p형 트랜지스터의 드레인 전극 상에 배치되는 각각의 드레인 패드를 만들기 위해 실리사이드층, 캡핑층, 금속층, 및 제1 패시베이션층을 통과하는 개구를 형성하는 단계를 더 포함한다. 방법(800)은 블록 812에 나타내는 바와 같이 드레인 패드의 측벽을 덮는 제2 패시베이션층을 형성하는 단계를 더 포함한다. 방법(800)은 블록 814에 나타내는 바와 같이 드레인 패드의 측벽들 사이의 갭을 채우고 제1 패시베이션층을 덮기 위하여 제1 산화물층을 형성하는 단계를 더 포함한다. 방법(800)은 제1 패시베이션층을 연마하는 블록 816에서 계속된다. 연마는 제1 패시베이션층에서 정지된다. 방법(800)은 층간 유전체를 형성하는 블록 818에서 계속된다. 층간 유전체는 n형 트랜지스터, p형 트랜지스터 및 기판을 덮는다. 방법(800)은 블록 820에 나타내는 바와 같이, 층간 유전체 내에 배치되는 복수의 컨택 금속을 형성하는 단계를 더 포함하고, 이 컨택 금속은 각각 n형 트랜지스터와 p형 트랜지스터의 소스 전극, 게이트 전극 및 드레인 패드와 직접 접촉한다. 방법(800)의 상세내용은 도 3 내지 도 13에서 추가 도시되며 이하의 단락에서 설명된다.
도 3은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 중간 단계에서의 기판의 적어도 일부의 개략도이다. 도 3을 참조하면, 기판(15)이 수용된다. 기판(15)은 적어도 하나의 n형 트랜지스터(100)와 적어도 하나의 p형 트랜지스터(200)를 갖는다. n형 트랜지스터(100)와 p형 트랜지스터(200)는 각각, 기판 내에 배치되는 소스 전극과, 소스 전극에 실질적으로 수직으로 연장되는 적어도 하나의 반도체 채널과, 반도체 채널을 둘러싸는 게이트 전극과, 반도체 채널의 상단 상에 배치되는 드레인 전극을 포함한다. 도 3에 도시하는 바와 같이, n형 트랜지스터(100)는 소스 전극(110), 적어도 하나의 반도체 채널(120), 게이트 전극(130), 및 드레인 전극(140)을 포함한다. n형 트랜지스터(100)의 소스 전극(110), 반도체 채널(120), 게이트 전극(130), 및 드레인 전극(140)의 세부사항은 전술한 바와 같기 때문에, 그에 대한 설명은 여기서 생략한다. p형 트랜지스터(200)는 소스 전극(210), 반도체 채널(220), 게이트 전극(230), 및 드레인 전극(240)을 포함한다. p형 트랜지스터(200)의 소스 전극(210), 반도체 채널(220), 게이트 전극(230), 및 드레인 전극(240))의 세부사항은 전술한 바와 같기 때문에, 그에 대한 설명은 여기서 생략한다. 도 3에 도시하는 바와 같이, 질화실리콘 등의 패시베이션막(610)과 산화실리콘 등의 유전체막(310)이 등각으로 적층되어 n형 트랜지스터(100)와 p형 트랜지스터(200)을 덮고, 패시베이션막(610)과 유전체막(310)은 연마로 평탄화되고/되거나 n형 트랜지스터(100)와 p형 트랜지스터(200)의 각각의 드레인 전극(140, 240)을 노출시키기 위해 에칭될 수 있다.
도 4는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 3에 도시한 기판의 개략도이다. 도 5는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 4에 도시한 기판의 개략도이다. 도 4와 도 5를 참조하면, 적어도 하나의 n형 트랜지스터(100)와 적어도 하나의 p형 트랜지스터(200)를 갖는 기판(15)을 수용하는 작업 후에, 실리사이드층(540)이 형성된다. 실리사이드층(540)은 n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240)을 덮는다. 실리사이드층(540)은 n형 트랜지스터(100)의 드레인 전극(140) 및 p형 트랜지스터(200)의 드레인 전극(240)을 덮기 위해 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi) 등의 실리사이드막을 직접 적층하여 형성될 수 있다. 실리사이드층(540)은 다수의 단계로 형성될 수 있다. 도 4에 도시하는 바와 같이, 본 개시내용의 다양한 실시형태에 있어서, n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240)을 덮는 실리사이드층(540)을 형성하는 작업은 n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240)을 덮는 비정질 실리콘층(510)을 적층하는 단계를 포함한다. 다음으로, 비정질 실리콘층(510)을 덮기 위해 제1 금속층(520)이 적층된다. 제1 금속층(520)은 티타늄(Ti), 니켈(Ni), 코발트(Co), 또는 이들의 조합을 포함할 수 있다. 비정질 실리콘층(510)과 제1 금속층(520)은 도 5에 도시하는 바와 같이 비정질 실리콘층(510)을 실리사이드층(540)으로 변형하기 위해 어닐링된다. 비정질 실리콘층(510)을 변형하기 위해 급속 열 어니링(RTA, rapid thermal annealing)이 수행될 수 있다. 본 개시내용의 다양한 실시형태에 있어서, 또한 제1 금속층(520)도 실리사이드층(540)으로 변형된다. 또한 도 5에 도시하는 바와 같이, 실리사이드층(540)이 형성된 후에, 캡핑층(530)이 형성된다. 캡핑층(530)은 실리사이드층(540)을 덮는다. 캡핑층(530)은 질화티탄(TiN)을 포함할 수 있다. 일부 실시형태에 있어서, 비정질 실리콘층(510)을 어닐링하기 전에 캡핑층(530)이 제1 금속층(520) 상에 형성된다.
도 6은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 5에 도시한 기판의 개략도이다. 도 7은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 6에 도시한 기판의 개략도이다. 도 6을 참조하면, 실리사이드층(540)을 덮는 캡핑층(530)을 형성하는 작업 후에, 캡핑층(530)을 덮기 위해 금속층(550)이 형성된다. 금속층(550)은 텅스텐(W)을 포함할 수 있다. 도 6에 도시하는 바와 같이, 캡핑층(530)을 덮는 금속층(550)을 형성하는 작업 후에, 제1 패시베이션층(610)이 형성된다. 제1 패시베이션층(610)은 금속층(550)을 덮는다. 제1 패시베이션층(610)은 질화실리콘을 포함할 수 있고, 원자층 적층(ALD), 화학적 기상 증착(CVD), 저압 화학적 기상 증착(LPCVD), 플라즈마 강화 화학적 기상 증착(PECVD), 고밀도 플라즈마 화학적 기상 증착(HDPCVD), 대기압 미만(sub-atmospheric) 화학적 기상 증착(SACVD), 급속 열 화학적 기상 증착(RTCVD), 고온 산화물 적층(HTO), 저온 산화물 적층(LTO), 제한적 반응 처리 CVD(limited reaction processing CVD, LRPCVD)를 포함하나 이들에 한정되지 않는 임의의 적절한 적층 공정으로 형성될 수 있다. 도 7을 참조하면, 금속층(550)을 덮는 제1 패시베이션층(610)을 형성하는 작업 후에, n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240) 상에 배치되는 각각의 드레인 패드(150, 250)를 만들기 위해 실리사이드층(540), 캡핑층(530), 금속층(550), 및 제1 패시베이션층(610)을 통과하는 개구(650)가 형성된다. 다시 말해, 이전 작업에서 형성된 실리사이드층(540), 캡핑층(530), 및 금속층(550)은 n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240) 상에 각각 배치된 드레인 패드(150, 250)로 분리된다. n형 트랜지스터(100)의 드레인 패드(150)는 실리사이드층(152), 캡핑층(156) 및 컨택 금속층(158)을 포함하고, p형 트랜지스터(200)의 드레인 패드(250)는 실리사이드층(252), 캡핑층(256) 및 컨택 금속층(258)을 포함한다. 본 개시내용의 다양한 실시형태에 있어서, 도 7에 도시하는 바와 같이 n형 트랜지스터(100)의 드레인 패드(150)는 금속층(154)을 더 포함하고, p형 트랜지스터(200)의 드레인 패드(250)는 금속층(254)을 더 포함한다.
도 8은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 7에 도시한 기판의 개략도이다. 도 9은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 8에 도시한 기판의 개략도이다. 도 8을 참조하면, 실리사이드층(540), 캡핑층(530), 금속층(550), 및 제1 패시베이션층(610)을 통과하는 개구(650)를 형성하는 작업 후에, 제2 패시케이션층(620)이 형성되어 드레인 패드(150, 250)의 측벽을 덮는다. 제2 패시베이션층(620)은 제1 패시베이션층처럼 질화실리콘을 포함할 수 있고, 원자층 적층(ALD), 화학적 기상 증착(CVD), 저압 화학적 기상 증착(LPCVD), 플라즈마 강화 화학적 기상 증착(PECVD), 고밀도 플라즈마 화학적 기상 증착(HDPCVD), 대기압 미만(sub-atmospheric) 화학적 기상 증착(SACVD), 급속 열 화학적 기상 증착(RTCVD), 고온 산화물 적층(HTO), 저온 산화물 적층(LTO), 제한적 반응 처리 CVD(limited reaction processing CVD, LRPCVD)를 포함하나 이들에 한정되지 않는 임의의 적절한 적층 공정으로 형성될 수 있다. 이에, n형 트랜지스터(100)의 드레인 패드(150)와 p형 트랜지스터(200)의 드레인 패드(250)가 추가로 보호될 수 있으며, n형 트랜지스터(100) 및 p형 트랜지스터(200)의 신뢰도가 더욱 개선될 수 있다. 도 9를 참조하면, 제2 패시베이션층(620)이 추가로 에칭되어 평탄화될 수 있고 제2 패시베이션층(620)의 부분이 다음의 공정 동안 제거된다.
도 10은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 9에 도시한 기판의 개략도이다. 도 11은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 10에 도시한 기판의 개략도이다. 도 10을 참조하면, 드레인 패드(150, 250)의 측벽을 덮는 제2 패시베시션층(620)을 형성하는 작업 후에, 드레인 패드(150, 250)의 측벽들 사이의 갭을 채우기 위해 제1 산화물층(630)이 형성된다. 제1 산화물층(630)은 산화실리콘을 포함하고 임의의 적절한 적층 공정으로 형성될 수 있다. 본 개시내용의 다양한 실시형태에 있어서, 드레인 패드(150, 250)의 측벽들 사이의 갭을 채우기 위해 제1 산화물층(630)을 형성하는 단계는 유동성(flowable) CVD에 의해 수행된다. 이에, 드레인 패드(150, 250)의 측벽들 사이의 갭이 보이드 없이 채워질 수 있으며, n형 트랜지스터(100) 및 p형 트랜지스터(200)의 신뢰도가 더욱 개선될 수 있다. 도 11을 참조하면, 제1 산화물층(630)을 형성하는 작업 후에, 제1 산화물층(630)은 연마된다. 제1 패시베이션층(610)이 제1 산화물층(630)과는 상이한 질화실리콘을 포함하기 때문에, 제1 패시케이션층(610)에서 연마가 정지되는 것을 주목해야 한다. 그러므로, 연마의 공정 윈도우(process window)가 증가하며, 드레인 패드(150, 250)의 두께의 균일성이 향상될 수 있다.
도 12는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 11에 도시한 기판의 개략도이다. 도 13은 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 12에 도시한 기판의 개략도이다. 도 12를 참조하면, 제1 산화물층(630)을 연마하는 작업 후에, 층간 유전체(640)가 형성된다. 층간 유전체(640)는 n형 트랜지스터(100), p형 트랜지스터(200) 및 기판(15)을 덮는다. 층간 유전체(ILD)층(640)은, 질화실리콘(Si3N4), 산화실리콘(SiO2), 플루오르화 SiO2(FSG), 수소화 산탄화실리콘(SiCOH), 다공성 SiCOH, BPSG(boro-phosho-silicate glass), 실세스퀴옥산, 실리콘(Si), 탄소(C), 산소(O), 및/또는 수소(H)의 원자를 포함하는 탄소(C) 도핑된 산화물(즉, 유기실리케이트), 열경화성 폴리아릴렌 에테르, 스핀온 실리콘-탄소 함유 폴리머 재료, 기타 저 유전 상수 재료 또는 이들의 층 등의, 제1 컨택층에 적절한 현재 알려져 있거나 나중에 개발될 임의의 유전체를 포함할 수 있으며, 이들에 한정되지는 않는다. 본 개시내용의 다양한 실시형태에 있어서, ILD층(230)은, 산화탄탈(Ta2O5), 산화바륨탄탈(BaTiO3), 산화하프늄(HfO2), 산화지르코늄(ZrO2), 산화알루미늄(Al2O3) 등의 금속 산화물과 같은 고 유전 상수(하이 k) 유전체를 포함할 수 있다. 층간 유전체(640)를 형성하는 작업 후에, 복수의 컨택 금속(400)이 형성된다. 도 13을 참조하면, n형 트랜지스터(100) 및 p형 트랜지스터(200)의 소스 전극(110, 120), 게이트 전극(130, 230) 및 드레인 패드(150, 250)를 노출시키기 위해 리소 에칭(litho-etching) 공정에 의해 복수의 개구가 형성될 수 있다. 그런 다음, 도 13에 도시하는 바와 같이 컨택 금속막(410)이 (제1 산화물층(630)과 층간 유전체(640)를 포함하는)층간 유전체(300) 상에 형성될 수 있다. 도 13에 도시하는 바와 같이, 컨택 금속막(410)은 층간 유전체(300) 내에 배치되고, 컨택 금속(400)은 각각 n형 트랜지스터(100) 및 p형 트랜지스터(200)의 소스 전극(110, 210), 게이트 전극(130, 230) 및 드레인 패드(150, 250)와 직접 접촉한다. 컨택 금속막(410)은 도 1에 도시하는 바와 같이, 복수의 컨택 금속(400)을 만들기 위해 연마된다. 이에, 본 개시내용의 다양한 실시형태에 따른, 도 1에 도시하는 집적 회로(10)가 제조된다. 또한 복수의 컨택 금속(400)은 텅스텐, 알루미늄, 구리, 또는 기타 적절한 재료를 포함할 수 있다.
도 14는 다양한 실시형태에 따른 방법(800)의 블록 804에 나타내는 바와 같이, n형 트랜지스터와 p형 트랜지스터의 드레인 전극을 덮는 실리사이드층과, 캡핑층을 형성하는 것을 도시하고 있다. 도 14는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 제조 방법의 후속 단계에서의 도 3에 도시한 기판의 개략도이다. 도 14를 참조하면, 적어도 하나의 n형 트랜지스터(100)와 적어도 하나의 p형 트랜지스터(200)를 갖는 기판(15)을 수용하는 작업 후에, 실리사이드층(710)과 캡핑층(730)이 형성된다. 실리사이드층(710)은 n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240)을 덮는다. 실리사이드층(710)은 n형 트랜지스터(100)의 드레인 전극(140) 및 p형 트랜지스터(200)의 드레인 전극(240)을 덮기 위해 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 이들의 조합을 포함할 수 있다. 실리사이드층(710)은 다수의 단계로 형성될 수 있다. 도 14에 도시하는 바와 같이, 본 개시내용의 다양한 실시형태에 있어서, n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240)을 덮는 실리사이드층(710)과, 캡핑층(730)을 형성하는 작업은 n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240)을 덮는 제1 금속층(720)을 적층하는 단계를 포함한다. 제1 금속층(720)은 티타늄(Ti), 니켈(Ni), 코발트(Co), 또는 이들의 조합을 포함할 수 있다. 다음으로, n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240)은 도 14에 도시하는 바와 같이 드레인 전극(140, 240)의 부분을 실리사이드층(710)으로 변형하기 위해 어닐링된다. 이에, 실리사이드층(710)이 형성된 후에는 드레인 전극(140, 240)의 체적이 감소한다. 실리사이드층(710)을 형성하기 위해 급속 열 어닐링(RTA, rapid thermal annealing) 등의 어닐링 공정이 수행될 수 있다. 그런 다음, 제1 금속층(720) 상에 캡핑층(730)이 형성된다. 캡핑층(730)은 제1 금속층(720)을 덮는다. 캡핑층(730)은 질화티탄(TiN), 질화탄탈(TaN), 또는 이들의 조합을 포함할 수 있다. 일부 실시형태에 있어서, 캡핑층(730)은 어닐링 공정 전에 형성될 수 있다. 예를 들어, n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240)을 덮는 실리사이드층(710)과, 캡핑층(730)을 형성하는 작업은, n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240)을 덮는 제1 금속층(720)을 적층하는 단계를 포함할 수 있다. 다음으로, 제1 금속층(720) 상에 캡핑층(730)이 형성된다. 이어서, n형 트랜지스터(100) 및 p형 트랜지스터(200)의 드레인 전극(140, 240)은 도 14에 도시하는 바와 같이 드레인 전극(140, 240)의 부분을 실리사이드층(710)으로 변형하기 위해 어닐링된다.
도 15는 본 개시내용의 다양한 실시형태에 따른 집적 회로의 적어도 일부의 개략도이다. 도 1, 도 2 및 도 15을 참조하면, 도 15에 도시하는 기판은 방법(800)을 블록 808부터 블록 822까지 작업한 후의 도 14에 도시한 기판이다. 도 15와 도 1에 도시된 집적 회로(10) 간의 차이는 n형 트랜지스터(100)의 드레인 전극(141)과, n형 트랜지스터(100)의 드레인 패드(151)와, p형 트랜지스터(200)의 드레인 전극(241)과, p형 트랜지스터(200)의 드레인 패드(251)를 포함한다. n형 트랜지스터(100)의 드레인 패드(151)는 실리사이드층(153), 금속층(155), 캡핑층(157), 및 컨택 금속층(159)을 포함한다. 실리사이드층(153)은 드레인 전극(141)과 직접 접촉한다. 캡핑층(155)은 실리사이드층(153) 상에 배치된다. 캡핑층(157)은 실리사이드층(153) 상에 배치된다. 컨택 금속층(159)은 캡핑층(157) 상에 배치된다. p형 트랜지스터(200)의 드레인 패드(251)는 실리사이드층(253), 금속층(255), 캡핑층(257) 및 컨택 금속층(259)을 포함한다. 실리사이드층(253)은 드레인 전극(241)과 직접 접촉한다. 캡핑층(255)은 실리사이드층(253) 상에 배치된다. 캡핑층(257)은 실리사이드층(253) 상에 배치된다. 컨택 금속층(259)은 캡핑층(257) 상에 배치된다. 본 개시내용의 다양한 실시형태에 있어서, 실리사이드층(153, 253)은 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 이들의 조합을 포함한다. 본 개시내용의 다양한 실시형태에 있어서, 금속층(155, 255)은 티타늄(Ti), 니켈(Ni), 코발트(Co), 또는 이들의 조합을 포함한다. 본 개시내용의 다양한 실시형태에 있어서, 캡핑층(157, 257)은 질화티탄(TiN), 질화탄탈(TaN), 또는 이들의 조합을 포함한다. 본 개시내용의 다양한 실시형태에 있어서, 컨택 금속층(159, 259)은 텅스텐(W), 알루미늄(Al), 코발트(Co), 또는 이들의 조합을 포함한다.
본 개시내용의 기타 다양한 실시형태에 따르면, 다중 도전성층을 가진 드레인 패드의 특수 설계에 의해 드레인측 접촉 저항성 및 상호접속 시트 저항 등의, 트랜지스터를 갖는 집적 회로의 저항이 상당히 감소한다. 전술한 바와 같이, 트랜지스터의 드레인 패드는 단일 실리사이드막 등의 단일체가 아니라 다중 도전성층이다. 이에, 트랜지스터에 대응하는 드레인측 접촉 저항성 및 상호접속 시트 저항은 실리사이드층보다 저항이 낮은 컨택 금속층을 도입함으로써 상당히 저감될 수 있다. 또한, 트랜지스터 제조 중에 드레인 소모 및 실리사이드화의 제어 등의, 트랜지스터를 갖는 집적 회로의 제조에 있어서 우수한 공정 유연성(process flexibility)도 개선되어, 본 개시내용의 다양한 실시형태에 따른 트랜지스터를 갖는 집적 회로의 성능도 향상된다.
본 개시내용의 기타 다양한 실시형태에 따르면, 트랜지스터는 소스 전극, 적어도 하나의 반도체 채널, 게이트 전극, 드레인 전극 및 드레인 패드를 포함한다. 소스 전극은 기판 내에 배치된다. 반도체 채널은 소스 전극에 실질적으로 수직으로 연장된다. 게이트 전극은 반도체 채널을 둘러싼다. 드레인 전극은 반도체 채널의 상단 상에 배치된다. 다중 도전성층을 포함하는 드레인 패드는 드레인 전극 상에 배치된다.
본 개시내용의 기타 다양한 실시형태에 따르면, 집적 회로는 적어도 하나의 n형 트랜지스터, 적어도 하나의 p형 트랜지스터, 층간 유전체, 및 복수의 컨택 금속을 포함한다. n형 트랜지스터는 기판 상에 배치된다. p형 트랜지스터는 기판 상에 배치되고, n형 트랜지스터에 인접하다. n형 트랜지스터와 p형 트랜지스터는 각각, 기판 내에 배치되는 소스 전극과, 소스 전극에 실질적으로 수직으로 연장되는 적어도 하나의 반도체 채널과, 반도체 채널을 둘러싸는 게이트 전극과, 반도체 채널의 상단 상에 배치되는 드레인 전극과, 드레인 전극 상에 배치되는 드레인 패드를 포함한다. 드레인 패드는 다중 도전성층을 포함한다. 층간 유전체는 n형 트랜지스터, p형 트랜지스터 및 기판을 덮는다. 복수의 컨택 금속이 층간 유전체 내에 배치되고, 컨택 금속은 각각 n형 트랜지스터 및 p형 트랜지스터의 소스 전극, 게이트 전극 및 드레인 패드와 직접 접촉한다.
본 개시내용의 다양한 실시형태에 따르면, 집적 회로를 제조하는 방법은, 적어도 하나의 n형 트랜지스터와 적어도 하나의 트랜지스터를 갖는 기판을 수용하는 단계를 포함하고, n형 트랜지스터와 p형 트랜지스터의 각각은 기판 내에 배치되는 소스 전극과, 소스 전극에 실질적으로 수직으로 연장되는 적어도 하나의 반도체 채널과, 반도체 채널을 둘러싸는 게이트 전극과, 반도체 채널의 상단 상에 배치되는 드레인 전극을 포함한다. 본 방법은 n형 트랜지스터와 p형 트랜지스터의 드레인 전극을 덮는 실리사이드층과, 캡핑층을 형성하는 단계를 더 포함하고, 캡핑층은 실리사이드층 상에 형성된다. 본 방법은 캡핑층을 덮는 금속층을 형성하는 단계를 더 포함한다. 본 방법은 금속층을 덮는 제1 패시베이션층을 형성하는 단계를 더 포함한다. 본 방법은 n형 트랜지스터와 p형 트랜지스터의 드레인 전극 상에 배치되는 각각의 드레인 패드를 만들기 위해 실리사이드층, 캡핑층, 금속층, 및 제1 패시베이션층을 통과하는 개구를 형성하는 단계를 더 포함한다. 본 방법은 드레인 패드의 측벽을 덮는 제2 패시베이션층을 형성하는 단계를 더 포함한다. 본 방법은 드레인 패드의 측벽들 사이의 갭을 채우고 제1 패시베이션층을 덮기 위하여 제1 산화물층을 형성하는 단계를 더 포함한다. 본 방법은 제1 산화물층을 연마하는 단계를 더 포함하고, 연마는 제1 패시베이션층에서 정지된다. 본 방법은 n형 트랜지스터, p형 트랜지스터 및 기판을 덮는 층간 유전체를 형성하는 단계를 더 포함한다. 본 방법은 층간 유전체 내에 배치되는 복수의 컨택 금속을 형성하는 단계를 더 포함하고, 이 컨택 금속은 각각 n형 트랜지스터와 p형 트랜지스터의 소스 전극, 게이트 전극 및 드레인 패드와 직접 접촉한다.
이상은 당업자가 본 개시의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시를 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.

Claims (10)

  1. 트랜지스터에 있어서,
    기판 내에 배치되는 소스 전극과,
    상기 소스 전극에 수직으로 연장되는 적어도 하나의 반도체 채널과,
    상기 반도체 채널을 둘러싸는 게이트 전극과,
    상기 반도체 채널의 상단 상에 배치되는 드레인 전극과,
    상기 드레인 전극 상에 배치되는 드레인 패드―상기 드레인 패드는 다중 도전성층들을 포함함―와,
    상기 드레인 패드를 캡슐화하는 패시베이션층을 포함하고, 상기 패시베이션층은 상기 드레인 패드의 상부 표면으로부터 상기 드레인 패드의 측벽까지 연장하되 상기 드레인 패드의 측벽 전체를 덮는 것인, 트랜지스터.
  2. 청구항 1에 있어서, 상기 드레인 패드는,
    상기 드레인 전극과 직접 접촉하는 실리사이드층과,
    상기 실리사이드층 상에 배치되는 캡핑층과,
    상기 캡핑층 상에 배치되는 컨택 금속층
    을 포함하는 것인 트랜지스터.
  3. 청구항 2에 있어서, 상기 실리사이드층은 티타늄 실리사이드(TiSi), 니켈 실리사이드(NiSi), 코발트 실리사이드(CoSi), 또는 이들의 조합들을 포함하는 것인 트랜지스터.
  4. 청구항 2에 있어서, 상기 캡핑층은 질화티탄(TiN), 질화탄탈(TaN), 또는 이들의 조합들을 포함하는 것인 트랜지스터.
  5. 청구항 2에 있어서, 상기 컨택 금속층은 텅스텐, 알루미늄, 코발트, 또는 이들의 조합들을 포함하는 것인 트랜지스터.
  6. 청구항 2에 있어서, 상기 드레인 패드는 상기 실리사이드층과 상기 캡핑층 사이에 배치된 금속층을 더 포함하는 것인 트랜지스터.
  7. 청구항 6에 있어서, 상기 금속층은 티타늄(Ti), 니켈(Ni), 코발트(Co), 또는 이들의 조합들을 포함하는 것인 트랜지스터.
  8. 삭제
  9. 집적 회로에 있어서,
    기판 상에 배치되는 적어도 하나의 n형 트랜지스터와,
    상기 기판 상에 배치되고 상기 n형 트랜지스터에 인접한 적어도 하나의 p형 트랜지스터―상기 n형 트랜지스터 및 상기 p형 트랜지스터는 각각,
    상기 기판 내에 배치되는 소스 전극과,
    상기 소스 전극에 수직으로 연장되는 적어도 하나의 반도체 채널과,
    상기 반도체 채널을 둘러싸는 게이트 전극과,
    상기 반도체 채널의 상단 상에 배치되는 드레인 전극과,
    상기 드레인 전극 상에 배치되는 드레인 패드를 포함하고, 상기 드레인 패드는 다중 도전성층을 포함함―와,
    상기 n형 트랜지스터, 상기 p형 트랜지스터, 및 상기 기판을 덮는 층간 유전체와,
    상기 층간 유전체 내에 배치되는 복수의 컨택 금속들―상기 복수의 컨택 금속들은 각각 상기 n형 트랜지스터 및 상기 p형 트랜지스터의 소스 전극, 게이트 전극 및 드레인 패드와 직접 접촉함―과,
    상기 드레인 패드를 캡슐화하는 패시베이션층을 포함하고, 상기 패시베이션층은 상기 드레인 패드의 상부 표면으로부터 상기 드레인 패드의 측벽까지 연장하되 상기 드레인 패드의 측벽 전체를 덮는 것인, 집적 회로.
  10. 집적 회로 제조 방법에 있어서,
    적어도 하나의 n형 트랜지스터와 적어도 하나의 p형 트랜지스터를 갖는 기판을 수용하는 단계로서, 상기 n형 트랜지스터 및 상기 p형 트랜지스터의 각각은 상기 기판 내에 배치되는 소스 전극과, 상기 소스 전극에 수직으로 연장되는 적어도 하나의 반도체 채널과, 상기 반도체 채널을 둘러싸는 게이트 전극과, 상기 반도체 채널의 상단 상에 배치되는 드레인 전극을 포함하는 것인 기판 수용 단계와,
    상기 n형 트랜지스터 및 상기 p형 트랜지스터의 드레인 전극들을 덮는 실리사이드층과, 캡핑층을 형성하는 단계로서, 상기 캡핑층은 상기 실리사이드층 상에 형성되는 것인 실리사이드층과 캡핍층 형성 단계와,
    상기 캡핑층을 덮는 금속층을 형성하는 단계와,
    상기 금속층을 덮는 제1 패시베이션층을 형성하는 단계와,
    상기 n형 트랜지스터 및 상기 p형 트랜지스터의 드레인 전극들 상에 배치되는 각각의 드레인 패드들을 만들기 위해 상기 실리사이드층, 상기 캡핑층, 상기 금속층, 및 상기 제1 패시베이션층을 관통하는 개구를 형성하는 단계와,
    상기 드레인 패드들의 측벽 전체를 덮는 제2 패시베이션층을 형성하는 단계로서, 상기 제1 및 제2 패시베이션층은 상기 드레인 패드들을 캡슐화하는 것인, 상기 제2 패시베이션층 형성 단계와,
    상기 드레인 패드들의 측벽들 사이의 갭을 채우고 상기 제1 패시베이션층을 덮기 위하여 제1 산화물층을 형성하는 단계와,
    상기 제1 산화물층을 연마하는 단계로서, 연마는 상기 제1 패시베이션층에서 정지되는 것인 연마 단계와,
    상기 n형 트랜지스터, 상기 p형 트랜지스터, 및 상기 기판을 덮는 층간 유전체를 형성하는 단계와,
    상기 층간 유전체 내에 배치되는 복수의 컨택 금속들을 형성하는 단계를 포함하고,
    상기 복수의 컨택 금속들은 각각 상기 n형 트랜지스터 및 상기 p형 트랜지스터의 소스 전극, 게이트 전극, 및 드레인 패드와 직접 접촉하는 것인 집적 회로 제조 방법.
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