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KR101656443B1 - 금속 게이트 스택 구조물을 갖는 씨모스 소자 - Google Patents

금속 게이트 스택 구조물을 갖는 씨모스 소자 Download PDF

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KR101656443B1
KR101656443B1 KR1020090112810A KR20090112810A KR101656443B1 KR 101656443 B1 KR101656443 B1 KR 101656443B1 KR 1020090112810 A KR1020090112810 A KR 1020090112810A KR 20090112810 A KR20090112810 A KR 20090112810A KR 101656443 B1 KR101656443 B1 KR 101656443B1
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gate
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Abstract

씨모스 소자는 엔모스 영역 및 피모스 영역을 갖는 반도체 기판과, 상기 엔모스 영역에 형성되고, 제1 고유전체층, 금속 산화 질화층을 포함하는 제1 배리어 금속 게이트, 및 제1 금속 게이트가 적층된 엔모스 금속 게이트 스택 구조물과, 상기 피모스 영역에 형성되고, 제2 고유전체층, 금속 산화 질화층 포함하는 제2 배리어 금속 게이트, 제2 금속 게이트, 및 금속 산화 질화층을 포함하는 제3 금속 게이트가 적층된 피모스 금속 게이트 스택 구조물을 구비한다. 상기 제1 배리어 금속 게이트, 제2 배리어 금속 게이트 및 제3 금속 게이트를 구성하는 금속 산화 질화층은 금속 카바이드 산화 질화층, 금속 실리사이드 산화 질화층 또는 금속 알루미늄 산화 질화층을 포함한다.

Description

금속 게이트 스택 구조물을 갖는 씨모스 소자{Complementary metal oxide semiconductor device having metal gate stack structure}
본 발명은 반도체 소자에 관한 것으로, 보다 상세하게는 금속 게이트 스택 구조물(metal gate stack structure)을 갖는 씨모스 소자(complementary metal oxide semiconductor(CMOS) device)에 관한 것이다.
일반적으로, 모스(MOS) 소자의 게이트 스택 구조물은 반도체 기판 상에 형성된 게이트 절연층과 게이트 절연층 상에 형성된 게이트를 포함한다. 종래에는 게이트 절연층으로 실리콘 산화층이 주로 이용되고, 게이트로 폴리실리콘층이 주로 이용되었다.
모스 소자의 크기가 축소됨에 따라, 게이트 절연층의 두께가 감소하고, 게이트의 선폭도 점점 감소하고 있다. 게이트 절연층의 두께는 물리적 한계로 인해 더 이상 감소시키기 어려울 뿐만 아니라, 게이트 절연층의 두께가 얇아짐에 따라 누설전류가 증가하는 문제가 있다. 폴리 실리콘 게이트는 게이트 절연층과의 계면에서 디플리션이 발생하여 소자 특성이 열화된다. 또한, 실리콘 산화층을 게이트 절연층으로 이용하여, 폴리 실리콘 게이트를 사용하는 모스 소자는 문턱 전압(threshold voltage)을 낮추는데 어려움이 있다.
이에 따라, 게이트 스택 구조물을 구성하는 게이트 절연층 및 게이트의 재료 및 구조를 변경할 필요가 있다. 더하여, 씨모스 소자는 엔모스(NMOS) 소자와 피모스(PMOS) 소자를 구비하기 때문에 엔모스 소자와 피모스 소자 각각의 게이트 스택 구조물의 재료 및 구조도 변경할 필요가 있다.
본 발명은 상술한 문제점을 해결하기 위하여 게이트 절연층으로 고유전체층을 이용하고, 게이트로 금속층을 이용하여 구성된 금속 게이트 스택 구조물을 포함하는 씨모스 소자를 제공하는 데 있다.
또한, 본 발명은 엔모스 금속 게이트 스택 구조물과 피모스 금속 게이트 스택 구조물의 최적화된 구조를 갖는 씨모스 소자를 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 예에 따른 씨모스 소자는 엔모스 영역 및 피모스 영역을 갖는 반도체 기판을 포함한다. 씨모스 소자는 엔모스 영역에 제1 고유전체층, 금속 산화 질화층을 포함하는 제1 배리어 금속 게이트, 및 제1 금속 게이트가 적층된 엔모스 금속 게이트 스택 구조물이 형성되어 있다.
씨모스 소자는 피모스 영역에 제2 고유전체층, 금속 산화 질화층 포함하는 제2 배리어 금속 게이트, 제2 금속 게이트, 및 금속 산화 질화층을 포함하는 제3 금속 게이트가 적층된 피모스 금속 게이트 스택 구조물이 형성되어 있다.
제1 배리어 금속 게이트, 제2 배리어 금속 게이트 및 제3 금속 게이트를 구성하는 금속 산화 질화층은 금속 카바이드 산화 질화층, 금속 실리사이드 산화 질화층 또는 금속 알루미늄 산화 질화층을 포함한다.
제1 고유전체층 상에는 금속 질화층, 금속 산화 질화층, 금속 실리콘 질화층 또는 금속 알루미늄 질화층으로 이루어지는 하부 배리어 금속 게이트가 더 형성되어 있을 수 있다. 제2 고유전체층 상에는 금속 질화층, 금속 산화 질화층, 금속 실리콘 질화층 또는 금속 알루미늄 질화층으로 이루어지는 하부 배리어 금속 게이트가 더 형성되어 있을 수 있다. 제3 금속 게이트 상에는 제2 금속 배선층이 더 형성되어 피모스 금속 게이트 스택 구조물을 구성할 수 있다. 제3 금속 게이트는 금속 산화 질화층으로 이루어질 수 있다.
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또한, 본 발명의 또 다른 예에 의한 씨모스 소자는 엔모스 영역 및 피모스 영역을 갖는 반도체 기판을 포함한다. 씨모스 소자는 엔모스 영역 및 피모스 영역을 각각 노출하는 제1 트랜치 및 제2 트랜치를 갖는 절연층과, 제1 트랜치 내에 제1 고유전체층, 제1 고유전체층 상에 형성되고 금속 산화 질화층을 포함하는 제1 배리어 금속 게이트, 및 제1 배리어 금속 게이트 상에 형성된 제1 금속 게이트로 이루어지는 엔모스 금속 게이트 스택 구조물이 형성되어 있다.
씨모스 소자는 제2 트랜치 내에 제2 고유전체층, 제2 고유전체층 상에 형성되고 금속 산화 질화층을 포함하는 제2 배리어 금속 게이트, 제2 배리어 금속 게이트 상에 형성된 제2 금속 게이트 및 제2 금속 게이트 상에 형성되고 금속 산화 질화층으로 구성되는 제3 금속 게이트로 이루어지는 피모스 금속 게이트 스택 구조물이 형성되어 있다.
상기 제1 배리어 금속 게이트, 제2 배리어 금속 게이트 및 제3 금속 게이트를 구성하는 금속 산화 질화층은 금속 카바이드 산화 질화층, 금속 실리사이드 산화 질화층 또는 금속 알루미늄 산화 질화층을 포한다.
제1 트랜치 내의 제1 금속 게이트 상에는 제1 트랜치를 매립하도록 제1 금속 배선층이 더 형성되어 엔모스 금속 게이트 스택 구조물을 구성할 수 있다. 제2 트랜치 내의 제3 금속 게이트 상에는 제2 트랜치를 매립하도록 제2 금속 배선층이 더 형성되어 피모스 금속 게이트 스택 구조물을 구성할 수 있다.
제1 배리어 금속 게이트는 제1 고유전체층 상에는 형성된 제1 하부 배리어 금속 게이트 및 제1 하부 배리어 금속 게이트 상에 형성된 제1 상부 배리어 금속 게이트로 구성되고, 제1 트랜치는 제1 하부 배리어 금속 게이트를 노출할 수 있다. 제2 배리어 금속 게이트는 제2 고유전체층 상에는 형성된 제2 하부 배리어 금속 게이트 및 제2 하부 배리어 금속 게이트 상에 형성된 제2 상부 배리어 금속 게이트로 구성되고, 제2 트랜치는 제2 하부 배리어 금속 게이트를 노출할 수 있다.
본 발명의 씨모스 소자는 엔모스 금속 게이트 스택 구조물 및 피모스 금속 게이트 스택 구조물을 포함한다. 엔모스 금속 게이트 스택 구조물 및 피모스 금속 게이트 스택 구조물은 금속 산화 질화층으로 이루어진 배리어 금속 게이트를 구비하여 불순물에 대한 장벽 특성이 우수하여 최적화된 씨모스 소자를 구현할 수 있다.
특히, 엔모스 금속 게이트 스택 구조물은 금속 산화 질화층을 포함하는 배리어 금속 게이트를 구비하여 제조 공정시 고유전체층의 손상을 방지할 수 있다. 또한, 피모스 게이트 스택 구조물은 금속 산화 질화층을 포함하는 배리어 금속 게이트를 구비하여 일함수를 증가시킬 수 있어 문턱 전압을 낮출 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있 으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
본 발명의 실시예에 의한 씨모스 소자는 엔모스(NMOS) 소자와 피모스(PMOS) 소자를 구비한다. 씨모스(CMOS) 소자는 엔모스 금속 게이트 스택 구조물과 피모스 금속 게이트 스택 구조물을 포함할 수 있다. 엔모스 금속 스택 게이트 구조물과 피모스 금속 게이트 스택 구조물은 게이트 절연층으로 고유전체층을 이용하고, 게이트로 금속층을 이용하여 구성한다.
엔모스 금속 게이트 스택 구조물과 피모스 금속 게이트 스택 구조물은 씨모스 소자의 문턱 전압에 영향을 주기 때문에 최적화된 물질과 최적화된 구조를 가질 필요가 있다. 다시 말해, 엔모스 금속 게이트 스택 구조물과 피모스 금속 게이트 스택 구조물은 제조 과정 중에 소자 특성에 영향을 주기 않게 최적화된 물질과 구조가 되어야 한다. 최적화된 물질과 구조를 갖는 엔모스 금속 게이트 스택 구조물과 피모스 금속 게이트 스택 구조물을 갖는 씨모스 소자의 예를 아래에 설명한다.
도 1은 본 발명의 일 예에 의한 씨모스 소자를 도시한 단면도이고, 도 2는 도 1의 씨모스 소자의 금속 게이트 스택 구조물을 설명하기 위해 확대하여 도시한 단면도이다.
구체적으로, 본 발명의 일 예에 의한 씨모스 소자는 엔모스 영역(201) 및 피 모스 영역(202)을 갖는 반도체 기판(100)을 포함한다. 엔모스 영역(201) 및 피모스 영역(202)은 소자 분리층(101)에 의해 분리된다. 소자 분리층(101)은 실리콘 산화층으로 형성될 수 있다. 반도체 기판(100)은 실리콘 기판, 예컨대 p형(p-type) 실리콘 기판일 수 있다.
엔모스 영역(201) 및 피모스 영역(202)에는 각각 엔모스 금속 게이트 스택 구조물(310) 및 피모스 금속 게이트 스택 구조물(330)을 포함할 수 있다. 엔모스 금속 게이트 스택 구조물(310)은 제1 고유전체층(116), 제1 하부 배리어 금속 게이트(118) 및 제1 상부 배리어 금속 게이트(160), 제1 금속 게이트(162) 및 제1 금속 배선층(164)을 포함할 수 있다. 제1 하부 배리어 금속 게이트(118) 및 제1 상부 배리어 금속 게이트(160)는 제1 배리어 금속 게이트(118, 160)를 구성할 수 있다.
피모스 금속 게이트 스택 구조물(330)은 제2 고유전체층(120), 제2 하부 배리어 금속 게이트(122) 및 제2 상부 배리어 금속 게이트(166), 제2 금속 게이트(168), 제3 금속 게이트(170) 및 제2 금속 배선층(172)을 포함할 수 있다. 제2 하부 배리어 금속 게이트(122) 및 제2 상부 배리어 금속 게이트(166)는 제2 배리어 금속 게이트(122, 166)를 구성할 수 있다.
엔모스 금속 게이트 스택 구조물(310) 및 피모스 금속 게이트 스택 구조물(330)은 절연층(140) 내의 제1 트랜치(142) 및 제2 트랜치(144)에 형성될 수 있다. 제1 트랜치(142) 및 제2 트랜치(144)는 각각 엔모스 영역(201) 및 피모스 영역(202)을 노출한다. 제1 트랜치(142) 및 제2 트랜치(144) 내벽에는 스페이서(112, 114)가 형성될 수 있다. 도 1에서 스페이서(112, 114)는 트랜치(142, 144) 내에 형 성되어 있지만, 제조 공정상 트랜치(142, 144) 내에 형성되지 않을 수 도 있다.
고유전체층(116, 120)은 게이트 절연층 역할을 수행한다. 고유전체층(116, 120)은 유전상수가 10보다 크고, 바람직하게는 15 내지 25의 유전 상수를 가질 수 있다. 고유전체층(116, 120)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO), 납 스칸듐 탄탈륨 산화물(PbScTaO)중 어느 하나를 포함할 수 있다. 본 실시예에서, 고유전체층(103)은 하프늄 산화층으로 구성한다.
제1 및 제2 하부 배리어 금속 게이트(118, 122)는 후에 형성되는 물질층들과 반응하지 않고 고온에 견딜 수 있으며 고유전체층(116, 120)과 접착성이 좋은 금속으로 형성한다. 또한, 제1 및 제2 하부 배리어 금속 게이트(118, 122)는 제1 금속 게이트(162)나 제1 및 제2 금속 배선층(164, 172)을 구성하는 금속 원자, 예컨대 알루미늄 원자가 제1 및 제2 고유전체층(116, 120)으로 원자가 확산되는 것을 막아주는 배리어 역할을 수행한다. 제1 하부 배리어 금속 게이트(118) 및 제2 하부 배리어 금속 게이트(122)는 금속 질화층, 금속 산화 질화층, 금속 실리콘 질화층 또는 금속 알루미늄 질화층으로 형성할 수 있다. 본 실시예에서, 하부 배리어 금속 게이트(118, 122)는 금속 질화층중 티타늄 질화층(TiN)이나 탄탈륨 질화층(TaN)으로 구성한다.
제1 상부 배리어 금속 게이트(160) 및 제2 상부 배리어 금속 게이트(166)는 금속 산화 질화층으로 구성할 수 있다. 제1 상부 배리어 금속 게이트(160) 및 제2 상부 배리어 금속 게이트(166)를 구성하는 금속 산화 질화층은 금속 질화층에 산소가 포함된 물질층이다. 예컨대, 금속 산화 질화층은 티타늄 질화층, 텅스텐 질화층, 탄탈륨 질화층, 루테늄 질화층, 몰리브덴 질화층과 같은 금속 질화층에 산소가 포함된 물질층이다. 또한, 금속 산화 질화층은 금속 카바이드 산화 질화층, 금속 실리사이드 산화 질화층 또는 금속 알루미늄 산화 질화층을 포함할 수 있다.
본 실시예에서, 제1 상부 배리어 금속 게이트(160) 및 제2 상부 배리어 금속 게이트(166)는 티타늄 질화층이나 탄탈륨 질화층에 각각 산소가 포함된 티타늄 산화 질화층(TiON)이나 탄탈륨 산화 질화층(TaON)으로 구성할 수 있다.
제1 상부 배리어 금속 게이트(160) 및 제2 상부 배리어 금속 게이트(166)는 앞서 설명한 제1 및 제2 하부 배리어 금속 게이트(118, 122)와 동일한 배리어 역할을 수행할 수 있다. 더하여, 제1 상부 배리어 금속 게이트(160)는 제조 공정시 제1 하부 배리어 금속 게이트나 제1 고유전체층(116)의 식각 손상을 방지하는 역할을 수행할 수 있다. 제2 상부 배리어 금속 게이트(166)는 후술하는 바와 같이 피모스 소자의 일함수를 증가시키는 역할을 수행한다. 제1 상부 배리어 금속 게이트(160)는 제조 공정시 일부 식각되어 앞서 설명한 배리어 역할이나 제1 고유전체층(116)의 식각 손상을 방지하는 역할을 수행할 수 있게 작은 두께, 예컨대 10- 15Å 정도 로 형성되어 엔모스 소자의 일함수에는 크게 영향을 미치지 않는다.
제1 금속 게이트(162)는 엔모스 소자의 일함수를 주로 결정하며, 일함수가 약 3.9eV 내지 약 4.2eV 사이인 금속일 수 있다. 제1 금속 게이트(162)의 예로는 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 또는 그들의 합금이나 그들의 금속 카바이드를 이용할 수 있다. 금속 카바이드는 하프늄 카바이드, 지르코늄 카바이드, 티타늄 카바이드, 탄탈륨 카바이드, 알루미늄 카바이드 등을 들 수 있다. 본 실시예에서는, 티타늄 알루미늄(TiAl)층으로 구성한다.
제2 금속 게이트(168)는 제1 금속 게이트(162)와 다른 물질로 피모스 소자의 일함수를 주로 결정하며, 일함수가 약 4.9eV 내지 약 5.2eV 사이인 금속일 수 있다. 제2 금속 게이트(168)는 루테늄, 팔라듐, 백금이나, 티타늄 질화층, 텅스텐 질화층, 탄탈륨 질화층, 루테늄 질화층, 티타늄 알루미늄 질화층을 포함하는 금속 질화층으로 구성할 수 있다. 본 실시예에서, 제2 금속 게이트(168)는 티타늄 질화층(TiN)으로 구성한다.
제3 금속 게이트(170)는 제2 상부 배리어 금속 게이트(166)와 동일한 물질로 형성할 수 있다. 제3 금속 게이트(170)는 제2 상부 배리어 금속 게이트(166)와 동일한 역할, 즉 제2 금속 배선층(172)의 금속 원자, 예컨대 알루미늄 원자의 확산을 방지하는 배리어 역할과 피모스 소자의 일함수를 증가시키는 역할을 수행한다. 본 실시예에서, 제3 금속 게이트는 티타늄 산화 질화층으로 구성한다.
제1 금속 배선층(164) 및 제2 금속 배선층(172)은 제1 트랜치(142) 및 제2 트랜치(144)를 매립하도록 형성될 수 있다. 제1 금속 배선층(164) 및 제2 금속 배 선층(172)은 텅스텐, 알루미늄, 또는 구리와 같은 전도도가 좋은 금속층으로 형성할 수 있다. 본 실시예에서, 제1 금속 배선층(164) 및 제2 금속 배선층(172)은 알루미늄과 티타늄의 합금층으로 형성한다.
반도체 기판(100)에는 소오스 영역(124, 126, 132, 134) 및 드레인 영역(128, 130, 136, 138)을 형성한다. 소오스 영역(124, 126) 및 드레인 영역(128, 130)은 n형 불순물 영역일 수 있고, 소오스 영역(132, 134) 및 드레인 영역(136, 138)은 p형 불순물 영역일 수 있다.
도 3은 본 발명의 다른 예에 의한 씨모스 소자의 금속 게이트 스택 구조물을 확대하여 도시한 단면도이다.
구체적으로, 도 3에 의한 씨모스 소자의 금속 게이트 스택 구조물(316, 336)은 도 2의 금속 게이트 스택 구조물(310, 330)과 비교할 때 피모스 금속 게이트 스택 구조물(336)이 다른 것을 제외하고는 동일하다. 즉, 도 3에 의한 씨모스 소자의 피모스 금속 게이트 스택 구조물(336)은 도 2의 피모스 금속 게이트 스택 구조물(330)과 비교할 때 제3 금속 게이트(170)가 형성되지 않을 것을 제외하고는 동일하다. 제3 금속 게이트(170)가 형성되지 않더라도 제2 상부 배리어 금속 게이트(166)가 제2 금속 배선층(172)을 구성하는 금속 원소, 예컨대 알루미늄의 확산을 방지하는 배리어 역할을 수행함과 아울러 피모스 소자의 일함수를 증가시키는 역할을 수행할 수 있다.
이하에서는 씨모스 소자의 제조 방법을 설명한다. 아래에 설명하는 씨모스 제조 방법은 편의상 일예를 도시한 것이고, 다양한 방법으로 제조될 수 있다.
도 4 내지 도 12는 도 1에 도시한 씨모스 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이다.
도 4를 참조하면, 엔모스 영역(201) 및 피모스 영역(202)을 갖는 반도체 기판(100)을 준비한다. 엔모스(NMOS) 영역(201)과 피모스(PMOS) 영역(202))은 소자 분리층(101)에 의해 한정될 수 있다. 소자 분리층(101)은 실리콘 산화층으로 형성될 수 있다. 반도체 기판(100)은 실리콘 기판, 예컨대 p형(p-type) 실리콘 기판일 수 있다.
반도체 기판(100) 상에 고유전체 물질층(103)을 형성한다. 고유전체층(103)은 후에 패터닝되어 게이트 절연층이 될 수 있다. 고유전체 물질층(103)은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 하프늄 산화 질화물(HfON), 하프늄 실리콘 산화 질화물(HfSiON), 란타늄 산화물(LaO), 란탄늄 알루미늄 산화물(LaAlO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 지르코늄 산화 질화물(ZrON), 지르코늄 실리콘 산화 질화물(ZrSiON), 탄탈륨 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 이트륨 산화물(YO), 알루미늄 산화물(AlO) 또는 납 스칸듐 탄탈륨 산화물(PbScTaO)로 형성할 수 있다. 본 실시예에서, 고유전체 물질층(103)은 하프늄 산화층으로 형성한다.
고유전체 물질층(103)은 앞서 몇 개의 예가 기술되었지만, 게이트 누설을 감소시킬 수 있는 물질이면 다른 물질로 형성할 수 있다. 고유전체 물질층(103)은 유전상수가 10보다 크고, 바람직하게는 15 내지 25의 유전 상수를 가질 수 있다. 고 유전체 물질층(103)은 화학기상증착법, 저압 화학 기상 증착법, 또는 물리화학증착법을 이용하여 형성할 수 있다. 고유전체 물질층(103)은 60Å 미만, 바람직하게는 5 내지 40Å의 두께를 가질 수 있다.
고유전체 물질층(103) 상에 하부 배리어 금속층(105)을 형성한다. 하부 배리어 금속층(105)은 후에 패터닝되어 하부 배리어 금속 게이트가 될 수 있다. 하부 배리어 금속층(105)은 후에 형성되는 물질들과 반응하지 않고 고온에 견딜수 있으며 고유전체 물질층(103)과 접착성이 좋은 금속으로 형성한다. 하부 배리어 금속층(105)은 금속 질화층, 금속 산화 질화층, 금속 실리콘 질화층 또는 금속 알루미늄 질화층으로 형성할 수 있다. 본 실시예에서, 하부 배리어 금속층은 티타늄 질화층(TiN)이나 탄탈륨 질화층(TaN)으로 형성할 수 있다. 본 실시예에서는 고유전체층(103) 및 하부 배리어 금속층(105)은 반도체 기판(100)의 전면에 형성하나, 필요에 따라서는 후속의 트랜치 형성 후에 트랜치 내에 형성할 수도 있다.
하부 배리어 금속층(105) 상에 희생 패턴(107, 108) 및 하드 마스크 패턴(109, 110)을 형성한다. 희생 패턴(107, 108)은 폴리실리콘층으로 형성할 수 있으며, 약 100 내지 2000Å의 두께, 바람직하게는 500 내지 1600Å 사이의 두께로 형성할 수 있다. 하드 마스크 패턴(109, 110)은 실리콘 질화층으로 형성할 수 있고, 약 100 내지 1000Å의 두께, 바람직하게는 200 내지 350Å 사이의 두께로 형성할 수 있다. 희생 패턴(107, 108)은, 제1 배리어 금속층(105) 상에 희생층(미도시) 및 하드 마스크층(미도시)을 형성하고, 하드 마스크층을 패터닝하여 하드 마스크 패턴(109, 110)을 형성하고, 하드 마스크 패턴(109, 110)을 이용하여 희생층을 식 각함으로써 형성될 수 있다.
희생 패턴(107, 108)은 엔모스 영역(201)의 제1 희생 패턴(107)과 피모스 영역(202)의 제2 희생 패턴(108)으로 구별할 수 있다. 하드 마스크 패턴(109, 110)은 엔모스 영역(201)의 제1 하드 마스크 패턴(109)과 피모스 영역(202)의 제2 하드 마스크 패턴(110)으로 구별할 수 있다.
도 5를 참조하면, 희생 패턴(107, 108), 하드 마스크 패턴(109, 110), 및 하부 배리어 금속층(105)이 형성된 반도체 기판(100)의 전면에 스페이서 절연층(111)을 형성한다. 스페이서 절연층(111)은 실리콘 질화층으로 형성할 수 있다. 스페이서 절연층(111)은 1000Å 두께 미만으로 형성할 수 있다.
도 6을 참조하면, 스페이서 절연층(111)을 전면 식각하여 희생 패턴(107, 108)의 양측벽 상에 스페이서(112, 114)를 형성한다. 희생 패턴(107, 108)은 스페이서(112, 114)에 의해 둘러싸인다. 스페이서(112, 114)는 엔모스 영역(201)의 제1 스페이서(112)와 피모스 영역(202)의 제2 스페이서(114)로 구별할 수 있다. 엔모스 영역(201)의 제1 희생 패턴(107)은 제1 스페이서(112)에 의해 둘러싸이고, 피모스 영역(202)의 제2 희생 패턴(108)은 제2 스페이서(114)에 의해 둘러싸인다.
스페이서 절연층(111)의 전면 식각시 배리어 금속층 및 고유전체 물질층(103)을 전면 식각하여 희생 패턴(107, 108)의 하부에 배리어 금속 게이트(118, 122) 및 고유전체층(116, 120)을 형성한다. 배리어 금속 게이트(118, 122)는 엔모스 영역(201)의 제1 하부 배리어 금속 게이트(118)와 피모스 영역(202)의 제2 하부 배리어 금속 게이트(122)로 구별할 수 있다. 고유전체층(116, 120)은 엔모스 영 역(201)의 제1 고유전체층(116)과 피모스 영역(202)의 제2 고유전체층(120)으로 구별할 수 있다.
반도체 기판(100)에는 소오스 영역(124, 126, 132, 134) 및 드레인 영역(128, 130, 136, 138)을 형성한다. 소오스 영역(124, 126, 132, 134)은 엔모스 영역(201)의 제1 소오스 영역(124, 126)과 피모스 영역(202)의 제2 소오스 영역(132, 134)으로 구별할 수 있다. 드레인 영역(128, 130, 136, 138)은 엔모스 영역(201)의 제1 드레인 영역(128, 130)과 피모스 영역(202)의 제2 드레인 영역(136, 138)으로 구별할 수 있다. 제1 소오스 영역(124, 126) 및 제1 드레인 영역(128, 130)은 n형 불순물 영역일 수 있고, 제2 소오스 영역(132, 134) 및 제2 드레인 영역(136, 138)은 p형 불순물 영역일 수 있다.
소오스 영역(124, 132) 및 드레인 영역(128, 136)은 반도체 기판(100)으로 얕게 도핑한 것으로 스페이서(112, 114) 형성 전에 반도체 기판(100)에 불순물을 주입하고 어닐링하여 형성한다. 소오스 영역(126, 134) 및 드레인 영역(130, 138)은 스페이서(112, 114) 형성 후에 반도체 기판(100)에 불순물을 주입하여 어닐링하여 형성한다.
도 7을 참조하면, 고유전체층(116, 120), 하부 배리어 금속 게이트(118, 122), 희생 패턴(107, 108), 스페이서(112, 114) 및 하드 마스크 패턴(109, 110)이 형성된 반도체 기판(100)의 전면에 절연층(140)을 형성한다. 절연층(140)은 제1 고유전체층(116), 제1 하부 배리어 금속 게이트(118), 제1 희생 패턴(107) 및 제1 스페이서(112)가 형성된 구조물과, 제2 고유전체층(120), 제2 하부 배리어 금속 게이 트(122), 제2 희생 패턴(108) 및 제2 스페이서(114)가 형성된 구조물 사이를 절연하도록 반도체 기판(100) 상에 형성된다. 절연층(140)은 실리콘 산화층으로 형성할 수 있다.
도 8을 참조하면, 절연층(140) 및 하드 마스크 패턴(109, 110)을 전면 식각하여 희생 패턴(107, 108)을 노출시킨다. 즉, 희생 패턴(107, 108)을 식각 저지점으로 하여 절연층(140) 및 하드 마스크 패턴(109, 110)을 식각한다. 절연층(140) 및 하드 마스크 패턴(109, 110)의 전면 식각은 화학기계적연마 방법을 이용하여 수행한다. 이에 따라, 하드 마스크 패턴(109, 110)은 제거되고, 스페이서(112, 114)의 일측 모서리도 일부 식각된다.
도 9를 참조하면, 희생 패턴(107, 108)을 선택적으로 제거하여 트랜치(142, 144)를 형성한다. 트랜치(142, 144)는 엔모스 영역(201)의 제1 트랜치(142)와 피모스 영역(202)의 제2 트랜치(144)로 구별될 수 있다. 도 10에서는 트랜치(142, 144)가 하부 배리어 금속 게이트(118, 122)를 노출한다. 즉, 제1 트랜치(142)는 제1 하부 배리어 금속 게이트(118)를 노출하고, 제2 트랜치(144)는 제2 하부 배리어 금속 게이트(122)를 노출한다. 희생 패턴(107, 108)을 제거할 때, 하부 배리어 금속 게이트(118, 122)가 고유전체층(116, 120)의 식각을 저지하는 배리어 역할을 수행한다.
본 실시예에서는, 먼저 고유전체층(116, 120)을 형성한 후 트랜치(142, 144)를 형성하였지만, 먼저 트랜치(142, 144)를 형성한 후 고유전체층(116, 120) 및 하부 배리어 금속 게이트(118, 122)를 형성할 수 도 있다. 여하튼, 제1 트랜치(142) 는 엔모스 영역(201), 예컨대 반도체 기판(100)이나 제1 하부 배리어 금속 게이트(118)를 노출하는 것이고, 제2 트랜치(144)는 피모스 영역(201), 예컨대 반도체 기판(100)이나 제2 하부 배리어 금속 게이트(122)를 노출한다.
도 10을 참조하면, 트랜치(142, 144)가 형성된 반도체 기판(100)의 전면에 상부 배리어 금속층(146), 제1 금속 게이트 물질층(148) 및 제2 금속 게이트 물질층(150)을 형성한다. 상부 배리어 금속층(146)은 후에 상부 배리어 금속 게이트로 이용되는 물질층으로 금속 산화 질화층을 이용하여 형성한다.
상부 배리어 금속층(146)을 구성하는 금속 산화 질화층은 금속 질화층에 산소가 포함된 물질층이다. 예컨대, 티타늄 질화층, 텅스텐 질화층, 탄탈륨 질화층, 루테늄 질화층, 몰리브덴 질화층과 같은 금속 질화층에 산소가 포함된 물질층이다. 또한, 금속 산화 질화층은 금속 카바이드 산화 질화층, 금속 실리사이드 산화 질화층 또는 금속 알루미늄 산화 질화층을 포함할 수 있다. 본 실시예에서, 상부 배리어 금속층(146)은 티타늄 질화층이나 탄탈륨 질화층에 각각 산소가 포함된 티타늄 산화 질화층(TiON)이나 탄탈륨 산화 질화층(TaON)으로 구성할 수 있다.
제1 금속 게이트 물질층(148)은 후에 피모스 영역(202)의 제2 금속 게이트로 이용되는 물질층으로써, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 및 그들의 금속 카바이드를 이용할 수 있다. 금속 카바이드는 하프늄 카바이드, 지르코늄 카바이드, 티타늄 카바이드, 탄탈륨 카바이드, 알루미늄 카바이드 등을 들 수 있다. 제2 금속 게이트 물질층(150)은 후에 피모스 영역의 제3 금속 게이트로 이용되는 물질층으로써, 상부 배리어 금속층(146)과 동일한 물질로 형성할 수 있다. 즉, 제2 금속 게이트 물질층(150)은 금속 산화 질화층을 이용하여 형성한다.
도 11을 참조하면, 제2 금속 게이트 물질층(150), 제1 금속 게이트 물질층(148)을 패터닝하여 피모스 영역(202)에 제2 금속 게이트 물질 패턴(154), 제1 금속 게이트 물질 패턴(152)을 형성한다. 즉, 엔모스 영역(201)의 제2 금속 게이트 물질층(150) 및 제1 금속 게이트 물질층(148)을 식각하여 엔모스 영역(201)의 상부 배리어 금속층(146)을 노출시키면서 피모스 영역(202)에 제2 금속게이트 물질 패턴(154), 제1 금속 게이트 물질 패턴(152)을 형성한다. 엔모스 영역(201)의 제2 금속 게이트 물질층(150) 및 제1 금속 게이트 물질층(148)을 식각할 때, 엔모스 영역(201)의 상부 배리어 금속층(146)은 식각 저지층 역할을 수행한다.
도 12를 참조하면, 엔모스 영역(201)에 제3 금속 게이트 물질 패턴(156)을 형성한다. 즉, 엔모스 영역(201)의 상부 배리어 금속층(146) 상에 제3 금속 게이트 물질 패턴(156)을 형성한다. 제3 금속 게이트 물질 패턴(156)은 후에 엔모스 영역의 제1 금속 게이트가 될 물질이다. 제3 금속 게이트 물질 패턴(156)은 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 또는 그들의 합금이나 그들의 금속 카바이드를 이용할 수 있다. 금속 카바이드는 하프늄 카바이드, 지르코늄 카바이드, 티타늄 카바이드, 탄탈륨 카바이드, 알루미늄 카바이드 등을 들 수 있다. 본 실시예에서는, 티타늄 알루미늄(TiAl)층으로 형성한다.
계속하여, 트랜치(142, 144)가 매립되도록 반도체 기판(100)의 전면에 금속 배선 물질층(158)을 형성한다. 금속 배선 물질층(158)은 텅스텐, 알루미늄, 또는 구리와 같은 전도도가 좋은 금속층으로 형성할 수 있다. 본 실시예에서, 금속 배선 물질층(158)은 알루미늄과 티타늄의 합금층으로 형성한다.
계속하여, 도 1을 참조하면, 절연층(140)의 표면을 식각 저지점으로 하여 금속 배선 물질층(158), 제2 금속 게이트 물질 패턴(154), 제1 금속 게이트 물질 패턴(152), 제3 금속 게이트 물질 패턴(156) 및 상부 배리어 금속층(146), 제3 금속 게이트 물질 패턴(156)을 전면 식각한다. 전면 식각은 화학기계적연마 방법을 이용하여 수행한다.
이에 따라, 금속 배선 물질층(158)은 엔모스 영역(201) 및 피모스 영역(202)의 제1 및 제2 금속 배선층(164, 172)이 된다. 제3 금속 게이트 물질 패턴(156)은 엔모스 영역(201)의 제1 금속 게이트(162)가 된다. 제2 금속 게이트 물질 패턴(154) 및 제1 금속 게이트 물질 패턴(152)은 각각 피모스 영역의 제3 금속 게이트(170) 및 제2 금속 게이트(168)가 된다. 상부 배리어 금속층(146)은 엔모스 영역(201) 및 피모스 영역(202)의 제1 상부 배리어 금속 게이트(160) 및 제2 상부 배리어 금속 게이트(166)가 된다.
도 13 및 14는 본 발명의 피모스 금속 게이트 스택 구조물에 채용된 금속 산화 질화층의 일함수 변화를 설명하기 위한 도면이다.
구체적으로, 도 13은 하프늄 산화층 및 티타늄 질화층으로 구성된 피모스 금속 게이트 스택(a로 표시)과, 하프늄 산화층과 티타늄 산화 질화층으로 구성된 피모스 금속 게이트 스택(b로 표시)을 이용한 커패시턴스 및 전압 그래프이다. 티타늄 산화 질화층은 고유전체층 상에 티타늄층을 형성한 후 오존 분위기에서 열처리하여 형성한 것이다. 다시 말해, 티타늄층에 산소를 첨가하여 배리어 금속 게이트 나 금속 게이트를 구성한 것이다.
도 14는 하프늄 산화층 및 탄탈륨 질화층으로 구성된 피모스 금속 게이트 스택(c로 표시)과, 하프늄 산화층과 탄탈륨 산화 질화층으로 구성된 피모스 금속 게이트 스택(b로 표시)을 이용한 커패시턴스 및 전압 그래프이다. 탄탈륨 산화 질화층은 고유전체층 상에 탄탈륨층을 형성한 후 산소 플라즈마 처리하여 열처리하여 형성한 것이다. 다시 말해, 탄탈륨층에 산소를 첨가하여 배리어 금속 게이트나 금속 게이트를 구성한 것이다.
배리어 금속 게이트나 금속 게이트가 티타늄 산화 질화층이나 탄탈륨 산화 질화층으로 구성함으로써 산소를 포함할 경우, 도 13 및 도 14의 b 및 d에 보는 바와 같이 플랫밴드 전압이 증가한다. 플랫밴드 전압이 증가할 경우 피모스 금속 게이트 스택의 일함수는 증가한 것으로 생각할 수 있다. 이는 배리어 금속 게이트나 금속 게이트가 금속 배선층을 구성하는 원소, 예컨대 알루미늄의 확산을 억제하여 피모스 금속 게이트 스택의 일함수를 증가시킨 것으로 생각할 수 있다. 또한, 배리어 금속 게이트나 금속 게이트가 티타늄 산화 질화층이나 탄탈륨 산화 질화층으로 구성할 경우, 후속공정에서 고유전체층과 배리어 금속 게이트간의 계면에서 발생할 수 있는 산소 공공을 억제할 수 있다.
도 15는 본 발명에 의해 금속 게이트 스택 구조물을 구성하는 배리어 금속 게이트의 성질을 설명하기 위한 도면이다.
구체적으로, 도 15는 본 발명의 배리어 금속 게이트를 구성하는 금속 산화 질화층의 결정화 정도를 설명하기 위한 X-선 그래프이다. 도 15는 반도체 기판 상 에 산화층 및 티타늄 질화층을 형성한 제1 샘플(a로 표시)과 반도체 기판 상에 산화층, 티타늄 질화층 및 티타늄 질화층에 산소 플라즈마 처리하여 티타늄 산화 질화층을 형성한 제2 샘플(b로 표시)의 X선 그래프이다. 티타늄 질화층이 형성된 제1 샘플(a) 보다 티타늄 산화 질화층이 형성된 제2 샘플(b)에서 티타늄 질화층의 피크가 감소됨을 알 수 있다. 이에 따라 티타늄 산화 질화층은 결정화 정도가 감소함을 알 수 있다. 더하여, 본 발명자가 확인한 결과 티타늄 질화층은 주상(columnar)구조를 나타내며, 티타늄 산화 질화층은 환상(granular)을 나타낸다. 따라서, 티타늄 산화 질화층은 식각 저지층의 역할과 불순물 확산을 방지하는 배리어층 역할을 잘 수행할 수 있다.
앞서에 설명한 바와 같은 본 발명의 씨모스 소자의 실시예를 설명한다. 실시예는 다양한 수 있으나 몇 가지만 설명한다.
도 16은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이다.
도 16을 참조하면, 메모리 카드(500)는 하우징(530)에 내장된 제어기(510) 및 메모리(520 또는 메모리 칩)를 포함할 수 있다. 제어기(510) 및 메모리(520)는 전기적인 신호를 교환할 수 있다. 예를 들면, 제어기(510)의 명령에 따라서 메모리(520) 및 제어기(510)는 데이터를 주고받을 수 있다. 이에 따라, 메모리 카드(500)는 메모리(520)에 데이터를 저장하거나 또는 메모리(120)로부터 데이터를 외부로 출력할 수 있다.
예를 들면, 메모리(520)의 특정 부분, 예컨대 주변회로부에는 앞서 설명한 바와 같은 씨모스 소자를 포함할 수 있다. 이러한 메모리 카드(500)는 다양한 휴대 용 기기의 데이터 저장 매체로 이용될 수 있다. 예를 들면, 메모리 카드(500)는 메모리 스틱 카드(memory stick card), 스마트 미디어 카드(smart media card, SM), 씨큐어 디지털 카드(secure digital, SD), 미니 씨큐어 디지털 카드(mini secure digital card, mini SD), 또는 멀티 미디어 카드(multi media card, MMC) 등을 포함할 수 있다.
도 17은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.
구체적으로, 전자 시스템(600)은 프로세서(610), 입/출력 장치(630) 및 칩(620)을 포함할 수 있고, 이들은 버스(640)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(610)는 프로그램을 실행하고, 전자 시스템(600)을 제어하는 역할을 할 수 있다. 입/출력 장치(630)는 전자 시스템(600)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(600)은 입/출력 장치(630)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다.
칩(620)은 프로세서(610)의 동작을 위한 코드 및 데이터를 저장할 수 있고, 프로세스(610)에서 주어지는 동작을 일부 처리할 수 있다. 예를 들면, 칩(620)은 앞서 설명한 씨모스 소자를 포함할 수 있다. 전자 시스템(600)은 칩(620)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
도 1은 본 발명의 일 예에 의한 씨모스 소자를 도시한 단면도이고,
도 2는 도 1의 씨모스 소자의 금속 게이트 스택 구조물을 설명하기 위해 확대하여 도시한 단면도이고,
도 3은 본 발명의 다른 예에 의한 씨모스 소자의 금속 게이트 스택 구조물을 확대하여 도시한 단면도이고,
도 4 내지 도 12는 도 1에 도시한 씨모스 소자의 제조 방법을 설명하기 위하여 도시한 단면도들이고,
도 13 및 14는 본 발명의 피모스 금속 게이트 스택 구조물에 채용된 금속 산화 질화층의 일함수 변화를 설명하기 위한 도면이고,
도 15는 본 발명에 의해 금속 게이트 스택 구조물을 구성하는 배리어 금속 게이트의 성질을 설명하기 위한 도면이고,
도 16은 본 발명의 일 실시예에 따른 메모리 카드를 보여주는 개략도이고,
도 17은 본 발명의 일 실시예에 따른 전자 시스템을 보여주는 블록도이다.

Claims (10)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 엔모스 영역 및 피모스 영역을 갖는 반도체 기판;
    상기 엔모스 영역에 형성되고, 제1 고유전체층, 금속 산화 질화층을 포함하는 제1 배리어 금속 게이트, 및 제1 금속 게이트가 적층된 엔모스 금속 게이트 스택 구조물; 및
    상기 피모스 영역에 형성되고, 제2 고유전체층, 금속 산화 질화층을 포함하는 제2 배리어 금속 게이트, 제2 금속 게이트, 및 금속 산화 질화층을 포함하는 제3 금속 게이트가 적층된 피모스 금속 게이트 스택 구조물을 구비하되,
    상기 제1 배리어 금속 게이트, 제2 배리어 금속 게이트 및 제3 금속 게이트를 구성하는 금속 산화 질화층은 금속 카바이드 산화 질화층, 금속 실리사이드 산화 질화층 또는 금속 알루미늄 산화 질화층을 포함하여 이루어지는 것을 특징으로 하는 씨모스 소자.
  6. 삭제
  7. 제5항에 있어서, 상기 제3 금속 게이트 상에는 제2 금속 배선층이 더 형성되 어 상기 피모스 금속 게이트 스택 구조물을 구성하는 것을 특징으로 하는 씨모스 소자.
  8. 엔모스 영역 및 피모스 영역을 갖는 반도체 기판;
    상기 엔모스 영역 및 피모스 영역을 각각 노출하는 제1 트랜치 및 제2 트랜치를 갖는 절연층;
    상기 제1 트랜치 내에 형성된 제1 고유전체층, 상기 제1 고유전체층 상에 형성되고 금속 산화 질화층을 포함하는 제1 배리어 금속 게이트, 및 상기 제1 배리어 금속 게이트 상에 형성된 제1 금속 게이트로 이루어지는 엔모스 금속 게이트 스택 구조물;
    상기 제2 트랜치 내에 형성된 제2 고유전체층, 상기 제2 고유전체층 상에 형성되고 금속 산화 질화층을 포함하는 제2 배리어 금속 게이트, 상기 제2 배리어 금속 게이트 상에 형성된 제2 금속 게이트 및 상기 제2 금속 게이트 상에 형성되고 금속 산화 질화층으로 구성되는 제3 금속 게이트로 이루어지는 피모스 금속 게이트 스택 구조물을 구비하되,
    상기 제1 배리어 금속 게이트, 제2 배리어 금속 게이트 및 제3 금속 게이트를 구성하는 금속 산화 질화층은 금속 카바이드 산화 질화층, 금속 실리사이드 산화 질화층 또는 금속 알루미늄 산화 질화층을 포함하여 이루어지는 것을 특징으로 하는 씨모스 소자.
  9. 제8항에 있어서, 상기 제1 트랜치 내의 제1 금속 게이트 상에는 상기 제1 트랜치를 매립하도록 제1 금속 배선층이 더 형성되어 상기 엔모스 금속 게이트 스택 구조물을 구성하는 것을 특징으로 하는 씨모스 소자.
  10. 제8항에 있어서, 상기 제2 트랜치 내의 제3 금속 게이트 상에는 상기 제2 트랜치를 매립하도록 제2 금속 배선층이 더 형성되어 상기 피모스 금속 게이트 스택 구조물을 구성하는 것을 특징으로 하는 씨모스 소자.
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