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KR101651230B1 - 집적 회로 및 표준 셀 라이브러리 - Google Patents

집적 회로 및 표준 셀 라이브러리 Download PDF

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KR101651230B1
KR101651230B1 KR1020150018867A KR20150018867A KR101651230B1 KR 101651230 B1 KR101651230 B1 KR 101651230B1 KR 1020150018867 A KR1020150018867 A KR 1020150018867A KR 20150018867 A KR20150018867 A KR 20150018867A KR 101651230 B1 KR101651230 B1 KR 101651230B1
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standard cell
pins
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서재우
양기용
이달희
조성위
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삼성전자주식회사
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Abstract

본 개시는 적어도 하나의 표준 셀을 포함하는 집적 회로로서, 적어도 하나의 표준 셀은, 제1 방향으로 연장되고 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 핀들, 복수의 핀들에 평행한 제1 셀 바운더리 라인에 인접하고 제1 셀 바운더리 라인으로부터 제1 거리만큼 이격되도록 배치된 제1 액티브 영역, 및 제1 셀 바운더리 라인에 대향하는 제2 셀 바운더리 라인에 인접하고 제2 셀 바운더리 라인으로부터 제2 거리만큼 이격되도록 배치된 제2 액티브 영역을 포함하고, 제1 및 제2 거리들은 각각 제1 및 제2 액티브 영역들 상의 핀들의 개수에 관계없이 일정하다.

Description

집적 회로 및 표준 셀 라이브러리{Integrated circuit and Standard cell library}
본 발명의 기술적 사상은 집적 회로에 관한 것으로, 더욱 상세하게는, 적어도 하나의 표준 셀을 포함하는 집적 회로 및 상기 적어도 하나의 표준 셀에 대한 정보를 저장하는 표준 셀 라이브러리에 관한 것이다.
반도체 공정 기술의 발달에 따른 트랜지스터의 소형화로 인해, 보다 많은 수의 트랜지스터들이 반도체 소자에 집적되고 있다. 예컨대, 하나의 칩에 컴퓨터나 다른 전자 시스템의 모든 구성부품들을 집적하는 집적 회로(integrated circuit; IC)를 말하는 시스템-온-칩(System-On-Chip; SOC)은 다양한 어플리케이션에 널리 사용되고 있으며, 어플리케이션의 성능이 향상됨에 따라 보다 많은 구성부품들을 포함하는 반도체 소자가 요구되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 인접하게 배치된 표준 셀의 레이아웃 패턴에 따른 목표 표준 셀에 해당하는 디바이스의 특성 변경을 줄일 수 있는, 적어도 하나의 표준 셀을 포함하는 집적 회로 및 상기 적어도 하나의 표준 셀에 대한 정보를 저장하는 표준 셀 라이브러리를 제공하는 데에 있다.
본 발명의 기술적 사상에 따른 집적 회로는 적어도 하나의 표준 셀을 포함하고, 상기 적어도 하나의 표준 셀은, 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 핀들, 상기 복수의 핀들에 평행한 제1 셀 바운더리 라인에 인접하고, 상기 제1 셀 바운더리 라인으로부터 제1 거리만큼 이격되도록 배치된 제1 액티브 영역, 및 상기 제1 셀 바운더리 라인에 대향하는 제2 셀 바운더리 라인에 인접하고, 상기 제2 셀 바운더리 라인으로부터 제2 거리만큼 이격되도록 배치된 제2 액티브 영역을 포함하고, 상기 제1 및 제2 거리들은 각각 상기 제1 및 제2 액티브 영역들 상의 핀들의 개수에 관계없이 일정하다.
또한, 본 발명의 기술적 사상에 따른 집적 회로는 적어도 하나의 표준 셀을 포함하고, 상기 적어도 하나의 표준 셀은, 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 액티브 핀들, 및 상기 복수의 액티브 핀들에 대해 평행하게 배치되는 복수의 더미 핀들을 포함하고, 상기 복수의 액티브 핀들 중 제1 셀 바운더리 라인에 가장 인접한 제1 액티브 핀은, 상기 제1 셀 바운더리 라인으로부터 제1 거리만큼 이격되도록 배치되고, 상기 복수의 액티브 핀들 중 제2 셀 바운더리 라인에 가장 인접한 제2 액티브 핀은, 상기 제2 셀 바운더리 라인으로부터 제2 거리만큼 이격되도록 배치되며, 상기 제1 및 제2 거리들은 각각 상기 액티브 핀들의 개수에 관계없이 일정하다.
또한, 본 발명의 기술적 사상에 따른 표준 셀 라이브러리는 복수의 표준 셀들에 대한 정보를 포함하고, 컴퓨터로 읽을 수 있는 저장 매체에 저장되며, 상기 복수의 표준 셀들 중 적어도 하나는, 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행하게 배치되는 복수의 핀들, 상기 복수의 핀들에 평행한 제1 셀 바운더리에 인접하고, 상기 제1 셀 바운더리로부터 제1 거리만큼 이격되도록 배치된 제1 액티브 영역, 및 상기 제1 셀 바운더리에 대향하는 제2 셀 바운더리에 인접하고, 상기 제2 셀 바운더리로부터 제2 거리만큼 이격되도록 배치된 제2 액티브 영역을 포함하고, 상기 제1 및 제2 거리들은 각각 상기 제1 및 제2 액티브 영역들 상의 핀들의 개수에 관계없이 일정하다.
본 발명의 기술적 사상에 따르면, 표준 셀에 포함된 제1 및 제2 액티브 영역들을 제1 및 제2 셀 바운더리 라인들로부터 고정된 제1 및 제2 거리만큼 각각 이격되도록 배치할 수 있다. 이에 따라, 표준 셀에 포함된 액티브 핀들의 개수가 변경되거나 또는 제1 및 제2 액티브 영역들의 사이즈가 변경되더라도, 제1 액티브 영역과 제2 액티브 영역 사이의 제3 거리가 변경될 뿐이며, 제1 및 제2 거리는 변경되지 않을 수 있다.
그러므로, 액티브 핀들의 개수가 서로 다른 표준 셀들이 인접하게 배치되더라도, 두 표준 셀들 각각에 포함된 액티브 영역들 사이의 간격, 즉, 액티브-투-액티브 간격은 일정하게 유지될 수 있다. 따라서, 인접하게 배치된 표준 셀의 레이아웃 패턴에 따른 목표 표준 셀에 해당하는 디바이스의 특성 변화를 줄일 수 있다.
도 1a 내지 도 1c는 본 개시의 일 실시예에 따른 표준 셀들의 레이아웃들이다.
도 2a 내지 도 2d는 도 1a 내지 도 1c에 예시된 표준 셀들을 포함하는 집적 회로들의 일부에 대한 레이아웃들이다.
도 3a 내지 도 3c는 도 1a 내지 도 1c에 예시된 실시예에 대한 비교예에 따른 표준 셀들의 레이아웃들이다.
도 4a 내지 도 4d는 도 3a 내지 도 3c에 예시된 표준 셀들을 포함하는 집적 회로들의 일부에 대한 레이아웃들이다.
도 5는 액티브-투-액티브 간격에 따른 표준 셀의 전압 변화를 나타내는 그래프이다.
도 6은 액티브-투-액티브 간격에 따른 표준 셀의 전류 변화를 나타내는 그래프이다.
도 7은 본 개시의 일 실시예에 따른 집적 회로에서 액티브-투-액티브 간격에 배치된 더미 핀들의 개수에 따른 누설 전류 비율을 나타내는 그래프이다.
도 8은 본 개시의 일 실시예에 따른 집적 회로에서 액티브-투-액티브 간격에 배치된 더미 핀들의 개수에 따른 동작 속도 비율을 나타내는 그래프이다.
도 9는 본 개시의 일 실시예에 따른 집적 회로의 일부를 나타내는 레이아웃이다.
도 10은 도 9의 레이아웃을 가지는 반도체 소자의 일 예를 나타내는 사시도이다.
도 11는 도 10의 X-X' 선에 따른 단면도이다.
도 12는 도 9의 레이아웃을 가지는 반도체 소자의 다른 예를 나타내는 사시도이다.
도 13은 도 12의 XII-XII' 선에 따른 단면도이다.
도 14는 본 개시의 일 실시예에 따른 저장 매체를 나타내는 블록도이다.
도 15는 본 개시의 일 실시예에 따른 집적 회로를 포함하는 메모리 카드를 나타내는 블록도이다.
도 16은 본 개시의 일 실시예에 따른 집적 회로를 포함하는 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명한다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용한다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하거나 축소하여 도시한 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성 요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
또한, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
집적 회로는 복수의 셀들로서 정의될 수 있고, 구체적으로, 복수의 셀들의 특성 정보를 포함하는 셀 라이브러리를 이용하여 설계될 수 있다. 여기서, 셀 라이브러리에는 셀의 명칭, 치수, 게이트 폭, 핀(pin), 딜레이(delay) 특성, 누설 전류, 임계 전압, 기능 등이 정의될 수 있다. 일반적인 셀 라이브러리 세트(set)에는 AND, OR, NOR, 인버터 등과 같은 기본 셀(basic cell), OAI(OR/AND/INVERTER) 및 AOI(AND/OR/INVERTER) 등과 같은 복합 셀(complex cell), 그리고 단순한 마스터-슬레이브 플립플롭(master-slaver flip-flop) 및 래치(latch) 등과 같은 저장 요소(storage element)를 포함할 수 있다.
이하에서 후술되는 본 발명의 실시예들에서, 셀 라이브러리는 표준 셀 라이브러리일 수 있다. 표준 셀 방식은, 여러 기능을 갖는 논리회로 블록(또는 셀)을 미리 준비하고, 이 셀을 임의로 조합시켜 고객이나 이용자의 명세에 맞춘 전용의 대규모 집적 회로(LSI)를 설계하는 방식이다. 셀은 미리 설계와 검증이 행해져서 컴퓨터에 등록되며, 컴퓨터 지원 설계(Computer Aided Design, CAD)를 사용하여 셀을 조합시킨 논리 설계, 배치, 배선이 행해 진다.
구체적으로, 대규모 집적 회로를 설계/제작하는 경우에 어느 규모의 표준화된 논리회로 블록들(또는 셀)이 이미 라이브러리에 보존되어 있으면, 현재의 설계 목적에 맞는 논리회로 블록을 이 중에서 꺼내어, 이것을 칩 상에 복수 개의 셀 열로서 배치하고, 셀과 셀 사이의 배선 공간에 배선 길이가 가장 짧아지는 최적 배선을 하여 전체 회로를 만들어 나갈 수 있다. 라이브러리에 보존되어 있는 셀의 종류가 풍부할수록 설계에 융통성이 생기고, 그만큼 칩의 최적 설계의 가능성도 커진다.
이와 같이 표준 셀을 이용한 집적 회로는 반주문형 집적 회로의 한 가지로서, 미리 설계되어 표준 셀 라이브러리에 저장된 표준 셀을 사용하고 이들 간의 배선을 최소화하도록 셀들을 배치하여 구현된다. 따라서, 완전 주문형 집적 회로에 비해 개발 비용이 적고 개발 기간을 단축시킬 수 있다.
도 1a 내지 도 1c는 본 개시의 일 실시예에 따른 표준 셀들의 레이아웃들이다.
도 1a를 참조하면, 표준 셀(C1)은 셀 바운더리(cell boundary, CB)에 의해 한정되고, 복수의 핀들(FIN) 및 제1 및 제2 액티브 영역들(AR1, AR2)을 포함할 수 있다. 또한, 표준 셀(C1)은 복수의 도전 라인들(CL)을 더 포함할 수 있다. 도시되지는 않았으나, 표준 셀(C1)은 제1 및 제2 액티브 영역들에 각각 연결되는 컨택들 및 복수의 도전 라인들(CL)에 연결되는 컨택들을 더 포함할 수 있다.
셀 바운더리(CB)는 표준 셀(C1)을 한정하는 아웃라인(outline)으로, 배치 및 배선 툴은 셀 바운더리(CB)를 이용하여 표준 셀(C1)을 인식할 수 있다. 셀 바운더리(CB)는 네 개의 셀 바운더리 라인들(cell boundary lines)로 구성되는데, 이하에서는, 네 개의 셀 바운더리 라인들 중 복수의 핀들(FIN)에 평행한 두 개의 셀 바운더리 라인들을 제1 셀 바운더리 라인(CB1) 및 제2 셀 바운더리 라인(CB2)이라고 지칭하기로 한다.
복수의 핀들(FIN)은 제1 방향(예를 들어, X 방향)으로 연장되고, 제1 방향에 수직인 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 복수의 핀들(FIN)은 제1 및 제2 액티브 핀들(AF1, AF2), 적어도 하나의 제1 더미 핀(DF1), 적어도 하나의 제2 더미 핀(DF2) 및 적어도 하나의 제3 더미 핀(DF3)을 포함할 수 있다.
제1 액티브 핀들(AF1)은 제1 액티브 영역(AR1)에 배치되고, 제2 액티브 핀들(AF2)은 제2 액티브 영역(AR2)에 배치될 수 있다. 적어도 하나의 제1 더미 핀(DF1)은 제1 셀 바운더리 라인(CB1)과 제1 액티브 영역(AR1) 사이에 배치되고, 적어도 하나의 제2 더미 핀(DF2)은 제2 액티브 영역(AR2)과 제2 셀 바운더리 라인(CB2) 사이에 배치되며, 적어도 하나의 제3 더미 핀(DF3)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이에 배치될 수 있다. 이때, 표준 셀(C1)에서 제1 및 제2 액티브 영역들(AR1, AR2)이 배치되지 않은 영역을 더미 영역 또는 필드 영역이라고 지칭할 수 있다.
본 실시예에서, 표준 셀(C1)은 네 개의 제1 액티브 핀들(AF1), 네 개의 제2 액티브 핀들(AF2), 한 개의 제1 더미 핀(DF1), 한 개의 제2 더미 핀(DF2) 및 두 개의 제3 더미 핀들(DF3)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 및 제2 액티브 핀들(AF1, AF2), 제1 내지 제3 더미 핀들(DF1, DF2, DF3) 각각의 개수는 다양하게 변경될 수 있다. 다른 실시예에서, 표준 셀(C1)은 제1 내지 제3 더미 핀들(DF1, DF2, DF3) 중 하나를 포함하지 않을 수도 있다.
제1 액티브 영역(AR1)의 제2 방향에 따른 사이즈(이하 '높이(height)'라고 지칭함), 즉, 제1 높이(H1a)는 제1 액티브 핀들(AF1)의 개수에 따라 변경될 수 있다. 마찬가지로, 제2 액티브 영역(AR2)의 높이, 즉, 제2 높이(H2a)는 제2 액티브 핀들(AF2)의 개수에 따라 변경될 수 있다. 일 실시예에서, 제1 액티브 핀들(AF1)의 개수와 제2 액티브 핀들(AF2)의 개수는 동일할 수 있고, 이에 따라, 제1 높이(H1a)와 제2 높이(H2a)는 실질적으로 동일할 수 있다. 본 실시예에서, 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 서로 다른 도전형을 가질 수 있다.
본 실시예에서, 제1 및 제2 액티브 영역들(AR1, AR2)은 셀 바운더리(CB)에 근접하게 배치될 수 있으며, 구체적으로, 제1 액티브 영역(AR1)은 제1 셀 바운더리 라인(CB1)에 인접하게 배치되고, 제2 액티브 영역(AR2)은 제2 셀 바운더리 라인(CB2)에 인접하게 배치될 수 있다. 더욱 상세하게는, 제1 액티브 영역(AR1)은 제1 셀 바운더리 라인(CB1)으로부터 제1 거리(D1)만큼 이격되도록 배치될 수 있고, 제2 액티브 영역(AR2)은 제2 셀 바운더리 라인(CB2)으로부터 제2 거리(D2)만큼 이격되도록 배치될 수 있다.
본 실시예에서, 제1 및 제2 거리들(D1, D2)은 제1 및 제2 액티브 핀들(AF1, AF2)의 개수에 관계 없이 일정한 값을 가질 수 있다. 다시 말해, 제1 및 제2 거리들(D1, D2)은 제1 및 제2 액티브 영역들(AR1, AR2)의 제1 및 제2 높이들(H1a, H2a)에 관계 없이 일정한 값을 가질 수 있다. 이에 따라, 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 제3 거리(D3a)는 제1 및 제2 액티브 핀들(AF1, AF2)의 개수, 즉, 제1 및 제2 액티브 영역들(AR1, AR2)의 제1 및 제2 높이들(H1a, H2a)에 따라 가변적일 수 있다.
이와 같이, 본 실시예에 따르면, 제1 액티브 영역(AR1)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 제3 거리(D3a)를 기준으로 배치되지 않고, 제1 셀 바운더리 라인(CB1)으로부터의 제1 거리(D1)를 기준으로 배치된다. 마찬가지로, 제2 액티브 영역(AR2)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 제3 거리(D3a)를 기준으로 배치되지 않고, 제2 셀 바운더리 라인(CB2)으로부터의 제2 거리(D2)를 기준으로 배치된다.
복수의 도전 라인들(CL)은 제2 방향(예를 들어, Y 방향)으로 연장될 수 있고, 제1 방향(예를 들어, X 방향)을 따라 서로 평행하게 배치될 수 있다. 이때, 도전 라인들(CL)은 전기 전도성을 갖는 임의의 물질로 구성될 수 있으며, 예를 들어, 폴리 실리콘, 금속, 금속 함금 등을 포함할 수 있다.
일 실시예에서, 도전 라인들(CL)은 게이트 전극들에 대응될 수 있다. 그러나, 본 발명은 이에 한정되지 않으며, 도전 라인들(CL)은 임의의 전도성을 갖는 트레이스(trace) 등일 수 있다. 또한, 도 1a에서는 표준 셀(C1)이 세 개의 도전 라인들을 포함하는 것으로 도시되었으나, 이는 일 실시예에 불과하고, 표준 셀(C1)은 제2 방향으로 연장되고 제1 방향을 따라 서로 평행하게 배치되는 4개 이상의 도전 라인들을 포함할 수 있다.
도 1b를 참조하면, 표준 셀(C2)은 셀 바운더리(CB)에 의해 한정되고, 복수의 핀들(FIN) 및 제1 및 제2 액티브 영역들(AR1, AR2)을 포함할 수 있다. 또한, 표준 셀(C2)은 복수의 도전 라인들(CL)을 더 포함할 수 있다. 본 실시예에 따른 표준 셀(C2)은 도 1a의 표준 셀(C1)의 변형 실시예로서, 도 1a에서 상술된 내용은 본 실시예에 적용될 수 있다. 이하에서는 도 1a와의 차이점을 중심으로 설명하기로 한다.
본 실시예에서, 표준 셀(C2)은 세 개의 제1 액티브 핀들(AF1), 세 개의 제2 액티브 핀들(AF2), 한 개의 제1 더미 핀(DF1), 한 개의 제2 더미 핀(DF2) 및 네 개의 제3 더미 핀들(DF3)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 및 제2 액티브 핀들(AF1, AF2), 제1 내지 제3 더미 핀들(DF1, DF2, DF3) 각각의 개수는 다양하게 변경될 수 있다. 다른 실시예에서, 표준 셀(C2)은 제1 내지 제3 더미 핀들(DF1, DF2, DF3) 중 하나를 포함하지 않을 수도 있다.
제1 액티브 영역(AR1)의 제1 높이(H1b)는 제1 액티브 핀들(AF1)의 개수에 따라 변경될 수 있다. 마찬가지로, 제2 액티브 영역(AR2)의 제2 높이(H2b)는 제2 액티브 핀들(AF2)의 개수에 따라 변경될 수 있다. 일 실시예에서, 제1 액티브 핀들(AF1)의 개수와 제2 액티브 핀들(AF2)의 개수는 동일할 수 있고, 이에 따라, 제1 높이(H1b)와 제2 높이(H2b)는 실질적으로 동일할 수 있다. 본 실시예에서, 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 서로 다른 도전형을 가질 수 있다.
본 실시예에서, 제1 및 제2 액티브 영역들(AR1, AR2)은 셀 바운더리(CB)에 근접하게 배치될 수 있으며, 구체적으로, 제1 액티브 영역(AR1)은 제1 셀 바운더리 라인(CB1)에 인접하게 배치되고, 제2 액티브 영역(AR2)은 제2 셀 바운더리 라인(CB2)에 인접하게 배치될 수 있다. 더욱 상세하게는, 제1 액티브 영역(AR1)은 제1 셀 바운더리 라인(CB1)으로부터 제1 거리(D1)만큼 이격되도록 배치될 수 있고, 제2 액티브 영역(AR2)은 제2 셀 바운더리 라인(CB2)으로부터 제2 거리(D2)만큼 이격되도록 배치될 수 있다.
본 실시예에서, 제1 및 제2 거리들(D1, D2)은 제1 및 제2 액티브 핀들(AF1, AF2)의 개수에 관계 없이 일정한 값을 가질 수 있다. 다시 말해, 제1 및 제2 거리들(D1, D2)은 제1 및 제2 액티브 영역들(AR1, AR2)의 제1 및 제2 높이들(H1b, H2b)에 관계 없이 일정한 값을 가질 수 있다. 이에 따라, 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 제3 거리(D3b)는 제1 및 제2 액티브 핀들(AF1, AF2)의 개수, 즉, 제1 및 제2 액티브 영역들(AR1, AR2)의 제1 및 제2 높이들(H1b, H2b)에 따라 가변적일 수 있다.
따라서, 본 실시예에 따르면, 제1 및 제2 액티브 핀들(AF1, AF2)의 개수가 도 1a에 비해 작으므로, 제1 및 제2 액티브 영역들(AR1, AR2)의 제1 및 제2 높이들(H1b, H2b)도 도 1a의 제1 및 제2 높이들(H1a, H2a)에 비해 작다. 그럼에도 불구하고, 제1 및 제2 거리들(D1, D2)은 도 1a의 제1 및 제2 거리들(D1, D2)과 실질적으로 동일할 수 있다. 반면, 제3 거리(D3b)는 도 1a의 제3 거리(D3a)보다 커질 수 있다.
이와 같이, 본 실시예에 따르면, 제1 액티브 영역(AR1)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 제3 거리(D3b)를 기준으로 배치되지 않고, 제1 셀 바운더리 라인(CB1)으로부터의 제1 거리(D1)를 기준으로 배치된다. 마찬가지로, 제2 액티브 영역(AR2)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 제3 거리(D3b)를 기준으로 배치되지 않고, 제2 셀 바운더리 라인(CB2)으로부터의 제2 거리(D2)를 기준으로 배치된다.
도 1c를 참조하면, 표준 셀(C3)은 셀 바운더리(CB)에 의해 한정되고, 복수의 핀들(FIN) 및 제1 및 제2 액티브 영역들(AR1, AR2)을 포함할 수 있다. 또한, 표준 셀(C2)은 복수의 도전 라인들(CL)을 더 포함할 수 있다. 본 실시예에 따른 표준 셀(C3)은 도 1a의 표준 셀(C1) 및 도 1b의 표준 셀(C2)의 변형 실시예로서, 도 1a 및 도 1b에서 상술된 내용은 본 실시예에 적용될 수 있다. 이하에서는 도 1a 및 도 1b와의 차이점을 중심으로 설명하기로 한다.
본 실시예에서, 표준 셀(C3)은 두 개의 제1 액티브 핀들(AF1), 두 개의 제2 액티브 핀들(AF2), 한 개의 제1 더미 핀(DF1), 한 개의 제2 더미 핀(DF2) 및 여섯 개의 제3 더미 핀들(DF3)을 포함할 수 있다. 그러나, 본 발명은 이에 한정되지 않고, 제1 및 제2 액티브 핀들(AF1, AF2), 제1 내지 제3 더미 핀들(DF1, DF2, DF3) 각각의 개수는 다양하게 변경될 수 있다. 다른 실시예에서, 표준 셀(C3)은 제1 내지 제3 더미 핀들(DF1, DF2, DF3) 중 하나를 포함하지 않을 수도 있다.
제1 액티브 영역(AR1)의 제1 높이(H1c)는 제1 액티브 핀들(AF1)의 개수에 따라 변경될 수 있다. 마찬가지로, 제2 액티브 영역(AR2)의 제2 높이(H2c)는 제2 액티브 핀들(AF2)의 개수에 따라 변경될 수 있다. 일 실시예에서, 제1 액티브 핀들(AF1)의 개수와 제2 액티브 핀들(AF2)의 개수는 동일할 수 있고, 이에 따라, 제1 높이(H1c)와 제2 높이(H2c)는 실질적으로 동일할 수 있다. 본 실시예에서, 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2)은 서로 다른 도전형을 가질 수 있다.
본 실시예에서, 제1 및 제2 액티브 영역들(AR1, AR2)은 셀 바운더리(CB)에 근접하게 배치될 수 있으며, 구체적으로, 제1 액티브 영역(AR1)은 제1 셀 바운더리 라인(CB1)에 인접하게 배치되고, 제2 액티브 영역(AR2)은 제2 셀 바운더리 라인(CB2)에 인접하게 배치될 수 있다. 더욱 상세하게는, 제1 액티브 영역(AR1)은 제1 셀 바운더리 라인(CB1)으로부터 제1 거리(D1)만큼 이격되도록 배치될 수 있고, 제2 액티브 영역(AR2)은 제2 셀 바운더리 라인(CB2)으로부터 제2 거리(D2)만큼 이격되도록 배치될 수 있다.
본 실시예에서, 제1 및 제2 거리들(D1, D2)은 제1 및 제2 액티브 핀들(AF1, AF2)의 개수에 관계 없이 일정한 값을 가질 수 있다. 다시 말해, 제1 및 제2 거리들(D1, D2)은 제1 및 제2 액티브 영역들(AR1, AR2)의 제1 및 제2 높이들(H1c, H2c)에 관계 없이 일정한 값을 가질 수 있다. 이에 따라, 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 제3 거리(D3c)는 제1 및 제2 액티브 핀들(AF1, AF2)의 개수, 즉, 제1 및 제2 액티브 영역들(AR1, AR2)의 제1 및 제2 높이들(H1c, H2c)에 따라 가변적일 수 있다.
따라서, 본 실시예에 따르면, 제1 및 제2 액티브 핀들(AF1, AF2)의 개수가 도 1a 및 도 1b에 비해 작으므로, 제1 및 제2 액티브 영역들(AR1, AR2)의 제1 및 제2 높이들(H1c, H2c)도 도 1a의 제1 및 제2 높이들(H1a, H2a) 및 도 1b의 제1 및 제2 높이들(H1c, H2c)에 비해 작다. 그럼에도 불구하고, 제1 및 제2 거리들(D1, D2)은 도 1a 및 도 1b의 제1 및 제2 거리들(D1, D2)과 실질적으로 동일할 수 있다. 반면, 제3 거리(D3c)는 도 1a의 제3 거리(D3a) 및 도 1b의 제3 거리(D3b)보다 커질 수 있다.
이와 같이, 본 실시예에 따르면, 제1 액티브 영역(AR1)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 제3 거리(D3c)를 기준으로 배치되지 않고, 제1 셀 바운더리 라인(CB1)으로부터의 제1 거리(D1)를 기준으로 배치된다. 마찬가지로, 제2 액티브 영역(AR2)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 제3 거리(D3c)를 기준으로 배치되지 않고, 제2 셀 바운더리 라인(CB2)으로부터의 제2 거리(D2)를 기준으로 배치된다.
도 1a 내지 도 1c에 예시된 본 실시예들에 따르면, 제1 및 제2 액티브 핀들(AF1, AF2)의 개수가 변경됨에 따라 제1 및 제2 액티브 영역들(AR1, AR2)의 높이가 변경되게 된다. 이와 같이, 본 실시예에 따르면, 제1 및 제2 액티브 영역들(AR1, AR2)은 각각 제1 및 제2 셀 바운더리 라인들(CB1, CB)을 기준으로 하여, 제1 및 제2 셀 바운더리 라인들(CB1, CB)로부터 제1 및 제2 거리(D1, D2)만큼 이격되도록 배치할 수 있다. 다시 말해, 본 실시예에 따르면, 제1 및 제2 액티브 영역들(AR1, AR2)은 셀 바운더리(CB) 쪽으로 아웃바운드(outbound) 디자인될 수 있다.
도 2a 내지 도 2d는 도 1a 내지 도 1c에 따른 표준 셀들을 포함하는 집적 회로들의 일부에 대한 레이아웃들이다.
도 2a를 참조하면, 집적 회로(10a)는 제2 방향을 따라 인접하게 배치된 제1 표준 셀(C1)과 제2 표준 셀(C2)을 포함할 수 있다. 이때, 상부에 배치된 제1 표준 셀(C1)은 도 1a의 표준 셀(C1)에 대응할 수 있고, 하부에 배치된 제2 표준 셀(C2)은 도 1b의 표준 셀(C2)에 대응할 수 있다. 이하에서는, 상부에 배치된 제1 표준 셀(C1)의 제2 액티브 영역(AR2)과 하부에 배치된 제2 표준 셀(C2)의 제1 액티브 영역(AR1) 사이의 간격을 제1 액티브-투-액티브 간격(active-to-active space)(S1)이라고 지칭하기로 한다.
본 실시예에서, 집적 회로(10a)의 제1 액티브-투-액티브 간격(S1)은 고정 간격일 수 있다. 구체적으로, 집적 회로(10a)의 제1 액티브-투-액티브 간격(S1)은 제1 표준 셀(C1)의 제2 거리(D2)와 제2 표준 셀(C2)의 제1 거리(D1)의 합에 대응할 수 있다. 본 실시예에서, 각 표준 셀에서 제1 거리(D1)와 제2 거리(D2)는 실질적으로 동일할 수 있고, 제1 및 제2 거리(D1, D2)는 제1 및 제2 액티브 영역들(AR1, AR2)의 높이에 관계 없이 일정할 수 있다. 따라서, 제1 표준 셀(C1)의 제2 거리(D2)와 제2 표준 셀(C2)의 제1 거리(D1)는 실질적으로 동일할 수 있다. 이때, 제1 표준 셀(C1)의 제2 더미 핀(DF2)의 개수는 한 개이고, 제2 표준 셀(C2)의 제1 더미 핀(DF1)의 개수는 한 개이므로, 제1 액티브-투-액티브 간격(S1)에 배치되는 더미 핀들의 개수는 두 개이다.
도 2b를 참조하면, 집적 회로(10b)는 제2 방향을 따라 인접하게 배치된 제2 표준 셀(C2)과 제2 표준 셀(C2)을 포함할 수 있다. 이때, 상부에 배치된 제2 표준 셀(C2) 및 하부에 배치된 제2 표준 셀(C2)은 도 1b의 표준 셀(C2)에 대응할 수 있다. 이하에서는, 상부에 배치된 제2 표준 셀(C2)의 제2 액티브 영역(AR2)과 하부에 배치된 제2 표준 셀(C2)의 제1 액티브 영역(AR1) 사이의 간격을 제2 액티브-투-액티브 간격(S2)이라고 지칭하기로 한다.
본 실시예에서, 집적 회로(10b)의 제2 액티브-투-액티브 간격(S2)은 고정 간격일 수 있다. 구체적으로, 집적 회로(10b)의 제2 액티브-투-액티브 간격(S2)은 제2 표준 셀(C2)의 제2 거리(D2)와 제2 표준 셀(C2)의 제1 거리(D1)의 합에 대응할 수 있다. 본 실시예에서, 제2 표준 셀(C2)의 제1 거리(D1)와 제2 거리(D2)는 실질적으로 동일할 수 있다. 이때, 제2 표준 셀(C2)의 제2 더미 핀(DF2)의 개수는 한 개이고, 제2 표준 셀(C2)의 제1 더미 핀(DF1)의 개수는 한 개이므로, 제2 액티브-투-액티브 간격(S2)에 배치되는 더미 핀들의 개수는 두 개이다.
도 2c를 참조하면, 집적 회로(10c)는 제2 방향을 따라 인접하게 배치된 제2 표준 셀(C2)과 제3 표준 셀(C3)을 포함할 수 있다. 이때, 상부에 배치된 제2 표준 셀(C2)은 도 1b의 표준 셀(C2)에 대응할 수 있고, 하부에 배치된 제3 표준 셀(C3)은 도 1c의 표준 셀(C3)에 대응할 수 있다. 이하에서는, 상부에 배치된 제2 표준 셀(C2)의 제2 액티브 영역(AR2)과 하부에 배치된 제3 표준 셀(C3)의 제1 액티브 영역(AR1) 사이의 간격을 제3 액티브-투-액티브 간격(S3)이라고 지칭하기로 한다.
본 실시예에서, 집적 회로(10c)의 제3 액티브-투-액티브 간격(S3)은 고정 간격일 수 있다. 구체적으로, 집적 회로(10c)의 제3 액티브-투-액티브 간격(S3)은 제2 표준 셀(C2)의 제2 거리(D2)와 제3 표준 셀(C3)의 제1 거리(D1)의 합에 대응할 수 있다. 본 실시예에서, 각 표준 셀에서 제1 거리(D1)와 제2 거리(D2)는 실질적으로 동일할 수 있고, 제1 및 제2 거리(D1, D2)는 제1 및 제2 액티브 영역들(AR1, AR2)의 높이에 관계 없이 일정할 수 있다. 따라서, 제2 표준 셀(C2)의 제2 거리(D2)와 제3 표준 셀(C3)의 제1 거리(D1)는 실질적으로 동일할 수 있다. 이때, 제2 표준 셀(C2)의 제2 더미 핀(DF2)의 개수는 한 개이고, 제3 표준 셀(C3)의 제1 더미 핀(DF1)의 개수는 한 개이므로, 제3 액티브-투-액티브 간격(S3)에 배치되는 더미 핀들의 개수는 두 개이다.
도 2d를 참조하면, 집적 회로(10d)는 제2 방향을 따라 인접하게 배치된 제3 표준 셀(C3)과 제3 표준 셀(C3)을 포함할 수 있다. 이때, 상부에 배치된 제3 표준 셀(C3) 및 하부에 배치된 제3 표준 셀(C3)은 도 1c의 표준 셀(C3)에 대응할 수 있다. 이하에서는, 상부에 배치된 제3 표준 셀(C3)의 제2 액티브 영역(AR2)과 하부에 배치된 제3 표준 셀(C3)의 제1 액티브 영역(AR1) 사이의 간격을 제4 액티브-투-액티브 간격(S4)이라고 지칭하기로 한다.
본 실시예에서, 집적 회로(10d)의 제4 액티브-투-액티브 간격(S4)은 고정 간격일 수 있다. 구체적으로, 집적 회로(10d)의 제4 액티브-투-액티브 간격(S4)은 제3 표준 셀(C3)의 제2 거리(D2)와 제3 표준 셀(C3)의 제1 거리(D1)의 합에 대응할 수 있다. 본 실시예에서, 제3 표준 셀(C3)의 제1 거리(D1)와 제2 거리(D2)는 실질적으로 동일할 수 있다. 이때, 제3 표준 셀(C3)의 제2 더미 핀(DF2)의 개수는 한 개이고, 제3 표준 셀(C3)의 제1 더미 핀(DF1)의 개수는 한 개이므로, 제4 액티브-투-액티브 간격(S4)에 배치되는 더미 핀들의 개수는 두 개이다.
도 2a 내지 도 2d를 참조하여 상술한 바와 같이, 본 실시예에 따르면, 각 표준 셀에 포함된 제1 및 제2 액티브 핀들의 개수에 관계 없이, 인접한 두 개의 표준 셀들에 각각 포함된 액티브 영역들 사이의 간격, 즉, 액티브-투-액티브 간격이 일정한 값을 가질 수 있다. 이에 따라, 이웃하게 배치되는 표준 셀에 포함된 액티브 영역이 목표 표준 셀에 미치는 영향을 최소화함으로써, 목표 표준 셀의 성능을 최적화할 수 있다.
일반적으로 표준 셀의 디자인 단계, 즉, 표준 셀 라이브러리 생성 단계에서는 목표 표준 셀 자체의 특성에 따라 표준 셀의 레이아웃을 디자인할 수 있다. 그러나, 표준 셀의 배치 단계에서 이웃하게 배치되는 인접 표준 셀의 레이아웃 패턴, 구체적으로, 인접 표준 셀에 포함된 액티브 영역, 도전 라인 또는 컨택 등에 따라 목표 표준 셀의 특성, 예를 들어, 타이밍 특성이 변경될 수 있다. 이와 같이, 주변 레이아웃 패턴에 따라 목표 표준 셀에 해당하는 디바이스의 특성이 변경되는 현상을 LLE(local layout effect)라고 지칭한다. 이하에서는 도 3a 내지 도 6을 참조하여 LLE에 대해 상술하기로 한다.
도 3a 내지 도 3c는 도 1a 내지 도 1c에 예시된 실시예에 대한 비교예에 따른 표준 셀들의 레이아웃들이다.
도 3a를 참조하면, 표준 셀(C1')은 복수의 핀들(FIN), 제1 및 제2 액티브 영역들(AR1, AR2) 및 복수의 도전 라인들(CL)을 포함한다. 이때, 표준 셀(C1')은 네 개의 제1 액티브 핀들(AF1), 네 개의 제2 액티브 핀들(AF2), 한 개의 제1 더미 핀(DF1), 한 개의 제2 더미 핀(DF2) 및 두 개의 제3 더미 핀들(DF3)을 포함한다.
도 3b를 참조하면, 표준 셀(C2')은 복수의 핀들(FIN), 제1 및 제2 액티브 영역들(AR1, AR2) 및 복수의 도전 라인들(CL)을 포함한다. 이때, 표준 셀(C2')은 세 개의 제1 액티브 핀들(AF1), 세 개의 제2 액티브 핀들(AF2), 두 개의 제1 더미 핀들(DF1), 두 개의 제2 더미 핀들(DF2) 및 두 개의 제3 더미 핀들(DF3)을 포함한다.
표준 셀(C2')의 제1 및 제2 액티브 핀들(AF1, AF2)의 개수는 도 3a에 비해 작고, 이에 따라, 제1 및 제2 액티브 영역들(AR1, AR2)의 제1 및 제2 높이(H1b, H2b)도 도 3a의 제1 및 제2 높이(H1a, H2a)보다 작다. 이때, 제1 및 제2 액티브 영역들(AR1, AR2)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 제3 거리(D3)가 도 3a의 제3 거리(D3)와 동일하도록, 표준 셀(C2')의 중심 쪽으로 배치된다.
도 3c를 참조하면, 표준 셀(C3')은 복수의 핀들(FIN), 제1 및 제2 액티브 영역들(AR1, AR2) 및 복수의 도전 라인들(CL)을 포함한다. 이때, 표준 셀(C3')은 두 개의 제1 액티브 핀들(AF1), 두 개의 제2 액티브 핀들(AF2), 세 개의 제1 더미 핀들(DF1), 세 개의 제2 더미 핀들(DF2) 및 두 개의 제3 더미 핀들(DF3)을 포함한다.
표준 셀(C3')의 제1 및 제2 액티브 핀들(AF1, AF2)의 개수는 도 3b에 비해 작고, 이에 따라, 제1 및 제2 액티브 영역들(AR1, AR2)의 제1 및 제2 높이(H1c, H2c)도 도 3b의 제1 및 제2 높이(H1b, H2b)보다 작다. 이때, 제1 및 제2 액티브 영역들(AR1, AR2)은 제1 액티브 영역(AR1)과 제2 액티브 영역(AR2) 사이의 제3 거리(D3)가 도 3b의 제3 거리(D3)와 동일하도록, 표준 셀(C3')의 중심 쪽으로 배치된다.
도 3a 내지 도 3c를 참조하면, 제1 및 제2 액티브 핀들(AF1, AF2)의 개수가 변경됨에 따라 제1 및 제2 액티브 영역들(AR1, AR2)의 제1 및 제2 높이가 변경된다. 이때, 제1 및 제2 액티브 영역들(AR1, AR2)은 제1 및 제2 액티브 영역들(AR1, AR2) 사이의 제3 거리(D3)를 기준으로 하여 배치된다. 다시 말해, 제1 및 제2 액티브 영역들(AR1, AR2)은 셀의 중심으로 인바운드(inbound) 디자인된다. 이에 따라, 제1 및 제2 액티브 핀들(AF1, AF2)의 개수가 변경됨에 따라 제1 셀 바운더리 라인(CB1)과 제1 액티브 영역(AR1) 사이의 제1 거리 및 제2 셀 바운더리 라인(CB2)과 제2 액티브 영역(AR2) 사이의 제2 거리가 변경된다.
도 4a 내지 도 4d는 도 3a 내지 도 3c에 따른 표준 셀들을 포함하는 집적 회로들의 일부에 대한 레이아웃들이다.
도 4a를 참조하면, 집적 회로(20a)는 제2 방향을 따라 인접하게 배치된 제1 표준 셀(C1')과 제2 표준 셀(C2')을 포함한다. 이때, 상부에 배치된 제1 표준 셀(C1')은 도 3a의 표준 셀(C1')에 대응하고, 하부에 배치된 제2 표준 셀(C2')은 도 3b의 표준 셀(C2')에 대응한다. 이하에서는, 상부에 배치된 제1 표준 셀(C1')의 제2 액티브 영역(AR2)과 하부에 배치된 제2 표준 셀(C2')의 제1 액티브 영역(AR1) 사이의 간격을 제1 액티브-투-액티브 간격(S1')이라고 지칭하기로 한다.
집적 회로(20a)의 제1 액티브-투-액티브 간격(S1')은 제1 표준 셀(C1')의 제2 거리(D2a)와 제2 표준 셀(C2')의 제1 거리(D1b)의 합에 대응된다. 이때, 제1 표준 셀(C1')의 제2 더미 핀(DF2)의 개수는 한 개이고, 제2 표준 셀(C2')의 제1 더미 핀(DF1)의 개수는 두 개이므로, 제1 액티브-투-액티브 간격(S1')에 배치되는 더미 핀들의 개수는 세 개이다.
도 4b를 참조하면, 집적 회로(20b)는 제2 방향을 따라 인접하게 배치된 제2 표준 셀(C2')과 제2 표준 셀(C2')을 포함한다. 이때, 상부에 배치된 제2 표준 셀(C2') 및 하부에 배치된 제2 표준 셀(C2')은 도 3b의 표준 셀(C2')에 대응한다. 이하에서는, 상부에 배치된 제2 표준 셀(C2')의 제2 액티브 영역(AR2)과 하부에 배치된 제2 표준 셀(C2')의 제1 액티브 영역(AR1) 사이의 간격을 제2 액티브-투-액티브 간격(S2')이라고 지칭하기로 한다.
집적 회로(20b)의 제2 액티브-투-액티브 간격(S2')은 제2 표준 셀(C2')의 제2 거리(D2b)와 제2 표준 셀(C2')의 제1 거리(D1b)의 합에 대응된다. 이때, 제2 표준 셀(C2')의 제2 더미 핀(DF2)의 개수는 두 개이고, 제2 표준 셀(C2')의 제1 더미 핀(DF1)의 개수는 두 개이므로, 제2 액티브-투-액티브 간격(S2')에 배치되는 더미 핀들의 개수는 네 개이다.
도 4c를 참조하면, 집적 회로(20c)는 제2 방향을 따라 인접하게 배치된 제2 표준 셀(C2')과 제3 표준 셀(C3')을 포함한다. 이때, 상부에 배치된 제2 표준 셀(C2')은 도 3b의 표준 셀(C2')에 대응하고, 하부에 배치된 제3 표준 셀(C3')은 도 3c의 표준 셀(C3')에 대응한다. 이하에서는, 상부에 배치된 제2 표준 셀(C2')의 제2 액티브 영역(AR2)과 하부에 배치된 제3 표준 셀(C3')의 제1 액티브 영역(AR1) 사이의 간격을 제3 액티브-투-액티브 간격(S3')이라고 지칭하기로 한다.
집적 회로(20c)의 제3 액티브-투-액티브 간격(S3')은 제2 표준 셀(C2')의 제2 거리(D2b)와 제3 표준 셀(C3')의 제1 거리(D1c)의 합에 대응된다. 이때, 제2 표준 셀(C2')의 제2 더미 핀(DF2)의 개수는 두 개이고, 제3 표준 셀(C3')의 제1 더미 핀(DF1)의 개수는 세 개이므로, 제3 액티브-투-액티브 간격(S3')에 배치되는 더미 핀들의 개수는 다섯 개이다.
도 4d를 참조하면, 집적 회로(20d)는 제2 방향을 따라 인접하게 배치된 제3 표준 셀(C3')과 제3 표준 셀(C3')을 포함한다. 이때, 상부에 배치된 제3 표준 셀(C3') 및 하부에 배치된 제3 표준 셀(C3')은 도 3c의 표준 셀(C3')에 대응한다. 이하에서는, 상부에 배치된 제3 표준 셀(C3')의 제2 액티브 영역(AR2)과 하부에 배치된 제3 표준 셀(C3')의 제1 액티브 영역(AR1) 사이의 간격을 제4 액티브-투-액티브 간격(S4')이라고 지칭하기로 한다.
집적 회로(20d)의 제4 액티브-투-액티브 간격(S3')은 제3 표준 셀(C3')의 제2 거리(D2c)와 제3 표준 셀(C3')의 제1 거리(D1c)의 합에 대응될 수 있다. 이때, 제3 표준 셀(C3')의 제2 더미 핀(DF2)의 개수는 세 개이고, 제3 표준 셀(C3')의 제1 더미 핀(DF1)의 개수는 세 개이므로, 제4 액티브-투-액티브 간격(S3')에 배치되는 더미 핀들의 개수는 여섯 개이다.
이와 같이, 각 표준 셀에서 제1 및 제2 액티브 영역들이 셀의 중심쪽으로 배치되도록 디자인되면, 두 개의 표준 셀들이 인접하게 배치되었을 때, 집적 회로의 액티브-투-액티브 간격은 각 표준 셀에 포함된 액티브 핀들의 개수, 즉, 액티브 영역들의 높이에 따라 변경된다. 다시 말해, 액티브-투-액티브 간격에 배치되는 더미 셀들의 개수는, 각 표준 셀에 포함된 액티브 핀들의 개수, 즉, 액티브 영역들의 높이에 따라 변경된다.
도 3a 내지 도 3c에 예시된 바와 같이 표준 셀에서 액티브 영역들을 인바운드 디자인하는 경우, 표준 셀들의 배치 단계에서 액티브-투-액티브 간격이 인접 표준 셀에 따라 변경될 수 있고, 이에 따라, 목표 표준 셀의 특성이 변경될 수 있다. 목표 표준 셀에 대한 디자인 단계에서는 인접 표준 셀에 포함된 액티브 핀들의 개수를 예측할 수 없으므로, 인접 표준 셀에 포함된 액티브 핀들의 개수에 따라 목표 표준 셀의 특성이 변경되도록 디자인하는 것은 불가능하다.
이와 같이, 표준 셀의 디자인 단계를 통해 생성된 레이아웃과 표준 셀들의 배치 단계를 통해 실제로 제조된 디바이스 사이에서 차이가 발생할 수 있다. 따라서, 이러한 차이로 인하여 실제로 제조된 실리콘 디바이스에서의 불확실성(uncertainty)이 증가할 수 있고, 이에 따라, MHC(Model Hardware Correlation) 이슈가 발생할 수 있으며, 나아가, 최악의 경우 디바이스의 페일(fail)이 발생할 수 있다. 그러므로, LLE 문제를 최소화하여 MHC 불확실성을 제거할 수 있는 방안이 요구된다.
도 5는 액티브-투-액티브 간격에 따른 표준 셀의 전압 변화를 나타내는 그래프이다.
도 5를 참조하면, X축은 목표 표준 셀(Ctg)과 인접 표준 셀(Cadj) 각각에 포함된 두 개의 인접한 액티브 영역들 사이의 액티브-투-액티브 간격을 나타내고, Y축은 목표 표준 셀(Ctg)에 포함된 트랜지스터의 전압 변화를 나타낸다. 제1 내지 제3 케이스들(CASE1, CASE2, CASE3)은 표준 셀에 포함된 각 도전 라인(예를 들어, 도 1a의 CL)의 제1 방향(예를 들어, X 방향)에 따른 사이즈(이하 '길이(length)'라고 지칭함)에 따라 구분된다. 제1 케이스(CASE1)는 도전 라인의 길이가 가장 짧은 경우이고, 제2 케이스(CASE2)는 도전 라인의 길이가 제1 케이스(CASE1)보다 긴 경우이고, 제3 케이스(CASE3)는 도전 라인의 길이가 제2 케이스(CASE2)보다 긴 경우이다.
제3 케이스(CASE3)는 액티브-투-액티브 간격의 변화에도 불구하고, 목표 표준 셀(Ctg)에 포함된 트랜지스터의 전압 변화가 크지 않다. 제2 케이스(CASE2)는 액티브-투-액티브 간격이 변화함에 따라, 목표 표준 셀(Ctg)에 포함된 트랜지스터의 전압 변화가 제3 케이스(CASE3)보다 크다. 제1 케이스(CASE1)는 액티브-투-액티브 간격이 변화함에 따라, 목표 표준 셀(Ctg)에 포함된 트랜지스터의 전압 변화가 제2 및 제3 케이스(CASE2, CASE3)보다 상당히 크다.
도 6은 액티브-투-액티브 간격에 따른 표준 셀의 전류 변화를 나타내는 그래프이다.
도 6을 참조하면, X축은 목표 표준 셀(Ctg)과 인접 표준 셀(Cadj) 각각에 포함된 두 개의 인접한 액티브 영역들 사이의 액티브-투-액티브 간격을 나타내고, Y축은 목표 표준 셀(Ctg)에 포함된 트랜지스터의 전류 변화를 나타낸다. 제1 내지 제3 케이스들(CASE1, CASE2, CASE3)은 표준 셀에 포함된 각 도전 라인(예를 들어, 도 1a의 CL)의 제1 방향(예를 들어, X 방향)에 따른 사이즈(즉, 길이)에 따라 구분된다. 제1 케이스(CASE1)는 도전 라인의 길이가 가장 짧은 경우이고, 제2 케이스(CASE2)는 도전 라인의 길이가 제1 케이스(CASE1)보다 긴 경우이고, 제3 케이스(CASE3)는 도전 라인의 길이가 제2 케이스(CASE2)보다 긴 경우이다.
제3 케이스(CASE3)는 액티브-투-액티브 간격의 변화에도 불구하고, 목표 표준 셀(Ctg)에 포함된 트랜지스터의 전류 변화가 크지 않다. 제2 케이스(CASE2)는 액티브-투-액티브 간격이 변화함에 따라, 목표 표준 셀(Ctg)에 포함된 트랜지스터의 전류 변화가 제3 케이스(CASE3)보다 크다. 제1 케이스(CASE1)는 액티브-투-액티브 간격이 변화함에 따라, 목표 표준 셀(Ctg)에 포함된 트랜지스터의 전류 변화가 제2 및 제3 케이스(CASE2, CASE3)보다 상당히 크다.
도 5 및 도 6을 참조하여 상술한 바와 같이, 제3 케이스(CASE3)에서 제1 케이스(CASE1)로 갈수록, 즉, 표준 셀에 포함된 도전 라인의 길이가 감소함에 따라, 액티브-투-액티브 간격의 변화에 따른 목표 표준 셀(Ctg)에 포함된 트랜지스터의 전압/전류 변화가 커지는 것을 알 수 있다. 반도체 공정 기술의 발달에 따라 공정의 미세화가 더욱 가속화되며, 표준 셀에 포함된 도전 라인의 길이는 더욱 감소되는 추세이다.
본 발명의 실시예들에 따르면, 도 1a 내지 도 1c에 예시된 바와 같이 표준 셀에서 액티브 영역들을 아웃바운드 디자인할 수 있다. 구체적으로, 표준 셀의 디자인 단계에서 액티브-투-액티브 간격이 일정하도록 표준 셀을 디자인할 수 있고, 이에 따라, 표준 셀들의 배치 단계에서 액티브-투-액티브 간격이 인접 표준 셀에 관계없이 일정할 수 있고, 이에 따라, 목표 표준 셀(Ctg)의 특성이 유지될 수 있다.
도 7은 본 개시의 일 실시예에 따른 집적 회로에서 액티브-투-액티브 간격에 배치된 더미 핀들의 개수에 따른 누설 전류 비율 나타내는 그래프이다.
도 7을 참조하면, X축은 목표 표준 셀(Ctg)과 인접 표준 셀(Cadj) 각각에 포함된 두 개의 인접한 액티브 영역들 사이의 액티브-투-액티브 간격에 배치된 더미 핀들의 개수를 나타내고, Y축은 목표 표준 셀(Ctg)에 해당하는 디바이스의 누설 전류 비율을 나타낸다. 액티브-투-액티브 간격이 증가할수록 액티브-투-액티브 간격에 배치된 더미 핀들의 개수가 증가할 수 있다. 따라서, 액티브-투-액티브 간격에 배치된 더미 핀들의 개수는 액티브-투-액티브 간격에 비례하는 것으로 볼 수 있다.
도 7의 그래프에 도시된 바와 같이, 액티브-투-액티브 간격에 배치된 더미 핀들의 개수가 증가할수록 디바이스의 누설 전류 비율은 감소한다. 따라서, 디바이스의 누설 전류를 최소화하기 위해서는 액티브-투-액티브 간격을 상대적으로 크게 설정하는 것이 유리할 수 있다.
도 8은 본 개시의 일 실시예에 따른 집적 회로에서 액티브-투-액티브 간격에 배치된 더미 핀들의 개수에 따른 동작 속도 비율을 나타내는 그래프이다.
도 8을 참조하면, X축은 목표 표준 셀(Ctg)과 인접 표준 셀(Cadj) 각각에 포함된 두 개의 인접한 액티브 영역들 사이의 액티브-투-액티브 간격에 배치된 더미 핀들의 개수를 나타내고, Y축은 목표 표준 셀(Ctg)에 해당하는 디바이스의 동작 속도 비율을 나타낸다. 액티브-투-액티브 간격이 증가할수록 액티브-투-액티브 간격에 배치된 더미 핀들의 개수가 증가할 수 있다. 따라서, 액티브-투-액티브 간격에 배치된 더미 핀들의 개수는 액티브-투-액티브 간격에 비례하는 것으로 볼 수 있다.
도 8의 그래프에 도시된 바와 같이, 액티브-투-액티브 간격에 배치된 더미 핀들의 개수가 증가할수록 디바이스의 동작 속도 비율은 감소한다. 따라서, 디바이스의 동작 속도를 최대화하기 위해서는 액티브-투-액티브 간격을 상대적으로 작게 설정하는 것이 유리할 수 있다.
도 7 및 도 8을 참조하면, 디바이스의 누설 전류와 동작 속도는 트레이드 오프(trade off) 관계인 것을 알 수 있다. 따라서, 본 실시예에 따르면, 표준 셀을 설계하는 단계에서 표준 셀에 해당하는 디바이스의 누설 전류 및 동작 속도를 종합적으로 고려하여 액티브-투-액티브 간격을 결정할 수 있다. 또한, 결정된 액티브-투-액티브 간격을 기초로 하여, 각 표준 셀에서 제1 셀 바운더리 라인과 제1 액티브 영역 사이의 제1 거리 및 제2 셀 바운더리 라인과 제2 액티브 영역 사이의 제2 거리를 결정할 수 있다. 본 실시예에서, 제1 및 제2 거리는 표준 셀에 포함된 액티브 핀들의 개수 또는 액티브 영역의 높이에 관계없이 일정한 값을 가지도록 결정될 수 있다.
도 9는 본 개시의 일 실시예에 따른 집적 회로(100)의 일부를 나타내는 레이아웃이다.
도 9를 참조하면, 집적 회로(100)는 굵은 실선으로 표시된 셀 바운더리(CB)에 의해 한정되는 적어도 하나의 셀(CELL)을 포함할 수 있다. 셀(CELL)은 복수의 액티브 핀들(110) 및 복수의 더미 핀들(120)을 포함하는 복수의 핀들, 복수의 게이트 전극들(130), 복수의 소스/드레인 컨택들(140), 두 입력 단자들(150), 두 입력 콘택들(155), 출력 단자(160) 및 두 전원 라인들(VDD, VSS)을 포함할 수 있다. 도시되지는 않았으나, 셀(CELL)의 상부에는 복수의 전도성 라인들, 예를 들어, 금속 라인들이 더 배치될 수 있다.
본 실시예에서, 셀(CELL)은 표준 셀일 수 있다. 이러한 표준 셀 기반의 레이아웃 설계 기법은, 반복적으로 쓰이는 논리합(OR) 게이트 또는 논리곱(AND) 게이트 등과 같은 소자들을 표준 셀로서 미리 설계하여 컴퓨터 시스템에 저장한 후, 레이아웃 설계 시 표준 셀을 필요한 곳에 배치 및 배선함으로써 레이아웃 설계에 소요되는 시간을 단축할 수 있다.
복수의 액티브 핀들(110)은 제1 내지 제4 액티브 핀들(111 내지 114)을 포함할 수 있다. 그러나, 하나의 셀(CELL)에 포함된 복수의 액티브 핀들(110)의 개수는 네 개에 한정되지 않고, 실시예에 따라 다양하게 변경될 수 있다. 일 실시예에서, 하나의 셀(CELL)에 포함된 복수의 액티브 핀들(110)의 개수는 네 개보다 많을 수 있고, 다른 실시예에서, 하나의 셀(CELL)에 포함된 복수의 액티브 핀들(110)의 개수는 네 개보다 적을 수도 있다.
제1 내지 제4 액티브 핀들(111 내지 114) 중 서로 인접하게 배치되는 액티브 핀들은 하나의 핀 트랜지스터를 구성할 수 있다. 이로써, 하나의 핀 트랜지스터를 구성하는 액티브 핀들의 개수에 비례하여 핀 트랜지스터에서 채널 너비가 증가할 수 있으므로, 핀 트랜지스터에 흐르는 전류량이 증가할 수 있다.
복수의 더미 핀들(120)은 제1 내지 제4 더미 핀들(121 내지 124)을 포함할 수 있다. 그러나, 하나의 셀(CELL)에 포함된 복수의 더미 핀들(120)의 개수는 네 개에 한정되지 않고, 실시예에 따라 다양하게 변경될 수 있다. 일 실시예에서, 하나의 셀(CELL)에 포함된 복수의 더미 핀들(120)의 개수는 네 개보다 많을 수 있고, 다른 실시예에서, 하나의 셀(CELL)에 포함된 복수의 더미 핀들(120)의 개수는 네 개보다 적을 수도 있다.
제1 및 제2 액티브 핀들(111, 112) 및 제1 및 제2 더미 핀들(121, 122)는 제1 한정 층(DL1)에 배치되고, 제3 및 제4 액티브 핀들(113, 114) 및 제3 및 제4 더미 핀들(123, 124)는 제2 한정 층(DL2)에 배치될 수 있다. 본 실시예에서, 제1 한정 층(DL1)은 P+ 불순물이 도핑된 PMOS 한정 층이고, 제2 한정 층(DL2)은 N+ 불순물이 도핑된 NMOS 한정 층일 수 있다. 이로써, 제1 한정 층(DL1)에 배치된 제1 및 제2 액티브 핀들(111, 112)은 PMOS 핀 트랜지스터를 구성하고, 제2 한정 층(DL2)에 배치된 제3 및 제4 액티브 핀들(113, 114)은 NMOS 핀 트랜지스터를 구성할 수 있다.
구체적으로, 제1 및 제2 액티브 핀들(111, 112)의 상부에 두 개의 게이트 전극들(130) 및 세 개의 소스/드레인 컨택들(140)이 배치되므로, 제1 및 제2 액티브 핀들(111, 112)은 병렬 연결된 두 개의 PMOS 핀 트랜지스터들을 구성할 수 있다. 또한, 제3 및 제4 액티브 핀들(113, 114)의 상부에는 두 개의 게이트 전극들(130) 및 두 개의 소스/드레인 컨택들(140)이 배치되므로, 제3 및 제4 액티브 핀들(113, 114)은 직렬 연결된 두 개의 NMOS 핀 트랜지스터들을 구성할 수 있다.
제1 내지 제4 액티브 핀들(111 내지 114) 및 제1 내지 제4 더미 핀들(121 내지 124)은 제1 방향(예를 들어, X 방향)으로 연장되고, 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치될 수 있다. 이때, 제2 방향은 제1 방향에 대해 실질적으로 수직일 수 있다.
본 실시예에서, 제1 액티브 핀(111)과 제1 셀 바운더리 라인(CB1) 사이의 제1 거리(D1') 및 제4 액티브 핀(114)과 제2 셀 바운더리 라인(CB2) 사이의 제2 거리(D2')는, 하나의 셀(CELL)에 포함된 액티브 핀들의 개수에 관계없이 일정할 수 있다. 한편, 제2 액티브 핀(112)과 제3 액티브 핀(113) 사이의 제3 거리(D3')는, 하나의 셀(CELL)에 포함된 액티브 핀들의 개수에 따라 변경될 수 있다.
따라서, 본 실시예에 따르면, 두 개의 셀들이 제2 방향(예를 들어, Y 방향)으로 인접하게 배치되는 경우, 상부에 배치된 셀의 최하단 액티브 핀과 하부에 배치된 셀의 최상단 액티브 핀 사이의 액티브-투-액티브 간격은, 항상 일정할 수 있다. 이에 따라, 인접한 셀에 포함된 액티브 핀에 의한 목표 셀의 특성 변화를 최소화할 수 있다.
도 10은 도 9의 레이아웃을 가지는 반도체 소자의 일 예(100a)를 나타내는 사시도이다. 도 11는 도 10의 X-X' 선에 따른 단면도이다.
도 10 및 도 11을 참조하면, 반도체 장치(100a)는 벌크 형(bulk type) 핀 트랜지스터일 수 있다. 반도체 장치(100a)는 기판(102), 제1 절연층(104), 제2 절연층(106), 제1 및 제2 액티브 핀들(111, 112), 제2 및 제3 더미 핀들(122, 123) 및 게이트 전극(130)을 포함할 수 있다.
기판(102)은 반도체 기판일 수 있는데, 예를 들어, 반도체 기판은 실리콘, 실리콘-온-절연체(Silicon-On-Insulator, SOI), 실리콘-온-사파이어(Silicon-On-Sapphire), 게르마늄, 실리콘-게르마늄 및 갈륨 비소(gallium-arsenide) 중 어느 하나를 포함할 수 있다.
제1 및 제2 액티브 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123)은 기판(102)과 연결되게 배치될 수 있다. 일 실시예에서, 제1 및 제2 액티브 핀들(111, 112)은 기판(102)에서 수직 부분으로 돌출된 부분을 n+ 또는 p+로 도핑한 액티브 영역일 수 있고, 제2 및 제3 더미 핀들(122, 123)은 기판(102)에서 수직 부분으로 돌출된 부분을 도핑하지 않은 영역일 수 있다. 다른 실시예에서, 제1 및 제2 액티브 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123) 모두 n+ 또는 p+로 도핑한 액티브 영역일 수도 있다.
제1 및 제2 절연층들(104, 106)은 절연 물질을 포함할 수 있는데, 예를 들어, 절연 물질은 산화막, 질화막 또는 산질화막 중 어느 하나를 포함할 수 있다. 제1 절연층(104)은 제1 및 제2 액티브 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123) 상에 배치될 수 있다. 제1 절연층(104)은 제1 및 제2 액티브 핀들(111, 112)과 게이트 전극(130) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제2 절연층(106)은 제1 및 제2 액티브 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123) 사이의 스페이스에서 소정 높이를 가지도록 배치될 수 있다. 제2 절연층(106)은 제1 및 제2 액티브 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123) 사이에 배치됨으로써, 소자 분리막으로써 이용될 수 있다.
게이트 전극(130)은 제1 및 제2 절연층들(104, 106)의 상부에 배치될 수 있다. 이로써, 게이트 전극(130)은 제1 및 제2 액티브 핀들(111, 112), 제2 및 제3 더미 핀들(122, 123) 및 제2 절연층(106)을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제1 및 제2 액티브 핀들(111, 112) 및 제2 및 제3 더미 핀들(122, 123)은 게이트 전극(130)의 내부에 배치되는 구조를 가질 수 있다. 게이트 전극(130)은 W, Ta 등과 같은 금속 물질, 이들의 질화물, 이들의 실리사이드, 도핑된 폴리실리콘 등을 포함할 수 있고, 증착 공정을 이용하여 형성될 수 있다.
도 12는 도 9의 레이아웃을 가지는 반도체 소자의 다른 예(100b)를 나타내는 사시도이다. 도 13은 도 12의 XII-XII' 선에 따른 단면도이다.
도 12 및 도 13을 참조하면, 반도체 장치(100b)는 SOI 형 핀 트랜지스터일 수 있다. 반도체 장치(100b)는 기판(102), 제1 절연층(104'), 제2 절연층(106'), 제1 및 제2 액티브 핀들(111', 112'), 제2 및 제3 더미 핀들(122', 123'), 및 게이트 전극(130)을 포함할 수 있다. 본 실시예에 따른 반도체 장치(100b)는 도 10 및 도 11에 도시된 반도체 장치(100a)의 변형 실시예이므로, 이하에서는, 반도체 장치(100a)와의 차이점을 중심으로 설명하고, 중복된 부분에 대한 설명은 생략하기로 한다.
제1 절연층(104')은 기판(102) 상에 배치될 수 있다. 제2 절연층(106')은 제1 및 제2 액티브 핀들(111', 112') 및 제2 및 제3 더미 핀들(122, 123)과 게이트 전극(130) 사이에 배치됨으로써, 게이트 절연막으로써 이용될 수 있다. 제1 및 제2 액티브 핀들(111', 112') 및 제2 및 제3 더미 핀들(122', 123')은 반도체 물질, 예를 들어, 실리콘 또는 도핑된 실리콘 일 수 있다.
게이트 전극(130)은 제2 절연층(106')의 상부에 배치될 수 있다. 이로써, 게이트 전극(130)은 제1 및 제2 액티브 핀들(111', 112'), 제2 및 제3 더미 핀들(122', 123') 및 제2 절연층(106')을 둘러싸는 구조를 가질 수 있다. 다시 말해, 제1 및 제2 액티브 핀들(111', 112') 및 제2 및 제3 더미 핀들(122', 123')은 게이트 전극(130)의 내부에 배치되는 구조를 가질 수 있다.
도 14는 본 개시의 일 실시예에 따른 저장 매체(500)를 나타내는 블록도이다.
도 14를 참조하면, 저장 매체(500)는 컴퓨터로 읽을 수 있는 저장 매체로서, 컴퓨터에 명령어들 및/또는 데이터를 제공하는데 사용되는 동안 컴퓨터에 의해 읽혀질 수 있는 임의의 저장 매체를 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(500)는 디스크, 테이프, CD-ROM, DVD-ROM, CD-R, CD-RW, DVD-R, DVD-RW 등과 같은 자기 또는 광학 매체, RAM, ROM, 플래시 메모리 등과 같은 휘발성 또는 비휘발성 메모리, USB 인터페이스를 통해서 엑세스 가능한 비휘발성 메모리, 그리고 MEMS(microelectromechanical systems) 등을 포함할 수 있다. 컴퓨터로 읽을 수 있는 저장 매체는 컴퓨터에 삽입 가능하거나, 컴퓨터 내에 집적되거나, 네트워크 및/또는 무선 링크와 같은 통신 매개체를 통해서 컴퓨터와 결합될 수 있다.
도 14에 도시된 바와 같이, 컴퓨터로 읽을 수 있는 저장 매체(500)는 배치 및 배선 프로그램(510), 라이브러리(520), 분석 프로그램(530), 데이터 구조(540)를 포함할 수 있다. 배치 및 배선 프로그램(510)은 본 발명의 예시적 실시예에 따른 표준 셀 라이브러리를 사용하여 집적 회로를 설계하는 방법을 수행하기 위하여 복수 개의 명령어들을 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(500)는 선행하는 도면들 중 하나 이상에서 도시된 표준 셀을 포함하는 표준 셀 라이브러리를 이용하여 집적 회로를 설계하기 위한 임의의 명령들을 포함하는 배치 및 배선 프로그램(510)을 저장할 수 있다. 라이브러리(520)는 집적 회로를 구성하는 단위인 표준 셀에 대한 정보를 포함할 수 있다.
분석 프로그램(530)은 집적 회로를 정의하는 데이터에 기초하여 집적 회로를 분석하는 방법을 수행하는 복수개의 명령들을 포함할 수 있다. 예를 들면, 컴퓨터로 읽을 수 있는 저장 매체(500)는 인접하게 배치된 두 개의 표준 셀들 사이의 액티브-투-액티브 간격에 따른 집적 회로의 타이밍 특성을 분석하는 방법을 수행하는 임의의 명령어들을 포함하는 분석 프로그램(530)을 저장할 수 있다. 데이터 구조(540)는 라이브러리(520)에 포함된 표준 셀 라이브러리를 사용하거나, 라이브러리(520)에 포함된 일반 표준 셀 라이브러리로부터 마커 정보를 추출하거나, 또는 분석 프로그램(530)에 의해서 집적 회로의 타이밍 특성을 분석하는 과정에서 생성된 데이터를 관리하기 위한 저장 공간 등을 포함할 수 있다.
도 15는 본 개시의 일 실시예에 따른 집적 회로를 포함하는 메모리 카드(1000)를 나타내는 블록도이다.
도 15를 참조하면, 메모리 카드(1000)는 제어기(1100)와 메모리(1200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(1100)에서 명령을 내리면, 메모리(1200)는 데이터를 전송할 수 있다.
제어기(1100) 및 메모리(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적 회로를 포함할 수 있다. 구체적으로, 제어기(1100) 및 메모리(1200)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자에서, 반도체 소자 또는 반도체 소자에 포함된 핀 트랜지스터는 제1 방향(예를 들어, X 방향)으로 연장되고 제1 방향에 수직인 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치되는 복수의 핀들, 복수의 핀들에 평행한 제1 셀 바운더리 라인에 인접하고, 제1 셀 바운더리 라인으로부터 제1 거리만큼 이격되도록 배치된 제1 액티브 영역, 및 제1 셀 바운더리 라인에 대향하는 제2 셀 바운더리 라인에 인접하고, 제2 셀 바운더리 라인으로부터 제2 거리만큼 이격되도록 배치된 제2 액티브 영역을 포함하고, 제1 및 제2 거리들은 각각 제1 및 제2 액티브 영역들 상의 핀들의 개수에 관계없이 일정할 수 있다.
메모리 카드(1000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등와 같은 다양한 메모리 카드를 구성할 수 있다.
도 16은 본 개시의 일 실시예에 따른 집적 회로를 포함하는 컴퓨팅 시스템(2000)을 나타내는 블록도이다.
도 16을 참조하면, 컴퓨팅 시스템(2000)은 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)를 포함할 수 있다. 한편, 도 16에는 도시되지 않았지만, 컴퓨팅 시스템(2000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다.
이와 같이, 컴퓨팅 시스템(2000)에 포함된 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)는, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적 회로를 포함할 수 있다. 구체적으로, 프로세서(2100), 메모리 장치(2200), 스토리지 장치(2300), 파워 서플라이(2400) 및 입출력 장치(2500)에 포함된 복수의 반도체 소자들 중 적어도 하나의 반도체 소자에서, 반도체 소자 또는 반도체 소자에 포함된 핀 트랜지스터는 제1 방향(예를 들어, X 방향)으로 연장되고 제1 방향에 수직인 제2 방향(예를 들어, Y 방향)을 따라 서로 평행하게 배치되는 복수의 핀들, 복수의 핀들에 평행한 제1 셀 바운더리 라인에 인접하고, 제1 셀 바운더리 라인으로부터 제1 거리만큼 이격되도록 배치된 제1 액티브 영역, 및 제1 셀 바운더리 라인에 대향하는 제2 셀 바운더리 라인에 인접하고, 제2 셀 바운더리 라인으로부터 제2 거리만큼 이격되도록 배치된 제2 액티브 영역을 포함하고, 제1 및 제2 거리들은 각각 제1 및 제2 액티브 영역들 상의 핀들의 개수에 관계없이 일정할 수 있다.
프로세서(2100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 마이크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(2100)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등과 같은 버스(2600)를 통하여 메모리 장치(2200), 스토리지 장치(2300) 및 입출력 장치(2500)와 통신을 수행할 수 있다. 실시예에 따라, 프로세서(2100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다.
메모리 장치(2200)는 컴퓨팅 시스템(2000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, 메모리 장치(2200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 스토리지 장치(2300)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다.
입출력 장치(2500)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(2400)는 컴퓨팅 시스템(2000)의 동작에 필요한 동작 전압을 공급할 수 있다.
상술한 본 발명의 실시예들에 따른 집적 회로는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 집적 회로의 적어도 일부의 구성들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
C1, C2, C3: 표준 셀
10a, 10b, 10c: 집적 회로
100, 100a, 100b: 반도체 소자

Claims (21)

  1. 적어도 하나의 표준 셀을 형성하는 단계를 포함하고, 상기 적어도 하나의 표준 셀을 형성하는 단계는,
    제1 셀 바운더리 라인에 인접하고 상기 제1 셀 바운더리 라인으로부터 제1 거리만큼 이격되도록 배치되며 상기 제1 셀 바운더리 라인에 평행하는 제1 방향으로 연장되는 제1 액티브 영역을 제공하는 단계;
    상기 제1 셀 바운더리 라인에 대향하는 제2 셀 바운더리 라인에 인접하고 상기 제2 셀 바운더리 라인으로부터 제2 거리만큼 이격되도록 배치되며 상기 제2 셀 바운더리 라인에 평행하는 상기 제1 방향으로 연장되는 제2 액티브 영역을 제공하는 단계;
    상기 제1 및 제2 액티브 영역들 상에, 상기 제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행한 핀들을 형성하는 단계; 및
    상기 제2 방향으로 연장되고 서로 평행하게 배치되는 도전 라인들을 형성하는 단계를 포함하고,
    상기 제1 및 제2 셀 바운더리 라인들은 상기 핀들에 평행하고,
    상기 제1 거리 및 상기 제2 거리는 상기 제1 및 제2 액티브 영역들 상의 상기 핀들의 개수가 변경될 때 일정하게 유지되고, 상기 제1 및 제2 셀 바운더리 라인들의 연장 방향은 상기 도전 라인들의 연장 방향에 수직인 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  2. 제1항에 있어서,
    상기 제1 및 제2 액티브 영역들의 상기 제2 방향에 따른 길이가 증가하면 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이의 거리를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  3. 제1항에 있어서,
    상기 제1 및 제2 거리들이 일정하게 유지되는 동안 상기 제1 및 제2 액티브 영역들의 상기 제2 방향에 따른 길이를 조절하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  4. 제1항에 있어서,
    상기 제1 거리는 상기 제2 거리와 동일한 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  5. 제1항에 있어서,
    상기 핀들을 형성하는 단계는,
    상기 제1 및 제2 액티브 영역들 상에 액티브 핀들을 형성하는 단계; 및
    상기 제1 및 제2 액티브 영역들이 배치되지 않는 더미 영역들 상에 더미 핀들을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  6. 제5항에 있어서,
    상기 더미 핀들을 형성하는 단계는,
    상기 제1 셀 바운더리 라인과 상기 제1 액티브 영역 사이에 배치되는 적어도 하나의 제1 더미 핀을 형성하는 단계;
    상기 제2 셀 바운더리 라인과 상기 제2 액티브 영역 사이에 배치되는 적어도 하나의 제2 더미 핀을 형성하는 단계; 및
    상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에 배치되는 적어도 하나의 제3 더미 핀을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  7. 제6항에 있어서,
    상기 적어도 하나의 제1 더미 핀의 개수는 상기 적어도 하나의 제2 더미 핀의 개수와 동일한 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  8. 제6항에 있어서,
    상기 액티브 핀들의 개수가 증가하면 상기 적어도 하나의 제3 더미 핀의 개수를 감소시키는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  9. 제6항에 있어서,
    상기 적어도 하나의 제1 더미 핀의 개수 및 상기 적어도 하나의 제2 더미 핀의 개수가 일정하게 유지되는 동안 상기 액티브 핀들의 개수를 조절하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  10. 삭제
  11. 제1항에 있어서,
    상기 제1 액티브 영역에는 제1 도전형의 불순물이 도핑되고, 상기 제2 액티브 영역에는 상기 제1 도전형과 다른 제2 도전형의 불순물이 도핑된 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  12. 적어도 하나의 표준 셀을 형성하는 단계를 포함하고, 상기 적어도 하나의 표준 셀을 형성하는 단계는,
    제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행한 액티브 핀들을 형성하는 단계;
    상기 액티브 핀들에 대해 평행한 더미 핀들을 형성하는 단계; 및
    상기 제2 방향으로 연장되고 서로 평행하게 배치되는 도전 라인들을 형성하는 단계를 포함하고,
    상기 액티브 핀들을 형성하는 단계는,
    제1 셀 바운더리 라인에 가장 인접하고, 상기 제1 셀 바운더리 라인으로부터 제1 거리만큼 이격되며 상기 제1 셀 바운더리 라인에 평행하는 상기 제1 방향으로 연장된 제1 액티브 핀을 형성하는 단계, 및
    제2 셀 바운더리 라인에 가장 인접하고, 상기 제2 셀 바운더리 라인으로부터 제2 거리만큼 이격되며 상기 제2 셀 바운더리 라인에 평행하는 상기 제1 방향으로 연장된 제2 액티브 핀을 형성하는 단계를 포함하며,
    상기 제1 거리 및 상기 제2 거리는 상기 액티브 핀들의 개수가 변경될 때 일정하게 유지되고, 상기 제1 및 제2 셀 바운더리 라인들의 연장 방향은 상기 도전 라인들의 연장 방향에 수직인 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  13. 제12항에 있어서,
    상기 더미 핀들을 형성하는 단계는,
    상기 제1 셀 바운더리 라인과 상기 제1 액티브 핀 사이에 배치된 적어도 하나의 제1 더미 핀을 형성하는 단계; 및
    상기 제2 셀 바운더리 라인과 상기 제2 액티브 핀 사이에 배치된 적어도 하나의 제2 더미 핀을 형성하는 단계를 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  14. 제13항에 있어서,
    상기 적어도 하나의 제1 더미 핀의 개수는 상기 적어도 하나의 제2 더미 핀의 개수와 동일한 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  15. 제13항에 있어서,
    상기 적어도 하나의 제1 더미 핀의 개수 및 상기 적어도 하나의 제2 더미 핀의 개수가 일정하게 유지되는 동안 상기 액티브 핀들의 개수를 조절하는 단계를 더 포함하는 것을 특징으로 하는 집적 회로의 레이아웃 생성 방법.
  16. 표준 셀 라이브러리를 이용하여 집적 회로 레이아웃을 생성하는 방법으로서,
    컴퓨터로 읽을 수 있는 저장 매체에 저장된 표준 셀 라이브러리로부터, 표준 셀들을 선택하는 단계; 및
    선택된 상기 표준 셀들을 이용하여 상기 집적 회로 레이아웃을 생성하는 단계를 포함하고,
    상기 표준 셀들은 각각,
    제1 방향으로 연장되고 상기 제1 방향에 수직인 제2 방향을 따라 서로 평행한 핀들,
    상기 핀들에 평행한 제1 셀 바운더리 라인에 인접하고, 상기 제1 셀 바운더리 라인으로부터 제1 거리만큼 이격되며 상기 제1 셀 바운더리 라인에 평행하는 상기 제1 방향으로 연장된 제1 액티브 영역,
    상기 제1 셀 바운더리 라인에 대향하는 제2 셀 바운더리 라인에 인접하고, 상기 제2 셀 바운더리 라인으로부터 제2 거리만큼 이격되며 상기 제2 셀 바운더리 라인에 평행하는 상기 제1 방향으로 연장된 제2 액티브 영역, 및
    상기 제2 방향으로 연장되고 서로 평행하게 배치되는 도전 라인들을 포함하고,
    상기 제1 거리 및 상기 제2 거리는 상기 제1 및 제2 액티브 영역들 상의 상기 핀들의 개수가 변경될 때 일정하게 유지되고, 상기 제1 및 제2 셀 바운더리 라인들의 연장 방향은 상기 도전 라인들의 연장 방향에 수직인 것을 특징으로 하는 집적 회로 레이아웃 생성 방법.
  17. 제16항에 있어서,
    상기 집적 회로 레이아웃을 생성하는 단계는, 상기 제1 및 제2 액티브 영역들의 상기 제2 방향에 따른 길이가 증가하면 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이의 거리를 감소시키는 단계를 포함하는 것을 특징으로 하는 집적 회로 레이아웃 생성 방법.
  18. 제16항에 있어서,
    상기 집적 회로 레이아웃을 생성하는 단계는, 상기 제1 및 제2 거리들이 일정하게 유지되는 동안 상기 제1 및 제2 액티브 영역들의 상기 제2 방향에 따른 길이를 변경하는 단계를 포함하는 것을 특징으로 하는 집적 회로 레이아웃 생성 방법.
  19. 제16항에 있어서,
    상기 핀들은,
    상기 제1 및 제2 액티브 영역들 상에 배치된 액티브 핀들, 및
    상기 제1 및 제2 액티브 영역들이 배치되지 않은 더미 영역들 상에 배치된 더미 핀들을 포함하는 것을 특징으로 하는 집적 회로 레이아웃 생성 방법.
  20. 제19항에 있어서,
    상기 집적 회로 레이아웃을 생성하는 단계는, 상기 액티브 핀들의 개수가 변경될 때 상기 제1 액티브 영역과 상기 제2 액티브 영역 사이에 배치된 상기 더미 핀들의 개수를 변경하는 단계를 포함하는 것을 특징으로 하는 집적 회로 레이아웃 생성 방법.
  21. 제16항에 있어서,
    상기 표준 셀들은 제1 표준 셀 및 제2 표준 셀을 포함하고,
    상기 집적 회로 레이아웃을 생성하는 단계는, 상기 제1 표준 셀의 제2 바운더리 라인과 상기 제2 표준 셀의 제1 바운더리 라인이 접하도록 상기 제1 표준 셀과 상기 제2 표준 셀을 상기 제2 방향으로 서로 인접하게 배치하는 단계를 포함하고,
    상기 제1 표준 셀에 포함된 제2 액티브 영역과, 상기 제2 표준 셀에 포함된 제1 액티브 영역 사이의 거리는 일정하게 유지되는 것을 특징으로 하는 집적 회로 레이아웃 생성 방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102563927B1 (ko) * 2016-07-29 2023-08-07 삼성전자 주식회사 로컬 레이아웃 효과를 고려하여 집적 회로를 설계하기 위한 시스템 및 방법
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KR102630392B1 (ko) * 2016-12-06 2024-01-29 삼성전자주식회사 반도체 장치, 반도체 장치의 레이아웃 설계 방법, 및 반도체 장치의 제조 방법
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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311361A (ja) * 2007-06-13 2008-12-25 Nec Electronics Corp 半導体集積回路、半導体集積回路のレイアウト設計方法、及び半導体集積回路の自動レイアウトプログラム

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101904417B1 (ko) * 2012-03-30 2018-10-08 삼성전자주식회사 반도체 집적 회로 및 그 설계 방법
KR101953240B1 (ko) * 2012-09-14 2019-03-04 삼성전자 주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
KR20140046655A (ko) * 2012-10-09 2014-04-21 삼성전자주식회사 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008311361A (ja) * 2007-06-13 2008-12-25 Nec Electronics Corp 半導体集積回路、半導体集積回路のレイアウト設計方法、及び半導体集積回路の自動レイアウトプログラム

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