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KR101643338B1 - 트렌치 게이트형 모스트랜지스터의 제조방법 - Google Patents

트렌치 게이트형 모스트랜지스터의 제조방법 Download PDF

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KR101643338B1 KR1020090052775A KR20090052775A KR101643338B1 KR 101643338 B1 KR101643338 B1 KR 101643338B1 KR 1020090052775 A KR1020090052775 A KR 1020090052775A KR 20090052775 A KR20090052775 A KR 20090052775A KR 101643338 B1 KR101643338 B1 KR 101643338B1
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Abstract

본 발명은 소스 영역에서의 저항 성분을 감소시킬 수 있는 트렌치 게이트형 모스트랜지스터의 제조방법에 관한 것으로,
본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조방법은 제 1 도전형의 에피택셜층, 제 2 도전형 베이스 영역 및 소오스 영역이 순차적으로 형성된 반도체 기판에 상기 소오스 영역과 베이스 영역을 관통하는 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치를 매립하는 게이트를 형성하고, 상기 게이트를 포함한 반도체 기판 전면에 층간절연층을 형성하는 단계와, 상기 소오스 영역에 인접한 상기 베이스 영역을 소정 깊이 식각하여 제 2 트렌치를 형성하는 단계와, 상기 소오스 영역과 동일한 제 1 도전형의 불순물을 상기 제 2 트렌치 내의 베이스 영역의 상부 및 소오스 영역의 측면에 주입하여 제 1 도전형 불순물 영역을 형성하는 단계와, 상기 제 2 트렌치 내의 베이스 영역에 상기 베이스 영역과 동일한 제 2 도전형의 불순물을 주입하여 제 2 도전형 불순물 영역을 형성하는 단계와, 상기 제 2 트렌치 내의 베이스 영역 상부에 형성된 제 1 도전형의 불순물 여역만이 제거되도록 제 2 트렌치를 추가로 식각하는 단계를 포함하는 것을 특징으로 한다.
트렌치 게이트형 모스트랜지스터

Description

트렌치 게이트형 모스트랜지스터의 제조방법{METHOD FOR FABRICATING OF THE TRENCH GATE MOSFET}
본 발명은 모스 트랜지스터에 관한 것으로, 특히 소스 영역에서의 저항 성분을 감소시킬 수 있는 트렌치 게이트형 모스트랜지스터의 제조방법에 관한 것이다.
반도체 소자의 집적도 향상을 위해서 셀(Cell) 디자인의 크기가 점점 줄어드는 경향에 따라서 셀 피치 간 간격도 줄어들면서 콘택 사이즈 또한 선형적인 축소가 필요하다. 하지만, 줄어든 콘택 사이즈는 콘택 저항을 증가시켜 소자의 소비전력을 증대시키거나 소자 스피드를 떨어뜨리는 부정적인 요소를 갖게 된다.
이에 디자인 측면의 장점을 손상시키지 않고 소자의 특성을 향상시키기 위해서 콘택 저항 개선이 필요하며 그 방법 중에 하나가 트렌치 게이트형 모스트랜지스터(MOSFET)를 사용하는 것이다.
트렌치 게이트형 MOSFET은 축소된 콘택 사이즈를 실리콘 기판의 표면 아래로 실리콘 기판을 식각하여 콘택을 형성하도록 하게 됨으로 실리콘 영역과 접촉하는 전체 콘택 표면적을 증가시키게 되어 저항 증가를 상세시킬 수 있다.
하지만, 종래의 트렌치 게이트형 모스트랜지스터는 소스와 채널 벌크를 연결 하기 위해 공통으로 알루미늄을 사용하여 오믹 콘택(ohmic contact)으로 사용하였는데, 이런 방식은 소스 콘택의 저항 성분에 대한 고려를 하지 않아 트랜지스터의 Rsp가 커지는 문제점이 있다.
따라서, 상기와 같은 문제점을 해결하기 위하여, 본 발명은 소스 영역에서의 저항 성분을 감소시킬 수 있는 트렌치 게이트형 모스트랜지스터의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조방법은 제 1 도전형의 에피택셜층, 제 2 도전형 베이스 영역 및 소오스 영역이 순차적으로 형성된 반도체 기판에 상기 소오스 영역과 베이스 영역을 관통하는 제 1 트렌치를 형성하는 단계와, 상기 제 1 트렌치를 매립하는 게이트를 형성하고, 상기 게이트를 포함한 반도체 기판 전면에 층간절연층을 형성하는 단계와, 상기 소오스 영역에 인접한 상기 베이스 영역을 소정 깊이 식각하여 제 2 트렌치를 형성하는 단계와, 상기 소오스 영역과 동일한 제 1 도전형의 불순물을 상기 제 2 트렌치 내의 베이스 영역의 상부 및 소오스 영역의 측면에 주입하여 제 1 도전형 불순물 영역을 형성하는 단계와, 상기 제 2 트렌치 내의 베이스 영역에 상기 베이스 영역과 동일한 제 2 도전형의 불순물을 주입하여 제 2 도전형 불순물 영역을 형성하는 단계와, 상기 제 2 트렌치 내의 베이스 영역 상부에 형성된 제 1 도전형의 불순물 여역만이 제거되도록 제 2 트렌치를 추가로 식각하는 단계를 포함하는 것을 특징으로 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 트렌치 게이트형 모스트랜지스 터의 제조방법은 제 2 트렌치 내에 틸트를 준 불순물 주입으로 인하여 접촉면의 제 1 도전형의 불순물의 도핑 농도를 높여 저항성분을 줄일 수 있다. 또한, 제 2 도전형의 불순물이 주입될 때 불순물이 뚫고 들어가는 길이를 깊게 하여 베이스 영역의 전도성 물질은 남게 하여 베이스 영역과 후속 공정에서 형성될 알루미늄 사이의 오믹 콘택(ohmic contact) 특성을 향상시킬 수 있다.
이하 상기의 목적을 구체적으로 실현할 수 있는 본 발명의 바람직한 실시 예를 첨부한 도면을 참조하여 설명한다. 이때 도면에 도시되고 또 이것에 의해서 설명되는 본 발명의 구성과 작용은 적어도 하나의 실시 예로서 설명되는 것이며, 이것에 의해서 상기한 본 발명의 기술적 사상과 그 핵심 구성 및 작용이 제한되지는않는다.
그리고 본 발명에서 사용되는 용어는 가능한 한 현재 널리 사용되는 일반적인 용어를 선택하였으나, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재하였으므로, 단순한 용어의 명칭이 아닌 그 용어가 가지는 의미로서 본 발명을 파악하여야 함을 밝혀두고자 한다.
도 1a 내지 도 1f는 본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조 공정을 도시한 단면도이다.
먼저, 도 1a에 도시된 바와 같이, 고농도 제 1 도전형, 예를 들어 N형의 반도체 기판(10) 상에 저농도 N형의 에피택셜층(20)을 형성하고, 저농도 에피택셜 층(20) 내에 제 2 도전형, 예를 들어 보론(B)과 같은 P형의 불순물을 주입하여 기판(10)과 반대되는 면의 에피택셜층 표면에 주입된 불순물들이 활성화되어 소정깊이를 갖는 P형의 베이스영역(30)을 형성한다. 다음, 베이스 영역(30) 내에 제 1 도전형의 불순물, 예를 들어 인(P)과 같은 N형의 불순물을 선택적으로 주입한 다음 어닐링하여 베이스영역(30) 표면에 고농도 제 1 도전형의 소오스 영역(40)을 형성한다.
이어서, 도 1b에 도시된 바와 같이, 소오스 영역(40)을 포함한 반도체 기판(10) 전면에 포토레지스트를 도포한 후, 노광 및 현상 공정을 통해 트렌치가 형성될 영역을 노출시키는 포토레지스트 패턴(미도시)을 형성한다. 그 다음, 포토레지스트 패턴을 식각 마스크로 이용한 트렌치 식각 공정을 통해 소오스 영역(40)과 베이스 영역(30)을 관통하는 제 1 트렌치(T)를 형성한다. 여기서, 제 1 트렌치(T)가 형성된 반도체 기판(10) 전면에 희생산화공정을 수행하여 트렌치 식각공정으로 손상된 트렌치 표면을 회복시키는 역할을 하는 희생산화막(미도시)을 형성할 수 있다.
그리고나서, 포토레지스트 패턴을 제거한 후, 제 1 트렌치(T)를 포함한 반도체 기판(10) 전면에 게이트 산화막(80)을 열 산화법(thermal oxidation)에 의해 형성한다.
그 다음, 게이트 산화막(80)이 형성된 반도체 기판(10) 상에 불순물이 도우프된 폴리실리콘층을 형성한 다음 식각하여 제 1 트렌치(T)를 매립하는 게이트(100)를 형성한다. 이후, 게이트(100)를 포함한 반도체 기판(10) 전면에 절연물 을 증착한 다음 식각하여 게이트(100)를 절연시키는 층간절연층(120)을 형성한다.
이어서, 도 1c에 도시된 바와 같이, 소오스영역(40)에 인접한 베이스 영역(30)을 소정 깊이 식각하여 트렌치 콘택을 위한 제 2 트렌치(T)를 형성한다. 여기서, 제 2 트렌치(T)의 깊이는 소오스영역(40)의 깊이보다 깊도록 형성된다.
그리고, 도 1d에 도시된 바와 같이, 소오스 영역(40)과 동일한 제 1 도전형의 불순물을 틸트(tilt)를 주어 제 2 트렌치 내의 베이스 영역(30)의 상부 및 소오스 영역(40)의 측면에 주입하여 제 1 도전형 불순물 영역(140)을 형성한다. 여기서, As(Arsenic)의 경우 3~15KeV, 틸트 7~30°의 조건으로 주입하는 것이 바람직하다. 이와 같은 불순물 주입으로 인하여 접촉면의 제 1 도전형의 불순물의 도핑 농도를 높여 저항성분을 줄일 수 있다.
이후, 도 1e에 도시된 바와 같이, 제 2 트렌치 내의 베이스 영역(30)에 베이스 영역(30)과 동일한 제 2 도전형의 불순물을 주입하여 제 2 도전형 불순물 영역(160)을 형성한다. 이때, 제 2 도전형 불순물 영역(160)은 제 1 도전형 불순물 영역(140)보다 깊게 형성하는 즉, 제 2 도전형의 불순물이 주입될 때 불순물이 뚫고 들어가는 길이를 깊게 하여 베이스 영역(30)의 전도성 물질은 남게 하여 베이스 영역(30)과 후속 공정에서 형성될 알루미늄 사이의 오믹 콘택(ohmic contact) 특성을 향상시킬 수 있다. 여기서, 제 2 도전형의 불순물은 예를 들어 Boron이나 BF2일 수 있으며, B(Boron)의 경우 5~20KeV의 조건으로, BF2의 경우 10~100KeV의 조건으로 주입하는 것이 바람직하다.
이어서, 도 1f에 도시된 바와 같이, 제 2 트렌치 내의 베이스 영역(30) 상부에 형성된 제 1 도전형 불순물 영역(140)만이 제거되도록 제 2 트렌치를 추가로 식각한다. 이때, 추가 식각 깊이로는 200Å ~ 500Å가 바람직하다.
그리고나서, 도시되진 않았지만 제 2 트렌치 내에 알루미늄을 형성하는 등의 공지된 추가 공정을 통해 트렌치 게이트형 모스트랜지스터를 완성한다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.
도 1a 내지 1f는 본 발명에 따른 트렌치 게이트형 모스트랜지스터의 제조방법을 나타낸 단면도.

Claims (7)

  1. 제 1 도전형의 에피택셜층, 제 2 도전형의 베이스 영역 및 제1 도전형의 소오스 영역이 순차적으로 형성된 반도체 기판에 상기 소오스 영역과 상기 베이스 영역을 관통하는 제 1 트렌치를 형성하는 단계와,
    상기 제 1 트렌치를 매립하는 게이트를 형성하고, 상기 게이트를 포함한 반도체 기판 전면에 층간절연층을 형성하는 단계와,
    상기 소오스 영역에 인접한 상기 베이스 영역을 소정 깊이 식각하여 상기 소오스 영역의 깊이보다 깊게 제 2 트렌치를 형성하는 단계와,
    상기 제 2 트렌치 내의 베이스 영역의 상부 표면과 측면, 및 상기 제2 트렌치 내의 상기 소오스 영역의 측면에 제 1 도전형 불순물 영역을 형성하는 단계와,
    상기 제 2 트렌치 내의 베이스 영역에 제 2 도전형의 불순물을 주입하여 상기 제 1 도전형 불순물 영역보다 깊도록 제 2 도전형 불순물 영역을 형성하는 단계와,
    상기 제2 트렌치를 식각하여 상기 제 2 트렌치 내의 베이스 영역의 상부 표면에 형성된 제 1 도전형의 불순물 영역을 제거하는 단계를 포함하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
  2. 제 1항에 있어서,
    상기 게이트를 제 1 트렌치에 매립하기 전에
    상기 반도체 기판 전면에 게이트 산화막을 열 산화막을 통해 형성하는 단계를 더 포함하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
  3. 제 1항에 있어서,
    상기 제 2 트렌치 내의 베이스 영역의 측면 및 상기 소오스 영역의 측면에 형성되는 제1 도전형 불순물 영역은 상기 제2 도전형 불순물 영역과 접하는 것을 특징으로 하는 게이트형 모스트랜지스터의 제조방법.
  4. 삭제
  5. 삭제
  6. 제 1항에 있어서,
    상기 제2 트렌치 내에 알루미늄층을 형성하는 단계를 더 포함하는 게이트형 모스트랜지스터의 제조방법.
  7. 제 1항에 있어서,
    상기 제 2 트렌치는 200Å ~ 500Å의 깊이로 추가 식각하는 것을 특징으로 하는 트렌치 게이트형 모스트랜지스터의 제조방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000307115A (ja) 1999-04-01 2000-11-02 Intersil Corp 高密度ｍｏｓゲート型電力装置及びその製造方法
JP2003092405A (ja) * 2001-09-19 2003-03-28 Toshiba Corp 半導体装置及びその製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE19845003C1 (de) * 1998-09-30 2000-02-10 Siemens Ag Vertikaler Feldeffekttransistor mit innenliegendem ringförmigen Gate und Herstellverfahren
AT504290A2 (de) * 2005-06-10 2008-04-15 Fairchild Semiconductor Feldeffekttransistor mit ladungsgleichgewicht

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000307115A (ja) 1999-04-01 2000-11-02 Intersil Corp 高密度ｍｏｓゲート型電力装置及びその製造方法
JP2003092405A (ja) * 2001-09-19 2003-03-28 Toshiba Corp 半導体装置及びその製造方法

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