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KR101618971B1 - 인버터 형태의 전력 증폭기 - Google Patents

인버터 형태의 전력 증폭기 Download PDF

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KR101618971B1
KR101618971B1 KR1020140115450A KR20140115450A KR101618971B1 KR 101618971 B1 KR101618971 B1 KR 101618971B1 KR 1020140115450 A KR1020140115450 A KR 1020140115450A KR 20140115450 A KR20140115450 A KR 20140115450A KR 101618971 B1 KR101618971 B1 KR 101618971B1
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transistor
power amplifier
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박종훈
이창현
박창근
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숭실대학교산학협력단
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Abstract

본 발명은 인버터 형태의 전력 증폭기에 관한 것이다. 본 발명에 따른 인버터 형태의 전력 증폭기는 입력 포트를 통해 교류 형태의 입력 신호가 게이트로 인가되고, 제1 단이 전원 전압에 연결되며 제2 단이 출력 포트에 연결된 제1 트랜지스터; 상기 입력 신호가 게이트를 통하여 인가되고, 제1 단이 접지 전원에 연결되고, 제2 단이 상기 출력 포트에 연결된 제2 트랜지스터; 제1 단이 상기 입력 포트에 연결되고, 제2 단이 상기 출력 포트에 연결된 피드백 저항; 및 제 1 단이 상기 출력 포트에 연결되고, 제2 단은 DC 출력 포트와 연결되는 AC 차단 블록을 포함한다.
이와 같이 본 발명에 따르면, 추가적인 바이어스 회로 없이 자기 바이어스를 생성하므로 전체 시스템을 간소화 할 수 있다. 또한, 바이어스 회로에서 소비되는 전력 감소로 인해 전체 시스템의 에너지 효율을 높일 수 있다.

Description

인버터 형태의 전력 증폭기{POWER AMPLIFIER OF THE INVERTER FORM}
본 발명은 인버터 형태의 전력 증폭기에 관한 것으로서, 보다 상세하게는 DC 성분의 자기 바이어스 전압을 생성하는 인버터 형태의 전력 증폭기에 관한 것이다.
무선통신 시스템용 고주파 집적 회로 및 하이브리드 회로에서 흔히 사용되는 회로 중 하나인 전력 증폭기는 인가되는 신호의 전력을 증가시키기 위해 사용된다. 전력 증폭기의 종류는 여러 가지 있으며 그 중 많이 사용되는 형태 중 하나가 인버터 형태의 전력 증폭기이다.
도 1은 일반적인 인버터 형태의 전력 증폭기의 개략적인 회로도이다.
도 1에 나타낸 것처럼, 일반적인 인버터 형태의 전력 증폭기(100)는 전원 전압 및 접지 전원의 인가를 위한 전원 전압 포트(VDD) 및 접지 포트(GND), 그리고 입력 신호가 입력되는 입력 포트(RFin) 및 출력 신호가 출력되는 출력 포트(RFout)를 포함한다.
또한, 일반적인 인버터 형태의 전력 증폭기(100)의 트랜지스터는 PMOS(110)와 NMOS(120)로 구성될 수 있다. PMOS(110)의 드레인은 출력 포트(RFout), 게이트는 입력 포트(RFin), 소스는 전원 전압 포트(VDD)에 각각 연결되어 있다. NMOS(120)의 드레인은 출력 포트(RFout), 게이트는 입력 포트(RFin), 소스는 접지 포트(GND)에 각각 연결되어 있다.
또한, 피드백 저항(130)이 출력 포트와 입력 포트 사이에 연결되어 형성된다. 피드백 저항은 보통 매우 큰 값으로 형성되어 AC 신호의 전달을 억제하고 DC 전압만 공급하고 이로 인해 PMOS(110)와 NMOS(120)에 바이어스 전압이 인가되는 효과가 발생한다. 만약 PMOS(110)와 NMOS(120)가 동일한 성능의 트랜지스터인 경우, 출력 포트의 DC 전압 값으로 VDD/2의 값이 출력된다. 즉, PMOS(110)와 NMOS(120)의 성능의 비율로 출력 포트의 DC 전압이 결정된다.
도 2는 종래 기술에 따른 인버터 형태의 전력 증폭기의 개략적인 회로도이다.
도 2에 나타낸 것처럼, 도 1에 도시된 전력 증폭기에 추가적으로 PMOS(210)의 게이트와 입력 포트 사이에 연결된 DC 차단 블록(231), NMOS(220)의 게이트와 입력 포트 사이에 연결된 DC 차단 블록(232)을 형성한다. 또한 PMOS(210)와 NMOS(220)에 DC 전압을 공급해 주기 위해 PMOS(210)의 게이트 쪽에는 DC 전원(251)과 NMOS(220)의 게이트 쪽에는 DC 전원(252)을 형성하고 DC 전원으로 AC 신호가 누설되는 것을 막기 위해 AC 차단 블록(241)을 PMOS(210)의 게이트와 DC 전원(251) 사이에 형성하고 AC 차단 블록(242)을 NMOS(220)의 게이트와 DC 전원(252) 사이에 형성한다.
DC 전원(251)의 전압은 PMOS(210)의 문턱 전압 근처로 인가되고, DC 전원(252)의 전압은 NMOS(220)의 문턱 전압 근처로 인가하는 것이 관통 전류를 억제하는데 있어 바람직하다. 이와 같이 DC 전원(251)과 DC 전원(252)의 전압 값을 조절하면 PMOS(210)와 NMOS(220)가 동시에 턴온되는 구간을 조절할 수 있기 때문에 관통 전류를 조절할 수 있다. 하지만, 추가적인 DC 전원이 추가 되어야 하고 이는 추가적인 회로 및 전체 시스템의 복잡성을 높이게 하는 문제점이 있다.
본 발명의 배경이 되는 기술은 대한민국 공개특허공보 제2007-0068239호(2007.06.29 공개)에 기재되어 있다.
본 발명이 해결하고자 하는 과제는, 자기 바이어스 전압을 생성하는 인버터 형태의 전력 증폭기를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 하나의 실시예에 따르면, 인버터 형태의 전력 증폭기는 입력 포트를 통해 교류 형태의 입력 신호가 게이트로 인가되고, 제1 단이 전원 전압에 연결되며 제2 단이 출력 포트에 연결된 제1 트랜지스터; 상기 입력 신호가 게이트를 통하여 인가되고, 제1 단이 접지 전원에 연결되고, 제2 단이 상기 출력 포트에 연결된 제2 트랜지스터; 제1 단이 상기 입력 포트에 연결되고, 제2 단이 상기 출력 포트에 연결된 피드백 저항; 및 제 1 단이 상기 출력 포트에 연결되고, 제2 단은 DC 출력 포트와 연결되는 AC 차단 블록을 포함한다.
본 발명의 다른 실시예에 따르면, 인버터 형태의 전력 증폭기는 입력 포트를 통해 교류 형태의 입력 신호가 게이트로 인가되고, 제1 단이 전원 전압에 연결되며 제2 단이 출력 포트에 연결된 제1 트랜지스터; 상기 입력 신호가 게이트를 통하여 인가되고, 제1 단이 접지 전원에 연결되고, 제2 단이 상기 출력 포트에 연결된 제2 트랜지스터; 제1 단이 상기 입력 포트에 연결되고, 제2 단이 상기 출력 포트에 연결된 피드백 저항; 및 제 1 단이 상기 입력 포트에 연결되고, 제2 단은 DC 출력 포트와 연결되는 AC 차단 블록을 포함한다.
또한, 상기 출력 포트는 DC 차단 블록과 연결될 수 있다.
또한, 상기 AC 차단 블록은 상기 DC 출력 포트를 통하여 제3 트랜지스터의 게이트에 연결될 수 있다.
또한, 상기 인버터 형태의 전력 증폭기가 2단 이상으로 직렬로 연결될 수 있다.
또한, 상기 AC 차단 블록은 저항 소자로 형성될 수 있다.
또한, 상기 제1 트랜지스터는 P 형의 MOSFET, 상기 제2 트랜지스터는 N 형의 MOSFET이고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 제1단은 소스이고 제2 단은 드레인일 수 있다.
또한, 상기 제1 트랜지스터는 PNP 형의 BJT, 상기 제2 트랜지스터는 NPN 형의 BJT이고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 제1 단은 이미터이고 제2 단은 컬렉터일 수 있다.
본 발명인 인버터 형태의 전력 증폭기에 따르면, 추가적인 바이어스 회로 없이 DC 성분의 자기 바이어스를 생성하므로 전체 시스템을 간소화 할 수 있다. 또한, 바이어스 회로에서 소비되는 전력 감소로 인해 전체 시스템의 에너지 효율을 높일 수 있다.
도 1은 일반적인 인버터 형태의 전력 증폭기의 개략적인 회로도이다.
도 2는 종래 기술에 따른 인버터 형태의 전력 증폭기의 개략적인 회로도이다.
도 3은 본 발명의 실시예에 따른 인버터 형태의 전력 증폭기의 개략적인 회로도이다.
도 4는 도 3의 확장된 실시예를 나타내는 회로도이다.
도 5는 도 3의 다른 확장된 실시예를 나타내는 회로도이다.
도 6은 도 3의 또 다른 확장된 실시예를 나타내는 회로도이다.
이하에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
명세서 전체에서, 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, 그 중간에 다른 소자를 사이에 두고 "전기적으로 연결"되어 있는 경우도 포함한다. 또한 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미하며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하에서는 도 3 내지 도 6을 참고하여 본 발명의 실시예에 대하여 상세히 설명하기로 한다. 설명의 편의를 위해 트랜지스터는 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)를 예시로 한다. 여기서, 상기의 트랜지스터의 종류는 단지 하나의 실시예에 불과한 것으로서 BJT(Bipolar Junction Transistor) 등의 다른 트랜지스터에 대해서도 적용될 수 있다.
도 3은 본 발명의 실시예에 따른 인버터 형태의 전력 증폭기의 개략적인 회로도이다.
도 3에 나타낸 것처럼, 본 발명의 실시예에 따른 인버터 형태의 전력 증폭기(300)는 제1 트랜지스터(310), 제2 트랜지스터(320), 피드백 저항(330) 및 AC 차단 블록(340)을 포함한다.
제1 트랜지스터(310)는 입력 포트(RFin)를 통해 교류 형태의 입력 신호가 게이트로 인가되고, 소스가 전원 전압(VDD)에 연결되며 드레인이 출력 포트(RFout)에 연결된다. 제2 트랜지스터(320)는 입력 신호가 게이트를 통하여 인가되고, 소스가 접지 전원에 연결되고, 드레인이 상기 출력 포트(RFout)에 연결된다. 피드백 저항(330)은 제1 단이 상기 입력 포트에 연결되고, 제2 단이 상기 출력 포트에 연결된다.
본 발명의 실시예에 따른 인버터 형태의 전력 증폭기(300)는 입력 포트(RFin)을 통해 High 신호가 인가되면 제2 트랜지스터(320)이 턴온되고, 제1 트랜지스터(310)은 턴오프된고, 출력 포트(RFout)에는 Low 신호가 출력된다. 반대로, 입력 포트(RFin)를 통해 Low 신호가 인가되면 제1 트랜지스터(310)이 턴온되고, 제2 트랜지스터(320)이 턴오프되고, 출력 포트(RFout)에는 High 신호가 출력된다.
AC 차단 블록(340)은 제 1 단이 피드백 저항(330)의 제2단에 연결되고, 제2 단은 DC 출력 포트(350)와 연결된다. AC 차단 블록(340)은 교류 성분(AC)을 차단하고 직류 성분(DC)만을 통과시키기 때문에 DC 성분만 DC 출력 포트(350)로 나오게 된다. 이를 전력 증폭기의 바이어스 전압이 필요한 포트로 연결하면 추가적인 바이어스 회로 없이 직류 성분의 자기 바이어스를 생성할 수 있다.
도 3에 나타낸 것처럼, 입력 포트(RFin)에 AC 전류가 인가되면, 피드백 저항(330) 성분으로 인해 출력 포트(RFout)에는 AC 성분뿐만 아니라 DC 성분이 출력된다. 이 경우, AC 차단 블록(340)을 이용하여 AC 성분을 제거 함으로써 DC 성분만을 DC 출력 포트(350)로 출력할 수 있다.
본 발명의 다른 실시예에 따른 인버터 형태의 전력 증폭기에서, AC 차단 블록(340)은 출력 포트(RFout) 대신 입력 포트(RFin)에 연결될 수 있다. 즉, AC 차단 블록(340)은 제1 단이 입력 포트(RFin)에 연결되고, 제2 단은 DC 출력 포트와 연결될 수 있다. 이 경우, 입력 포트(RFin)와 출력 포트(RFout) 중에서, 출력 포트(RFout)에 AC 차단 블록(340)을 연결하는 경우 전력 증폭기의 구동 능력이 우수하기 때문에 차단 블록(340)을 출력 포트(RFout)에 연결하는 것이 더 바람직하다.
또한, 제1 트랜지스터(310)와 제2 트랜지스터(320)의 성능 비율을 조절하여 전력 증폭기(300)를 설계하는 경우, 다양한 DC 전압을 출력할 수 있다. 예를 들어, 도 3에서 VDD 의 전압이 4V인 경우, 제1 트랜지스터(310)와 제2 트랜지스터(320)의 성능 비율이 동일하면, VDD 전압의 절반인 2V가 출력단으로 출력된다. 또한, 제1 트랜지스터(310)의 성능이 제2 트랜지스터(320)의 성능보다 높은 경우, VDD/2 보다 높은 전압이 출력된다. 따라서, 제1 트랜지스터(310)와 제2 트랜지스터(320)의 성능 비율을 조절함으로써 출력 전압 값을 조절할 수 있다.
여기서, 성능 비율을 조절하는 방법으로 전력 증폭기(300) 설계시 트랜지스터 게이트의 길이 또는 너비를 조절하는 방법이 이용될 수 있다. 그리고 AC 차단 블록(340)은 높은 저항 값을 갖는 저항을 이용하여 구현할 수 있다.
도 4는 도 3의 확장된 실시예를 나타내는 회로도이다.
도 4에 따르면, 총 3단의 인버터 형태의 전력 증폭기(410, 420, 430)가 직렬로 연결되어 있는 형태를 가진다. 일반적으로 전력 증폭기를 설계할 때, 높은 이득 값을 위하여 여러 단의 인버터 형태의 전력 증폭기를 사용한다. 첫 번째 전력 증폭기(410)와 두 번째 전력 증폭기(420) 사이에는 DC 전압을 분리하기 위해 DC 차단 블록(440)이 연결된다. 그리고 각 단에서의 출력 포트에서 AC 차단 블록(413, 423)을 이용하여 자기 바이어스를 생성할 수 있고, 생성된 자기 바이어스를 이용하여 후단에 연결된 전력 증폭기의 게이트에 직류 성분의 바이어스 전압으로 인가할 수 있다.
도 4를 참조하면, 제1 단의 전력 증폭기(410)에 포함된 AC 차단 블록(413)에서 출력된 직류 성분의 바이어스 전압은 제3 단의 전력 증폭기(430)에 포함된 제1 트랜지스터(431)의 게이트로 인가되고, 제2 단의 전력 증폭기(420)에 포함된 AC 차단 블록(423)에서 출력된 직류 성분의 바이어스 전압은 제2 트랜지스터(432)의 게이트로 인가된다. 이와 같이 연결함으로써 도 2에 도시된 전력 증폭기(200)에 구비된 2개의 DC 전원(251, 252)을 제거할 수 있게 되어 회로의 복잡성이 낮아지도록 할 수 있다.
도 4에 나타낸 예에서, 전력 증폭기(430)의 구동을 위하여 제1 트랜지스터(431)의 게이트가 제2 트랜지스터(432)의 게이트에 비하여 높은 전압이 인가되어야 한다고 가정하면, 제2 트랜지스터(422)에 비하여 높은 성능을 가지는 제1 트랜지스터(411)를 사용함으로써, 제1 트랜지스터(431)의 게이트에 인가되는 전압이 제2 트랜지스터(432)의 게이트에 인가되는 전압보다 높도록 설계할 수 있다.
도 5는 도 3의 다른 확장된 실시예를 나타내는 회로도이다.
도 5를 참조하면, 총 2단의 인버터 형태의 전력 증폭기(510, 520)와 1단의 일반적인 전력 증폭기(530)가 직렬로 연결되어 있다. 각 단의 전력 증폭기의 DC 값을 분리시키기 위해 DC 차단 블록(540, 550)을 인버터 형태의 전력 증폭기(510, 520) 사이에 연결한다. 여기서, 제3단의 전력 증폭기(530)는 캐스코드 방식으로 공통 게이트 형태의 제1 트랜지스터(531)와 공통 소스 형태의 제2 트랜지스터(532)를 연결한 구조이다.
도 5의 동작에 있어서, 제1 단의 전력 증폭기(510)의 입력 포트(RFin)을 통해 High 신호가 인가되면, 제1 트랜지스터(511)은 턴오프되고 제2 트랜지스터(512)는 턴온되어 출력 포트에는 Low 신호가 출력된다.
출력된 Low 신호에는 직류 및 교류 성분이 포함되어 있다. 출력된 Low 신호에서 DC 차단 블록(540)을 통해 직류 성분이 차단되고, 교류 성분만이 제2 단의 전력 증폭기(520)의 입력 포트를 통해 인가되면, 제1 트랜지스터(521)는 턴온되고 제2 트랜지스터(522)는 턴오프되어 출력 포트에는 High 신호가 출력된다.
또한, 출력된 High 신호에서 DC 차단 블록(550)을 통과한 교류 성분은 제3 단의 전력 증폭기(530)에 포함된 제2 트랜지시스터(532)의 게이트로 인가된다. 그리고 AC 차단 블록(523)을 통과한 직류 성분이 제2 트랜지시스터(532)의 게이트로 인가된다. High 신호가 제2 트랜지시스터(532)의 게이트로 인가되면, 제2 트랜지시스터(532)는 턴온된다.
그리고, AC 차단 블록(513)을 통해 고정된 DC 전압 값이 제1 트랜지시스터(531)의 게이트로 인가된 상태에서, 전압 강하로 인하여 제1 트랜지시스터(531)의 게이트와 소스 사이의 전압차가 임계치보다 커져서 제1 트랜지시스터(531) 또한 턴온된다.
즉, 제1 트랜지시스터(531)의 게이트와 제2 트랜지스터(532)의 게이트에 DC 전압이 인가된 상태에서, AC 차단 블록(513)로부터 출력된 직류 성분의 자기 바이어스가 제1 트랜지스터(531)의 게이트로 인가되고, AC 차단 블록(523)로부터 출력된 직류 성분의 자기 바이어스가 트랜지스터(532)의 게이트로 인가된다. 도 4의 경우와 마찬가지로 원하는 DC 전압 값을 생성하기 위해 인버터 형태의 전력 증폭기(510, 520)의 제1 트랜지스터(512, 522)와 제2 트랜지스터(513, 523)의 성능 비율을 각각 조절할 수 있다.
도 6은 도 3의 또 다른 확장된 실시예를 나타내는 회로도이다.
도 6에 나타낸 회로는 도 5에 도시한 회로에서 제3 단에 위치한 전력 증폭기(630)의 공통 소스 형태의 제2 트랜지시스터(632)의 입력 포트에 연결되는 AC 차단 블록과 DC 차단 블록을 생략한 회로이다.
이와 같이 도 6에 나타낸 회로에 따르면, 도 5와 비교할 때 전력 증폭기(610, 620, 630)의 스위칭 동작은 동일하다.
특히, 도 6은 제3단에 위치한 전력 증폭기(630)의 제2 트랜지시스터(632)의 게이트에 직류 성분과 교류 성분이 모두 인가하도록 하는 것을 특징으로 한다.
이와 같이 도 6에 따르면 복잡도를 더욱 감소시킬 수 있는 장점이 있다.
이와 같이 본 발명의 실시예에 따르면, 추가적인 바이어스 회로 없이 자기 바이어스를 생성하므로 전체 시스템을 간소화 할 수 있다. 또한, 바이어스 회로에서 소비되는 전력 감소로 인해 전체 시스템의 에너지 효율을 높일 수 있다.
이제까지 본 발명에 대하여 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 따라서 본 발명의 범위는 전술한 실시예에 한정되지 않고 특허청구범위에 기재된 내용 및 그와 동등한 범위 내에 있는 다양한 실시 형태가 포함되도록 해석되어야 할 것이다.
100, 200, 300, 410, 420, 430, 510, 520, 610, 620: 인버터 형태의 전력 증폭기,
530, 630: 일반적인 전력 증폭기,
110, 210: PMOS,
120, 220: NMOS,
310, 411, 421, 431, 511, 521, 531, 611, 621, 631: 제1 트랜지스터,
320, 412, 422, 432, 512, 522, 532, 612, 622, 632: 제2 트랜지스터,
130, 330: 피드백 저항,
231, 232, 440, 540, 550, 640: DC 차단 블록,
241, 242, 340, 413, 423, 513, 523, 613: AC 차단 블록,
251, 252: DC 전원,
350: DC 출력 포트

Claims (8)

  1. 입력 포트를 통해 교류 형태의 입력 신호가 게이트로 인가되고, 제1 단이 전원 전압에 연결되며 제2 단이 DC 차단 블록에 연결된 제1 트랜지스터;
    상기 입력 신호가 게이트를 통하여 인가되고, 제1 단이 접지 전원에 연결되고, 제2 단이 상기 DC 차단 블록에 연결된 제2 트랜지스터;
    제1 단이 상기 입력 포트에 연결되고, 제2 단이 상기 DC 차단 블록에 연결된 피드백 저항; 및
    제 1 단이 상기 피드백 저항의 제2 단과 상기 DC 차단 블록 사이에 연결되는 AC 차단 블록을 포함하는 제1 단의 전력 증폭기와,
    상기 제1 단의 전력 증폭기에 직렬로 연결되는 제2 및 제3 단의 전력 증폭기를 포함하며,
    상기 제3 단의 전력 증폭기는,
    상기 제1 단의 전력 증폭기에 포함된 상기 AC 차단 블록의 제2 단에 연결되는 제1 트랜지스터와, 상기 제2 단의 전력 증폭기에 포함된 AC 차단 블록의 제2 단에 연결되는 제2 트랜지스터를 포함하는 인버터 형태의 전력 증폭기.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 AC 차단 블록은 상기 DC 출력 포트를 통하여 제3 트랜지스터의 게이트에 연결되는 인버터 형태의 전력 증폭기.
  5. 삭제
  6. 제1항에 있어서,
    상기 AC 차단 블럭은 저항 소자로 형성된 인버터 형태의 전력 증폭기.
  7. 제1항에 있어서,
    상기 제1 트랜지스터는 P 형의 MOSFET, 상기 제2 트랜지스터는 N 형의 MOSFET이고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 제1단은 소스이고 제2 단은 드레인인 인버터 형태의 전력 증폭기.
  8. 제1항에 있어서,
    상기 제1 트랜지스터는 PNP 형의 BJT, 상기 제2 트랜지스터는 NPN 형의 BJT이고, 상기 제1 트랜지스터 및 상기 제2 트랜지스터의 제1 단은 이미터이고 제2 단은 컬렉터인 인버터 형태의 전력 증폭기.
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