KR101616045B1

KR101616045B1 - 반도체 소자 제조방법

Info

Publication number: KR101616045B1
Application number: KR1020090112188A
Authority: KR
Inventors: 김신혜; 변경문; 김홍래; 최길현; 홍은기
Original assignee: 삼성전자주식회사
Priority date: 2009-11-19
Filing date: 2009-11-19
Publication date: 2016-04-28
Anticipated expiration: 2029-11-19
Also published as: US20110115051A1; KR20110055246A; US8624354B2

Abstract

본 발명의 사상은 OCS 구조의 커패시터를 포함한 반도체 소자에 있어서, 셀 에지(cell edge) 부분에서 발생하는 커패시터 쓰러짐 또는 뜯김 현상을 방지할 수 있는 반도체 소자, 그 반도체 소자를 포함한 전기전자장치, 및 그 반도체 소자 형성방법을 제공한다. 그 반도체 소자 제조방법은 셀 영역이 정의된 반도체 기판 전면으로 몰드 산화막(mold oxide layer)을 형성하는 단계; 상기 몰드 산화막 상에 인장응력이 소정값보다 높고 습식 식각에 내성이 강한 재질로 지지대막을 형성하는 단계; 상기 몰드 산화막 및 지지대막을 식각하여, 상기 반도체 기판 상에 형성된 도전층을 노출시키는 복수 개의 홀을 형성하는 단계; 상기 홀 내벽으로 도전성 물질을 도포하여 복수 개의 실린더형 하부 전극을 형성하는 단계; 상기 지지대막을 소정 패턴으로 식각하여, 띠(stripe) 형태를 가지고 인접하는 상기 하부 전극들 사이를 연결하는 복수 개의 커패시터 지지대를 형성하는 단계; 및 상기 하부 전극 상으로 유전체막 및 상부 전극을 형성하는 단계;를 포함한다.

Description

반도체 소자 제조방법{Method for fabricating semiconductor device}

본 발명의 사상은 반도체 소자 및 그 제조 방법에 관한 것으로, 특히 커패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.

최근 디램(DRAM)과 같은 반도체 소자의 경우, 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전용량은 유지 또는 증가하는 것이 요구되고 있다. 일반적으로 제한된 면적 내에서 충분한 셀 정전용량을 확보하기 위한 방법의 예로는, 고유전 물질을 유전체막으로 사용하는 방법, 유전체막의 두께를 감소시키는 방법, 하부전극의 유효면적을 증가시키는 방법 등이 있다. 이러한 방법들 중 하부전극의 유효면적을 증가시키는 방법이 실제 공정에서 많이 채용되고 있다.

하부전극의 유효면적을 증가시키는 방법으로는, 하부전극을 실린더(cylinder)형, 핀(fin)형 등으로 입체화하는 방법, 하부전극에 HSG(Hemi Spherical Grain)를 성장시키는 방법, 하부전극의 높이를 증가시키는 방법 등이 있다. 이러한 방법들 중 실린더형이나 스택형 전극은 전극의 외면 또는 외면과 내면을 모두 사용하는 구조로서 전극 면적이 넓은 장점이 있다. 현재 집적화된 OCS(One Cylinder Stack) 구조를 갖는 실린더형 또는 스택형 전극은 소자의 동작에 필요한 일정량 이상의 정전 용량을 확보를 위해서 하부 전극의 높이가 지속적으로 증가하고 있는 추세이다.

본 발명의 사상이 해결하고자 하는 과제는 OCS 구조의 커패시터를 포함한 반도체 소자에 있어서, 셀 에지(cell edge) 부분에서 발생하는 커패시터 쓰러짐 또는 뜯김 현상을 방지할 수 있는 반도체 소자, 그 반도체 소자를 포함한 전기전자장치, 및 그 반도체 소자 형성방법을 제공하는 데에 있다.

상기 과제를 해결하기 위하여, 본 발명의 사상은 셀 영역이 정의된 반도체 기판; 상기 셀 영역 상에 형성되고, 실린더형 하부 전극, 유전체막 및 상부 전극을 구비한 복수 개의 커패시터; 및 띠(stripe) 형태를 가지고 인접하는 상기 하부 전극들 사이에 형성되되, 인장응력(tensile stress)이 소정값보다 높고 습식 식각(wet etch)에 내성이 강한 재질로 형성된 복수 개의 커패시터 지지대;를 포함하는 반도체 소자를 제공한다.

본 발명의 일 실시예에 있어서, 상기 커패시터 지지대는 상기 인장 응력을 높이기 위해 저밀도(low density)로 형성되며, 상기 습식 식각에 대한 내성 강화를 위한 소정 원소가 도핑 될 수 있다. 예컨대, 상기 커패시터 지지대는 PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure CVD)에 의해 형성된 카본(C)이 도핑된 C-SiN(C-doped Silicon Nitride) 막일 수 있다. 이러한 상기 커패시터 지지대의 상기 인장 응력은 50 ~ 1000 MPa 정도일 수 있다.

본 발명의 사상은 또한, 상기 과제를 해결하기 위하여, 데이터가 입출력되는 입출력부; 상기 데이터를 수신하고 송신하는 인터페이스부; 상기 데이터가 저장되는 제1 항의 반도체 소자; 상기 입출력부, 인터페이스 및 반도체 소자를 제어하는 제어부; 및 상기 입출력부, 인터페이스부, 반도체 소자 및 제어부 사이에서 데이터 및 명령 전송을 수행하는 버스;를 포함하는 것을 특징으로 하는 전기전자장치를 제공한다.

더 나아가 본 발명의 사상은 상기 과제를 해결하기 위하여, 셀 영역이 정의된 반도체 기판 전면으로 몰드 산화막(mold oxide layer)을 형성하는 단계; 상기 몰드 산화막 상에 인장응력이 소정값보다 높고 습식 식각에 내성이 강한 재질로 지지대막을 형성하는 단계; 상기 몰드 산화막 및 지지대막을 식각하여, 상기 반도체 기판 상에 형성된 도전층을 노출시키는 복수 개의 홀을 형성하는 단계; 상기 홀 내벽으로 도전성 물질을 도포하여 복수 개의 실린더형 하부 전극을 형성하는 단계; 상기 지지대막을 소정 패턴으로 식각하여, 띠(stripe) 형태를 가지고 인접하는 상기 하부 전극들 사이를 연결하는 복수 개의 커패시터 지지대를 형성하는 단계; 및 상기 하부 전극 상으로 유전체막 및 상부 전극을 형성하는 단계;를 포함하는 반도체 소자 제조방법을 제공한다.

본 발명의 일 실시예에 있어서, 상기 지지대막은 DCS(SiH₂Cl₂), HCD(Si₂Cl₆), TCS(SiHCl₃), SiH₄, 및 BTBAS((C₄H₉NH)₂SiH₂) 중에서 선택된 적어도 하나의 실리콘 소스 가스, CxHy 가스, N₂ 가스, 및 NH₃ 가스를 이용하여 형성할 수 있다. 또한, 상기 지지대막은 PECVD 또는 LPCVD으로 SiN 막으로 형성하되, 상기 습식 식각(wet etch) 에 대한 내성 강화를 위하여 2 ~ 6%의 카본을 포함하도록 형성할 수 있다.

본 발명의 사상에 의한 반도체 소자, 그 반도체 소자를 포함한 전기전자장치, 및 그 반도체 소자 형성방법은 OCS 구조의 커패시터의 쓰러짐 방지를 위해 형성되는 커패시터 지지대를 소정 인장 응력을 가지고 습식 식각(wet etch)에 내성이 강한 재질로 형성함으로써, 셀 영역 에지(cell block edge) 부분에서 발생하는 커패시터 쓰러짐 또는 뜯김 현상을 효과적으로 방지할 수 있다.

또한, 커패시터 지지대를 하부의 식각 저지막에 대하여 식각 선택비가 낮은 물질로 형성함으로써, 식각 저지막의 CD 확장에도 불구하고 커패시터 지지대 간의 간격을 소정 범위 내에 유지하도록 함으로써, 커패시터 지지대의 과도 식각에 따른 커패시터의 브릿지 발생 문제를 해결할 수 있다.

이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 이하의 설명에서 어떤 구성 요소가 다른 구성 요소의 상부에 존재한다고 기술될 때, 이는 다른 구성 요소의 바로 위에 존재할 수도 있고, 그 사이에 제3의 구성 요소가 개재될 수도 있다. 또한, 도면에서 각 구성 요소의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되었고, 설명과 관계없는 부분은 생략되었다. 도면상에서 동일 부호는 동일한 요소를 지칭한다. 한편, 사용되는 용어들은 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다.

도 1a ~ 1d는 본 발명의 일 실시예들에 따른, OCS 구조의 커패시터를 포함한 반도체 소자에서, 커패시터 지지대의 패턴들을 보여주는 평면도들이다.

도 1a은 커패시터 지지대 패턴에 대한 제1 실시예에 따른 반도체 소자에 대한 평면도로서, 본 실시예의 반도체 소자는 띠 형태의 커패시터 지지대(150a)가 행 방향으로 형성되어 다수의 행을 이루는 패턴으로 배열되고 있다. 물론 커패시터 지지대(150a) 내에는 한 쌍의 라인을 이루는 하부 전극들(142)이 배열되어 커패시터 지지대(150a)에 의해 지지된다. 한편, 셀 영역 외곽 즉, 셀 영역 에지(cell block edge) 부분으로 커패시터 지지대(150a)가 연장되어 형성되는데, 이는 하부 전극(142) 형성시 이용되는 몰드 산화막에 대한 습식 식각 시에 셀 영역 에지 부분에서 커패시터 지지대 물질이 녹는 양을 고려한 것이다.

도 1b은 커패시터 지지대 패턴에 대한 제2 실시예에 따른 반도체 소자에 대한 평면도로서, 본 실시예의 반도체 소자는 띠 형태의 커패시터 지지대(150b)의 배열 패턴이 전체적으로 도 1a와 유사하나, 셀 영역 에지(A)에서 띠 형태의 커패시터 지지대(150b)가 두 개씩 서로 연결되는 형태로 형성된다.

도 1c는 커패시터 지지대 패턴에 대한 제3 실시예에 따른 반도체 소자에 대한 평면도로서, 본 실시예의 반도체 소자는, 띠 형태의 커패시터 지지대(150c)가 대각선 방향으로 형성되어 다수의 대각선 라인을 이루는 패턴으로 배열된다. 한편, 전술한 바와 같이 대각선 방향의 띠 형태의 커패시터 지지대(150c) 역시 몰드 산화막에 대한 습식 식각 시에 셀 영역 에지 부분에서 녹는 량을 고려하여 셀 영역 에지로 연장되어 형성되게 된다.

도 1d는 커패시터 지지대 패턴에 대한 제4 실시예에 따른 반도체 소자에 대한 평면도로서, 본 실시예의 반도체 소자는, 띠 형태의 커패시터 지지대(150d)의 배열 패턴이 도 1c와 유사하나 셀 영역 에지(A')에서 띠 형태의 커패시터 지지대(150b)가 두 개씩 서로 연결되는 형태로 형성된다. 도 1b 및 도 1d에서 두 개씩의 커패시터 지지대가 셀 영역 에지를 통해 서로 연결하는 구조로 형성되고 있지만, 전체를 모두 연결하거나 3개 이상의 커패시터 지지대들을 서로 연결하는 형태로 구성될 수 있음은 물론이다.

도 1a ~ 1d에서 여러 가지 구조의 커패시터 지지대 패턴이 예시되어 있는데, 실험 결과상 도 1a 및 도 1c가 전기적 특성이 좀더 우수한 것으로 조사된다. 또한, 후속 물질의 데포 시에 하부 전극 간의 공간 확보 측면 및 대칭적인 측면에서 행 또는 열의 배열보다는 대각선 방향으로 커패시터 지지대를 형성하는 것이 유리하다. 즉, 도 1c와 같은 배열의 띠 형태의 커패시터 지지대 패턴이 구조상에서 가장 유리한 구조로 생각된다. 한편, 여기서 행 방향 및 대각선 방향의 띠 형태의 커패시터 지지대를 예시하고 있지만 열 방향의 띠 형태의 커패시터 지지대 패턴도 하부 전극 지지를 위해 적용될 수 있음은 물론이다.

한편, 본 실시예들에서 적용되는 커패시터 지지대는 인장 응력(tensile stress)이 소정 값보다 높고 습식 식각(wet etch)에 내성이 강한 재질로 형성된다. 그에 따라, 셀 영역 에지 부분에서 발생하는 커패시터의 뜯김 현상을 방지한다. 이러한 커패시터 지지대 재질에 대한 좀더 상세한 내용은 도 4 ~ 8의 설명부분에서 기술한다.

도 2는 본 발명의 일 실시예에 따른 1a의 I-I 부분에 대한 단면도로서, OCS 구조의 커패시터를 포함한 반도체 소자의 단면을 보여주는 단면도이다.

도 2를 참조하면, 반도체 소자는 반도체 기판(100), 반도체 기판(100) 상부로 형성된 OCS 구조, 즉 실린더형 커패시터(140) 및 실린더형 커패시터(140)의 하부 전극(142)을 지지하는 커패시터 지지대(150)를 포함한다.

반도체 기판(100)은 셀 영역 및 셀 영역 외곽에 배치되는 주변(pheri) 영역 또는 코아(core) 영역을 포함하는데, 설명의 편의를 위해 셀 영역 부분만이 도시되고 있다. 반도체 기판(100) 상부로는 셀 영역의 도전 영역과 연결되는 컨택 라인(110)과 층간 절연막(120)이 형성되어 있다. 여기서 컨택 라인(110)은 셀 영역의 도전 영역과 커패시터(140)의 하부 전극(142)을 전기적으로 연결하는 기능을 하는 층으로써, 예컨대 스토리지 노드 컨택 플러그일 수 있다.

컨택 라인(110) 상부로는 실린더형 하부 전극(142), 유전체막(144) 및 상부 전극(146)을 포함한 커패시터(140)가 배치된다. 현재 이와 같은 실린더형 하부 전극(142)은 10000 Å 이상의 높이로 제작되고 있으며, 종횡비도 점점 증가하고 있다. 따라서, 이러한 하부 전극(142)의 쓰러짐을 방지하기 위해 커패시터 지지대(150)가 형성된다. 여기서, 도면 참조 번호 130은 실리콘나이트라이드(SiN) 등으로 형성된 식각 저지막(130)을 나타낸다.

커패시터 지지대(150)는 하부 전극(142)의 상부 끝단 부분으로 형성되는데, 이러한 커패시터 지지대(150)는 도 1a ~ 1d의 여러 실시예들에서 설명한 바와 같이 띠 형태로 다양한 배열로 하부 전극들 사이에 형성될 수 있다. 이러한 커패시터 지 지대(150)는 하부 전극(142)을 형성하기 위해 이용되는 몰드 산화막에 대하여 식각 선택비가 낮은 물질로 형성될 수 있고 유전체(dielectric) 특성을 가질 수 있다. 또한, 몰드 산화막 제거 시에 LAL 리프트-오프 공정을 이용하는 경우, LAL에 대해 몰드 산화막보다 식각율이 매우 낮을 수 있다.

커패시터 지지대(150)는 SiN, SiCN, TaO, TiO₂ 등의 질화막 또는 산화막으로 형성될 수 있는데, 본 실시예에서는 셀 영역 에지 부분에서 커패시터 뜯김 방지를 위해서, 인장 응력(tensile stress)이 높으면서도 습식 식각(wet etch)에 대해서 내성이 강한 재질로 커패시터 지지대를 형성할 수 있다. 예컨대, 실리콘라이트라이드(SiN)으로 커패시터 지지대(150)를 형성하는 경우에, PECVD(Plasma Enhanced Chemical Vapor Deposition) 또는 LPCVD(Low Pressure CVD) 공정을 통해서 막의 밀도(density)를 낮게 함으로써, 인장 응력을 향상시킬 수 있고, 또한, 카본(C)을 도핑함으로써, 습식 식각에 대한 내성을 증가시킬 수 있다. 역시, 이에 대한 좀더 상세한 설명은 도 4 ~ 8의 설명부분에서 기술한다.

커패시터 지지대는 위에 예시한 물질들에 한정되지 않고 커패시터 뜯김 방지를 위해서, 인장 응력(tensile stress)이 높고 습식 식각에 대해 내성이 강한 다른 재질을 통해 형성될 수도 있음은 물론이다. 한편, 하부 전극들을 안정적으로 지지하기 위해 커패시터 지지대(150)는 500 ~ 1500 Å 두께를 갖는 것이 바람직하나, 역시 그에 한정되는 것은 아니다.

본 실시예에서는 하부 전극(142) 사이에 커패시터 지지대(150)가 띠 형태로 형성됨으로써, 유전체막(144)을 커패시터 지지대(150) 상하부 면을 포함하여 하부 전극(142) 전체에 대칭적이고 균일하게 형성할 수 있고, 상부 전극(146) 역시 균일하게 형성할 수 있다. 또한, 후속 물질들의 비대칭적이고 비균일한 데포로 인해 발생하던 전기적 특성 저하 문제도 대폭 완화할 수 있다.

한편, 커패시터 지지대(150)가 형성되지 않는 부분의 하부 전극(142)의 높이가 커패시터 지지대(150)가 형성된 부분의 하부 전극(142)의 높이보다 조금 더 낮은데, 이는 띠 형태의 커패시터 지지대 패턴 형성시, 제거되어야 할 지지대막과 함께 하부 전극이 식각되어 제거되기 때문이다. 그러나, 경우에 따라 적절한 식각 방법을 이용하여 지지대막만 선택적으로 식각되도록 함으로써, 동일한 높이로 유지할 있음은 물론이다.

한편, 본 실시예에서 커패시터 지지대(150)가 하부 전극(142) 상부 끝단으로 형성되었지만, 커패시터 지지대(150)는 하부 전극(142)의 상부 끝단에서 조금 낮은 부분에 위치하도록 형성될 수도 있다. 또한, 도시하지는 않았지만, 몰드 산화막 식각 시에 몰드 산화막 전부를 제거하지 않고 하부 전극들 사이에 일부, 예컨대 1000 ~ 2000 Å 두께 정도를 남김으로써, 하부 전극의 쓰러짐을 좀더 확실하게 예방할 수도 있다.

도 3a ~ 3g는 본 발명의 일 실시예에 따른 도 2의 반도체 소자의 제조 과정을 보여주는 단면도들이다.

도 3a를 참조하면, 셀(cell) 영역 및 셀 영역 주변의 주변 영역 또는 코아 영역으로 한정된 반도체 기판(100) 상에 컨택 라인(110) 및 층간 절연막(120)을 형 성하고 컨택 라인(110) 및 층간 절연막(120) 상으로 실리콘나이트라이드(SiN) 등과 같은 물질로 식각 저지막(130)을 형성한다. 여기서, 컨택 라인(110)은 반도체 기판(100)의 셀 영역의 도전 영역과 전기적으로 연결되는 스토리지 노드 컨택 플러그일 수 있다.

식각 저지막(130) 전면으로 몰드 산화막(170)을 형성하고, 몰드 산화막(170) 상부에 지지대막(150)을 형성한다. 여기서 몰드 산화막(170)은 SiO₂, HDP, TEOS, LHTEOS, BPSG 등의 산화막 중 어느 하나로 형성할 수 있는데, 지지대막(150)은 이러한 몰드 산화막(170)에 대하여 식각 선택비가 낮은 물질로 형성할 수 있다. 또한, 차후에 몰드 산화막 제거 시에 LAL 리프트-오프 공정을 이용하는 경우, LAL에 대해 식각율이 낮으며, 유전체(dielectric) 특성을 갖는 물질로 형성할 수 있다.

본 실시예에서 지지대막(150)은 패터닝 공정 등을 통해 커패시터의 하부 전극을 지지하는 커패시터 지지대가 된다. 따라서, 지지대막(150)은 SiN, SiCN, TaO, TiO₂ 등의 질화막 또는 산화막으로 형성될 수 있다. 또한, 셀 영역 에지 부분에서 커패시터 뜯김 방지를 위해서, 지지대막(150)은 인장 응력이 높으면서도 습식 식각에 대해서 내성이 강한 재질, 예컨대, PECVD 또는 LPCVD 공정을 통한 C-HTSiN막으로 형성될 수 있다. 여기서, C-SiN막은 카본이 도핑된 SiN 막을 의미하며, 때때로 CVD 공정들 중에서 비교적 높은 온도로 형성된다는 의미에서 C-HTSiN(C-doped High Temperature SiN)으로 표기하기도 한다.

PECVD 또는 LPCVD 공정을 통해 C-HTSiN막을 형성하는 경우에, DCS(SiH₂Cl₂), HCD(Si₂Cl₆), TCS(SiHCl₃), SiH₄, 및 BTBAS((C₄H₉NH)₂SiH₂) 중에서 선택된 적어도 하나의 실리콘 소스 가스와 CxHy 가스, N₂ 가스, 및 NH₃ 가스를 이용할 수 있다. 지지대막(150)은 위와 같은 특성을 가진 재질을 이용하여 500 ~ 1500 Å 두께를 갖도록 형성할 수 있다. 그러나 지지대막(150)의 물질이나 두께가 이에 한정되는 것은 아니다.

본 실시예의 커패시터 지지대를 형성하는 C-SiN 또는 C-HTSiN막의 특성에 대해서는 도 4 ~ 8에서 좀더 상세히 기술한다.

한편, 커패시터 지지대를 하부 전극의 상부 끝단보다 조금 낮은 위치에 형성하는 경우에는, 일단 지지대막(150)을 PR(Photo Resist) 패터닝 공정을 통해 띠(stripe) 형태로 패터닝한 후에, 다시 상부로 적절한 두께의 몰드 산화막을 증착하고, 이하에서 기술하는 공정들을 진행하면 된다. 다만, 지지대막의 패터닝이 이미 수행되었으므로 도 3d 및 3e의 PR 패터닝 공정을 통한 지지대막의 패터닝 공정은 생략된다.

덧붙여, 본 도면에서 몰드 산화막(170)이 하나의 물질막으로 형성되는 것으로 도시되고 있으나, 이에 한정되지 않고 몰드 산화막(170)은 HDP, TEOS, LHTEOS, BPSG 등의 여러 가지 산화막이 적층된 구조로 형성될 수 있다.

지지대막(150) 형성 후, 하부 전극을 형성할 위치에 다수의 홀들(160)을 형성한다. 이러한 홀들(160)은 PR 마스크 또는 하드 마스크 등을 이용하여 컨택 라인(120)이 노출될 때까지 지지대막(150), 몰드 산화막(170) 및 식각 저지막(130)을 식각함으로써, 형성된다. 이러한 홀들(160)은 후에 형성되는 하부 전극들이 복수 개의 행 및 열을 이룰 수 있도록 형성한다. 또한, 대각선 방향으로도 복수 개의 라인을 형성할 수 있도록 형성한다. 한편, 하부 전극의 공간 활용도를 최대로 하기 위해 서로 인접하는 라인을 이루는 홀들(160)은 서로 엇갈리는 배열로 형성할 수 있다.

한편, 식각 저지막(130) 부분이 식각될 때, 지지대막(150)이 식각되는 두께를 고려하여 요구되는 커패시터 지지대의 두께보다는 지지대막(150)을 더 두껍게 형성할 수 있다. 또한, 도 9 부분에서 설명하는 바와 같이 식각 저지막(130)에 대하여 식각 선택비가 낮은 물질로 지지대막(150)을 형성함으로써, 식각 저지막(130) 폭의 확대에도 불구하고 지지대막(150), 즉 커패시터 지지대들(150) 간의 간격을 소정 간격 이하로 유지하도록 할 수 있다.

도 3b를 참조하면, 반도체 기판(100)의 결과물 전면, 즉 홀 내벽 및 지지대막(150) 상으로 도전성 물질을 데포하여 하부 전극(142)을 형성한다. 만약, 커패시터 지지대를 하부 전극의 상부 끝단보다 조금 낮은 위치에 형성하기 위하여 지지대막(150) 상부로 몰드 산화막이 더 형성되어 있는 경우에는 상부의 몰드 산화막 상으로 도전성 물질이 데포 됨은 물론이다.

도 3c를 참조하면, 하부 전극(142) 형성 후, 내벽으로 하부 전극(142)이 형성된 홀들을 완전히 매립할 수 있도록 반도체 기판(100) 상의 결과물 전면으로 산화막(180)을 형성한다. 산화막(180) 형성 후, 화학적기계적 연막(CMP) 공정을 통해 지지대막(150)이 노출될 때까지 산화막(180)을 평탄화하여 제거함으로써, 하부 전 극을 분리한다. 즉, 노드 분리를 행한다. 만약, 지지대막(150) 상으로 상부 몰드 산화막이 존재하는 경우에는 상부 몰드 산화막이 노출될 때까지 산화막(180)을 평탄화한다.

도 3d를 참조하면, 평탄화 공정 후, 반도체 기판(100) 상의 결과물 상에 지지대막 패터닝을 위하여 노광 공정을 통해 PR 패턴(190)을 형성한다. 이때, PR 패턴은 하부의 지지대막(150)이 띠 형태, 예컨대 전술한 바와 같이 인접하는 한 쌍의 행, 열 또는 대각선 방향의 라인을 이루는 하부 전극들 전체를 연결할 수 있는 띠 형태를 가지도록 형성한다.

격자 형태의 커패시터 지지대를 형성하는 경우, 하부 전극들 사이사이 모두에 커패시터 지지대를 형성하기 위하여, 미세한 사이즈의 PR 패턴을 형성해야 했다. 따라서, 얼라인 등의 문제로 노광 공정이 매우 어려웠다. 그러나 본 실시예의 커패시터 지지대는 띠 형태로 형성되므로, 모양이 간단하고 또한 사이즈도 비교적 큰 PR 패턴을 형성할 수 있고, 그에 따라 PR 패턴 형성을 위한 노광 공정을 매우 용이하게 수행할 수 있다.

한편, 도시하지는 않았지만, 후속으로 진행되는 몰드 산화막(170) 등의 습식 식각 시에 커패시터 지지대 물질이 녹는 양을 고려하여 커패시터 지지대가 셀 영역 에지에까지 연장되어 형성되도록 PR 패턴을 형성할 수 있다. 또한, 경우에 따라 셀 영역 에지에서 커패시터 지지대들이 2 개씩 또는 그 이상으로 쌍을 이루어 서로 연결될 수 있도록 PR 패턴을 형성할 수도 있다.

도 3e를 참조하면, 형성된 PR 패턴(190)을 이용하여 지지대막을 건식 식각하 여 전술한 여러 배열 구조를 갖는 띠 형태의 커패시터 지지대(150)를 형성한다. 이러한 띠 형태의 커패시터 지지대(150)는 전술한 대로 셀 영역 에지 부분에까지 연장되게 형성할 수 있다.

한편, 도시한 바와 같이 지지대막(150)은 하부전극(142)과 함께 식각되어 커패시터 지지대(150)가 형성되지 않는 부분의 하부 전극(142)의 높이는 커패시터 지지대가 형성된 부분의 하부 전극(142)의 높이 보다 조금 낮게 된다. 그러나, 지지대막(150) 식각 시에 적절한 식각 방법, 예컨대 지지대막(150)과 하부 전극에 대해 식각율이 다른 식각 가스를 이용하여 식각 함으로써, 하부 전극(142)이 식각되지 않고 유지되도록 할 수도 있다.

전술한 바와 같이, 커패시터 지지대를 하부 전극의 상부 끝단보다 조금 낮은 위치에 형성하기 위하여, 미리 PR 패터닝 공정을 수행하고, 상부로 몰드 산화막을 더 증착한 경우에는 도 3d 및 3e의 PR 패터닝 공정을 통한 지지대막의 패터닝 공정은 생략된다.

도 3f를 참조하면, 띠 형태의 커패시터 지지대(150) 형성 후, 몰드 산화막(170) 및 산화막(180)을 습식 식각, 예컨대 LAL 리프트-오프 공정을 통해 제거한다.

도 3g를 참조하면, 산화막들이 제거된 반도체 기판 상의 결과물 전면으로 유전체 물질을 데포하여 유전체막(144)을 형성하고 다시 유전체막(144) 상으로 도전성 물질을 데포하여 상부 전극(146)을 형성함으로써, 실린더형 커패시터(140)를 완성한다.

본 실시예에서는 전술한 바와 같이 커패시터 지지대를 띠 형태로 형성함으로써, 몰드 산화막 등의 습식 식각 제거 후, 하부 전극들 간의 공간이 충분하여 유전체막 및 상부 전극을 대칭적이고 균일하게 형성할 수 있다. 그에 따라, 종래 불균일한 데포에 의해 발생하던 전기적 특성 저하 문제를 어느 정도 해결할 수 있다. 또한, 커패시터 지지대를 인장 응력이 높으면서도 습식 식각에 대해서 내성이 강한 재질, 예컨대, PECVD 또는 LPCVD 공정을 통한 C-HTSiN막으로 형성함으로써, 셀 영역 에지 부분에서 커패시터 뜯김 현상을 방지할 수 있다.

도 4는 커패시터 지지대로 이용되는 SiN 막의 응력(stress) 정도에 따른 커패시터 뜯김 발생 정도를 보여주는 그래프로서, 왼쪽부터 종래 SiN, 3 layer SiN, HTSiN, 및 ALD SiN막에 대하여 커패시터 또는 앤티-퓨즈(anti-fuse)의 뜯김 정도를 보여준다.

여기서, HTSiN(High Temperature) 막은 비교적 고온으로 형성된 SiN막을 의미하고, ALD SiN막은 원자층증착법(Atomic Layer Deposition)으로 형성된 SiN막을 의미한다. 각 SiN 막들에 대한 압축 응력 또는 인장 응력은 X축에 표시되어 있고, C는 압축 응력을, 그리고 T는 인장 응력을 의미한다. 또한, 하부의 C cell ocs1은 셀의 중심(center) 부분의 ocs 구조의 커패시터를 의미하고, E cell ocs1은 셀의 에지(Edge) 부분의 ocs 구조의 커패시터를 의미한다. 한편, 앤티-퓨즈 역시 ocs 구조를 가지므로 여기서 함께 검사되었다.

도 4를 참조하면, 그래프를 통해 알 수 있듯이 인장 응력이 높아질수록 커패시터 뜯김 현상이 발생하지 않음을 확인할 수 있다. 또한, 셀의 중심보다는 에지 부분에서 뜯김 현상이 더 잘 발생한다는 것도 확인할 수 있다. 이러한 결과에 근거하여, 커패시터 지지대로 이용되는 SiN막의 인장 응력을 높여줌으로써, 셀 영역 에지 부분에서 발생하는 뜯김 현상을 방지할 수 있음을 추론할 수 있다. 참고로, 인장 응력을 높이는 방법으로는 막질의 밀도(density)를 낮추는 방법이다. 따라서, PECVD 또는 LPCVD 등으로 해당 막을 형성할 수 있다.

도 5는 HTSiN막에 대한 압축 응력 및 인장 응력에 따른 습식 식각량을 보여주는 그래프로서, 굵은 중심선을 기준으로 오른쪽이 인장 응력(tensile stress) 부분을 나타내고, 왼쪽이 압축 응력(compressive stress) 부분을 나타낸다. X축은 막질의 응력(stress) 크기로 단위는 Dyne/cm^-2이고, Y축은 LAL에 의한 막질의 식각량을 나타내고, 단위는 Å이다.

도 5를 참조하면, 그래프 상에서 알 수 있듯이, HTSiN 막은 압축 응력의 경우에는 압축 응력의 크기에 상관없이 식각량이 비교적 일정하나 인장 응력의 경우는 인장 응력이 높을수록 식각량이 증가함을 알 수 있다.

따라서, 만약 커패시터 뜯김을 방지하기 위하여, 커패시터 지지대의 인장 응력을 높이는 경우에, LAL 등을 통한 몰드 산화막이나 산화막 제거 공정 시에 커패시터 지지대가 식각되는 두께를 고려해야 한다. 그에 따라, 처음에 지지대막을 형성할 때 식각을 통해 소실되는 량을 고려하여 소정 두께 이상으로 두껍게 형성하여야 한다. 그래프 상에 적힌 값들은 커패시터 지지대를 형성하기 위한 요구되는 두께를 의미한다. 즉, 압축 응력을 갖는 경우에는 1000 Å 정도로 지지대막을 형성하 면 되지만, 인장 응력이 높을수록 지지대막을 1200 Å 내지 1400 Å 정도까지 두껍게 형성하여야 한다.

도 6은 HTSiN막의 카본(C) 함량에 따른 습식 식각량을 보여주는 그래프로서, X축은 카본 농도를 나타내고, Y축은 식각량을 나타낸다. 여기서, TMS는 Tetramethysilane의 약자로 카본을 함유한 소스 가스이다.

도 6을 참조하면, 카본 함량이 많아질수록 습식 식각량이 지속적으로 줄어듦을 확인할 수 있다. 따라서, 도 4 ~ 6의 그래프들을 통해서 다음과 같은 결과를 추론할 수 있다. 즉, 커패시터 지지대를 인장 응력이 높은 재질로 형성하되, 소정량의 카본을 포함한 재질로 형성하게 되면, 커패시터의 뜯김 현상을 방지할 수 있고, 또한 LAL 등을 통한 습식 식각 공정에 대해 내성을 강화시킬 수 있다.

도 7은 HTSiN막의 카본 함량에 따른 압축 응력 및 인장 응력 부분에서의 습식 식각량을 보여주는 그래프이다.

도 7을 참조하면, 압축 응력 부분에서 카본 함량이 증가할수록 습식 식각량이 줄어들며, 또한 인장 응력 부분에서도 카본 함량이 증가할수록 습식 식각량이 줄어듦을 확인할 수 있다. 한편, 이때, 카본을 포함한 HTSiN, 즉 C-HTSiN막의 인장 응력은 4.6E+09 (Dyne/cm^-2)정도이다.

도 8은 본 발명의 일 실시예에 적용되는 커패시터 지지대에 이용되는 C-HTSiN 막과 일반 HTSiN 막의 카본 함량에 따른 막질 특성을 비교한 표이다. 여기서, C-HTSiN1과 C-HTSiN2는 인장 응력이 다른 카본 함유 HTSiN막로서, C-HTSiN1은 330 MPa 정도를 C-HTSiN2는 500MPa 정도의 인장 응력을 갖는다.

도 8을 참조하면, 일반 HTSiN, C-HTSiN1 및 C-HTSiN2 막들은 증착 온도(Deposition Temperature)나 증착 속도 등이 거의 비슷하며, 막의 두께 균일성도 3% 이하로 어느 정도 비슷하다. 그러나 카본을 함유했는지 여부에 따라, 습식 식각 속도는 매우 차이가 있음을 확인할 수 있다. 즉, 카본을 함유한 C-HTSiN1과 C-HTSiN2의 식각 속도는 3 Å/min 정도이나 일반 HTSiN은 12Å/min 정도로 거의 4배의 차이가 남을 확인할 수 있다.

도 4 ~ 8의 그래프들 또는 표의 결과를 통해, 인장 응력이 높고, 또한 소정량의 카본을 포함한 재질로 커패시터 지지대를 형성함으로써, 셀 영역 에지 부분에서 발생하는 커패시터 뜯김 현상을 효과적으로 방지할 수 있고, 또한 습식 식각에 대해 내성을 강하게 할 수 있음을 확인할 수 있다. 예컨대, 인장 응력은 50 ~ 1000 MPa정도이고, 2 ~ 6% 정도의 카본을 도핑한 HTSiN막을 커패시터 지지대로 이용할 수 있다.

도 9는 본 발명의 다른 실시예에 따른 커패시터의 하부 콘택 CD 확보를 위한 식각 저지막 확장에 따른 커패시터 지지대의 간격 확장 정도를 비교하여 보여주는 단면도들이다.

도 9를 참조하면, 먼저 (a)에서 볼 수 있듯이, 커패시터 지지대(150)와 식각 저지막(130)을 식각 선택비가 비슷한 재질로 형성한 경우, 예컨대, 커패시터 지지대(150) 및 식각 저지막(130)를 SiN 또는 HTSiN막으로 형성한 경우, 하부 전극을 위한 홀 형성시에 식각 저지막(130)의 식각이 다른 부분보다는 적게 된다. 그에 따 라, 커패시터 지지대(150)의 간격 W1 또는 홀의 폭보다는 식각 저지막(130)의 간격 CD1이 더 적다. 여기서, 176은 상부 몰드 산화막이고, 178은 홀 형성을 위한 마스크로서, 예컨대 PR 마스크 또는 하드 마스크 등이다.

하부 전극의 하부 콘택을 확보하기 위해 식각 저지막(130)의 간격을 크게 하기 위한 식각 공정을 더 진행시키는 경우에, 유사한 식각 속도에 기인하여 상부의 커패시터 지지대(150)도 함께 식각되고, 그에 따라, 커패시터 지지대가 얇아져 브리지(bridge) 문제가 발생할 수 있다. 예컨대, (b)에서 볼 수 있듯이, 식각 저지막(130)의 간격을 CD2로 증가시키는 경우에 그 증가한 폭만큼 커패시터 지지대(150)의 간격도 W2로 증가한다.

앞서에서, SiN 또는 HTSiN 막의 경우에, 카본을 첨가함으로써, 식각에 대한 내성을 강화할 수 있음을 기술하였다. 따라서, 커패시터 지지대를 카본이 도핑된 SiN 또는 HTSiN막으로 형성한 경우에는, 식각 저지막(130)의 간격을 크게 하기 위한 식각 공정을 더 진행시켜도, 커패시터 지지대의 간격을 소정 간격 이하로 유지시킬 수 있다. (c)에서, 식각 저지막(130)의 간격을 CD2로 증가시키는 식각 공정을 진행해도, 커패시터 지지대의 간격은 W1보다 약간 증가한 W3 정도로 유지됨을 확인할 수 있다. 참고로, 카본을 포함한 HTSiN막과 카본을 포함하지 않은 HTSiN 막의 식각 선택비는 도핑되는 카본량을 적절히 조절함으로써, 1:5 정도가 되게 할 수 있다.

도 10은 본 발명의 또 다른 실시예에 따른 전기전자장치를 보여주는 블럭 구조도이다.

도 10을 참조하면, 본 실시예의 전기전자장치는 제어부(510), 입출력부(520), 메모리 반도체 소자(530), 인터페이스부(540) 및 버스(550)를 포함할 있다.

제어부(510)는 명령을 수행하기 위한 적어도 하나의 프로세서, 예컨대 마이크로프로세서(microprocessor), 디지털 신호 프로세서(digital signal processor) 또는 마이크로제어기(microcontroller)를 포함할 수 있다. 이러한 제어부(510)는 버스를 통해 다른 구성요소, 즉 입출력부(520), 메모리 반도체 소자(530), 및 인터페이스부(540)를 전반적으로 제어한다.

입출력부(520)는 전기전자장치(500) 외부로부터 데이터 또는 신호를 입력받거나, 또는 전기전자장치(500) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력부(520)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.

메모리 반도체 소자(530)는 앞서 도 1 내지 2에서 설명한 OCS 구조의 커패시터를 포함한 반도체 소자일 수 있다. 그에 따라, 메모리 반도체 소자(530)는 하부 전극을 지지하는 커패시터 지지대를 포함하며, 그러한 커패시터 지지대는 인장응력(tensile stress)이 소정값보다 높고 습식 식각(wet etch)에 내성이 강한 재질로 형성될 수 있다. 그에 따라, 메모리 반도체 소자(530)는 셀 영역 에지 부분에서 커패시터의 뜯김 현상을 발생하지 않는다. 이러한 메모리 반도체 소자(530)는 입출력되는 데이터나 명령들을 저장한다.

인터페이스부(540)는 네트워크와 통신하여 데이터를 주고받을 수 있고, 버스(550)는 입출력부(520), 메모리 반도체 소자(530), 인터페이스부(540), 및 제어 부(510) 사이에서 데이터 및 명령 전송을 수행한다.

본 실시예의 전기전자장치(500)는 모바일 장치, 예컨대 PDA, 휴대 컴퓨터, 웹 태블릿(web tablet), 무선 전화(wireless phone), 모바일 전화, 디지털 음악 재생기, 메모리 카드, 또는 데이터 전송 또는 수신 장치에 이용될 수 있다.

지금까지, 본 발명을 도면에 도시된 실시예를 참고로 설명하였으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

도 2는 본 발명의 일 실시예에 따른 1a의 I-I 부분에 대한 단면도로서, OCS 구조의 커패시터를 포함하는 반도체 소자의 단면을 보여주는 단면도이다.

도 4는 커패시터 지지대로 이용되는 SiN 막의 응력(stress) 정도에 따른 커패시터 뜯김 발생 정도를 보여주는 그래프이다.

도 5는 HTSiN막에 대한 압축 응력 및 인장 응력에 따른 습식 식각량을 보여주는 그래프이다.

도 6은 HTSiN막의 카본(C) 함량에 따른 습식 식각량을 보여주는 그래프이다.

도 8은 본 발명의 일 실시예에 적용되는 커패시터 지지대에 이용되는 C-HTSiN 막과 일반 HTSiN 막의 카본 함량에 따른 막질 특성을 비교한 표이다.

도 10은 본 발명의 또 다른 실시예에 따른 전기전자장치를 보여주는 블럭 구 조도이다.

<도면의 주요부분에 대한 설명>

100: 반도체 기판 110: 컨택 라인

120: 층간 절연막 130: 식각 저지막

140: 커패시터 142: 하부 전극

144: 유전체막 146: 상부 전극

150, 150a, 150b, 150c, 150d: 커패시터 지지대 또는 지지대막

160: 홀 170: 몰드 산화막

176: 상부 몰드 산화막 178, 190: 마스크

180: 산화막

Claims

셀 영역이 정의된 반도체 기판 상에 절연층 및 도전층을 형성하는 단계;

상기 절연층 및 도전층 상에 몰드 산화막(mold oxide layer)을 형성하는 단계;

상기 몰드 산화막 상에 인장응력이 소정값보다 높고 습식 식각에 내성이 강한 재질로 지지대막을 형성하는 단계;

상기 몰드 산화막 및 지지대막을 식각하여, 상기 도전층을 노출시키는 복수 개의 홀을 형성하는 단계;

상기 홀 내벽으로 도전성 물질을 도포하여 복수 개의 실린더형 하부 전극을 형성하는 단계;

상기 지지대막을 소정 패턴으로 식각하여, 띠(stripe) 형태를 가지고 인접하는 상기 하부 전극들 사이를 연결하는 복수 개의 커패시터 지지대를 형성하는 단계; 및

상기 하부 전극 상으로 유전체막 및 상부 전극을 형성하는 단계;를 포함하고,

상기 지지대막은 상기 인장응력을 높이기 위해 PECVD 또는 LPCVD를 통해 저밀도(low density)로 형성하며,

상기 습식 식각에 대한 내성 강화를 위해 상기 지지대막은 SiN 막으로 형성하되, 소정 원소로서 카본을 포함하도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
제1 항에 있어서,

상기 홀을 형성하는 단계에서, 상기 홀들은 행 또는 열 구조를 가지도록 형성되며,

상기 하부 전극을 형성하는 단계에서, 상기 홀들에 형성되는 상기 하부 전극 들은 행 또는 열 구조를 가지며,

상기 커패시터 지지대를 형성하는 단계에서, 상기 커패시터 지지대는 서로 인접하는 한 쌍의 행 전체의 하부 전극들 사이 또는 한 쌍의 열 전체의 하부 전극들 사이를 연결하거나 대각선 방향으로 서로 인접하는 한 쌍의 라인 전체의 하부 전극들 사이를 연결하도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
삭제
삭제
제1 항에 있어서,

상기 지지대막은 DCS(SiH₂Cl₂), HCD(Si₂Cl₆), TCS(SiHCl₃), SiH₄, 및 BTBAS((C₄H₉NH)₂SiH₂) 중에서 선택된 적어도 하나의 실리콘 소스 가스, CxHy 가스, N₂가스, 및 NH₃ 가스를 이용하여 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
제1 항에 있어서,

상기 몰드 산화막 형성 단계 전에 상기 절연층 및 도전층 상에 식각 저지막이 형성되며,

상기 지지대막은 상기 몰드 산화막 및 상기 식각 저지막에 대하여 식각 선택비가 낮은 물질로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
제6 항에 있어서,

상기 홀을 형성하는 단계는,

상기 식각 저지막에 소정 폭을 갖는 관통 홀을 형성하는 단계를 포함하며,

상기 지지대막과 식각 저지막의 식각 선택비 차이에 의해, 상기 커패시터 지지대들 사이의 간격을 소정 간격 이하로 유지시키면서, 상기 관통 홀의 상기 소정 폭을 확대시킬 수 있는 것을 특징으로 하는 반도체 소자 제조방법.
제1 항에 있어서,

상기 지지대막은 50 ~ 1000 MPa의 인장 응력을 가지도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
제1 항에 있어서,

상기 지지대막은 2 ~ 6%의 카본을 포함하도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
제1 항에 있어서,

상기 커패시터 지지대를 형성하는 단계에서,

상기 커패시터 지지대는 상기 셀 영역 경계 부분인 셀 영역 에지(cell block edge)로 연장되게 형성하거나,

상기 셀 영역 경계 부분인 셀 영역 에지(cell block edge)로 연장되어 상기 셀 영역 에지 부분에서 2개 또는 3개씩 서로 연결되도록 형성하는 것을 특징으로 하는 반도체 소자 제조방법.