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KR101585615B1 - 반도체 장치 - Google Patents

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KR101585615B1
KR101585615B1 KR1020090016409A KR20090016409A KR101585615B1 KR 101585615 B1 KR101585615 B1 KR 101585615B1 KR 1020090016409 A KR1020090016409 A KR 1020090016409A KR 20090016409 A KR20090016409 A KR 20090016409A KR 101585615 B1 KR101585615 B1 KR 101585615B1
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KR
South Korea
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layer
back bias
oxide layer
bias dielectric
semiconductor
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전상훈
이종욱
강종혁
박흥규
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삼성전자주식회사
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Abstract

본 발명은 반도체 장치를 제공한다. 이 장치는 음의 고정 전하를 포함하는 백 바이스(back bias) 유전체층, 백 바이어스 유전체층 상에 배치된 게이트 전극, 게이트 전극과 백 바이어스 유전체층 사이에 개재된 반도체층, 반도체층과 게이트 전극 사이에 개재된 게이트 절연막을 포함하되, 음의 고정 전하는 백 바이어스 유전체층을 마주보는 반도체층의 표면에 홀을 축적시킨다.
1T DRAM, 음의 고정 전하, 백 바이어스

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 반도체 장치에 관한 것으로, 더 구체적으로, 1T DRAM에 관한 것이다.
트랜지스터가 고집적화됨에 따라, 트랜지스터의 오프 전류(Ioff), 섭쓰래쉬홀드 기울기(Subthreshold Slope) 등과 같은 전기적 특성 개선이 요구된다. 이를 위해, 단일 게이트 트랜지스터(Single Gate Transistor), 핀펫(FinFET)을 포함하는 이중 게이트 트랜지스터(Double Gate Transistor), 게이트 올 어라운드 구조(Gate All Around structure)를 갖는 트랜지스터 등이 개발되고 있다.
또한, 통상의 1T-1C(1 transitor-1 capacitor)의 구조를 갖는 DRAM의 밀도 개선을 위해, 1개의 트랜지스터로 이루어진 1T DRAM에 관한 연구가 진행되고 있다.
본 발명이 이루고자 하는 기술적 과제는 백 바이어스 음의 고정 전하를 이용하여 수행하는 반도체 장치를 제공하는 것이다.
본 발명이 이루고자 하는 기술적 과제는 백 바이어스 음의 고정 전하를 이용 하여 수행하는 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 일 실시예에 따른 반도체 장치는 음의 고정 전하를 포함하는 백 바이스(back bias) 유전체층, 상기 백 바이어스 유전체층 상에 배치된 게이트 전극, 상기 게이트 전극과 상기 백 바이어스 유전체층 사이에 개재된 반도체층, 상기 반도체층과 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하되, 상기 음의 고정 전하는 상기 백 바이어스 유전체층을 마주보는 상기 반도체층의 표면에 홀을 축적시킨다.
본 발명의 일 실시예에 있어서, 상기 반도체 장치는 1 트랜지스터 DRAM일 수 있다.
본 발명의 일 실시예에 있어서, 상기 반도체층과 상기 백 바이어스 유전체층 사이에 개재된 절연막을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 음의 고정 전하는 할로겐 족 음 이온에 의하여 형성될 수 있다.
본 발명의 일 실시예에 있어서, 상기 백 바이스(back bias) 유전체층은 실리콘 산화막, 알루미늄 산화막, 타이타늄 산화막, 탄탈늄산화막, 지르코늄산화막, 하퓨늄산화막, 하퓨늄실리콘산화막, 및 지르코늄실리콘산화막 중에서 적어도 하나를 포함할 수 있다.
본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판, 상기 반도체 기판에서 제1 방향으로 연장되어 비트라인을 정의하는 소자분리막, 상기 비트라인과 전 기적으로 접촉하고 상기 비트라인 상에 배치된 한 쌍의 수직 반도체 구조체들, 상기 수직 반도체 구조체들의 일 측면에 배치된 백 바이어스 유전체, 상기 수직 반도체 구조체들의 다른 측면에 배치되고 상기 제1 방향을 가로지르는 제2 방향으로 연장되는 게이트 전극들, 상기 게이트 전극들과 상기 수직 반도체 구조체들 사이에 개재되는 게이트 절연막을 포함한다. 상기 백바이어스 유전체는 서로 마주보는 상기 수직 반도체 구조체들의 상기 일측면들 사이에 개재되고, 상기 백 바이어스 유전체는 음의 고정 전하를 포함하고, 상기 음의 고정 전하는 상기 수직 반도체 구조체들의 상기 일 측면의 표면에 홀을 축적시킨다.
본 발명의 일 실시예에 있어서, 상기 백 바이어스 유전체는 상기 제2 방향으로 연장될 수 있다.
본 발명의 일 실시예에 있어서, 상기 수직 반도체 구조체들와 전기적으로 연결되는 소오스 콘택 플러그들, 및 상기 소오스 콘택 플러그와 전기적으로 연결되고 상기 제2 방향으로 연장되는 소오스 라인을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 수직 반도체 구조체와 상기 백 바이어스 유전체 사이에 개재된 매몰 절연막을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 백 바이스(back bias) 유전체는 실리콘 산화막, 알루미늄 산화막, 타이타늄 산화막, 탄탈늄산화막, 지르코늄산화막, 하퓨늄산화막, 하퓨늄실리콘산화막, 및 지르코늄실리콘산화막 중에서 적어도 하나를 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는　1T DRAM 셀 트랜지스터(Cell Transistor)에 음의 고정 전하(Qf)를 갖는 백 바이어스 유전체를 포함하는 구조를 가질 수 있다. SOI 구조에서, 백 게이트(Back Gate)에 백 바이어스 전압을 대신하여, 상기 음의 고정 전하(Qf)에 의해 채널로 사용되는 반도체층의 두께(Si Channel Thickness)에 의한 Vth 변화(Variation)을 최소화 할 수 있다. 또한, 상기 백 바이어스 유전체와 상기 반도체층의 계면에 홀을 축적할 수 있어, 1T DRAM의 리텐션(Retention) 특성을 개선할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 고집적화를 달성하기 위하여, 음의 고정 전하(Qf)를 포함하는 백 바이어스 유전체가 서로 이웃한 두 개의 트랜지스터에 의하여 공유될 수 있다. 또한, 이 반도체 장치는 매몰 비트라인(Buried Bit Line) 구조를 가지고 있어, 공정이 단순할 수 있다. 또한 상기 백 바이어스 유전체와 반도체층의 계면 특성 개선을 위해, 매몰 절연막이 배치될 수 있다. 상기 매몰 절연막은 열 산화막(Thermal Oxidation layer)일 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 공정상 게이트 절연막의 두께와 상기 백 바이어스 유전체의 두께를 독립적으로 제어할 수 있다. 또한, 상기 실리콘 채널층은 레이저 보조 성장(Laser Enhanced Growth) 방법을 적용하여 형성할 수 있다.
　통상적인 1T DRAM은 SOI(Silicon On Insulator) 구조를 가질 수 있다. 상기 1T DRAM은 플로팅 바디 효과(Floating Body Effect)에 의한 문턱 전압차(ΔVth)를 이용하여, "1" 상태( state)와 "0" 상태(state)를 가질 수 있다. SOI 구조의 1T DRAM은 바디 전위(Body Potential)에 따른 문턱 전압(Vth)의 변화를 읽을 수 있다. 상기 SOI 구조의 1T DRAM에서 홀(Hole)의 발생은 충돌 이온화(Impact Ionization), 게이트 유도 드레인 리키지(Gate Induced Drain Leakage:GIDL), 또는 어발란치 브랙다운(Avalanche Breakdown)과 같은 방법을 이용할 수 있다. 상기 홀은 상대적으로 안정한 준 중성 영역(Quasi Neutral Region)인 실리콘 몸체(Si Body)에 축적(Accumulation)될 수 있다. 상기 축적 전하에 의한 전위에 의하여 상기 1T DRAM의 문턱 전압(Vth)은 감소하여, "1" 상태(state)가 될 수 있다. 상기 축적된 홀은 소오스(Source)또는 드레인(Drain)을 통해서 방출(Eject)될 수 있다. 따라서, 상기 실리콘 몸체에 상기 홀이 남아 있지 않게 되면, 상대적으로 상기 문턱 전압(Vth)은 증가하여, "0" 상태(state)가 된다.
상기 SOI 구조의 1T DRAM의 문턱 전압차(ΔVth)는 다음과 같은 관계를 가질 수 있다.
Figure 112009012041494-pat00001
여기서 Cdep은 고갈된 영역의 정전용량을 의미하고, Cox는 게이트 절연막에 의한 정전 용량을 의미한다. 또한, ΔVB 은 백 바이어스 전압의 차이를 의미한다.
상기 문턱 전압차(ΔVth)를 증가시키기 위하여, Cdep은 증가되어야 한다. 부분 고갈 SOI 트랜지스터(Partially Depleted SOI Transistor)에 있어서, 채널 도핑 농도(channel doping concentration, Na)의 증가는 고갈 폭(Depletion Width)를 감소시키고, 결과적으로, Cdep을 증가시켜, ΔVth를 증가시킬 수 있다. 그러나, 이 경우, 접합 누설 전류(Junction Leakage Current)의 문제로 홀의 리텐션(Retention)특성은 악화될 수 있다.
완전 고갈 SOI 트랜지스터(Fully Depleted SOI Transistor)를 이용하는 경우, 채널 반도체층의 두께(Tsi)를 감소시켜,ΔVth를 증가시킬 수 있다,. 그러나 이 경우는 반드시 백 바이어스(Back Bias)가 필요하다. 왜냐하면, 완전 고갈 SOI 트랜지스터의 경우, 채널 반도체층이 완전히 고갈되어 있기 때문에, 홀이 발생(Generation)되여도, 안정적으로 위치해 있을 수 있는 영역(Region)이 없게 된다.
또는 게이트에 음의 전압을 인가하여, 게이트 산화막 아래의 채널에 홀을 축적하는 방법이 있을 수 있다. 그러나, 이 방법은 제한된 동작 방법이고, 이 방법을 통해서도, 1T DRAM의 리텐션 특성은 1T-1C DRAM의 리텐션 특성보다 낮다.
완전 고갈 SOI 트랜지스터(Fully Depleted SOI Transistor)를 이용하는 경우, ΔVth는 채널 반도체층의 두께(Tsi)에 의존할 수 있다. 따라서, 채널 반도체층의 두께(Tsi)의 산포에 따른 Vth 산포가 문제될 수 있다. 이 경우, 백 바이어스를 인가하면, 채널 반도체층의 두께(Tsi)에 따른 ΔVth 산포를 줄일 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 백 바이어스 전극을 이용하지 않고, 음의 고정 전하를 이용하여 백 바이어스 전압을 인가한 것과 같은 효과를 발생시킬 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 나타낸다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치를 설명하는 단면도 및 에너지 밴드 다이어그램이다.
　　　　 도 1a 및 도 1b를 참조하면, 상기 반도체 장치(10)는 음의 고정 전하를 포함하는 백 바이스(back bias) 유전체층(224), 상기 백 바이어스 유전체층(224) 상에 배치된 게이트 전극(230), 상기 게이트 전극(230)과 상기 백 바이어스 유전체층(224) 사이에 개재된 반도체층(222), 및 상기 반도체층(22)과 상기 게이트 전 극(230) 사이에 개재된 게이트 절연막(226)을 포함한다. 상기 음의 고정 전하는 상기 백 바이어스 유전체층(224)을 마주보는 상기 반도체층(222)의 표면에 홀을 축적시킬 수 있다.
상기 백 바이어스 유전체층(224)은 음의 고정전하(Negative Fixed charge: Qf)를 포함할 수 있다. 상기 백 바이어스 유전층(224)은 알루미늄 산화막일 수 있다. 상기 알루미늄 산화막의 형성 공정 조건에 따라, 상기 알루미늄 산화막은 음의 고정 전하(Qf)를 포함할 수 있다. 최적화된 공정에서 음의 고정전하(Negative Fixed charge: Qf)를 갖게 되면, 상기 반도체층(222)과 상기 백 바이어스 유전체층 (224)사이의 계면에서, 상기 반도체층(222)의 에너지 밴드(Electron Enery Band)는 위쪽으로(Upward) 휠(Bending) 수 있다. 이에 따라, 홀은 상기 계면에 축적될 수 있다. 상기 음의 고정전하(Negative Fixed charge: Qf)는 백 바이어스 전압을 인가한 효과를 줄 수 있다. 상기 음의 고정전하(Negative Fixed charge: Qf)는 상기 백 바이어스 유전체층(224) 내부에 공간적으로 균일하게 분포할 수 있다. 또는 상기 음의 고정전하(Negative Fixed charge: Qf)는 상기 백 바이어스 유전체층의 표면에만 분포할 수 있다.
상기 백 바이어스 유전체층(224)은 실리콘 산화막, 알루미늄 산화막, 타이타늄 산화막, 탄탈늄산화막, 지르코늄산화막, 하퓨늄산화막, 하퓨늄실리콘산화막, 및 지르코늄실리콘산화막 중에서 적어도 하나를 포함할 수 있다.
상기 백 바이어스 유전체층(224)의 상기 음의 고정 전하(Qf)는 이온 주입 공정에 의하여 형성될 수 있다. 상기 이온은 할레겐 족(또는 VIIA) 원소일 수 있다. 예를 들어, 할레겐 족 원소는 요드(I), 불소(F), 염소(Cl), 및 브롬(Br) 중에서 적어도 하나를 포함할 수 있다. 상기 백 바이어스 유전체층(224)이 실리콘산화막인 경우, 상기 음의 고정 전하는 요드 또는 불소를 이온 주입하여 형성될 수 있다.
상기 게이트 전극(230)은 도전성 물질일 수 있다. 상기 게이트 전극(230)은 도핑된 폴리 실리콘, 금속, 및 금속화합물 중에서 적어도 하나를 포함할 수 있다.
상기 반도체층(222)은 제1 도전형으로 도핑된 실리콘일 수 있다. 상기 제1 도전형은 P형일 수 있다. 상기 반도체층(222)의 양측은 상기 제2 도전형으로 도핑되어 소오스/드레인 영역(S/D)이 배치될 수 있다. 상기 제2 도전형은 N형일 수 있다. 상기 제1 도전형과 상기 제2 도전형은 서로 다른 도전형일 수 있다.
상기 게이트 절연막(226)은 실리콘 산화막, 또는 실리콘 산화질화막일 수 있다. 상기 게이트 절연막은 고정 전하를 포함하지 않을 수 있다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하는 단면도 및 에너지 밴드 다이어그램이다. 도 1a 및 도 1b에서 설명한 부분과 중복되는 설명은 생략한다.
상기 반도체 장치(10)는 음의 고정 전하(Qf)를 포함하는 백 바이스(back bias) 유전체층(224), 상기 백 바이어스 유전체층(224) 상에 배치된 게이트 전극(230), 상기 게이트 전극(230)과 상기 백 바이어스 유전체층(224) 사이에 개재된 반도체층(222), 및 상기 반도체층(222)과 상기 게이트 전극(230) 사이에 개재된 게이트 절연막(226)을 포함한다. 상기 음의 고정 전하(Qf)는 상기 백 바이어스 유전 체층(224)을 마주보는 상기 반도체층(222)의 표면에 홀을 축적시킬 수 있다.
상기 백 바이어스 유전체층(224)과 상기 반도체층(222) 사이에 음의 고정 전하를 포함하지 않는 매몰 절연막(228)이 개재될 수 있다. 상기 매몰 절연막(228)은 실리콘 산화막일 수 있다. 또한 매몰 절연막(228)은 상기 백 바이어스 유전체층(224)와 상기 반도체층(222)의 계면 특성 개선할 수 있다. 상기 매몰 절연막은 열 산화막(Thermal Oxidation layer)일 수 있다. 상기 매몰 절연막(228)의 두께는 상기 백 바이어스 유전체층(224)의 두께보다 작을 수 있다. 상기 매몰 절연막의 두께는 0.2 nm 내지 20 nm 일 수 있다. 상기 매몰 절연막(228)과 상기 백 바이어스 유전체층(224)은 서로 다른 물질일 수 있다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 백 바이어스 전압차(ΔVB)를 설명하는 도면이다.
도 3 및 수학식 1을 참조하면, 반도체 장치의 문턱 전압차는 백 바이스 전압차(ΔVB)에 의존할 수 있다. 상기 백 바이스 전압차(ΔVB)는 음의 고정 전하(Qf)의 표면 전하 밀도(Negative Fixed surface charge density: Nf)와 상기 백 바이어스 유전층(224)의 두께(tBOX)에 의존할 수 있다. 상기 백 바이스 전압차(ΔVB)는 Nf에 따라 증가하고, 상기 백 바이어스 유전체층(224)의 두께(tBOX)에 따라 증가할 수 있다.
따라서, 음의 고정전하(Negative Fixed Charge)를 갖는 물질을 이용하면, 백 게이트(Back Gate)에 음(Negative) 전압을 인가할 필요없이, 상기 백 바이어스 유 전체층만으로 상기 음의 전압을 가한 효과를 가질 수 있다.
도 4는 본 발명의 실시예들에 따른 반도체 장치의 회로도이다.
도 4, 도 1, 및 도 2를 참조하면, 상기 반도체 장치는 1T DRAM일 수 있다. DRAM 어레는 복수의 메모리 셀들(MC)을 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 트랜지스터를 포함할 수 있다. 상기 트랜지스터는 게이트 전극(230), 게이트 절연막(226), 고정전하를 포함하는 백 바이스(back bias) 유전체층(224), 반도체층(222), 및 소오스/드레인(S/D)을 포함할 수 있다.
한 쌍의 메모리 셀들(2T)은 서로 직렬 연결될 수 있다. 즉, 상기 트랜지스터들의 드레인은 서로 직렬 연결될 수 있다. 상기 메모리 셀들(MC)은 서로 제1 방향으로 거울 대칭적으로 배치될 수 있다. 상기 메모리 셀들(MC)은 상기 제1 방향을 가로지르는 제2 방향으로 규칙적으로 배치될 수 있다. 비트라인(BL)은 상기 트렌지스터의 드레인에 연결되어 상기 제1 방향으로 연장될 수 있다. 워드라인(WL)은 상기 트렌지스터의 게이트 전극에 연결되어 상기 제2 방향으로 연장될 수 있다. 소오스 라인(SL)은 상기 트랜지스터의 소오스에 연결되어 상기 제2 방향으로 연장될 수 있다. 선택된 메모리 셀(MS)에 정보의 저장 또는 재생은 상기 워드라인(WL), 상기 비트라인(BL), 및 상기 소오스 라인(SL)을 선택하여 수행될 수 있다.
본 발명의 실시예들에 따른 반도체 장치 및 그 형성 방법을 이하에서 설명한다.
도 5a 내지 도 5c은 본 발명의 실시예들에 따른 반도체 장치를 설명하는 평 면도 및 단면도들이다. 도 5b는 도 5a의 I-I'선을 따라 자른 단면도이다. 도 5c는 도 5a의 II-II'선을 따라 자른 단면도이다.
도 5a 내지 도 5c를 참조하면, 반도체 장치는 반도체 기판(100), 상기 반도체 기판(100)에서 제1 방향으로 연장되어 비트라인(BL)을 정의하는 소자분리막(102), 상기 비트라인(BL)과 전기적으로 접촉하고 상기 비트라인(BL) 상에 배치된 한 쌍의 수직 반도체 구조체들(122), 상기 수직 반도체 구조체들(122)의 일 측면에 배치된 백 바이어스 유전체(124), 상기 수직 반도체 구조체들(122)의 다른 측면에 배치되고 상기 제1 방향을 가로지르는 제2 방향으로 연장되는 게이트 전극들(130), 상기 게이트 전극들(130)과 상기 수직 반도체 구조체들(122) 사이에 개재되는 게이트 절연막(126)을 포함한다. 상기 백바이어스 유전체(124)는 서로 마주보는 상기 수직 반도체 구조체들(122)의 상기 일측면들 사이에 개재된다.
상기 백 바이어스 유전체(124)는 음의 고정 전하(Qf)를 포함하고, 상기 음의 고정 전하(Qf)는 상기 수직 반도체 구조체들(122)의 상기 일 측면의 표면에 홀을 축적시킬 수 있다. 상기 게이트 전극(130), 상기 게이트 절연막(126), 상기 수직 반도체 구조체(122), 및 상기 백 바이어스 유전체(124)는 트랜지스터를 구성할 수 있다. 상기 백 바이어스 유전체(124)를 중심으로 한 쌍의 트랜지스터(2T)는 대칭적으로 배치될 수 있다.
상기 반도체 기판(100)은 실리콘 기판일 수 있다. 상기 소자 분리막(102)은 실리콘 산화막을 포함할 수 있다. 상기 소자 분리막(102)은 일정한 간격을 가지고 상기 제1 방향으로 나란히 연장될 수 있다. 상기 소자 분리막(102)과 이웃한 소자 분리막(102)의 사이에 상기 비트라인(BL)이 배치될 수 있다. 상기 비트라인(BL)의 상부면은 상기 소자 분리막(102)의 상부면과 실질적으로 같은 높이를 가질 수 있다.
상기 비트라인(BL)은 도핑된 불순물 영역을 포함할 수 있다. 상기 비트라인(BL)은 상기 트랜지스터의 드레인 영역을 포함할 수 있다. 상기 비트 라인(BL)은 복층 구조를 포함할 수 있다. 예를 들어, 상기 비트라인(BL)은 금속/도핑된 실리콘의 복층 구조를 포함할 수 있다.
상기 수직 반도체 구조체(122)는 도핑된 실리콘일 수 있다. 상기 수직 반도체 구조체(122)의 도전형은 상기 드레인 영역의 도전형과 서로 다를 수 있다. 상기 수직 반도체 구조체(122)는 판형의 직육면체 구조를 가질 수 있다. 그러나, 상기 수직 반도체 구조체(122)의 두께 또는 폭은 높이에 따라 감소할 수 있다.
상기 수직 반도체 구조체(122)의 상기 일 측면 상에 상기 백 바이어스 유전체(124)가 배치될 수 있다. 상기 수직 반도체 구조체(122)의 다른 측면 상에는 상기 게이트 절연막(126) 및 게이트 전극(130)이 차례로 배치될 수 있다. 상기 수직 반도체 구조체(122)의 상부면과 상기 백 바이어스 유전체(124)의 상부면의 높이는 실질적으로 같을 수 있다.
상기 백 바이어스 유전체(124)는 표면 및/또는 체적에 음의 고정전하(Qf)를 포함할 수 있다. 상기 백 바이어스 유전체(124)의 상기 음의 고정 전하(Qf)는 상기 트랜지스터의 문턱 전압(Vth)을 변경할 수 있다. 상기 백 바이어스 유전체(124)의 상기 음의 고정 전하(Qf)는 상기 트랜지스터에 백 바이어스 전압(VB)을 인가한 효과를 줄 수 있다. 상기 음의 고정 전하(Qf)는 상기 백 바이어스 유전체(124)에 할로겐 족 이온을 이온 주입하여 형성될 수 있다. 상기 백 바이스(back bias) 유전체(124)의 상기 음의 고정 전하(Qf)는 이온 주입 공정에 의하지 않고, 물질의 형성 조건에 따라 형성될 수 있다. 예를 들어, 상기 백 바이어스 유전체(124)는 알루미늄 산화막, 타이타늄 산화막, 탄탈늄산화막, 지르코늄산화막, 하퓨늄산화막, 하퓨늄실리콘산화막, 및 지르코늄실리콘산화막을 형성하는 중에서 적어도 하나를 포함할 수 있다. 상기 백 바이어스 유전체(124)는 상기 제2 방향으로 연장될 수 있다.
상기 게이트 절연막(126)은 실리콘 산화막일 수 있다. 상기 게이트 절연막(126)은 상기 수직 반도체 구조체(122)의 중심 부위에만 배치될 수 있다.
상기 게이트 절연막(126) 상에 상기 게이트 전극(130)이 배치될 수 있다. 상기 게이트 전극(130)과 상기 게이트 절연막(126)은 서로 수평 정렬될 수 있다. 상기 게이트 전극(130)은 상기 제2 방향으로 연장되어 워드라인(WL)을 구성할 수 있다.
상기 게이트 절연막(126) 및 상기 게이트 전극(130) 상에 상부 절연 패턴(114)이 배치될 수 있다. 상기 상부 절연패턴(114)의 상부면은 상기 수직 반도체 구조체(122)의 상부면과 실질적으로 같을 수 있다. 상기 상부 절연 패턴(114)은 상기 제2 방향으로 연장될 수 있다. 상기 상부 절연 패턴(114)은 실리콘 질화막, 실리콘 산화질화막, 및 실리콘 산화막 중에서 적어도 하나를 포함할 수 있다.
상기 게이트 절연막(126) 및 상기 게이트 전극(130)의 하부에 하부 절연 패턴(112)이 배치될 수 있다. 상기 하부 절연 패턴(112)은 상기 제2 방향으로 연장될 수 있다. 상기 하부 절연 패턴(112)은 실리콘 질화막, 실리콘 산화질화막, 및 실리콘 산화막 중에서 적어도 하나를 포함할 수 있다. 상기 상부 절연 패턴(114)과 상기 하부 절연 패턴(112)은 같은 물질 일 수 있다.
이웃한 게이트 전극들(130) 사이에 갭필 절연막(140)이 배치될 수 있다. 상기 갭필 절연막(140)은 실리콘 산화막일 수 있다. 상기 갭필 절연막(140)은 상기 하부 절연 패턴(112) 상에 배치될 수 있다. 상기 갭필 절연막(140)은 상기 제2 방향으로 연장될 수 있다. 상기 갭필 절연막(140)의 상부면은 상기 백 바이어스 유전체(124)의 상부면과 같은 높이일 수 있다.
상기 백 바이어스 유전체(124) 및 상기 갭필 절연막(140) 상에 층간 절연막(152)이 배치될 수 있다. 상기 층간 절연막(152)은 실리콘 산화막일 수 있다. 상기 층간 절연막(152)의 상부면은 평탄화될 수 있다.
소오스 라인 콘택 플러그(154)는 상기 층간 절연막(152)을 관통하여 상기 수직 반도체 구조체(122) 상에 배치될 수 있다. 상기 수직 반도체 구조체(122)의 상부면은 소오스 영역을 형성하기 위하여 불순물로 도핑될 수 있다. 상기 불순물의 도전형은 상기 수직 반도체 구조체(122)의 도전형과 반대일 수 있다. 상기 소오스 라인 콘택 플러그(154)는 도핑된 실리콘, 금속, 및 도전성 금속화합물 중에서 적어도 하나를 포함할 수 있다.
소오스 라인(156)은 상기 층간 절연막(152) 상에 배치되어 상기 제2 방향으 로 연장될 수 있다. 상기 소오스 라인(156)은 상기 소오스 라인 콘택 플러그(154)와 전기적으로 연결될 수 있다. 상기 소오스 라인(156)은 금속, 또는 도전성 금속 화합물일 수 있다.
워드라인 콘택 플러그(WLC)는 상기 층간 절연막(152) 및 상기 상부 절연 패턴(114)을 관통하여 상기 워드라인(WL) 상에 배치될 수 있다. 상기 워드라인 콘택 플러그(WLC)는 금속 배선(미도시)과 전기적으로 연결될 수 있다.
비트라인 콘택 플러그(BLC)는 상기 층간 절연막(152), 갭필 층간 절연막(140), 및 하부 절연 패턴(112)을 관통하여 상기 비트라인(BL) 상에 배치될 있다. 상기 비트라인 콘택 플러그(BLC)는 금속 배선(미도시)과 전기적으로 연결될 수 있다.
상기 수직 반도체 구조체(122)와 상기 백 바이어스 유전체(124) 사이에 매몰 절연막(128)이 배치될 수 있다. 상기 매몰(buried) 절연막(128)은 음의 고정 전하를 포함하지 않을 수 있다. 상기 매몰 절연막(128)은 실리콘 산화막일 수 있다. 상기 매몰 절연막(128)은 상기 수직 반도체 구조체(122)의 일 측면을 선택적으로 산화시켜 형성될 수 있다. 상기 매몰 절연막(128)은 0.2 nm 내지 20 nm의 범위일 수 있다. 상기 매몰 절연막(128)의 두께는 상기 백 바이어스 유전체(124)의 두께보다 작을 수 있다. 또한 매몰 절연막(128)은 상기 백 바이어스 유전체(124)와 수직 반도체 구조체 사이의 계면 특성 개선할 수 있다. 상기 매몰 절연막은 열 산화막(Thermal Oxidation layer)일 수 있다.
도 6a 내지 도 17a는 본 발명의 실시예들에 따른 반도체 장치의 형성 방법을 설명하는 평면도들이다. 도 6b 내지 도 17b는 도 6a의 I-I'선을 따라 자른 단면도들이다. 도 6c 내지 도 17c는 도 6a의 II-II'선을 따라 자른 단면도들이다.
도 6a 내지 도 6c를 참조하면, 반도체 기판(100)에 소자 분리막(102)이 형성될 수 있다. 상기 소자 분리막은 통상의 얇은 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의하여 형성될 수 있다. 상기 소자분리막(102)에 의하여 상기 반도체 기판(100)에 활성 영역(101)이 정의될 수 있다. 상기 활성 영역(101)의 상부면은 상기 소자 분리막(102)의 상부면과 실질적으로 일치할 수 있다. 상기 소자분리막(102)은 실리콘 산화막일 수 있다. 상기 소자 분리막(102)은 제1 방향으로 연장될 수 있다. 상기 소자 분리막(102)은 일정한 간격을 두고 나란히 배치될 수 있다.
도 7a 내지 도 7c를 참조하면, 상기 활성 영역(101)의 상부면을 불순물로 도핑하여 비트라인(BL)이 형성될 수 있다. 상기 비트라인(BL)은 복층 구조를 가질 수 있다. 즉, 상기 비트라인(BL)은 금속층/도핑된 실리콘층을 포함할 수 있다. 상기 비트라인은 제1 방향으로 연장될 수 있다. 상기 비트라인(BL)의 트랜지스터의 드레인 영역을 포함할 수 있다.
도 8a 내지 도 8c를 참조하면, 상기 소자 분리막(102) 및 상기 비트라인(BL) 상에 하부 절연막(미도시), 더미 절연막(미도시), 및 상부 절연막(미도시)이 차례로 적층될 수 있다. 상기 하부 절연막은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 더미 절연막은 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있 다. 상기 상부 절연막은 실리콘 질화막, 실리콘 산화막, 및 실리콘 산화질화막 중에서 적어도 하나를 포함할 수 있다. 상기 하부 절연막과 상기 상부 절연막은 같은 물질일 수 있다.
이어서, 상기 상부 절연막, 상기 더미 절연막, 및 상기 하부 절연막은 연속적으로 패터닝되어 상부 절연 패턴(114), 더미 절연 패턴(144), 및 하부 절연 패턴(112)이 형성될 수 있다. 상기 상부 절연 패턴(114), 더미 절연 패턴(144), 및 하부 절연 패턴(112)은 제2 방향으로 연장될 수 있다.
도 9a 내지 도 9c를 참조하면, 상기 하부 절연 패턴(112)이 형성된 상기 반도체 기판(100) 상에 콘퍼멀하게 반도체막(미도시)이 형성될 수 있다. 상기 반도체막은 이방석 식각에 의하여 사이드 월(122a)을 형성할 수 있다. 상기 반도체막은 비정질(armophous) 실리콘, 폴리 실리콘, 또는 결정질 실리콘 일 수 있다. 상기 반도체막은 도핑될 수 있다.
상기 사이드 월(122a)은 상기 상부 절연 패턴(114), 더미 절연 패턴(144), 및 하부 절연 패턴(112)의 측면에 배치될 수 있다. 상기 반도체막이 비정질 실리콘 또는 폴리 실리콘인 경우, 상기 반도체막은 열처리 공정 또는 고체 상태 에피탁시(solid state epitaxy) 공정에 의하여 결정화될 수 있다. 상기 열처리 공정은 레이저 어닐 공정일 수 있다.
도 10a 내지 도 10c를 참조하면, 상기 사이드 월(122a)은 패터닝 공정에 의하여 서로 분리되어 예비 수직 반도체 구조체(122b)를 형성할 수 있다. 상기 패터닝은 제1 방향으로 진행하는 라인 형태의 포토 레지스트를 마스크로 상기 사이드 월(122a)을 선택적으로 제거하여 수행될 수 있다. 상기 패터닝 공정은 이방성 식각 또는 등방성 식각을 포함할 수 있다. 상기 예비 수직 반도체 구조체(122b)은 서로 분리될 수 있다.
도 11a 내지 도 11c를 참조하면, 상기 예비 수직 반도체 구조체(122b)가 형성된 기판 상에 매몰 절연막(128)이 형성될 수 있다. 상기 매몰 절연막(128)은 열 산화막일 수 있다. 상기 매몰 절연막(128)이 열 산화막인 경우, 상기 예비 수직 반도체 구조체(122b)의 노출된 표면 및 상기 비트라인(BL)의 표면은 산화막으로 변환될 수 있다. 상기 매몰 절연막(128)은 0.2 nm 내지 20 nm 일 수 있다. 상기 매몰 산화막(128)은 음의 고정 전하를 포함하지 않을 수 있다.
도 12a 내지 도 12c를 참조하면, 상기 매몰 산화막(128)이 형성된 상기 반도체 기판(100) 상에 백 바이어스 유전체(124)가 형성될 수 있다. 상기 백 바이어스 유전체(124)는 음의 고정 전하를 포함할 수 있다. 상기 음의 고정 전하는 상기 백 바이어스 유전체(124)와 상기 매몰 절연막(128) 사이의 계면 및/또는 상기 백 바이어스 유전체(124)의 내부에 배치될 수 있다.
상기 백 바이어스 유전체(124)는 실리콘 산화막, 알루미늄 산화막, 타이타늄 산화막, 탄탈늄산화막, 지르코늄산화막, 하퓨늄산화막, 하퓨늄실리콘산화막, 및 지르코늄실리콘산화막 중에서 적어도 하나를 포함할 수 있다.
예를 들어, 상기 백 바이어스 유전체(124)가 실리콘 산화막인 경우, 상기 음의 고정 전하는 할로켄 족의 이온을 이온 주입하여 형성할 수 있다. 상기 백 바이어스 유전체(124)가 알루미늄 산화막인 경우, 상기 음의 고정 전하는 물질 자체의 특성에 의하여 형성될 수 있다. 상기 알루미늄 산화막이 상기 음의 고정 전하를 가지는 공정 조건은 다양하게 변형될 수 있다.
상기 백 바이어스 유전체(124)는 상기 상부 절연 패턴이 노출되도록 평탄화될 수있다. 상기 평탄화는 화학 기계적 연마 기술에 의하여 수행될 수 있다. 이에 따라, 상기 백 바이어스 유전체(124)는 서로 분리될 수 있다. 상기 예비 수직 반도체 구조체(122b)는 상기 평탄화에 의하여 수직 반도체 구조체(122)를 형성할 수 있다. 상기 백 바어어스 유전체(124)는 상기 제2 방향으로 연장될 수 있다. 상기 백 바이어스 유전체(124)는 상기 수직 반도체 구조체들(122) 사이의 공간을 채울 수 있다.
도 13a 내지 도 13c를 참조하면, 상기 상부 절연 패턴 및 상기 더미 절연 패턴은 연속적으로 패터닝될 수 있다. 이에 따라, 상기 상부 절연 패턴(114)은 서로 분리되어 제1 상부 절연 패턴(114a) 및 제2 상부 절연 패턴(114b)을 포함할 수 있다. 또한, 상기 더미 절연 패턴(144)의 일부분은 상기 패터닝에 의하여 제거될 수 있다.
도 14a 내지 도 14c를 참조하면, 상기 더미 절연 패턴(144)은 선택적으로 제거될 수 있다. 예를 들어, 상기 더미 절연 패턴(144)은 습식 식각에 의하여 제거될 수 있다. 이에 따라, 상기 더미 절연 패턴(144)이 있었던 공간은 케비티(145)를 형성할 수 있다.
도 15a 내지 도 15c를 참조하면, 상기 케비티(145)가 형성된 상기 반도체 기판(100) 상에 산화막이 형성될 수 있다. 상기 산화막은 열산화막일 수 있다. 상기 산화막은 상기 수직 반도체 구조체(122)와 상기 케비티(145)가 접촉하는 면에 형성될 수 있다. 또한, 상기 산화막은 상기 수직 반도체 구조체(122)의 노출된 상부면에 형성될 수 있다. 상기 산화막은 실리콘 산화막일 수 있다. 상기 수직 반도체 구조체(122)와 상기 케비티(145)가 접촉하는 면에 형성된 상기 산화막은 게이트 절연막(126)을 구성할 수 있다.
상기 산화막이 형성된 상기 반도체 기판(100) 상에 도전체(131)가 형성될 수 있다. 이에 따라, 상기 케비티(145)는 상기 도전체로 채워질 수 있다. 상기 도전체(131)는 도핑된 폴리실리콘, 금속, 및 도전성 금속 화합물 중에서 적어도 하나를 포함할 수 있다. 상기 도전체(131)가 형성된 상기 반도체 기판(100)은 상기 상부 절연 패턴(114)이 노출되도록 평탄화될 수 있다. 이에 따라, 상기 수직 반도체 구조체(122)의 노출된 상부면에 형성된 상기 산화막은 제거될 수 있다.
도 16a 내지 도 16c를 참조하면, 상기 케비티(145)를 채운 상기 도전체(131)를 패터닝하여 게이트 전극(130)이 형성될 수 있다. 상기 게이트 전극(130)은 상기 제2 방향으로 연장되어 워드라인(WL)을 구성할 수 있다. 상기 게이트 전극(130)은 상기 상부 절연 패턴(114)과 정렬될 수 있다.
도 17a 내지 도 17c를 참조하면, 인접한 상기 게이트 전극들(130) 사이의 공간은 갭필 절연막(140)으로 채워질 수 있다. 상기 갭필 절연막(140)은 실리콘 산화막일 수 있다. 상기 갭필 절연막(140)은 상기 상부 절연 패턴(114)이 노출되도록 평탄화될 수 있다. 상기 갭필 절연막(140)의 상부면은 상기 상부 절연 패턴(114)의 상부면과 같을 수 있다.
다시 도 5a 내지 도 5c를 참조하면, 상기 갭필 절연막(140) 상에 층간 절연막(152)이 적층될 수 있다. 상기 층간 절연막(152)을 패터닝하여 상기 수직 반도체 구조체(122)가 노출되도록 소오스 라인 콘택 홀(미도시)이 형성될 수 있다. 상기 소오스 콘택 홀은 도전성 물질로 채워져 소오스 콘택 플러그(154)를 형성할 수 있다. 상기 층간 절연막(152) 상에 상기 제2 방향으로 연장되는 소오스 라인(156)이 배치될 수 있다. 상기 소오스 라인(156)은 상기 소오스 라인 콘택 플러그(154)와 전기적으로 연결될 수 있다.
상기 층간 절연막(152)은 복층 구조를 가질 수 있다. 상기 층간 절연막(152)을 관통하여 상기 워드 라인(WL)과 연결되는 워드라인 콘택 플러그(WLC)가 메모리 셀들이 배치되는 셀 영역의 외각에 형성될 수 있다. 금속 배선(미도시)은 상기 워드라인 콘택 플러그(WLC)와 전기적으로 연결될 수 있다.
상기 층간 절연막(152)을 관통하여 상기 비트라인(BL)과 전기적으로 연결되는 비트라인 콘택 플러그(BLC)가 메모리 셀들이 배치되는 셀 영역의 외각에 배치될 수 있다. 상기 비트라인 콘택 플러그(BLC)는 금속 배선과 전기적으로 연결될 수 있다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 갖는 전자 시스템을 나타내는 블럭도이다.
도 18을 참조하면, 전자 시스템(1300)은 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)를 포함할 수 있다. 상기 제어기(1310), 입출력 장치(1320) 및 기억 장치(1330)는 버스(1350, bus)를 통하여 서로 결합 되어 있다. 상기 버스(1350)는 데이터들이 이동하는 통로에 해당한다. 상기 제어기(1310)는 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 상기 입출력 장치(1320)는 키패드, 키보드 및 표시 장치(display device)등에서 선택된 적어도 하나를 포함할 수 있다. 상기 기억 장치(1330)는 데이터를 저장하는 장치이다. 상기 기억 장치(1330)는 데이터 및/또는 상기 제어기(1310)에 의해 실행되는 명령어 등을 저장할 수 있다. 상기 기억 장치(1330)는 상술한 실시예들에 반도체 장치들 중에서 선택된 적어도 하나를 포함할 수 있다. 상기 전자 시스템(3100)은 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하기 위한 인터페이스(1340)를 더 포함할 수 있다. 상기 인터페이스(1340)는 유선 또는 무선 형태일 수 있다. 예컨대, 상기 인터페이스(1340)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다.
상기 전자 시스템(1300)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 또는 정보 전송/수신 시스템 등일 수 있다. 상기 전자 시스템(1300)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1300)은 CDMA, GSM, NADC, E-TDMA, WCDAM, CDMA2000 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
도 1a 및 도 1b는 본 발명의 일 실시예에 따른 반도체 장치를 설명하는 단면도 및 에너지 밴드 다이어그램이다.
도 2a 및 도 2b는 본 발명의 다른 실시예에 따른 반도체 장치를 설명하는 단면도 및 에너지 밴드 다이어그램이다. 도 1a 및 도 1b에서 설명한 부분과 중복되는 설명은 생략한다.
도 3은 본 발명의 실시예들에 따른 반도체 장치의 백 바이어스 전압차(ΔVB)를 설명하는 도면이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 장치의 회로도이다.
도 5a 내지 도 5c은 본 발명의 또 다른 실시예에 따른 반도체 장치를 설명하는 평면도 및 단면도들이다. 도 5b는 도 5a의 I-I'선을 따라 자른 단면도이다. 도 5c는 도 5a의 II-II'선을 따라 자른 단면도이다.
도 6a 내지 도 17a는 본 발명의 또 다른 실시예에 따른 반도체 장치의 형성 방법을 설명하는 평면도들이다. 도 6b 내지 도 17b는 도 6a의 I-I'선을 따라 자른 단면도들이다. 도 6c 내지 도 17c는 도 6a의 II-II'선을 따라 자른 단면도들이다.
도 18은 본 발명의 실시예들에 따른 반도체 소자를 갖는 전자 시스템을 나타내는 블럭도이다.

Claims (10)

  1. 음의 고정 전하를 포함하는 백 바이스(back bias) 유전체층;
    상기 백 바이어스 유전체층 상에 배치된 게이트 전극;
    상기 게이트 전극과 상기 백 바이어스 유전체층 사이에 개재된 반도체층;
    상기 반도체층과 상기 게이트 전극 사이에 개재된 게이트 절연막을 포함하되,
    상기 음의 고정 전하는 상기 백 바이어스 유전체층을 마주보는 상기 반도체층의 표면에 홀을 축적시키고,
    상기 음의 고정 전하는 할로겐 족 음 이온에 의하여 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 반도체 장치는 1 트랜지스터 DRAM인 것을 특징으로 하는 반도체 장치.
  3. 제1 항에 있어서,
    상기 반도체층과 상기 백 바이어스 유전체층 사이에 개재된 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 삭제
  5. 제1 항에 있어서,
    상기 백 바이스(back bias) 유전체층은 실리콘 산화막, 알루미늄 산화막, 타이타늄 산화막, 탄탈늄산화막, 지르코늄산화막, 하퓨늄산화막, 하퓨늄실리콘산화막, 및 지르코늄실리콘산화막 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
  6. 반도체 기판;
    상기 반도체 기판에서 제1 방향으로 연장되어 비트라인을 정의하는 소자분리막;
    상기 비트라인과 전기적으로 접촉하고 상기 비트라인 상에 배치된 한 쌍의 수직 반도체 구조체들;
    상기 수직 반도체 구조체들의 일 측면에 배치된 백 바이어스 유전체;
    상기 수직 반도체 구조체들의 다른 측면에 배치되고 상기 제1 방향을 가로지르는 제2 방향으로 연장되는 게이트 전극들;
    상기 게이트 전극들과 상기 수직 반도체 구조체들 사이에 개재되는 게이트 절연막을 포함하되,
    상기 백바이어스 유전체는 서로 마주보는 상기 수직 반도체 구조체들의 상기 일측면들 사이에 개재되고,
    상기 백 바이어스 유전체는 음의 고정 전하를 포함하고, 상기 음의 고정 전하는 상기 수직 반도체 구조체들의 상기 일 측면의 표면에 홀을 축적시키는 것을 특징으로 하는 반도체 장치.
  7. 제6 항에 있어서,
    상기 백 바이어스 유전체는 상기 제2 방향으로 연장되는 것을 특징으로 하는 반도체 장치.
  8. 제6 항에 있어서,
    상기 수직 반도체 구조체들와 전기적으로 연결되는 소오스 콘택 플러그들; 및
    상기 소오스 콘택 플러그와 전기적으로 연결되고 상기 제2 방향으로 연장되는 소오스 라인을 더 포함하는 것을 특징으로 하는 반도체 장치.
  9. 제7 항에 있어서,
    상기 수직 반도체 구조체와 상기 백 바이어스 유전체 사이에 개재된 매몰 절연막을 더 포함하는 것을 특징으로 하는 반도체 장치.
  10. 제1 항에 있어서,
    상기 백 바이스(back bias) 유전체는 실리콘 산화막, 알루미늄 산화막, 타이타늄 산화막, 탄탈늄산화막, 지르코늄산화막, 하퓨늄산화막, 하퓨늄실리콘산화 막, 및 지르코늄실리콘산화막 중에서 적어도 하나를 포함하는 것을 특징으로 하는 반도체 장치.
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