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KR101580709B1 - 칩 인덕터 - Google Patents

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KR101580709B1
KR101580709B1 KR1020120058289A KR20120058289A KR101580709B1 KR 101580709 B1 KR101580709 B1 KR 101580709B1 KR 1020120058289 A KR1020120058289 A KR 1020120058289A KR 20120058289 A KR20120058289 A KR 20120058289A KR 101580709 B1 KR101580709 B1 KR 101580709B1
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KR
South Korea
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conductor coil
hole
resin composite
magnetic layer
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차혜연
박정민
허강헌
박문수
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삼성전기주식회사
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Abstract

본 발명은 칩 인덕터에 관한 것이다.
본 발명에 따른 칩 인덕터는, 관통구가 형성된 기판; 상기 기판 상에 형성된 도전체 코일; 상기 기판의 중앙부에 코어가 형성되게 상기 도전체 코일을 둘러싸도록 충진된 상부 수지복합 자성층; 상기 기판의 하부에 형성된 하부 수지복합 자성층; 및 상기 상, 하부 수지복합 자성층의 양측에 형성된 외부전극;을 포함한다.

Description

칩 인덕터{Chip inductor}
본 발명은 칩 인덕터에 관한 것으로, 보다 자세하게는 인덕터 내에 관통구가 구비된 기판이 내장된 칩 인덕터에 관한 것이다.
일반적으로 인덕터는 자기 인덕턴스를 가지는 기본적인 회로소자로 보통 코일(coil) 및 자성체인 코어(core)로 구성될 수 있다.
인덕터는 저항, 커패시터와 더불어 전자 회로를 이루는 중요한 수동 소자 중의 하나로, 노이즈(noise)를 제거하거나 LC 공진 회로를 이루는 부품으로 사용된다. 이러한 인덕터는 구조적으로 페라이트(ferrite) 자성체에 코일을 감거나 인쇄를 하고 양단에 전극을 형성하여 제조되는 권선형, 자성체 또는 유전체의 절연 시트에 내부전극패턴을 인쇄한 후 적층하여 제조되는 적층형 등으로 분류될 수 있다.
이와 같이 구성된 인덕터는 저잡음 증폭기, 믹서, 전압 조절 발진기, 매칭 코일 등 다양한 시스템에 사용될 수 있으며, 특히 평면형 인덕터는 기판 상에 형성된 박막의 도전체 코일에 의해 구현된 인덕터 소자로 DC-DC 컨버터 또는 노이즈 필터 등에 사용될 수 있다.
최근에는 인덕터 소자의 성능을 향상시키기 위하여 기판 상에 박막의 도전체 코일과 함께 자성체를 형성하는 기술이 개발되고 있는 데, 이러한 인덕터의 성능은 인턱터 내에 사용되는 연자성 페라이트(soft ferrite) 등의 자성체 특성에 의해 크게 지배된다. 이때, 자성체에 요구되는 특성은 고주파 응용시 고주파 영역에서 충분한 투자율을 가져야 하고, 인덕터의 제조 공정 중 열적 및 기계적으로 열화되지 않아야 하며, 도전체 코일과는 절연되어 있어야 한다.
일본공개특허공보 제2000-243909호
따라서, 본 발명은 종래 인덕터에서 제기되는 상기 제반 단점과 문제점을 해결하기 위하여 창안된 것으로서, 인덕터 내에 기판이 내장되어 갭의 역할을 하도록 함과 동시에 기판에 형성된 관통구를 통해 자속 밀도를 증가시켜 바이어스 특성이 향상되도록 한 칩 인덕터가 제공됨에 발명의 목적이 있다.
본 발명의 상기 목적은, 관통구가 형성된 기판; 상기 기판의 상부면에 단층 또는 다층으로 적층 형성된 도전체 코일; 중앙부에 코어가 형성되게 상기 기판의 상부면 상에 상기 도전체 코일을 둘러싸도록 충진된 상부 수지복합 자성층; 상기 기판의 하부에 형성된 하부 수지복합 자성층; 및 상기 상, 하부 수지복합 자성층의 양측에 형성된 외부전극;를 포함하는 칩 인덕터가 제공됨에 의해서 달성된다.
상기 기판은, 수지 또는 세라믹 재질의 비자성체로 구성될 수 있다. 또한, 상기 기판에 형성된 관통구는 상기 기판의 중앙부 또는 상기 기판의 네 모서리 측에 형성될 수 있다.
이때, 상기 기판은 50㎛ 이하의 두께로 형성됨이 바람직하다.
상기 상, 하부 수지복합 자성층은 금속 재질의 자성체와 폴리머(polymer) 재료가 혼합된 복합체로 구성될 수 있으며, 페라이트로만 구성될 수도 있다. 상기 상, 하부 수지복합 자성층이 금속 재질의 자성체와 폴리머 재료의 복합체일 경우에는 금속 재질의 분말이 폴리머 내에 혼합되어 고르게 분포되어 있는 형태로 구성될 수 있다.
이때, 폴리머 재료는 에폭시(epoxy), 폴리이미드(polyimide), LCP 등으로 구성될 수 있다.
한편, 상기 도전체 코일의 외부에는 절연층이 더 형성될 수 있다. 상기 절연층은 절연 특성을 가진 폴리머 또는 다른 수지 재료로 구성될 수 있으며, 도전체 코일이 매립되게 충진된 상부 수지복합 자성층에 포함된 금속 재질의 분말들과 절연되도록 하기 위함이다.
이와 같이 구성된 칩 인턱터는 상기 도전체 코일이 상, 하부 수지복합 자성층의 측면을 감싸고 있는 외부전극과 전기적으로 연결되기 위하여 상기 기판 상의 사분면에 대칭되는 두 방향으로 연장 형성될 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 칩 인덕터는 인덕터 내부에 기판이 내장되어 기판이 도전체 코일의 지지 역할과 함께 인덕터 내에서 갭(gap)의 역할이 동시에 수행될 수 있기 때문에 박형과 소형화된 칩 인덕터 제작이 가능한 이점이 있다.
또한, 본 발명은 칩 인덕터 내에 내장된 기판의 소정 위치에 관통구를 형성함에 의해서 관통구를 통해 상, 하부 수지복합 자성층의 자속 밀도를 증가시켜 고인덕턴스 구현이 가능하고, DC 바이어스 특성이 향상되는 장점이 있다.
도 1은 본 발명에 따른 칩 인덕터의 제조 공정이 도시된 단면도.
도 2는 본 발명에 따른 칩 인덕터에 내장되는 기판의 평면도.
도 3은 본 발명에 따른 칩 인덕터의 다른 실시예 단면도.
도 4는 본 발명에 따른 칩 인턱터에 적용되는 기판의 다른 실시예가 도시된 평면도.
본 발명에 따른 칩 인덕터의 상기 목적에 대한 기술적 구성을 비롯한 작용효과에 관한 사항은 본 발명의 바람직한 실시예가 도시된 도면을 참조한 아래의 상세한 설명에 의해서 명확하게 이해될 것이다.
먼저, 도 1은 본 발명에 따른 칩 인덕터의 제조 공정이 도시된 단면도이고, 도 2는 본 발명에 따른 칩 인덕터에 내장되는 기판의 평면도이다.
도시된 바와 같이, 본 발명에 따른 칩 인덕터(100)는 기판(110)과, 기판(110) 상에 권선된 도전체 코일(120)과, 상기 도전체 코일(120)이 매립되게 상기 기판(110) 상에 형성된 상부 수지복합 자성층(130) 및 상기 기판(110) 하부에 형성된 하부 수지복합 자성층(140)으로 구성될 수 있다.
또한, 상기 기판()을 포함하는 상, 하부 수지복합 자성층(130,140)의 측면에는 외부 전극(150)이 더 형성될 수 있다.
상기 기판(110)은 수지재 또는 세라믹 등의 부도체를 소재로 하는 비자성체로 구성될 수 있으며, 수지재일 경우에는 FR4 기판 또는 폴리이미드 기판이 사용될 수 있으며, 이 외에 다른 폴리머계 기판이 사용될 수 있고, 이때 기판(110)의 두께는 50㎛ 이하로 구성됨이 바람직하다. 이때, 기판(110)의 두께가 50㎛를 초과하게 되면 박형의 칩 인덕터 구성이 어려워질 수 있기 때문에 50㎛를 초과하지 않는 두께로 설계함이 바람직하다.
또한, 기판(110)은 중앙부에 관통구(111)가 구비될 수 있다. 관통구(111)는 원형, 사각형 등으로 구성될 수 있으며, 원형과 사각형 형상 외에도 기판의 상, 하부를 관통할 수 있는 형상이면 가능할 수 있으며, 특별한 형상에 구애되지 않는다.
이와 같이 구성된 기판(110)은 제조 공정중에서 그 상면에 도전체 코일(120)과 상부 수지복합 자성층(130)을 지지하는 역할을 함과 아울러 칩 인덕터 제작 후, 인덕터 내에서 갭(gap) 층의 역할을 동시에 수행할 수 있다.
상기 기판(110)의 상면에는 중앙부의 관통구(111)를 제외한 측면에 도전체 코일(120)이 형성될 수 있다. 도전체 코일(120)은 전기도금법 또는 스크린 인쇄법 등의 방식으로 형성될 수 있으며, 구리로 된 나선형 코일 형태로 구성됨이 바람직하다.
도전체 코일(120)을 나선형의 코일 형태로 구성함에 의해서 낮은 비저항과 충분한 인덕턴스를 확보할 수 있다.
또한, 상기 도전체 코일(120)은 나선형을 이루며 단층 또는 다층으로 적층되어 형성될 수 있다.
한편, 상기 기판(110) 상에는 도전체 코일(120)이 매립되게 상부 수지복합 자성층(130)이 복개될 수 있다. 상기 상부 수지복합 자성층(130)은 도전체 코일(120)이 매립 가능한 충분한 높이로 충진됨이 바람직하며, 상부 수지복합 자성층(130)은 자성물질인 페라이트로만으로도 구성될 수 있다.
페라이트를 이용한 자성층의 형성은 페라이트 도금법을 이용할 수 있으며, 스핀 스프레이 방식의 페라이트 도금 장치를 통해 자성층의 두께를 정밀하게 제어할 수 있고, 두께의 균일성을 확보할 수 있다. 또한, 이와 같은 스핀 스프레이 방식은 100℃ 이하의 비교적 낮은 온도에서 공정이 진행될 수 있기 때문에 기판이나 도전체 코일(120)에 열적 영향을 최소화할 수 있다.
또한, 페라이트 외에 Mo-퍼멀로이, 퍼몰로이, Fe-Si-Al 합금, Fe-Si 합금, 아몰퍼스의 금속 재질 중 어느 하나로 구성될 수도 있다.
그리고, 상기 상부 수지복합 자성층(130)은 Fe, Ni, Zn, Co, Ba, Sr 및 Mn 중 선택된 하나의 금속 분말이 폴리머(polymer)에 분산된 형태로 구성될 수 있다. 이때, 폴리머는 에폭시(epoxy), 폴리이미드(polyimide), LCP 등의 수지 재료가 적용될 수 있다.
또한, 상기 기판(110)의 하부에는 기판의 하면이 복개되는 하부 수지복합 자성층(140)이 형성될 수 있다. 하부 수지복합 자성층(140)은 기판(110) 상에 형성된 상부 수지복합 자성층(130)과 동일한 재질로 구성될 수 있다.
상기 기판(110) 상에 형성된 상부 수지복합 자성층(130)의 내부에는 도전체 코일(120)의 외주면을 감싸는 절연층(160)이 더 형성될 수 있으며, 절연층(160)은 금(Au) 또는 동(Cu)으로 구성된 도전체 코일(120)이 상부 수지복합 자성층(130)과 접촉되어 도전되는 것을 방지하기 위하여 형성되는 것이다.
즉, 절연층(160)은 상부 수지복합 자성층(130)이 금속 분말이 폴리머에 분산 혼합된 재료로 구성될 경우에 형성될 수 있다. 절연층(160)은 절연 특성을 가진 폴리머 또는 폴리머 이외의 수지 재료로 구성될 수 있으며, 도전체 코일(120)과 금속 재질의 분말이 혼합된 상부 수지복합 자성층(130)과 절연되도록 하기 위한 것이다.
따라서, 상기 기판(110) 상에 형성되는 수지복합 자성층(130)이 금속 분말이 혼합되지 않은 절연 재질로만 이루어질 경우에는 절연층(160)은 별도로 구비되지 않을 수 있다.
그리고, 상기 칩 인덕터(100)의 양측부에는 외부 전극(150)이 형성될 수 있다. 외부 전극(150)은 칩 인덕터(100)가 전기적 접속이 가능하도록 하기 위한 것으로, 기판(110) 상에 상, 하부 수지복합 자성층(130, 140)을 형성한 후, 솔더의 디핑 또는 디스펜싱 등의 전극 형성 공정에 의해서 형성될 수 있다.
이때, 상기 외부 전극(150)은 도전체 코일(120)과 전기적으로 접속될 수 있다. 도전체 코일(120)은 외부 전극(150)과 전기적 접속을 위하여 상부 수지복합 자성층(130)의 코어 부분 양측에 코일 형태로 형성되며, 기판(110)의 상면을 기준으로 그 사분면의 양측으로 대칭되게 연장 형성될 수 있다. 그리고, 상기 기판(110)의 사분면 외측으로 연장된 도전체 코일(120)은 외부 전극(150)과 전기적으로 접속될 수 있다.
상기 상, 하부 수지복합 자성층(130, 140)은 높은 비저항의 특성을 가짐과 동시에 높은 투자율을 가질 수 있다. 그리고, 수지복합 자성층(130)은 도전체 코일(120)과 매우 근접한 위치에 형성되기 때문에 인덕터의 품질 특성을 향상시킬 수 있으며, 고인덕턴스를 구현하면서도 얇은 박형의 두께로 제작이 가능할 수 있다.
이와 같이 구성된 본 실시예의 칩 인덕터(100)는 기판(110) 상에 형성된 상부 수지복합 자성층(130)의 중앙부에 형성된 코어 부분에서 자기 경로의 방향이 기판(110)의 관통구(111)를 통해 상부에서 하부로, 또는 하부에서 상부로 작용하기 때문에 인덕터 내에서 자속 밀도를 높일 수 있어 인덕턴스를 향상시킬 수 있으며, DC 바이어스의 특성이 향상될 수 있다.
다음, 도 3은 본 발명에 따른 칩 인덕터의 다른 실시예 단면도이고, 도 4는 본 발명에 따른 칩 인턱터에 적용되는 기판의 다른 실시예가 도시된 평면도이다.
도시된 바와 같이, 본 실시예의 칩 인덕터(100)는 앞서 언급한 실시예와 마찬가지로 기판(110)과 도전체 코일(120) 및 상, 하부 수지복합 자성층(130,140)으로 구성되며, 상, 하부 수지복합 자성층(130,140)의 양측부에 외부 전극(150)이 형성될 수 있다.
이때, 본 실시예에서 앞서 설명한 실시예와 동일한 구성요소에 대해서는 동일한 도면부호를 부여하였으며, 동일한 구성요소에 대해서 중복될 수 있는 구체적인 설명은 생략하기로 한다.
본 실시예의 상, 하부 수지복합 자성층(130,140) 사이에 내장되는 기판(110)은 수지재 또는 세라믹 재질의 부도체를 이용한 비자성체로 구성되어야 하며, 사방의 네 모서리 측에 하나 이상의 관통구(112)가 형성될 수 있다.
상기 관통구(112)는 도 4에 도시된 바와 같이, 기판(110)의 중앙부 측으로 곡면을 이루도록 형성할 수 있으나, 관통구를 형성할 수 있는 다른 형상, 즉 중앙부측으로 직각을 이루는 형태도 가능할 수 있으며, 관통구의 형상은 기판(110) 상에 형성되는 도전체 코일(120)의 배치 형태에 따라서 변경 가능할 수 있다.
이와 더불어, 본 발명의 칩 인덕터(100)는 기판(110)의 중앙부와 네 모서리 측에 각각 관통구가 형성된 구조로 이루어질 수 있다.
또한, 상기 기판(110)은 박형의 인덕터 설계를 위하여 그 두께가 50㎛ 이하로 구성됨이 바람직하며, 상면에 형성되는 도전체 코일(120)과 상부 수지복합 자성층(130)을 지지하는 역할과 동시에 인덕터 내에서 갭(gap) 층의 역할이 수행 가능하도록 한다.
한편, 기판(110)의 상면에는 네 모서리 측의 관통구(112)를 제외한 중앙부에 도전체 코일(120)이 형성될 수 있다. 이때, 도전체 코일(120)은 코어 형성 부분의 중앙부를 제외한 기판(110) 상면에 형성되며, 전기도금법 또는 스크린 인쇄법 등의 방식으로 형성될 수 있으며, 구리로 된 나선형 코일 형태로 구성됨이 바람직하다.
그리고, 상기 도전체 코일(120)이 형성된 기판(110) 상에는 상부 수지복합 자성층(130)이 형성되며, 기판(110)의 하부에는 하부 수지복합 자성층(140)이 형성될 수 있다. 또한, 기판(110)을 포함하는 상, 하부 수지복합 자성층(130,140)의 양 측면에는 칩 인덕터(100)의 전기적 접속을 위한 외부 전극(150)이 더 형성될 수 있다.
이와 같이 구성된 본 실시예의 칩 인덕터(100)는 기판(110) 상에 형성된 네 모서리 측에 형성된 관통구(112)를 통해 상, 하부 수지복합 자성층(130,140)의 자기 경로 방향이 기판(110)의 상부에서 하부로, 또는 하부에서 상부로 작용하기 때문에 인덕터 내부의 자속 밀도를 높일 수 있어 인덕턴스를 향상시킬 수 있으며, DC 바이어스의 특성이 향상될 수 있다.
한편, 본 실시예에 적용되는 기판(110)을 이용하여 칩 인덕터의 특성을 시뮬레이션하였을 때 결과는 다음과 같다.
기판의 관통홀 형상 인덕턴스(uH) DC 바이어스 (A)
실시예 1
Figure 112012043687623-pat00001

0.85

3.5
실시예 2
Figure 112012043687623-pat00002

0.94

3.8
실시예 3
Figure 112012043687623-pat00003

1.05

4.0
상기 [표 1]에 도시된 실시예의 시뮬레이션 결과와 같이, 본 발명에 따른 칩 인덕터는 실시예별로 기판이 평판으로 구성된 종래의 칩 인덕터에 비해 인덕턴스(Ls)와 DC 바이어스의 특성이 향상됨을 알 수 있다.
즉, 종래에 평판으로 이루어진 기판의 경우 인덕턴스(Ls)가 0.6uH 내외이고, DC 바이어스가 3.0A인데 비하여, 실시예 1 내지 실시예 3과 같이 관통구가 형성된 기판이 적용된 칩 인덕터의 경우 기판의 형태에 따라 인덕턴스가 0.85 내지 1.05uF로 측정됨에 따라 평판 형태의 기판이 적용된 종래의 칩 인덕터에 비해 용량이 증가됨을 알 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재되는 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100. 칩 인덕터 110. 기판
111, 112. 관통구 120. 도전체 코일
130. 상부 수지복합 자성층 140. 하부 수지복합 자성층
150. 외부 전극 160. 절연층

Claims (14)

  1. 관통구가 형성된 기판;
    상기 기판의 상부면에 단층 또는 다층으로 적층 형성된 도전체 코일;
    중앙부에 코어가 형성되게 상기 기판의 상부면 상에 상기 도전체 코일을 둘러싸도록 충진된 상부 자성층;
    상기 기판의 하부에 형성된 하부 자성층; 및
    상기 상, 하부 자성층의 양측에 형성된 외부전극;
    을 포함하고,
    상기 상, 하부 자성층은 페라이트로만 구성되고,
    상기 도전체 코일은, 상기 기판상의 사분면에 대칭되는 두 방향으로 연장 형성되어 상기 외부전극과 전기적으로 연결되고,
    상기 관통구는, 상기 기판의 네 모서리 측에 하나 이상의 관통구가 더 형성되고,
    상기 기판의 네 모서리 측에 형성되는 상기 하나 이상의 관통구는 상기 도전체 코일과 중첩되는 관통 영역을 포함하여, 상기 도전체 코일을 관통하도록 형성되는, 칩 인덕터.
  2. 제1항에 있어서,
    상기 기판은, 수지 또는 세라믹 재질의 비자성체로 구성된 칩 인덕터.
  3. 제2항에 있어서,
    상기 기판에 형성된 관통구는, 중앙부에 형성된 칩 인덕터.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서,
    상기 도전체 코일의 외부에는 절연층이 더 형성되어 상기 상부 자성층과 상기 도전체 코일이 절연되도록 하는 칩 인덕터.
  7. 삭제
  8. 삭제
  9. 네 모서리 측에 하나 이상의 관통구가 형성된 기판;
    상기 기판의 상부면에 단층 또는 다층으로 적층되며 나선형 코일 형태로 형성된 도전체 코일;
    상기 도전체 코일의 외부에 형성된 절연층;
    중앙부에 코어가 형성되게 상기 기판의 상부면 상에 상기 도전체 코일을 둘러싸도록 충진된 상부 자성층;
    상기 기판의 하부에 형성된 하부 자성층; 및
    상기 상, 하부 자성층의 양측에 형성된 외부전극;
    을 포함하고,
    상기 상, 하부 자성층은 페라이트로만 구성되고,
    상기 도전체 코일은, 상기 기판상의 사분면에 대칭되는 두 방향으로 연장 형성되어 상기 외부전극과 전기적으로 연결되고,
    상기 관통구는, 상기 기판의 네 모서리 측에 하나 이상의 관통구가 더 형성되고,
    상기 기판의 네 모서리 측에 형성되는 상기 하나 이상의 관통구는 상기 도전체 코일과 중첩되는 관통 영역을 포함하여, 상기 도전체 코일을 관통하도록 형성되는, 칩 인덕터.
  10. 제9항에 있어서,
    상, 하부 자성층은, 동일한 재질로 형성된 칩 인덕터.
  11. 제9항에 있어서,
    상기 기판은, 수지 또는 세라믹 재질의 비자성체로 구성된 칩 인덕터.
  12. 삭제
  13. 삭제
  14. 제9항에 있어서,
    상기 관통구는, 상기 기판의 중앙부에 더 형성된 칩 인덕터.
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